KR20040018225A - 듀얼-게이트 구조 및 듀얼-게이트 구조를 갖는 집적 회로제조 방법 - Google Patents

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Abstract

기판에 대한 듀얼-게이트 제조 방법 및 듀얼-게이트 구조를 가지는 집적 회로가 개시된다. 제1 게이트 구조에 대해 형성된 제1 구역 및 제2 게이트 구조에 대해 형성된 제2 구역에, 유전상수K가 큰 제1 유전층이 형성된다. 유전상수K가 큰 제2 유전층이 제1 및 제2 구역에 형성된다. 유전상수K가 큰 제1 유전층은 유전상수K가 큰 제2 유전층에 비해 에칭액(etchant)에 대해 낮은 에칭율을 갖는다. 유전상수K가 큰 제2 유전층은 에칭액에 의해 제2 구역에서 유전상수K가 큰 제1 유전층까지 에칭되고, 게이트 컨덕티브층이 제1 및 제2 구역에서 유전상수K가 큰 제2 유전층 및 유전상수K가 큰 제1 유전층 상부로 각각 형성된다.

Description

듀얼-게이트 구조 및 듀얼-게이트 구조를 갖는 집적 회로 제조 방법 {Dual-gate structure and method of fabricating integrated circuits having dual-gate structures}
본 발명은 반도체 장치를 제조하는 방법 및 그에 따라 제조된 장치 구조에 대한 것으로서, 더 상세하게는 듀얼-게이트 반도체 장치 구조를 제조하는 방법 및 그에 따라 제조된 듀얼-게이트 반도체 구조에 대한 것이다.
상이한 전위에서 작동되는 장치가 동일한 집적 회로 디자인으로 병합됨에 따라서, 상이한 게이트 유전체 두께를 갖는 장치를 포함하는 집적 회로(이후 듀얼-게이트 구조로 언급됨)가 점점 더 일반화되고 있다. 예를 들면, 동일한 회로 디자인에서 입력 및 출력 트랜지스터의 동작 전압이 상이할 수 있다. 일반적으로, 고속,저전압 장치가 고전압 장치보다 얇은 게이트 유전체를 이용한다. 그러나 예를 들면 게이트 산화물과 같은 낮은 동작 전압 장치의 게이트 유전체는 종래 기술의 높은 동작 전압 장치의 고전압을 버틸 수 없다. 이러한 문제점의 해결책 중 하나는 낮은 전압 트랜지스터에서와 같은 동일한 기판 상에 두꺼운 게이트 유전체를 갖는 트랜지스터를 형성하는 것이다. 그러나 이러한 장치 제조 방법은 부가적으로 클리닝, 성장 및/또는 증착 단계를 도입하는 것과 같이 제조를 복잡하게 한다.
듀얼-게이트 구조를 갖는 집적 회로 장치를 제조하는 한 방법은 2001년 7월 17일 간행된 첸 등(Chen et al)의 미국 특허 제 6,261,978호에 "두꺼운 및 얇은 필름을 갖는 반도체 장치를 제조하는 방법"이라는 명칭으로 개시되어 있다. 첸은 제1 게이트 산화물층이 기판 상부에 성장해 있는 제조 공정을 개시하고 있다. 그 다음 제1 산화물층부를 노광시키기 위하여 레지스트층이 패터닝되고, 반도체 기판부를 노광시키기 위하여 제1 산화물층이 제거된다. 계속해서 레지스트층이 제거되고, 그 다음 기판이 불소를 함유하지 않는 용액으로 클리닝된다. 그 다음 상이한 두께를 갖는 두 개의 게이트 유전층을 형성하기 위해 클리닝되고 노광된 기판 및 잔여 제1 산화물층 상부에 제2 산화물층이 성장한다.
첸은 듀얼-게이트 유전체를 갖는 집적 회로 장치의 제조 방법을 개시하고 있지만, 예를 들면 부가적인 기판 클리닝 단계가 필요하지 않은, 보다 더 효과적인 듀얼-게이트 유전체 구조의 제조 공정에 대한 요구가 잔재한다. 또한, 장치 크기가 계속해서 감소하고, 전류 손실이 발생할 수 있고 부가적인 공정의 곤란으로 인하여, 유전체 구조의 높은 필름성을 보장하면서 듀얼-게이트 유전체 구조를 사용하는집적 회로 디자인에서 유전상수K가 큰 물질을 사용하고자 하는 요구가 잔재한다.
본 발명은 상기한 바와 같은 문제점을 개선하여, 좀 더 깨끗하고 견고한 듀얼-게이트 구조물을 형성할 수 있고, 특히 각기 다른 유전 두께를 갖는 듀얼-게이트 구조물 등을 형성하는 방법을 제공하는데 그 목적이 있다.
도 1 내지 도 3은 기판위에 듀얼-게이트의 형성을 나타내는 반도체 기판의 일부 단면도; 및
도 4는 듀얼-게이트 구조를 포함하는 복수의 장치를 구비한 집적 회로 장치를 나타낸 도면이다.
기판 상에 듀얼-게이트를 제조하는 방법을 제공한다. 제1 게이트 구조에 대해 형성된 제1 영역 및 제2 게이트 구조에 대해 형성된 제2 영역에, 유전상수K가 큰 제1 유전층이 형성된다. 제1 및 제2 영역에 유전상수K가 큰 제2 유전층이 형성된다. 유전상수K가 큰 제2 유전층에 비해 유전상수K가 큰 제1 유전층은 상기 에칭액에 대해서 낮은 에칭율을 갖는다. 유전상수K가 큰 제2 유전층은, 제2 영역으로부터 유전상수K가 큰 제1 유전층까지 에칭액으로 에칭되고, 게이트 컨덕티브층이 제2 유전상수K가 큰층 및 유전상수K가 큰 제1 유전층 상부 각각의 제1 및 제2 영역에 형성된다.
또한, 듀얼-게이트 구조를 갖는 집적 회로는 기판 상에 형성된 유전상수K가 큰 제1 유전층 및 유전상수K가 큰 제1 유전층상에 형성된 제2 유전상수K가 큰층을 포함하는 게이트 유전체를 포함하는 게이트 구조를 구비한 제1 장치를 포함하여 제공된다. 유전상수K가 큰 제1 유전층은 제2 유전상수K가 큰층에 비해 에칭액에 대해서 낮은 에칭율을 갖는다. 상기 집적 회로는 상기 기판 상에 형성된 유전상수K가 큰 제1 유전층을 포함하는 게이트 유전체를 포함하는 게이트 구조를 구비한 제2 장치를 포함한다.
본 발명의 상술한 및 그 외의 다른 특징은 첨부된 도면을 참고하여 제공되는후술하는 발명의 바람직한 실시예에 대한 상세한 설명으로 이해된다.
도 1은 반도체 장치 기판(10)의 일부의 단면도이다. 반도체 기판(10)은 단일결정 반도체 실리콘 웨이퍼, 반도체상 절연체 웨이퍼, 또는 그 외 반도체 웨이퍼를 제조하여 사용되는 다른 기판이 가능하다. 반도체 웨이퍼(10)는 적어도 하나의 제1 및 제2 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 게이트 구조로 형성된 제1 및 제2 영역(10A, 10B)을 포함한다. 일 실시예로, 계면층(12A, 12B)은 성장 또는 화학반응과 같은 것에 의해서 영역(10A, 10B) 상부에 형성된다. 계면층은 예를 들면, 산화규소(SiO), 질산규소(SiON), 또는 질화규소(SiN)를 포함한다. 계면층(12)은 일반적으로 실리콘 기판 상에 유전상수K가 큰층의 직접 형성과 관련된 전류 강하를 회피하기 위해서 사용된다. 다른 실시예로(미도시)는 게이트 유전체와 기판 사이에 어떠한 계면층도 형성되지 않는다. 계면층(12)을 형성하기 전에 기판 표면이 예컨대, 적절한 친수성 또는 소수성 클리닝과정을 통해서 클리닝되는 것이 바람직하다.
계면층을 형성한 다음, 유전상수K가 큰 제1 유전층(14A, 14B)은 계면층(12) 상부의 제1 (10A) 및 제2 영역(10B)에 형성된다. 적절한 유전상수K가 큰 물질은 예를 들면 산화탄탈(Ta2O5), 산화티타늄(TiO2), 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화이트륨(Y2O3)과 산화란탄(La2O5), 및 이들의 알루민산염과 규산염을 포함한다. 제조 공정은 원자층 증착법(atomic layer chemical vapor deposition, ALCVD), 유기 금속 화학 증착법(metal organic chemical vapor deposition, MOCVD), 또는 스퍼터링을 포함한다. 유전상수K가 큰 제1 유전층의 물리적 목적 두께(T1)는 거의 듀얼-게이트 구조의 더 얇은 게이트 유전층의 바람직한 유전층 두께와 같아야 하고, 바람직하게는 1.5 내지 5.0nm두께의 범위 이내이지만, 이에 한정되는 것은 아니다.
도 2를 참조하면, 유전상수K가 큰 제2 유전층(second high-K dielectric layer)(16)(16A, 16B)이 유전상수K가 큰 제1 유전층(first high-K dielectric layer)(14) 위에 형성되어 있는 것을 볼 수 있다. 유전상수K가 큰 제1 유전층(14) 및 유전상수K가 큰 제2 유전층(16)을 포함하는 유전체 결합 구조를 위한 물리적 두께(T2)는, 듀얼 게이트(dual-gate) 구조의 보다 두꺼운 게이트 유전체에 대한 물리적 목표 두께에 이르러야 한다. 유전상수K가 큰 제2 유전층(16)은 10nm 보다 얇은 두께를 갖는 것이 바람직하나 필수적인 것은 아니다.
듀얼 게이트 구조 및 듀얼 게이트 구조를 갖는 집적회로장치를 형성하기 위한 바람직한 방법에 따르면, 유전상수K가 큰 제1 유전층(14)은 유전상수K가 큰 제2 유전층(16)의 동일한 에칭액의 에칭률(etch rate)에 비해 낮은 에칭률을 갖는다. 다시말해, 동일한 에칭액 또는 환경하에서 유전상수K가 큰 제2 유전층(16)은 유전상수K가 큰 제1 유전층(14) 보다 빨리 에칭된다. 이는 재료의 선택 및/또는 유전상수K가 큰 제1 유전층(14)이 낮은 에칭률을 갖도록 처리함으로써 달성된다. 예를 들면, 유전상수K가 큰 제1 유전층(14)을 산화 금속(metal oxide)으로 하고, 유전상수K가 큰 제2 유전층(16)을, 선택된 에칭액에 대해 산화 금속보다 높은 에칭률을 갖는 규산화 금속(metal silicate)으로 할 수 있다.
상기한 바와 같이, 재료의 선택에 추가하여 또는 재료의 선택을 대신하여, 유전상수K가 큰 제1 유전층(14) 위에 유전상수K가 큰 제2 유전층(16)을 형성하기 이전에, 유전상수K가 큰 제1 유전층(14)가 에칭액에 대한 에칭률이 감소하도록 처리할 수 있다. 유전상수K가 큰 재료의 에칭률을 감소시키는 것으로 알려진 유전상수K가 큰 재료 처리방법의 예로 열 어닐링 과정(thermal anneal step)이 있다. 어닐링 과정은 어닐링된 층의 밀도를 증가시키는 것으로 생각되나, 본 발명은 특정 이론에 의해 제한되지는 않을 것이다. 열 어닐링 과정은 유전상수K가 큰 제1 유전층(14) 및 유전상수K가 큰 제2 유전층(16) 모두에 동일한 재료를 사용하고자 하는 경우에 특히 효과적인 방법이다. 도 1에서 유전상수K가 큰 제1 유전층(14)을 형성한 이후, 그리고 도 2에서 도시한 바와 같이, 그 위에 유전상수K가 큰 제2 유전층(16)을 형성하기 이전에, N2, NH3, O2, NO 또는 N2O 하에서 500℃ 내지 1000℃의 온도로 30초 내지 1시간 동안 유전상수K가 큰 제1 유전층(14)을 어닐링한다. "ECS Sep."에 실린 "J. Chambers"의, "Effect of Composition and Pose-Deposition Annealing on the Etch Rate of Hafnium and Zirconium Silicate in Dilute HF"에 따르면, 유전물질의 실리콘 함량을 감소시키고 어닐링 과정을 추가함에 따라 유전물질의 에칭률이 감소한다. 희석한 HF 용액에서의 다양한 유전체의 에칭률을 나타내는 다음의 표는 이러한 사실을 나타낸다.
열산화(유전상수K가 큰 아님)재료 PVD HfO2 PVD HfO2 PVD Hf-Silicate(50:50) PVD Hf-Silicate(50:50)
열어닐링처리? 어닐링과정 없음 어닐링과정 없음 1000℃에서30분 동안(N2어닐링) 어닐링과정 없음 1000℃에서30분 동안(N2어닐링)
에칭률 23 Δ/min 33 Δ/min < Δ/min 85 Δ/min 2 Δ/min
상기 표에 나타낸, 특히, 물리적증착(Physical vapor deposited: PVD)된 산화하프늄염(Hafnium oxide) 층의 에칭률은, 1000℃에서 30분 동안 질소 어닐링 처리를 한 이후에, 33 Δ/min에서 0.1 Δ/min으로 감소하였다. 규산하프늄염(Hafnium silicate)에 대해서도 유사한 결과가 나타난다. 어닐링된 규산하프늄염의 에칭률 은 어닐링된 산화하프늄염에 비해 높으나, 어닐링 처리되지 않은 규산하프늄염보다는 현저히 낮다.
또한, 반도체 연구 콘소시엄인 "International SEMATECH (ISMT)"에 따르면, 원자층 화학적증착(Automic Layer Chemical Vapor Deposition: ALCVD)에 의해 기판상에 증착되고, HF가 있는 경우 및 없는 경우 모두에 대해, H2SO4를 이용하여 150℃에서 30분 동안 에칭된 산화하프늄염에 대해 유사한 결과가 보고되었다.
유전층 HF 존재? 초기 두께 최종 두께 델타 두께 에칭률(Δ/min)
ALCVDHfO2(어닐링 과정 없음) 없음 218.9 34.1 -184.8 6.2
ALCVDHfO2(어닐링 과정 없음) 500 ppm 240.7 26.5 -214.2 7.1
ALCVDHfO2(어닐링- 560℃에서 120분) 없음 219.8 215.3 -4.5 0.2
ALCVDHfO2(어닐링- 560℃에서 120분) 500 ppm 220.4 216.2 -4.2 0.1
열산화물 없음 3037.9 3035.0 -2.9 0.1
열산화물 500 ppm 3061.9 2964.9 -97.0 3.2
표에서 볼 수 있는 바와 같이, 산화하프늄염 유전층의 에칭률은 어닐링 과정을 추가함으로써 현저하게 감소한다.
도 3을 참조하면, 얇은 게이트 구조를 갖도록 정해진 영역(10B)에서 유전상수K가 큰 제2 유전층(16)이 부분적으로 노출되도록 방식층(resist layer)을 패터닝하고, 듀얼 게이트 구조에 얇은 게이트 구조를 갖는 게이트 유전체를 형성하기 위해 유전상수K가 큰 제2 유전층(16)을 영역(10B)으로부터 에칭시킨다. 유전상수K가 큰 제2 유전층(16)은, (재료의 선택 및/또는 처리에 의해) 유전상수K가 큰 제2 유전층(16B)에 비해 선택된 에칭액에 대한 낮은 에칭률을 갖는 제1 유전층(14B)을 에칭방지층으로 사용하는 영역(10B)으로부터 완전히 에칭시키는 것이 바람직하다. 에칭 과정은, 예를 들면 HF, H2SO4, H3PO4또는 HNO3를 사용한 습식 화학적 에칭 또는 유전상수K가 큰 재료에 적합한 타 에칭 처리가 가능하다.
본 발명의 바람직한 한 실시예에 따르면, 유전상수K가 큰 제2 유전층(16A,14B)은 상기 구역(10B)으로부터 유전상수K가 큰 제2 유전층(16B)을 제거하는 에칭 과정 후에 선택적으로 가열처리된다. 이와 같은 후처리 가열 과정을 통해 유전상수K가 큰 제2 유전층(16A) 박막의 품질이 향상되며 동시에 유전상수K가 큰 제1 유전층(14B)에게 가해질 수 있는 에칭으로 인한 피해를 방지할 수 있다.
도4에 도시된 바와 같이, 각 해당 부분(10A, 10B)에 제1 및 제2 게이트 구조물을 위한 게이트 유전층을 형성한 후에, 상기 게이트 유전체 구조를 포함하는 집적 회로 장치, 즉 유전층(14A, 16A)이 합성된 제1 장치, 및 유전층(14B)를 포함한 제2장치 형성 과정이 따른다. Chen등이 개시한 U.S Patent No. 6,261,978에서는 게이트 유전체 형성의 후처리 과정의 일반적인 예가 나타나 있다. 그러므로 이에 대한 자세한 설명은 U.S Patent No. 6,261,978로 참조하고, 아래에서는 간단한 설명만 언급한다.
게이트 전극(18A, 18B) 및 소스/드레인 구역(20A, 20B)이 형성된다. 일 실시예에 따르면, 폴리-실리콘(poly-silicon) 또는 실리콘 게르마니움(silicon germanium)과 같은 도전체 재료가 제1 및 제2 게이트 유전체 구조(10A, 10B) 상부에 형성된다. 도전체는 게이트 전극 형상에 대응되도록 패터닝 및 에칭된다. 게이트 및 각각의 소스/드레인 구역의 도핑(dope)을 위해서는 적절한 마스킹 층 및 임플랜트가 사용된다. n-채널 트랜지스터 형성을 위한 P-well 구역에는 N-타입 도판트를, p-채널 트랜지스터 형성을 위한 N-well 구역에는 p-타입 도판트를 사용한다.
일예로, 도핑된 소스/드레인 구역을 형성하고 게이트 전극들을 도핑한 후에 각 장치들의 소스/드레인 구역(20) 및 게이트 전극(18)의 노출된 부분위로 규소화합물(silicide)구역(22A, 22B)이 형성될 수 있다. 규소화합물로는 티태늄(titanium), 코발트(cobalt), 몰리브덴(molybdenum)등등의 내화성(refractory) 금속등이 사용될 수 있다. 규소화합물 형성과정은 자기 정렬 과정(self aligning process)으로 수행될 수 있다.
트랜지스터의 형성이 완료되면, 층간 유전층(interleval dielectric layer, 24)(24A, 24B)및 상호연결부(26)가 전반적으로 형성된다. 층간 유전층은 일반적으로 산화물(oxide), 질화물(nitride), 작은 유전계수를 가지는(이후, '저 K-비율'이라 칭함) 물질등을 포함하는 적어도 하나의 박막을 갖는다. 비아부(via portion)는 상대적으로 협소하며 규소화합물구역(22)에 접촉하도록 형성된다. 도시의 편의를 위해 상호연결부(26)는 하나만 도시하였으나, 그외 규소화합물구역(22)을 연결할 수 있도록 상호연결부(26)는 더 형성된다는 사실을 주지하여야 할 것이다. 트렌치(trench)부들은 넓게 형성되며 비아(via)부와 연결되도록 한다. 따라서 트렌치는 각각 층간 유전층 내에서 수평방향 연결로 시작되며, 이에 반해 비아(via)는 서로 중복되는 도전체층간의 사이에서 수직방향 연결로 시작된다. 상호연결부는 알루미늄(aluminum), 구리(copper)등과 같은 컨덕티브을 포함할 수 있다. 상호연결부에 도판트(dopant) 또는 합금물질을 추가하여 전기이동 저항을 개선시킬 수도 있으며, 기타 전기적, 또는 제품 신뢰도에 관련된 특성등을 개선시킬 수도 있다. 일반적으로 상호연결부의 개구부 내에 도전성 물질을 형성하기 전에, 우선 부착/배리어(adhesion/barrier)층이 형성된다.
상호연결부(26)의 형성이 완료되면, 패시베이션(passivation)층(28A, 28B)이반도체 장치 상부에 형성된다. 더 나아가, 기타 층간 유전층 및 상호연결층들도 필요에 따라 형성되며, 이로 인해 집적회로장치, 궁극적으로는 집적 회로 칩의 형성이 완료된다.
상기한 바와 같이, 유전상수K가 큰 제1 유전층(14)의 형성 단계 후에 어닐리 단계을 더함으로써 해당층의 에칭율이 감소되고, 이에 따라 유전상수K가 큰 제1 유전층(14)이 에칭 방지층의 역할을 수행하게 된다. 이는 특히 층(14) 및 층(16)사이에 동일한 유전상수 K가 큰 유전체를 사용해야 할 경우 효과적이다. 또한 어닐링 단계를 더함으로써 구역(10A)의 장치의 상대적으로 두꺼운 유전상수 K가 큰 유전 구조(유전상수K가 큰 제1 유전층(14A) 및 유전상수K가 큰 제2 유전층(16A)의 합체)의 품질이 개선된다는 효과가 있다. 이러한 효과는 하프늄 산화물/Poly-Si 캐패시터(Hafnium Oxide/Poly-Si)를 사용한 실험에서 증명되었다. 즉, 이중구조의 유전상수 K가 큰 유전층 형성단계와 그 사이에 가열 처리 단계를 더함으로써 캐패시터 장치의 누출량이 감소된 결과를 보였으며, 이는 반도체 리서치 컨소시움인 국제 SEMA TECH (ISMT)에 보고된 바 있다.
더 나아가 상기의 방법으로 유전상수 K가 큰 유전층에 선택적으로 에칭을 함으로 인해, 기존의 이중구조 게이트 형성 과정에서 의례 필요하던 기판의 재청소 및 계면층(interfacial layer)(12)의 재형성등이 필요하지 않게 되었다 (U.S Patent No. 6,261,978로 참조). 더 나아가 어닐링 단계은 'POLYGON'이라는 상표하에 ASM International에서 판매중인 것과 유사한 클러스터형 유전상수 K가 큰 증착 도구등을 사용하면, 자연스럽게 수행될 수 있다. 따라서 본 발명에 따른 방법은 좀 더 깨끗하고 견고한 듀얼-게이트 구조물을 형성할 수 있고, 특히 각기 다른 유전 두께를 갖는 듀얼-게이트 구조물등의 형성에 더욱 바람직하다.
본 발명의 제 1 실시예에 따른 방법 및 듀얼-게이트 구조물에 따르면, 제1 유전층(14)이 제2 유전층(16)에 비해 에칭액(etchant)에 대해 낮은 에칭율을 가지는 한 제1 유전층(14)과 제2 유전층(16)중 적어도 어느 하나는 유전상수 K가 큰 유전층이 아니어야 한다. 예를 들어, 제1 유전층(14)이 유전상수 K가 큰 유전층이라면, 제2 유전층(16)은 SiO2, SiON 또는 SiN으로 형성될 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니한다. 즉, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims (38)

  1. 제1 게이트 구조에 대해 형성된 제1 구역 및 제2 게이트 구조에 대해 형성된 제2 구역에, 유전상수K가 큰 제1 유전층을 형성하는 단계;
    상기 제1 및 제2 구역에, 에칭액에 대하여 상기 제1 유전층보다 높은 에칭률을 가지는, 유전상수K가 큰 제2 유전층을 형성하는 단계;
    상기 제2 구역으로부터 상기 제1 유전층까지, 에칭액으로 상기 제2 유전층을 에칭하는 단계; 및
    상기 제2 유전층과 상기 제1 유전층위의, 상기 제1 및 제2 구역에 각각 게이트 컨덕티브 층(gate conductive layer)을 형성하는 단계;를 포함하는 기판상에 듀얼 게이트(dual-gate) 구조를 제조하는 방법.
  2. 제1항에 있어서,
    상기 제1 유전층의 상기 에칭률을 낮추기 위하여, 상기 제1 유전층을 처리하는 단계:를 더 포함하는 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  3. 제2항에 있어서, 상기 처리 단계는,
    상기 제1 유전층의 상기 에칭률을 낮추도록, 상기 제2 유전층을 형성하기 전에, 상기 제1 유전층을 어닐링(annealing)하는 단계를 포함하는 것을 특징으로하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  4. 제3항에 있어서, 상기 제1 및 제2 유전층은, 제1 유전체 성분을 포함하는 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  5. 제3항에 있어서,
    상기 어닐링 단계에서의 어닐링 온도는, 약 500 내지 1000℃ 사이인 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  6. 제5항에 있어서, 상기 어닐링은,
    질소(nitrogen), 암모니아(ammonia), 산소, 산화 질소(nitric oxide) 또는 아산화 질소(nitrous oxide) 분위기(ambience)에서 수행되는 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  7. 제3항에 있어서, 상기 어닐링 단계는,
    상기 형성 단계가 진행되는 영역에서 수행되는 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  8. 제1항에 있어서,
    상기 제1 유전층은, 상기 제2 게이트 구조의 게이트 유전체에 대한 목표 두께와 대략 동일한 두께를 갖도록 증착되며,
    상기 제2 유전층은, 상기 제2 게이트 구조의 상기 게이트 유전체에 대한 상기 목표 두께를 뺀 상기 제1 게이트 구조의 게이트 유전체에 대한 목표 두께와 대략 동일한 두께를 갖도록 증착되는 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  9. 제1항에 있어서,
    상기 제1 및 제2 구역의 상기 기판과 상기 제1 유전층 사이에 계면 층(interfacial layer)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  10. 제1항에 있어서, 상기 제2 유전층은,
    상기 에칭액에 대하여 상기 제1 유전층을 형성하는 성분보다 더 높은 에칭률을 가지는, 유전상수가 큰 유전체 성분으로 형성되는 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  11. 제1항에 있어서, 상기 에칭 단계후, 상기 제2 유전층 및 상기 제1 유전층에 남아 있는 부분을 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  12. 제1항에 있어서, 상기 제1 및 제2 유전층은,
    탄탈(tantalum), 티타늄(titanium), 알루미늄, 지르코늄(zirconium), 하프늄(hafnium), 이트륨(yttrium) 및 란탄(lanthanum) 각각의, 산화물; 알루민산염(aluminate); 및 규산염(silicate);으로 구성되는 그룹 중에서 선택되는 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  13. 제1항에 있어서, 상기 에칭 단계는,
    플루오르화수소(HF3), 황산(H2SO4), 인산(H3PO4) 또는 질산(HNO3)을 사용하여 처리하는 습식 에칭 단계를 포함하는 것을 특징으로 하는 기판상에 듀얼 게이트 구조를 제조하는 방법.
  14. 기판상에 형성되는 유전상수K가 큰 제1 유전층과, 상기 제1 유전층상에 형성되며 상기 제1 유전층의 상기 에칭액에 대한 에칭률보다 더 큰 에칭률을 가지는 유전상수K가 큰 제2 유전층을, 포함하는, 게이트 유전체를, 포함하는 게이트 구조를 가지는 제1 장치; 및
    상기 기판상에 형성된 상기 제1 유전층을 포함하는 게이트 유전체를 포함하는 게이트 구조를 가지는 제2 장치;를 포함하는 것을 특징으로 하는 듀얼 게이트 구조를 가지는 집적 회로(integrated circuit).
  15. 제14항에 있어서, 상기 제2 장치의 상기 게이트 유전체는,
    대략 상기 제1 유전층의 두께를 가지는 것을 특징으로 하는 듀얼 게이트 구조를 가지는 집적 회로.
  16. 제15항에 있어서, 상기 제1 장치의 상기 게이트 유전체는,
    대략 상기 제2 유전층과 상기 제1 유전층의 두께를 더한 두께를 가지는 것을 특징으로 하는 듀얼 게이트 구조를 가지는 집적 회로.
  17. 제14항에 있어서, 상기 제1 및 제2 게이트 구조는,
    상기 기판과 상기 제1 유전층 사이에 형성된 계면층을 더 포함하는 것을 특징으로 하는 듀얼 게이트 구조를 가지는 집적 회로.
  18. 제14항에 있어서, 상기 제1 유전층은,
    제조후, 상기 제2 유전층이 그 위에 형성되기 전에 어닐링 되는 것을 특징으로 하는 듀얼 게이트 구조를 가지는 집적 회로.
  19. 제14항에 있어서, 상기 제1 및 제2 유전층은 유전상수K가 큰 제1 유전체 성분을 포함하는 것을 특징으로 하는 듀얼 게이트 구조를 가지는 집적 회로.
  20. 제14항에 있어서, 상기 제2 유전층은,
    상기 에칭액에 대하여, 상기 제1 유전층을 형성하는 성분보다 더 큰 에칭률을 가지는 유전상수K가 큰 유전체 성분으로 형성되는 것을 특징으로 하는 집적 회로.
  21. 제20항에 있어서,
    상기 제1 유전체 성분은 금속 규산염(metal silicate)이고,
    상기 제2 유전층은 금속 산화물(metal oxide)인 것을 특징으로 하는 집적 회로.
  22. 제14항에 있어서, 상기 제1 및 제2 유전층은,
    탄탈, 티타늄, 알루미늄, 지르코늄, 하프늄, 이트륨 및 란탄 각각의, 산화물; 알루민산염; 및 규산염;으로 구성되는 그룹 중에서 선택되는 것을 특징으로 하는 집적회로.
  23. 제1 장치의 제1 게이트 구조에 대해 형성된 제1 구역과, 제2 장치의 제2 게이트 구조에 대해 형성된 제2 구역에, 유전상수가K 큰 제1 유전층을 형성하는 단계;
    상기 제1 유전층의 에칭액에 대한 에칭률을 낮추기 위하여 상기 제1 유전층을 처리하는 단계;
    상기 제1 유전층위의 상기 제1 및 제2 구역에, 에칭액에 대한, 상기 제1 유전층보다 더 큰 에칭률을 가지는, 유전상수K가 큰 제2 유전층을 형성하는 단계;
    상기 제2 영역으로부터 상기 제1 유전층까지, 상기 제2 유전층을 에칭하는 단계;
    상기 제1 및 제2 장치를 완성하는 단계; 및
    상기 집적회로장치를 완성하는 단계;를 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  24. 제23항에 있어서, 상기 처리단계는,
    상기 제1 유전층의 상기 에칭률을 낮추기 위하여, 상기 제2 유전층을 형성하기 전에 상기 제1 유전층을 어닐링하는 단계를 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  25. 제24항에 있어서, 상기 제1 및 제2 유전층은,
    유전상수K가 큰 유전체 성분을 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  26. 제24항에 있어서,
    상기 어닐링 단계의 어닐링 온도는, 약 500 내지 1000℃ 사이이며,
    상기 어닐링은 질소, 암모니아, 산화질소 또는 아산화질소 환경 내에서 상기 유전상수K가 큰 제1 유전체 형성단계가 진행되는 영역에서 수행되는 것을 특징으로 하는 집적회로장치 제조방법.
  27. 제23항에 있어서,
    상기 제1 및 제2 영역에, 상기 기판과 상기 제1 유전층 사이에 계면층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  28. 제23항에 있어서, 상기 제2 유전층은,
    에칭액에 대한, 상기 제1 유전층을 형성하는 성분보다 더 큰 에칭율을 가지는 유전상수K가 큰 유전체 성분으로 형성되는 것을 특징으로 하는 특징으로 하는 집적회로장치 제조방법.
  29. 제23항에 있어서, 상기 제1 및 제2 유전층은,
    탄탈, 티타늄, 알루미늄, 지르코늄, 하프늄, 이트륨 및 란탄 각각의, 산화물; 알루민산염; 및 규산염;으로 구성되는 그룹에서 선택되는 것을 특징으로 하는 집적회로장치 제조방법.
  30. 제29항에 있어서, 상기 에칭단계는,
    플루오르화수소, 황산, 인산 또는 질산을 이용한 습식 에칭 가공을 포함하는 것을 특징으로 하는 집적회로장치 제조방법.
  31. 듀얼-게이트 구조를 가지며, 복수의 액티브 장치(active device)를 포함하는 집적회로를 포함하며,
    상기 복수의 액티브 장치는,
    기판상에 형성되는 유전상수K가 큰 제1 유전층과, 상기 제1 유전층위에 형성되며 상기 제1 유전층의 상기 에칭액에 대한 에칭률보다 더 큰 에칭률을 가지는 유전상수K가 큰 제2 유전층과, 상기 제2 유전층위에 형성되는 게이트 전극을 포함하는, 게이트 유전체를, 포함하는, 게이트 구조를 가지는 적어도 하나의 제1 장치; 및
    상기 제1 유전층과, 상기 제1 유전층위에 형성된 게이트 전극을, 포함하는, 게이트 전극을 포함하는 게이트 구조를 가지는 적어도 하나의 제2 장치;를 포함하는 것을 특징으로 하는 집적회로 칩.
  32. 제31항에 있어서, 상기 제1 및 제2 게이트 구조는,
    상기 기판과 상기 제1 유전층 사이에 형성되는 계면층을 더 포함하는 것을 특징으로 하는 집적회로 칩.
  33. 제31항에 있어서,
    상기 제1 및 제2 유전층은, 유전상수K가 큰 성분을 포함하는 것을 특징으로 하는 집적회로 칩.
  34. 제31항에 있어서, 상기 제2 유전층은,
    상기 제1 유전층을 형성하는 성분보다 상기 에칭액에 대하여 더 큰 에칭률을 가지는, 유전상수K가 큰 성분으로 형성되는 것을 특징으로 하는 집적회로 칩.
  35. 제34항에 있어서,
    상기 제1 유전체 성분은 금속 규산염이고,
    상기 제2 유전층은 금속 산화물인 것을 특징으로 하는 집적회로 칩.
  36. 제31항에 있어서, 상기 제1 및 제2 유전층은,
    탄탈, 티타늄, 알루미늄, 지르코늄, 하프늄, 이트륨 및 란탄 각각의, 산화물; 알루민산염; 및 규산염;으로 구성되는 그룹에서 선택되는 것을 특징으로 하는 집적회로칩.
  37. 기판 위에 듀얼-게이트 구조를 가공하는 방법으로서,
    제1 게이트 구조에 대해 형성된 제1 구역 및 제2 게이트 구조에 대해 형성된 제2 구역에, 유전상수K가 제1 유전층을 형성하는 단계;
    상기 제1 및 제2 구역에, 에칭액에 대하여 상기 제1 유전층보다 높은 에칭률을 가지는, 유전상수가 큰 제2 유전층을 형성하는 단계;
    상기 제2 구역으로부터 상기 제1 유전층까지 에칭액으로 상기 제2 유전층을 에칭하는 단계; 및
    상기 제2 유전층과 상기 제1 유전층위의, 상기 제1 및 제2 구역에 각각 게이트 컨덕티브 층(gate conductive layer)을 형성하는 단계;를 포함하는 기판에 듀얼-게이트(dual-gate) 구조를 제조하는 방법.
  38. 제37항에 있어서,
    상기 제1 유전층은 유전상수K가 큰 유전층이며,
    상기 제2 유전층은 유전상수가 작은 유전층인 것을 특징으로 하는 기판에 듀얼-게이트 구조를 제조하는 방법.
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