JP2005064052A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】ＰＤＡ時の下地膜の膜厚増加を抑制すると共に、トランジスタ界面特性の劣化を抑制する。
【解決手段】素子分離層４が形成されたシリコン基板２上に、下地膜としてのＳｉＯＮ膜８を形成し、ＳｉＯＮ膜８上に高誘電体膜としてのＨｆＡｌＯｘ膜１０を形成する。その後、温度が１０５０℃、酸素分圧が０．０２％の窒素雰囲気、処理時間が１秒の条件で１回目のＰＤＡを行うことにより、ＨｆＡｌＯｘ膜１０を緻密化する。続いて、温度が６００℃、酸素分圧が１％の窒素雰囲気、処理時間が１５分の条件で２回目のＰＤＡを行うことにより、１回目のＰＤＡにより生じたＨｆＡｌＯｘ膜１０の酸素抜けを回復させて、トランジスタ界面特性を改善する。
【選択図】 図２
【解決手段】素子分離層４が形成されたシリコン基板２上に、下地膜としてのＳｉＯＮ膜８を形成し、ＳｉＯＮ膜８上に高誘電体膜としてのＨｆＡｌＯｘ膜１０を形成する。その後、温度が１０５０℃、酸素分圧が０．０２％の窒素雰囲気、処理時間が１秒の条件で１回目のＰＤＡを行うことにより、ＨｆＡｌＯｘ膜１０を緻密化する。続いて、温度が６００℃、酸素分圧が１％の窒素雰囲気、処理時間が１５分の条件で２回目のＰＤＡを行うことにより、１回目のＰＤＡにより生じたＨｆＡｌＯｘ膜１０の酸素抜けを回復させて、トランジスタ界面特性を改善する。
【選択図】 図２
Description
【０００１】
【発明が属する技術分野】
本発明は、半導体装置の製造方法に係り、特に高誘電体膜を含むゲート絶縁膜の形成方法に関する。
【０００２】
【従来の技術】
近年、半導体装置に対して、動作の高速化と、低消費電力化が要求されている。動作の高速化を実現する方法として、ＭＯＳＦＥＴのゲート容量を増やして、駆動電流を増加させる方法がある。ゲート容量を増加させるために、ゲート絶縁膜としてのシリコン酸化膜やシリコン酸窒化膜（以下「シリコン酸化膜等」という。）の薄膜化が行われている。しかし、シリコン酸化膜等の膜厚を１．５ｎｍ以下にまで薄膜化すると、ゲートリーク電流が増加してしまい、低消費電力化は難しく、さらには電荷を蓄積することが困難であるという問題があった。
【０００３】
そこで、従来のシリコン酸化膜（比誘電率ｋ＝３．９）よりも高い比誘電率ｋを有する高誘電体膜をゲート絶縁膜として用いる方法が提案されている。高誘電体膜の１つである金属酸化膜として、例えば、アルミニウム酸化膜（ｋ＝９）、ジルコニウム酸化膜（ｋ＝２０）、ハフニウム酸化膜（ｋ＝２０）、タンタル酸化膜（ｋ＝２５）、チタン酸化膜（ｋ＝４０）等を挙げることができる。これらの金属酸化膜は電荷蓄積量が多く、シリコン酸化膜等と同じ容量値であっても実際の物理的な膜厚を厚く設定することができるため、ゲートリーク電流の増加を抑制することができる（例えば、非特許文献１参照）。
【０００４】
上記金属酸化膜をゲート絶縁膜として用いる場合、フッ酸溶液による前処理を行ったシリコン基板上に直接形成するよりも、シリコン基板上に予め１ｎｍ以下の膜厚でシリコン酸化膜等を下地膜として形成した後、この下地膜上に金属酸化膜を形成する方法が好適である。ゲート絶縁膜形成後の後処理による界面層の膜厚増加を抑制することができ、ゲート絶縁膜トータルの酸化膜換算膜厚（ＥＯＴ：ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を小さくすることができるためである。また、下地膜は、高誘電体膜中に存在する電荷のＲｅｍｏｔｅ Ｃｈａｒｇｅ散乱によって、キャリア移動度が低下するのを抑制するという効果もある。なお、ゲート絶縁膜トータルのＥＯＴを１．５ｎｍ以下にする場合、上述したように、下地膜の膜厚は１ｎｍ以下にすることが望ましい。
【０００５】
しかしながら、下地膜の膜厚を１ｎｍ以下にしても、高誘電体膜形成後に行われる後工程の熱処理によって、下地膜の膜厚が増加してしまうという問題がある。特に、ポリシリコンをゲート電極として使用した場合、不純物活性化のような高温熱処理が要求されるため、この問題は顕著である。例えば、下地膜としてシリコン酸化膜を０．５ｎｍ程度の膜厚で形成しても、ポリシリコンゲートスタック構造が完成したときには、下地膜の膜厚が１ｎｍ程度にまで増加してしまう。
下地膜をシリコン酸化膜に代えてシリコン酸窒化膜にすると、膜厚増加をある程度抑制することができるが、抑制効果は窒素濃度に比例する。つまり、膜厚増加を許容できる範囲に抑えるためには、シリコン酸窒化膜中の窒素濃度を非常に高くする必要があるが、この場合にはトランジスタの界面特性が劣化してしまうという問題があった。
【０００６】
ところで、下地膜の膜厚が増加してしまう熱処理の１つとして、高誘電体膜の堆積直後に行われる熱処理（ＰＤＡ：ｐｏｓｔ ｄｅｐｏｓｉｔｉｏｎ ａｎｎｅａｌ）（以下「ＰＤＡ」という。）がある。ＰＤＡによって高誘電体膜（例えば、金属酸化膜）の緻密化や不純物の低減等が行われ、ゲートリーク電流の低減や、比誘電率の向上等の効果がある。
ＰＤＡの雰囲気は酸素を含む場合が多いが、本発明者の実験結果によれば、ＰＤＡ雰囲気中の酸素分圧が高すぎると、金属酸化膜を透過して下地膜に達する酸素量が増え、下地膜の膜厚増加が顕著になる。図６は、ＰＤＡ時の酸素分圧と、ゲート絶縁膜のＥＯＴとの関係を示す図である。図６において、縦軸はＨｆＡｌＯｘを３ｎｍ堆積させたｈｉｇｈ−ｋキャパシタのＣＶカーブから算出したＥＯＴであり、横軸はＰＤＡ時の酸素分圧である。図６に示すように、ＰＤＡ時の酸素分圧が増加するに従って、ＥＯＴが増加することが分かる。
一方、ＰＤＡ雰囲気中の酸素分圧が低すぎると、金属酸化膜から下地膜への酸素抜けが発生してしまい、トランジスタの界面特性は極端に劣化する。図７は、ＰＤＡ時の酸素分圧と、ｈｉｇｈ−ｋキャパシタのヒステリシスとの関係を示す図である。図７において、縦軸はＨｆＡｌＯｘを３ｎｍ堆積させたｈｉｇｈ−ｋキャパシタのヒステリシスであり、横軸はＰＤＡ時の酸素分圧である。図７に示すように、ＰＤＡ時の酸素分圧が増加するに従って、ヒステリシスが増加することが分かる。このヒステリシスの増加は界面準位の増加によるものであり、界面特性の劣化を示唆している。かかるヒステリシスの増大は、トランジスタの閾値のばらつきの要因となり、トランジスタ自体の特性劣化につながる。
【０００７】
また、ヒステリシスなどのトランジスタの界面特性を良好に保つためには、ＰＤＡの温度はポリシリコン電極の活性化温度と同程度がそれ以上であることが望ましいとされている（例えば、非特許文献２参照）。
【０００８】
【非特許文献１】
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、ｖｏｌ． ８９ ５２４３、２００１年
【非特許文献２】
金 雨植等、“Ｔｈｅｒｍａｌ ｓｔａｂｉｌｉｔｙ ｏｆ ｐｏｌｙ−Ｓｉ ｇａｔｅ Ａｌ２Ｏ３ ＭＩＳＦＥＴｓ”、第５０回応用物理学関連連合講演会予稿集、２００３年３月、２９ｐ−ＺＸ−２０
【０００９】
【発明が解決しようとする課題】
しかしながら、ＰＤＡ温度を高温化すると、下地膜の膜厚増加の一因となってしまう。
このように、下地膜の膜厚増加抑制と、トランジスタの界面特性維持とは、トレードオフの関係にある。従って、下地膜の膜厚増加を抑制しつつ、トランジスタの界面特性の劣化を抑制できるＰＤＡ条件を見出すのは困難であった。
【００１０】
本発明は、上記従来の課題を解決するためになされたもので、ＰＤＡ時の下地膜の膜厚増加を抑制すると共に、トランジスタ界面特性の劣化を抑制することを目的とする。
【００１１】
【課題を解決する為の手段】
本発明に係る半導体装置の製造方法は、高誘電体膜を含むゲート絶縁膜を備えた半導体装置の製造方法であって、
基板上に下地膜を形成する工程と、
前記下地膜よりも高い比誘電率を有し、金属を含有する高誘電体膜を形成する工程と、
前記高誘電体膜を緻密化させるための第１の熱処理を行う工程と、
前記第１の熱処理よりも低い温度、且つ、高い酸素分圧の第２の熱処理を行う工程と、
前記第２の熱処理の後、前記高誘電体膜上にゲート電極を形成する工程と、を含むことを特徴とするものである。
【００１２】
本発明に係る半導体装置の製造方法において、前記第１の熱処理の温度が９００℃以上１０５０℃以下であり、且つ、酸素分圧が０．００１％以上０．０２％以下であることが好適である。
【００１３】
本発明に係る半導体装置の製造方法において、前記第２の熱処理の温度が５００℃以上であり、且つ、酸素分圧が０．２％以上１００％以下であることが好適である。
【００１４】
本発明に係る半導体装置の製造方法において、前記第１の熱処理の処理時間が１秒以上５秒以下であり、前記第２の熱処理の処理時間が３０秒以上３０分以下であることが好適である。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１６】
図１〜図４は、本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である。
先ず、図１（ａ）に示すように、基板２としてのシリコン基板の素子分離領域に、素子分離層４をＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法により形成する。そして、図示しないが、不純物注入及び熱処理を行って、シリコン基板２内にウェル領域を形成する。
なお、シリコン基板に代えて、ＳｉＧｅ基板や石英基板等を、基板２として用いてもよい。また、ＳＴＩ法に代えてＬＯＣＯＳ法を用いて、素子分離構造（分離酸化膜）を形成してもよい。
【００１７】
次に、図１（ｂ）に示すように、シリコン基板２上に形成された自然酸化膜６を希フッ酸溶液により除去する。この前処理により、活性領域のシリコン基板２表面が露出する。希フッ酸溶液は、例えば、ＨＦ：Ｈ２Ｏ＝１：１００のものを用いることができる。
【００１８】
そして、図１（ｃ）に示すように、後に形成する高誘電体膜の下地膜８としてのＳｉＯＮ膜（シリコン酸窒化膜）を、例えば、０．７ｎｍ程度の膜厚で形成する。ＳｉＯＮ膜８は、例えば、ＮＯ２、Ｈ２およびＮ２の混合ガスを用いてランプ加熱酸化法により形成することができる。
なお、異なるガス系を用いてＳｉＯＮ膜８を形成してもよく、加熱炉やケミカルオキサイドを用いてＳｉＯＮ膜８を形成してもよい。また、酸化膜形成後にプラズマ窒化を行うことによりＳｉＯＮ膜８を形成してもよい。また、下地膜８として、ＳｉＯＮ膜に代えて、ＳｉＯ２膜（シリコン酸化膜）、ＳｉＮ膜（シリコン窒化膜）あるいはＣｅＯ２膜を用いることができる。また、下地膜８の膜厚は、１ｎｍ以下が好適である。
【００１９】
次に、図２（ａ）に示すように、高誘電体膜１０としてＨｆＡｌＯｘ膜をＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；原子層成長）法を用いて、例えば、３ｎｍの膜厚で形成する。ＨｆＡｌＯｘ膜１０のＨｆ濃度は、例えば、３０％である。ここで、ＳｉＯＮ膜８とＨｆＡｌＯｘ膜１０とからなるゲート絶縁膜トータルの酸化膜換算膜厚は１．５ｎｍである。
高誘電体膜１０としては、ＨｆＡｌＯｘ膜以外に、Ａｌ２Ｏ３（アルミナ）膜、ＺｒＯ２（ジルコニア）膜、ＨｆＯ２（ハフニア）膜等を用いることができる。また、高誘電体膜１０の形成方法としては、ＡＬＤ法以外に、ＣＶＤ法やＰＶＤ法等を用いることができる。
【００２０】
そして、例えば、１０５０℃、１秒、添加されたＯ２分圧（以下「酸素分圧」という。）０．０２％のＮ２雰囲気中で、１回目のＰＤＡ（ｐｏｓｔ ｄｅｐｏｓｉｔｉｏｎ ａｎｎｅａｌ）を行う。この１回目のＰＤＡにより、ＳｉＯＮ膜８の膜厚増加を抑制しつつＨｆＡｌＯｘ膜１０の緻密化を行うが、ＨｆＡｌＯｘ膜１０の酸素抜けが発生するためトランジスタ界面特性が劣化する。ここで、第１の熱処理としての１回目のＰＤＡは、高温、低酸素分圧、短処理時間の処理条件で行う。具体的な条件としては、例えば、９００℃以上１０５０℃以下の温度、０．００１％以上０．０２％以下の酸素分圧、１秒以上５秒以下の処理時間が好適である。さらに、温度が１０５０℃、酸素分圧０．００４％の窒素雰囲気、処理時間が１秒の条件がより好適である。なお、雰囲気ガスとしては、Ｎ２以外に、ＨｅやＡｒ等の不活性ガスを用いることができる（後述の２回目のＰＤＡについても同様）。
【００２１】
次に、図２（ｂ）に示すように、例えば、６００℃、１５分、酸素分圧１％であるＮ２雰囲気中で、２回目のＰＤＡを行う。この２回目のＰＤＡにより、ＨｆＡｌＯｘ膜１０の酸素抜けが回復するため、トランジスタ界面特性が改善される。ここで、第２の熱処理としての２回目のＰＤＡは、低温、高酸素分圧、長処理時間の条件で行う。具体的な条件としては、例えば、第１の熱処理よりも低く５００℃以上の温度、０．２％以上１００％以下の酸素分圧、３０秒以上３０分以下の処理時間が好適である。さらに、温度が７００℃、酸素分圧０．２％の窒素雰囲気、処理時間が３０秒の条件がより好適である。
【００２２】
次に、図２（ｃ）に示すように、ＨｆＡｌＯｘ膜１０上にポリシリコン膜１２を、例えば、１５０ｎｍ程度の膜厚で形成する。その後、ポリシリコン膜１２内に不純物を注入し、注入された不純物を活性化するための熱処理を行うことにより、ドープトポリシリコンシリコン膜となる。
【００２３】
次に、図３（ａ）に示すように、フォトリソグラフィ技術とドライエッチングにより、ドープトポリシリコン膜とＨｆＡｌＯｘ膜１０とＳｉＯＮ膜８とをパターニングする。これにより、ドープトポリシリコン膜からなるゲート電極１３が形成される。
【００２４】
そして、図３（ｂ）に示すように、ゲート電極１３およびゲート絶縁膜１０，８をマスクとして、不純物をシリコン基板２内に注入し、注入された不純物を活性化するための熱処理を行う。これにより、シリコン基板２上層にエクステンション領域１４が形成される。
【００２５】
次に、図３（ｃ）に示すように、シリコン基板２の全面に、シリコン窒化膜１６を形成する。そして、このシリコン窒化膜１６を異方性エッチングする。これにより、図４（ａ）に示すように、ゲート電極１３の側面を覆うサイドウォール１７が形成される。さらに、ゲート電極１３及びサイドウォール１７をマスクとして、不純物をシリコン基板２内に注入し、注入された不純物を活性化するための熱処理を行う。これにより、シリコン基板２上層に、エクステンション領域１４と接続するソース／ドレイン領域１８が形成される。
【００２６】
次に、図４（ｂ）に示すように、シリコン基板２の全面に、ゲート電極１３を覆うように、層間絶縁膜２０を形成する。
【００２７】
次に、図４（ｃ）に示すように、フォトリソグラフィ技術とドライエッチングにより、層間絶縁膜２０内に接続孔を形成する。続いて、接続孔内に層間絶縁膜２０上にまで突出する引出し配線２２，２４，２６を形成する。
以上の工程を得て、ＭＯＳトランジスタが形成される。
【００２８】
以上説明したように、本実施の形態では、下地膜８と高誘電体膜１０とを有するゲート絶縁膜を形成した後、高温、低酸素分圧の条件で第１の熱処理を行い、さらに低温、高酸素分圧の条件で第２の熱処理を行った。第１の熱処理は処理時間が短く、酸素分圧が低いため、下地膜８の膜厚増加を抑制しつつ、高誘電体膜１０の緻密化を行うことができる。この第１の熱処理により、高誘電体膜１０の酸素抜けが発生し、トランジスタ界面特性が劣化してしまうが、第２の熱処理により、高誘電体膜１０の酸素抜けを回復させることができ、トランジスタ界面特性を改善することができる。また、第２の熱処理は処理温度が低いため、下地膜８の膜厚増加を抑制することができる。これより、ゲートリーク電流の増加を抑制することができる。
従って、上述したような２回のＰＤＡを行うことにより、ＰＤＡ時の下地膜８の膜厚増加を抑制すると共に、トランジスタの界面特性の劣化を抑制することができる。よって、界面特性が良好で、ＥＯＴが薄いＭＯＳトランジスタを製造することができる。
【００２９】
本発明者は、ＰＤＡを高温低酸素分圧の条件で１回行った場合と、ＰＤＡを高温低酸素分圧の条件および低温高酸素分圧の条件で２回行った場合のｈｉｇｈ−ｋキャパシタのＣＶカーブを比較した。図５は、ＰＤＡを１回行った場合と２回行った場合のｈｉｇｈ−ｋキャパシタのＣ−Ｖ特性を示す図である。
図５に示すように、ＰＤＡを１回行った場合には８０ｍＶであったヒステリシスを、ＰＤＡを２回行うことにより５０ｍＶまで低減できることが分かった。
【００３０】
なお、１回目及び２回目のＰＤＡの条件は、上述した条件に限らず、高誘電体膜１０の膜厚・膜種に応じて、本発明の効果が得られるように適宜変更してもよい。
【００３１】
【発明の効果】
本発明によれば、ＰＤＡ時の下地膜の膜厚増加を抑制すると共に、トランジスタ界面特性の劣化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図２】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図３】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その３）。
【図４】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その４）。
【図５】ＰＤＡを１回行った場合と２回行った場合のｈｉｇｈ−ｋキャパシタのＣ−Ｖ特性を示す図である。
【図６】ＰＤＡ時の酸素分圧と、ゲート絶縁膜のＥＯＴとの関係を示す図である。
【図７】ＰＤＡ時の酸素分圧と、ｈｉｇｈ−ｋキャパシタのヒステリシスとの関係を示す図である。
【符号の説明】
２ 基板（シリコン基板）
４ 素子分離層
６ 自然酸化膜
８ 下地膜（ＳｉＯＮ膜）
１０ 高誘電体膜（ＨｆＡｌＯｘ膜）
１２ ポリシリコン膜
１３ ゲート電極
１４ エクステンション領域
１６ シリコン窒化膜
１７ サイドウォール
１８ ソース／ドレイン領域
２０ 層間絶縁膜
２２，２４，２６ 引出し配線
【発明が属する技術分野】
本発明は、半導体装置の製造方法に係り、特に高誘電体膜を含むゲート絶縁膜の形成方法に関する。
【０００２】
【従来の技術】
近年、半導体装置に対して、動作の高速化と、低消費電力化が要求されている。動作の高速化を実現する方法として、ＭＯＳＦＥＴのゲート容量を増やして、駆動電流を増加させる方法がある。ゲート容量を増加させるために、ゲート絶縁膜としてのシリコン酸化膜やシリコン酸窒化膜（以下「シリコン酸化膜等」という。）の薄膜化が行われている。しかし、シリコン酸化膜等の膜厚を１．５ｎｍ以下にまで薄膜化すると、ゲートリーク電流が増加してしまい、低消費電力化は難しく、さらには電荷を蓄積することが困難であるという問題があった。
【０００３】
そこで、従来のシリコン酸化膜（比誘電率ｋ＝３．９）よりも高い比誘電率ｋを有する高誘電体膜をゲート絶縁膜として用いる方法が提案されている。高誘電体膜の１つである金属酸化膜として、例えば、アルミニウム酸化膜（ｋ＝９）、ジルコニウム酸化膜（ｋ＝２０）、ハフニウム酸化膜（ｋ＝２０）、タンタル酸化膜（ｋ＝２５）、チタン酸化膜（ｋ＝４０）等を挙げることができる。これらの金属酸化膜は電荷蓄積量が多く、シリコン酸化膜等と同じ容量値であっても実際の物理的な膜厚を厚く設定することができるため、ゲートリーク電流の増加を抑制することができる（例えば、非特許文献１参照）。
【０００４】
上記金属酸化膜をゲート絶縁膜として用いる場合、フッ酸溶液による前処理を行ったシリコン基板上に直接形成するよりも、シリコン基板上に予め１ｎｍ以下の膜厚でシリコン酸化膜等を下地膜として形成した後、この下地膜上に金属酸化膜を形成する方法が好適である。ゲート絶縁膜形成後の後処理による界面層の膜厚増加を抑制することができ、ゲート絶縁膜トータルの酸化膜換算膜厚（ＥＯＴ：ｅｑｕｉｖａｌｅｎｔ ｏｘｉｄｅ ｔｈｉｃｋｎｅｓｓ）を小さくすることができるためである。また、下地膜は、高誘電体膜中に存在する電荷のＲｅｍｏｔｅ Ｃｈａｒｇｅ散乱によって、キャリア移動度が低下するのを抑制するという効果もある。なお、ゲート絶縁膜トータルのＥＯＴを１．５ｎｍ以下にする場合、上述したように、下地膜の膜厚は１ｎｍ以下にすることが望ましい。
【０００５】
しかしながら、下地膜の膜厚を１ｎｍ以下にしても、高誘電体膜形成後に行われる後工程の熱処理によって、下地膜の膜厚が増加してしまうという問題がある。特に、ポリシリコンをゲート電極として使用した場合、不純物活性化のような高温熱処理が要求されるため、この問題は顕著である。例えば、下地膜としてシリコン酸化膜を０．５ｎｍ程度の膜厚で形成しても、ポリシリコンゲートスタック構造が完成したときには、下地膜の膜厚が１ｎｍ程度にまで増加してしまう。
下地膜をシリコン酸化膜に代えてシリコン酸窒化膜にすると、膜厚増加をある程度抑制することができるが、抑制効果は窒素濃度に比例する。つまり、膜厚増加を許容できる範囲に抑えるためには、シリコン酸窒化膜中の窒素濃度を非常に高くする必要があるが、この場合にはトランジスタの界面特性が劣化してしまうという問題があった。
【０００６】
ところで、下地膜の膜厚が増加してしまう熱処理の１つとして、高誘電体膜の堆積直後に行われる熱処理（ＰＤＡ：ｐｏｓｔ ｄｅｐｏｓｉｔｉｏｎ ａｎｎｅａｌ）（以下「ＰＤＡ」という。）がある。ＰＤＡによって高誘電体膜（例えば、金属酸化膜）の緻密化や不純物の低減等が行われ、ゲートリーク電流の低減や、比誘電率の向上等の効果がある。
ＰＤＡの雰囲気は酸素を含む場合が多いが、本発明者の実験結果によれば、ＰＤＡ雰囲気中の酸素分圧が高すぎると、金属酸化膜を透過して下地膜に達する酸素量が増え、下地膜の膜厚増加が顕著になる。図６は、ＰＤＡ時の酸素分圧と、ゲート絶縁膜のＥＯＴとの関係を示す図である。図６において、縦軸はＨｆＡｌＯｘを３ｎｍ堆積させたｈｉｇｈ−ｋキャパシタのＣＶカーブから算出したＥＯＴであり、横軸はＰＤＡ時の酸素分圧である。図６に示すように、ＰＤＡ時の酸素分圧が増加するに従って、ＥＯＴが増加することが分かる。
一方、ＰＤＡ雰囲気中の酸素分圧が低すぎると、金属酸化膜から下地膜への酸素抜けが発生してしまい、トランジスタの界面特性は極端に劣化する。図７は、ＰＤＡ時の酸素分圧と、ｈｉｇｈ−ｋキャパシタのヒステリシスとの関係を示す図である。図７において、縦軸はＨｆＡｌＯｘを３ｎｍ堆積させたｈｉｇｈ−ｋキャパシタのヒステリシスであり、横軸はＰＤＡ時の酸素分圧である。図７に示すように、ＰＤＡ時の酸素分圧が増加するに従って、ヒステリシスが増加することが分かる。このヒステリシスの増加は界面準位の増加によるものであり、界面特性の劣化を示唆している。かかるヒステリシスの増大は、トランジスタの閾値のばらつきの要因となり、トランジスタ自体の特性劣化につながる。
【０００７】
また、ヒステリシスなどのトランジスタの界面特性を良好に保つためには、ＰＤＡの温度はポリシリコン電極の活性化温度と同程度がそれ以上であることが望ましいとされている（例えば、非特許文献２参照）。
【０００８】
【非特許文献１】
Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ、ｖｏｌ． ８９ ５２４３、２００１年
【非特許文献２】
金 雨植等、“Ｔｈｅｒｍａｌ ｓｔａｂｉｌｉｔｙ ｏｆ ｐｏｌｙ−Ｓｉ ｇａｔｅ Ａｌ２Ｏ３ ＭＩＳＦＥＴｓ”、第５０回応用物理学関連連合講演会予稿集、２００３年３月、２９ｐ−ＺＸ−２０
【０００９】
【発明が解決しようとする課題】
しかしながら、ＰＤＡ温度を高温化すると、下地膜の膜厚増加の一因となってしまう。
このように、下地膜の膜厚増加抑制と、トランジスタの界面特性維持とは、トレードオフの関係にある。従って、下地膜の膜厚増加を抑制しつつ、トランジスタの界面特性の劣化を抑制できるＰＤＡ条件を見出すのは困難であった。
【００１０】
本発明は、上記従来の課題を解決するためになされたもので、ＰＤＡ時の下地膜の膜厚増加を抑制すると共に、トランジスタ界面特性の劣化を抑制することを目的とする。
【００１１】
【課題を解決する為の手段】
本発明に係る半導体装置の製造方法は、高誘電体膜を含むゲート絶縁膜を備えた半導体装置の製造方法であって、
基板上に下地膜を形成する工程と、
前記下地膜よりも高い比誘電率を有し、金属を含有する高誘電体膜を形成する工程と、
前記高誘電体膜を緻密化させるための第１の熱処理を行う工程と、
前記第１の熱処理よりも低い温度、且つ、高い酸素分圧の第２の熱処理を行う工程と、
前記第２の熱処理の後、前記高誘電体膜上にゲート電極を形成する工程と、を含むことを特徴とするものである。
【００１２】
本発明に係る半導体装置の製造方法において、前記第１の熱処理の温度が９００℃以上１０５０℃以下であり、且つ、酸素分圧が０．００１％以上０．０２％以下であることが好適である。
【００１３】
本発明に係る半導体装置の製造方法において、前記第２の熱処理の温度が５００℃以上であり、且つ、酸素分圧が０．２％以上１００％以下であることが好適である。
【００１４】
本発明に係る半導体装置の製造方法において、前記第１の熱処理の処理時間が１秒以上５秒以下であり、前記第２の熱処理の処理時間が３０秒以上３０分以下であることが好適である。
【００１５】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。図中、同一または相当する部分には同一の符号を付してその説明を簡略化ないし省略することがある。
【００１６】
図１〜図４は、本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である。
先ず、図１（ａ）に示すように、基板２としてのシリコン基板の素子分離領域に、素子分離層４をＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）法により形成する。そして、図示しないが、不純物注入及び熱処理を行って、シリコン基板２内にウェル領域を形成する。
なお、シリコン基板に代えて、ＳｉＧｅ基板や石英基板等を、基板２として用いてもよい。また、ＳＴＩ法に代えてＬＯＣＯＳ法を用いて、素子分離構造（分離酸化膜）を形成してもよい。
【００１７】
次に、図１（ｂ）に示すように、シリコン基板２上に形成された自然酸化膜６を希フッ酸溶液により除去する。この前処理により、活性領域のシリコン基板２表面が露出する。希フッ酸溶液は、例えば、ＨＦ：Ｈ２Ｏ＝１：１００のものを用いることができる。
【００１８】
そして、図１（ｃ）に示すように、後に形成する高誘電体膜の下地膜８としてのＳｉＯＮ膜（シリコン酸窒化膜）を、例えば、０．７ｎｍ程度の膜厚で形成する。ＳｉＯＮ膜８は、例えば、ＮＯ２、Ｈ２およびＮ２の混合ガスを用いてランプ加熱酸化法により形成することができる。
なお、異なるガス系を用いてＳｉＯＮ膜８を形成してもよく、加熱炉やケミカルオキサイドを用いてＳｉＯＮ膜８を形成してもよい。また、酸化膜形成後にプラズマ窒化を行うことによりＳｉＯＮ膜８を形成してもよい。また、下地膜８として、ＳｉＯＮ膜に代えて、ＳｉＯ２膜（シリコン酸化膜）、ＳｉＮ膜（シリコン窒化膜）あるいはＣｅＯ２膜を用いることができる。また、下地膜８の膜厚は、１ｎｍ以下が好適である。
【００１９】
次に、図２（ａ）に示すように、高誘電体膜１０としてＨｆＡｌＯｘ膜をＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ；原子層成長）法を用いて、例えば、３ｎｍの膜厚で形成する。ＨｆＡｌＯｘ膜１０のＨｆ濃度は、例えば、３０％である。ここで、ＳｉＯＮ膜８とＨｆＡｌＯｘ膜１０とからなるゲート絶縁膜トータルの酸化膜換算膜厚は１．５ｎｍである。
高誘電体膜１０としては、ＨｆＡｌＯｘ膜以外に、Ａｌ２Ｏ３（アルミナ）膜、ＺｒＯ２（ジルコニア）膜、ＨｆＯ２（ハフニア）膜等を用いることができる。また、高誘電体膜１０の形成方法としては、ＡＬＤ法以外に、ＣＶＤ法やＰＶＤ法等を用いることができる。
【００２０】
そして、例えば、１０５０℃、１秒、添加されたＯ２分圧（以下「酸素分圧」という。）０．０２％のＮ２雰囲気中で、１回目のＰＤＡ（ｐｏｓｔ ｄｅｐｏｓｉｔｉｏｎ ａｎｎｅａｌ）を行う。この１回目のＰＤＡにより、ＳｉＯＮ膜８の膜厚増加を抑制しつつＨｆＡｌＯｘ膜１０の緻密化を行うが、ＨｆＡｌＯｘ膜１０の酸素抜けが発生するためトランジスタ界面特性が劣化する。ここで、第１の熱処理としての１回目のＰＤＡは、高温、低酸素分圧、短処理時間の処理条件で行う。具体的な条件としては、例えば、９００℃以上１０５０℃以下の温度、０．００１％以上０．０２％以下の酸素分圧、１秒以上５秒以下の処理時間が好適である。さらに、温度が１０５０℃、酸素分圧０．００４％の窒素雰囲気、処理時間が１秒の条件がより好適である。なお、雰囲気ガスとしては、Ｎ２以外に、ＨｅやＡｒ等の不活性ガスを用いることができる（後述の２回目のＰＤＡについても同様）。
【００２１】
次に、図２（ｂ）に示すように、例えば、６００℃、１５分、酸素分圧１％であるＮ２雰囲気中で、２回目のＰＤＡを行う。この２回目のＰＤＡにより、ＨｆＡｌＯｘ膜１０の酸素抜けが回復するため、トランジスタ界面特性が改善される。ここで、第２の熱処理としての２回目のＰＤＡは、低温、高酸素分圧、長処理時間の条件で行う。具体的な条件としては、例えば、第１の熱処理よりも低く５００℃以上の温度、０．２％以上１００％以下の酸素分圧、３０秒以上３０分以下の処理時間が好適である。さらに、温度が７００℃、酸素分圧０．２％の窒素雰囲気、処理時間が３０秒の条件がより好適である。
【００２２】
次に、図２（ｃ）に示すように、ＨｆＡｌＯｘ膜１０上にポリシリコン膜１２を、例えば、１５０ｎｍ程度の膜厚で形成する。その後、ポリシリコン膜１２内に不純物を注入し、注入された不純物を活性化するための熱処理を行うことにより、ドープトポリシリコンシリコン膜となる。
【００２３】
次に、図３（ａ）に示すように、フォトリソグラフィ技術とドライエッチングにより、ドープトポリシリコン膜とＨｆＡｌＯｘ膜１０とＳｉＯＮ膜８とをパターニングする。これにより、ドープトポリシリコン膜からなるゲート電極１３が形成される。
【００２４】
そして、図３（ｂ）に示すように、ゲート電極１３およびゲート絶縁膜１０，８をマスクとして、不純物をシリコン基板２内に注入し、注入された不純物を活性化するための熱処理を行う。これにより、シリコン基板２上層にエクステンション領域１４が形成される。
【００２５】
次に、図３（ｃ）に示すように、シリコン基板２の全面に、シリコン窒化膜１６を形成する。そして、このシリコン窒化膜１６を異方性エッチングする。これにより、図４（ａ）に示すように、ゲート電極１３の側面を覆うサイドウォール１７が形成される。さらに、ゲート電極１３及びサイドウォール１７をマスクとして、不純物をシリコン基板２内に注入し、注入された不純物を活性化するための熱処理を行う。これにより、シリコン基板２上層に、エクステンション領域１４と接続するソース／ドレイン領域１８が形成される。
【００２６】
次に、図４（ｂ）に示すように、シリコン基板２の全面に、ゲート電極１３を覆うように、層間絶縁膜２０を形成する。
【００２７】
次に、図４（ｃ）に示すように、フォトリソグラフィ技術とドライエッチングにより、層間絶縁膜２０内に接続孔を形成する。続いて、接続孔内に層間絶縁膜２０上にまで突出する引出し配線２２，２４，２６を形成する。
以上の工程を得て、ＭＯＳトランジスタが形成される。
【００２８】
以上説明したように、本実施の形態では、下地膜８と高誘電体膜１０とを有するゲート絶縁膜を形成した後、高温、低酸素分圧の条件で第１の熱処理を行い、さらに低温、高酸素分圧の条件で第２の熱処理を行った。第１の熱処理は処理時間が短く、酸素分圧が低いため、下地膜８の膜厚増加を抑制しつつ、高誘電体膜１０の緻密化を行うことができる。この第１の熱処理により、高誘電体膜１０の酸素抜けが発生し、トランジスタ界面特性が劣化してしまうが、第２の熱処理により、高誘電体膜１０の酸素抜けを回復させることができ、トランジスタ界面特性を改善することができる。また、第２の熱処理は処理温度が低いため、下地膜８の膜厚増加を抑制することができる。これより、ゲートリーク電流の増加を抑制することができる。
従って、上述したような２回のＰＤＡを行うことにより、ＰＤＡ時の下地膜８の膜厚増加を抑制すると共に、トランジスタの界面特性の劣化を抑制することができる。よって、界面特性が良好で、ＥＯＴが薄いＭＯＳトランジスタを製造することができる。
【００２９】
本発明者は、ＰＤＡを高温低酸素分圧の条件で１回行った場合と、ＰＤＡを高温低酸素分圧の条件および低温高酸素分圧の条件で２回行った場合のｈｉｇｈ−ｋキャパシタのＣＶカーブを比較した。図５は、ＰＤＡを１回行った場合と２回行った場合のｈｉｇｈ−ｋキャパシタのＣ−Ｖ特性を示す図である。
図５に示すように、ＰＤＡを１回行った場合には８０ｍＶであったヒステリシスを、ＰＤＡを２回行うことにより５０ｍＶまで低減できることが分かった。
【００３０】
なお、１回目及び２回目のＰＤＡの条件は、上述した条件に限らず、高誘電体膜１０の膜厚・膜種に応じて、本発明の効果が得られるように適宜変更してもよい。
【００３１】
【発明の効果】
本発明によれば、ＰＤＡ時の下地膜の膜厚増加を抑制すると共に、トランジスタ界面特性の劣化を抑制することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図２】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その２）。
【図３】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その３）。
【図４】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その４）。
【図５】ＰＤＡを１回行った場合と２回行った場合のｈｉｇｈ−ｋキャパシタのＣ−Ｖ特性を示す図である。
【図６】ＰＤＡ時の酸素分圧と、ゲート絶縁膜のＥＯＴとの関係を示す図である。
【図７】ＰＤＡ時の酸素分圧と、ｈｉｇｈ−ｋキャパシタのヒステリシスとの関係を示す図である。
【符号の説明】
２ 基板（シリコン基板）
４ 素子分離層
６ 自然酸化膜
８ 下地膜（ＳｉＯＮ膜）
１０ 高誘電体膜（ＨｆＡｌＯｘ膜）
１２ ポリシリコン膜
１３ ゲート電極
１４ エクステンション領域
１６ シリコン窒化膜
１７ サイドウォール
１８ ソース／ドレイン領域
２０ 層間絶縁膜
２２，２４，２６ 引出し配線
Claims (4)
- 高誘電体膜を含むゲート絶縁膜を備えた半導体装置の製造方法であって、
基板上に下地膜を形成する工程と、
前記下地膜よりも高い比誘電率を有し、金属を含有する高誘電体膜を形成する工程と、
前記高誘電体膜を緻密化させるための第１の熱処理を行う工程と、
前記第１の熱処理よりも低い温度、且つ、高い酸素分圧の第２の熱処理を行う工程と、
前記第２の熱処理の後、前記高誘電体膜上にゲート電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記第１の熱処理の温度が９００℃以上１０５０℃以下であり、且つ、酸素分圧が０．００１％以上０．０２％以下であることを特徴とする半導体装置の製造方法。 - 請求項２に記載の半導体装置の製造方法において、
前記第２の熱処理の温度が５００℃以上であり、且つ、酸素分圧が０．２％以上１００％以下であることを特徴とする半導体装置の製造方法。 - 請求項１から３の何れかに記載の半導体装置の製造方法において、
前記第１の熱処理の処理時間が１秒以上５秒以下であり、前記第２の熱処理の処理時間が３０秒以上３０分以下であることを特徴とする半導体装置の製造方法。
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| JP2010034511A (ja) * | 2008-06-25 | 2010-02-12 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008547220A (ja) * | 2005-06-27 | 2008-12-25 | アプライド マテリアルズ インコーポレイテッド | プラズマ窒化したゲート誘電体を２段階式で窒化後アニーリングするための改善された製造方法 |
| JP2007142007A (ja) * | 2005-11-16 | 2007-06-07 | Sharp Corp | 半導体装置および半導体装置の製造方法 |
| JP4589219B2 (ja) * | 2005-11-16 | 2010-12-01 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2009536459A (ja) * | 2006-05-05 | 2009-10-08 | アプライド マテリアルズ インコーポレイテッド | 電界効果トランジスタのゲート誘電体の製造方法 |
| JP2008288227A (ja) * | 2007-05-15 | 2008-11-27 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2010034511A (ja) * | 2008-06-25 | 2010-02-12 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法および基板処理装置 |
| US9275993B2 (en) | 2012-09-07 | 2016-03-01 | Samsung Electronics Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2018018847A (ja) * | 2016-07-25 | 2018-02-01 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法および熱処理装置 |
| WO2018020742A1 (ja) * | 2016-07-25 | 2018-02-01 | 株式会社Ｓｃｒｅｅｎホールディングス | 熱処理方法および熱処理装置 |
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