KR101054320B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

저(低)리크 트랜지스터와 고(高)퍼포먼스 트랜지스터의 게이트 절연막을 구별하여 만든다. Si기판 위에 제 1 막 형성 처리에 의해 제 1 SiON막을 형성하고(스텝 S1), 그 제 1 SiON막을 저리크 트랜지스터를 형성할 영역에는 남기고, 고퍼포먼스 트랜지스터를 형성할 영역으로부터는 제거한다(스텝 S2). 그리고, 제 2 막 형성 처리에 의해, 제 1 SiON막이 제거된 영역에는 고퍼포먼스 트랜지스터의 게이트 절연막으로 되는 제 2 SiON막을 형성하고, 제 1 SiON막이 남겨진 영역에는 제 1 SiON막을 포함하는 제 3 SiON막을 형성한다(스텝 S3). 제 1 막 형성 처리에서는, 제 2 막 형성 처리가 행해질 때에, 저리크 트랜지스터의 게이트 절연막으로서 필요한 막 두께와 N 농도의 제 3 SiON막을 얻을 수 있을 만한 막 두께와 N 농도로 제 2 SiON막을 형성한다.
게이트 절연막, Si 기판, SiON막, 저리크 트랜지스터, 고퍼포먼스 트랜지스터

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 MIS(Metal Insulator Semiconductor) 트랜지스터를 구비한 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, I/O부와 코어부를 갖는 반도체 장치에서는, I/O부에 있는 구동용 트랜지스터가 장치 외부와의 인터페이스를 담당하고, 코어부에 있는 연산 회로나 기억 회로가 정보의 처리나 기억을 행한다. I/O부에는 MOS(Metal Oxide Semiconductor) 전계 효과 트랜지스터가 널리 이용되고 있으며, 또한, 코어부의 기억 회로에는 DRAM(Dynamic Random Access Memory)나 SRAM(Static Random Access Memory) 등이, 연산 회로에는 CMOS 로직 회로 등이 널리 이용되고 있다.
I/O용 트랜지스터와 연산용 트랜지스터는 전원 전압이나 타겟 성능이 다르다. 그 때문에, I/O용 트랜지스터와 연산용 트랜지스터를 혼재(混載)하는 것과 같은 경우에는, 예를 들면, 각 트랜지스터의 용도에 따라, 1장의 반도체 기판 위에 그들의 게이트 절연막을 다른 두께로 구별하여 만드는 방법이 이용되고 있다. 단, 그렇게 구별하여 만들 때의 게이트 절연막의 막 두께 차(差)는, 일반적으로는 수㎚ 정도이다. 또한, 게이트 절연막의 막 두께 차나 그 막 종류에 따라 채널 영역이나 소스/드레인 영역으로의 이온 주입 조건을 바꾸어, 그 불순물 농도를 제어함으로써 원하는 성능 차를 얻는 것도 행해지는 경우가 있다.
종래, 게이트 절연막을 구별하여 만드는 방법으로서는, 예를 들면, 실리콘(Si) 기판 위의 제 1 영역에 소정 막 두께의 산화실리콘(SiO2)막을 형성하고, 제 2 영역에 그 SiO2막보다 얇은 소정 질소(N) 농도의 산질화실리콘(SiON)막을 형성하며, 제 3 영역에 그 SiON막보다 더 얇고, 저(低)N 농도의 SiON막을 형성하고, 이들 막에 대하여 일괄적으로 래디컬 질화 처리를 행하는 방법이 제안되어 있다(특허문헌 1 참조). 이 제안에서는, 각 영역의 게이트 절연막을 다른 막 두께로 형성하는 동시에, 각 영역의 게이트 절연막에 각각 소정량의 N을 도입하여, 그들의 물리 막 두께와 유전률의 최적화를 도모하려는 시도가 이루어지고 있다.
[특허문헌 1] 일본 공개특허 2002-368122호 공보
최근에는, I/O부와 코어부 사이뿐 아니라, 코어부 내의 트랜지스터를 구별하여 만들 필요성도 높아져오고 있다. 구체적으로는, 코어부 내에서 리크 전류의 억제를 중시한 저(低)리크 트랜지스터와, 동작 속도를 중시한 고(高)퍼포먼스의 트랜지스터를 구별하여 만드는 것과 같은 경우이다. 그 경우, 저리크 트랜지스터용의 게이트 절연막을 두껍게 형성하고, 고퍼포먼스 트랜지스터용의 게이트 절연막을 얇게 형성하며, 또한, 현재로서는 쌍방의 게이트 절연막을 1㎚에 미치지 못할 만한 미소(微小) 막 두께 차로 구별하여 만드는 것도 요구되고 있다.
종래, 게이트 절연막이 비교적 큰 막 두께 차를 갖는 I/O부와 코어부의 트랜지스터를 구별하여 만드는 경우에는, 예를 들면, I/O부의 트랜지스터의 게이트 절연막을, 주로 그 내압을 고려하여 두꺼운 SiO2 또는 SiON으로 형성하고, 한편, 코어부의 트랜지스터의 게이트 절연막을, 주로 그 막 두께 및 유전률을 고려하여 얇은 SiON으로 형성하는 방법이 채용되어 있다. 그 구체적인 순서로서는, 예를 들면, 먼저 Si기판 위에 SiO2막을 형성하고, 코어부의 SiO2막만을 불산(HF) 등을 이용하여 제거하며, 노출한 코어부의 Si기판 위에만, 또는 노출한 코어부의 Si기판 위와 I/O부에 남는 SiO2막 위에, 코어부의 트랜지스터에 적합한 N 농도의 SiON막을 형성한다.
그런데, 이러한 I/O부의 트랜지스터와 코어부의 트랜지스터의 게이트 절연막을 구별하여 만드는 데 이용할 수 있는 종래의 방법을, 코어부 내의 저리크 트랜지스터와 고퍼포먼스 트랜지스터의 게이트 절연막을 구별하여 만드는 데 그대로 적용하려고 하면, 다음과 같은 문제가 발생한다.
즉, 상기한 바와 같이, 코어부 내의 저리크 트랜지스터와 고퍼포먼스 트랜지스터의 게이트 절연막을 구별하여 만들 때에는, 그들의 막 두께 차를 1㎚ 미만이라는 미소한 차로 억제하는 요구가 있다. 또한, 각 트랜지스터의 게이트 절연막의 N 프로필은, 그들의 성능에 크게 영향을 미친다.
가령, 코어부 내에서 미소 막 두께 차의 게이트 절연막을 형성했을 때에, 그들의 N 프로필이 크게 다른 경우에는, 최종적으로 얻어지는 트랜지스터의 성능을 코어부에 적합한 범위로 하기 위하여, 예를 들면 채널 영역이나 소스/드레인 영역의 이온 주입 조건 등, 트랜지스터의 설계 변경이나 프로세스 조건의 변경이 필요해진다. 따라서, 제조상, 미소 막 두께 차의 게이트 절연막을 동등한 N 프로필로 형성할 수 있으면, 게이트 절연막 형성 프로세스 이외의 조건을 종래의 것으로부터 변경하는 것이 불필요해진다.
코어부 내의 저리크 트랜지스터와 고퍼포먼스 트랜지스터의 게이트 절연막을 구별하여 만드는 것에 상기와 같은 종래의 방법을 그대로 적용한 경우, 막 형성 조건을 적절히 제어하면, 기술적으로는, 저리크 트랜지스터와 고퍼포먼스 트랜지스터의 게이트 절연막을 원하는 미소 막 두께 차로 형성하는 것이 가능하다. 그러나, 그들 각 게이트 절연막의 N 프로필에 대하여 보면, 저리크 트랜지스터의 막 두께의 게이트 절연막은, 상기한 순서에 따라 SiO2막 위에 고퍼포먼스 트랜지스터에 적합한 N 농도의 SiON막을 형성한 경우에는, Si기판 위에 직접 그 SiON막이 형성되는 고퍼포먼스 트랜지스터의 게이트 절연막과는 그 N 프로필이 크게 달라진다.
한편, 게이트 절연막을 구별하여 만드는 데 있어서, 먼저 Si기판 위에 미소한 막 두께 차의 SiO2막을 형성하고, 그 후, 일괄적으로 질화 처리함으로써 소정의 미소 막 두께 차를 갖는 SiON막을 형성하는 방법도 생각할 수 있다. 그러나, 이 방법을 이용한 경우, 설령 1㎚ 미만이라는 미소 막 두께 차라도, 일괄적인 질소 처리 후에 얻어지는 N 프로필에는 큰 차가 발생한다.
도 10은 N 프로필의 일례를 나타낸 도면이다.
도 10에는, 먼저 Si기판 위에 막 두께 약 0.8㎚와 약 0.9㎚의 미소 막 두께 차의 SiO2막을 형성하고, 그 후, 같은 질화 처리를 행함으로써 Si기판 위에 형성된 SiON막의 N 프로필을 나타내고 있다. 또한, 여기서는 질화 처리로서, 일산화질소(NO) 가스를 이용하여 산질화를 행하고 있다. 도 10에서, 횡축은 질화 처리 후의 SiON막의 Si기판 방향의 깊이(㎚)를 나타내고, 종축은 SiON막 중의 N 농도(%)를 나타내고 있다.
막 두께 약 0.8㎚의 SiO2막의 영역에 형성된 SiON막의 막 두께는 약 1.150㎚였다. 한편, 막 두께 약 0.9㎚의 SiO2막의 영역에 형성된 SiON막의 막 두께는 약 1.190㎚로서, 막 두께 약 0.8㎚의 SiO2막의 영역에 형성된 SiON막과의 막 두께 차는 미소였다. 이들의 N 프로필을 비교하면, 도 10으로부터, SiO2막이 두껍게 형성되어 있던 영역에 질화 처리를 행한 경우(도면 중, 「1.190㎚」라고 표시)의 쪽이, SiO2막이 얇게 형성되어 있던 영역에 질화 처리를 행한 경우(도면 중, 「1.150㎚」라고 표시)에 비하여, SiON막 중의 N 농도가 낮아져 있는 것을 알 수 있다. 또한, 양자(兩者)에는 Si기판과의 각 계면에서의 N 농도에도, 약 0.6% 정도의 차가 보인다.
이처럼, 질화 처리 전의 막 두께 차가 미소라도, 질화 처리 후의 SiON막의 N 프로필에는 차가 발생한다. 이러한 방법을 코어부 내의 저리크 트랜지스터와 고퍼포먼스 트랜지스터의 게이트 절연막 형성에 적용한 경우에는, 양 트랜지스터 사이에 불필요한 성능차가 발생하거나, 게이트 절연막의 형성 후에 게이트 절연막 형성 프로세스 이외의 조건을 변경해야만 하게 된다.
또한, 상기한 종래의 어떤 방법에서도, N 농도가 낮은 측에만 질화 처리를 행하는 방법도 생각할 수 있다. 그러나, 그 경우에는, 먼저 막 두께 및 N 농도가 다른 SiON막을 형성하고, 또한, N 농도가 높은 측을 보호하며, N 농도가 낮은 측에만 N을 도입하는 방법을 채용할 필요가 생기기 때문에, 반도체 장치의 제조 프로세스가 번잡해지는 등의 과제가 남는다.
본 발명은 이러한 점을 감안하여 이루어진 것으로서, 소정의 막 두께 차 및 N 프로필의 게이트 절연막을 갖는 트랜지스터를 구비한, 고성능이며 고신뢰성의 반도체 장치를 효율적으로 제조할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
삭제
본 발명에서는 상기 과제를 해결하기 위하여, 다른 막 두께의 게이트 절연막을 이용한 복수 종류의 트랜지스터를 갖는 반도체 장치의 제조 방법에서, Si기판에 대하여 제 1 막 형성 처리를 행하여, 상기 Si기판 위에 제 1 SiON막을 형성하는 공정과, 상기 Si기판 위에 형성된 상기 제 1 SiON막 중, 하나의 트랜지스터를 형성할 영역의 상기 제 1 SiON막을 남기고, 다른 트랜지스터를 형성할 영역의 상기 제 1 SiON막을 제거하는 공정과, 상기 제 1 SiON막이 남겨진 상기 하나의 트랜지스터를 형성할 영역 및 상기 제 1 SiON막이 제거된 상기 다른 트랜지스터를 형성할 영역에 대하여 제 2 막 형성 처리를 행하여, 상기 제 1 SiON막이 제거된 상기 다른 트랜지스터를 형성할 영역에 제 2 SiON막을 형성하고, 상기 제 1 SiON막이 남겨진 상기 하나의 트랜지스터를 형성할 영역에 상기 제 1 SiON막을 포함하는 제 3 SiON막을 형성하는 공정을 갖고, 상기 Si 기판에 대하여 상기 제 1 막 형성 처리를 행하여, 상기 Si기판 위에 상기 제 1 SiON막을 형성하는 공정에서는, 후에 상기 제 2 막 형성 처리를 행하여, 상기 제 1 SiON막이 제거된 상기 다른 트랜지스터를 형성할 영역에 상기 제 2 SiON막을 형성하고, 상기 제 1 SiON막이 남겨진 상기 하나의 트랜지스터를 형성할 영역에 상기 제 1 SiON막을 포함하는 상기 제 3 SiON막을 형성했을 때에, 형성된 상기 제 2 SiON막과 상기 제 3 SiON막의 막 두께 차가 0.03㎚ 이상 0.15㎚ 이하로 되도록 상기 제 1 SiON막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
이러한 반도체 장치의 제조 방법에 의하면, 먼저, 제 1 막 형성 처리에 의해 제 1 SiON막을 형성하고, 제 1 SiON막을, 하나의 트랜지스터를 형성할 영역에는 남기고, 다른 트랜지스터를 형성할 영역으로부터는 제거한다. 그리고, 제 2 막 형성 처리에 의해, 제 1 SiON막이 제거된 다른 트랜지스터의 형성 영역에 제 2 SiON막을 형성하고, 제 1 SiON막이 남겨진 하나의 트랜지스터의 형성 영역에 제 1 SiON막을 포함하는 제 3 SiON막을 형성한다. 이에 의해, 하나의 트랜지스터와 다른 트랜지스터의 각 형성 영역에, 다른 막 두께의 SiON막이 형성되게 된다. 또한, 제 1 막 형성 처리에 의한 제 1 SiON막 형성시에, 예를 들면 제 1 SiON막의 막 두께나 N 농도를 적당히 조정하여 둠으로써, 제 2 막 형성 처리 후에는, 소정의 막 두께나 N 프로필을 갖는 제 2, 제 3의 SiON막을 각각 얻는 것이 가능해진다.
삭제
삭제
본 발명에서는, 제 1 막 형성 처리에 의해 제 1 SiON막을 형성하고, 그 제 1 SiON막을 부분적으로 제거하며, 제 2 막 형성 처리에 의해, 제 1 SiON막이 제거된 영역에 제 2 SiON막을 형성하고, 제 1 SiON막이 남겨진 영역에 제 1 SiON막을 포함하는 제 3 SiON막을 형성하도록 했다. 이에 의해, 소정의 미소 막 두께 차를 갖고, 또한, 소정의 N 프로필을 갖는 게이트 절연막을 형성하는 것이 가능해져, 예를 들면, I/O부와 코어부를 갖는 반도체 장치에서, 그 코어부에서 저리크 트랜지스터와 고퍼포먼스 트랜지스터를 정밀도 좋게 구별하여 만드는 것이 가능해진다. 이러한 방법을 이용함으로써, 게이트 절연막 형성 프로세스 이외의 조건을 변경하지 않고, 고성능이면서 고신뢰성의 반도체 장치를 형성하는 것이 가능해진다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 본 발명의 예로서 바람직한 실시예를 나타내는 첨부 도면과 관련한 이하의 설명에 의해 명백해질 것이다.
도 1은 반도체 장치의 형성 플로를 나타내는 도면.
도 2는 소자 분리 절연막 형성 공정의 요부 단면 모식도.
도 3은 제 1 막 형성 처리 공정의 요부 단면 모식도.
도 4는 레지스트 형성 공정의 요부 단면 모식도.
도 5는 에칭 공정의 요부 단면 모식도.
도 6은 제 2 막 형성 처리 공정의 요부 단면 모식도.
도 7은 다결정 Si막 형성 공정의 요부 단면 모식도.
도 8은 게이트 가공 공정의 요부 단면 모식도.
도 9는 사이드월 및 불순물 확산 영역 형성 공정의 요부 단면 모식도.
도 10은 N 프로필의 일례를 나타내는 도면.
도면의 주요 부분에 대한 부호의 설명
1…Si기판 2…소자 분리 절연막
3…제 1 SiON막 4…레지스트
5…제 2 SiON막 6…제 3 SiON막
7…다결정 Si막 8, 9…게이트 전극
10, 11…LDD 영역 12, 13…사이드월
14, 15…소스/드레인 영역 20…저리크 트랜지스터 형성 영역
30…고퍼포먼스 트랜지스터 형성 영역
이하, 본 발명의 실시예를 도면을 참조하여 상세하게 설명한다.
먼저, 반도체 장치의 형성 방법의 개략에 대하여 설명한다.
도 1은 반도체 장치의 형성 플로를 나타낸 도면이다.
여기서는, 막 두께가 다른 N 함유 게이트 절연막을 갖는 제 1, 제 2의 2종의 트랜지스터(각각 「후막(厚膜)형 트랜지스터」, 「박막(薄膜)형 트랜지스터」라고 함)를 구비한 반도체 장치의 형성 플로에 대하여 설명한다.
그 경우, 먼저, Si기판에 대한 막 형성 처리(「제 1 막 형성 처리」라고 함)로서, Si기판 위에 소정의 막 두께 및 N 농도의 SiON막(「제 1 SiON막」이라고 함)을 형성하는 처리를 행한다(스텝 S1). 이 제 1 막 형성 처리에서는, 여기서 형성되는 제 1 SiON막에 대하여 후술하는 막 형성 처리(「제 2 막 형성 처리」라고 함)가 행해질 때에, 후막형 트랜지스터의 게이트 절연막으로서 필요한 막 두께 및 N 농도의 SiON막을 얻을 수 있는 막 두께 및 N 농도로 제 1 SiON막을 형성한다.
이 제 1 SiON막의 형성에는, 다양한 방법을 이용하는 것이 가능하다. 예를 들면, NO 가스 등의 N을 함유하는 가스를 이용하여 Si기판 표면을 산질화하는 방법, Si기판 위에 먼저 SiO2막을 형성하고 그것을 플라즈마 질화 처리하는 방법, Si기판 위에 먼저 SiO2막을 형성하고 그것을 NO 가스 등을 이용하여 산질화하는 방법, Si기판 위에 SiO2막과 질화 실리콘(SiN)막을 순서대로 적층하는 방법 등을 이용하는 것이 가능하다.
제 1 막 형성 처리에서 소정의 막 두께 및 N 농도의 제 1 SiON막을 형성한 후에는, Si기판 위에 형성된 그 제 1 SiON막 중, 박막형 트랜지스터를 형성할 영역(「박막형 트랜지스터 형성 영역」이라 함)에 있는 제 1 SiON막을 제거하여(스텝 S2), Si기판을 노출시킨다. 그때에는, 예를 들면, 후막형 트랜지스터를 형성할 영역(「후막형 트랜지스터 형성 영역」이라 함)을 레지스트 등으로 보호하고, 박막형 트랜지스터 형성 영역의 제 1 SiON막을 HF 등으로 웨트 에칭한다.
그 후, 후막형 트랜지스터 형성 영역에 제 1 SiON막이 노출하고, 또한, 박막형 트랜지스터 형성 영역에 Si기판이 노출해 있는 상태로부터, 제 2 막 형성 처리로서, 노출하는 Si기판 위에 소정의 막 두께 및 N 농도로 되는 SiON막(「제 2 SiON막」이라 함)을 형성하는 처리를 행한다(스텝 S3). 이 제 2 막 형성 처리에서는, 박막형 트랜지스터 형성 영역의 Si기판 위에, 박막형 트랜지스터의 게이트 절연막으로서 필요한 막 두께 및 N 농도를 갖는 제 2 SiON막이 형성된다. 제 2 SiON막의 형성에는, NO 가스 등을 이용한 산질화법을 적절히 이용할 수 있지만, 제 1 SiON막의 형성과 마찬가지로, 다른 방법을 이용하는 것도 가능하다.
제 2 막 형성 처리시에는, 후막형 트랜지스터 형성 영역에도 이 제 2 막 형성 처리가 행해진다. 그 때문에, 후막형 트랜지스터 형성 영역에는, 제 2 막 형성 처리 전의 제 1 SiON막보다 두꺼운 막 두께로, 또한, 제 2 막 형성 처리 전의 제 1 SiON막보다 높은 N 농도의 SiON막(제 3 SiON막)이 형성되도록 된다. 상기 스텝 S1에서는, 이 제 2 막 형성 처리 후에 얻어지는 제 3 SiON막이 후막형 트랜지스터의 게이트 절연막으로서 필요한 막 두께 및 N 농도가 되도록, 제 1 막 형성 처리의 조건을 적절히 설정하여, 제 1 SiON막을 형성한다. 조건 설정시에는, 원하는 막 두께 및 N 농도를 얻기 위하여, 노출한 Si기판, 제 1 SiON막, 표면에 제 1 SiON막이 형성되어 있는 Si기판의 산질화 속도의 차이에 유의한다.
이렇게 하여 후막형 트랜지스터 형성 영역에 제 3 SiON막을 형성하고, 박막형 트랜지스터 형성 영역에 제 2 SiON막을 형성한 후에는, 통상적인 방법에 따라, 게이트 전극, 사이드월, 소스/드레인 영역, 층간 절연막, 플러그, 패드 등을 형성 하여, 반도체 장치를 완성하면 된다.
이렇게, 후막형 트랜지스터와 박막형 트랜지스터의 2종류의 트랜지스터를 구별하여 만들 때에는, 먼저, 미리 후막형 트랜지스터 형성 영역에만 제 1 막 형성 처리에 의해 소정의 막 두께 및 N 농도의 제 1 SiON막을 형성해둔다. 그리고, Si기판이 노출하는 박막형 트랜지스터 형성 영역과 함께 제 1 SiON막이 형성되어 있는 후막형 트랜지스터 형성 영역에 대하여 제 2 막 형성 처리를 행함으로써, 박막형 트랜지스터 형성 영역에 그 게이트 절연막으로서 필요한 막 두께 및 N 농도를 갖는 제 2 SiON막을 형성하고, 동시에 후막형 트랜지스터 형성 영역에 그 게이트 절연막으로서 필요한 막 두께 및 N 농도를 갖는 제 3 SiON막을 형성한다. 이에 의해, 후막형, 박막형의 2종류의 트랜지스터의 게이트 절연막을 각각 최적의 막 두께 및 N 농도로 형성하는 것이 가능해진다.
예를 들면, 제 2 막 형성 처리 후에 후막형 트랜지스터 형성 영역의 제 3 SiON막과 박막형 트랜지스터 형성 영역의 제 2 SiON막이 동등한 N 농도로 되도록, 제 1 막 형성 처리에서 형성하는 제 1 SiON막의 N 농도를 조정한다. 그에 의해, 막 두께가 달라지고, 또한, N 프로필이 동등한 게이트 절연막을 갖는 후막형, 박막형의 2종류의 트랜지스터를 형성하는 것이 가능해진다.
종래에는, 막 두께 차를 갖는 게이트 절연막을 형성하기 위하여, SiO2막을 이용하는 방법, 즉 후막측을 SiO2막과 SiON막으로 형성하고 박막측을 SiON막으로 형성하거나, 또는 후막측과 박막측에 막 두께 차를 갖는 SiO2막을 형성해두고나서 쌍 방을 질화하는 방법이 채용되어 있었다. 그러나, 이러한 방법에서는, 소정의 막 두께 차를 확보하는 것은 가능하더라도, 쌍방의 N 프로필을 동등하게 하는 것이 매우 곤란했다. 이에 대하여, 도 1의 형성 플로에서는, SiON막을 이용하고 SiON막을 형성하는 제 1, 제 2 막 형성 처리의 조건을 적절히 설정함으로써, 미소한 막 두께 차를 갖고, 또한, N 프로필이 동등한 게이트 절연막을 갖는 후막형 트랜지스터와 박막형 트랜지스터를 형성하는 것이 가능해진다.
또한, 여기서는 막 두께가 다른 N 함유 게이트 절연막을 갖는 2종류의 트랜지스터를 구별하여 만드는 경우를 예로 들어 서술했지만, 물론, 상기의 방법을 게이트 절연막의 막 두께가 다른 3종류 이상의 트랜지스터를 구별하여 만드는 데 적용하는 것도 가능하다.
이하, 상기의 방법을 I/O부와 코어부를 갖는 반도체 장치의 그 코어부 내에 막 두께가 다른 N 함유 게이트 절연막을 갖는 2종류의 트랜지스터를 형성하는 경우를 예로 들어, 구체적으로 설명한다. 여기서는, 코어부에 저리크 트랜지스터(상기한 후막형 트랜지스터에 상당함)와 고퍼포먼스 트랜지스터(상기한 박막형 트랜지스터에 상당함)의 2종류의 트랜지스터를 형성하는 경우에 대하여 서술한다.
도 2 내지 도 9는 반도체 장치의 형성 방법의 설명도이며, 도 2는 소자 분리 절연막 형성 공정의 요부 단면 모식도, 도 3은 제 1 막 형성 처리 공정의 요부 단면 모식도, 도 4는 레지스트 형성 공정의 요부 단면 모식도, 도 5는 에칭 공정의 요부 단면 모식도, 도 6은 제 2 막 형성 처리 공정의 요부 단면 모식도, 도 7은 다결정 Si막 형성 공정의 요부 단면 모식도, 도 8은 게이트 가공 공정의 요부 단면 모식도, 도 9는 사이드월 및 불순물 확산 영역 형성 공정의 요부 단면 모식도이다.
먼저, 도 2에 나타낸 바와 같이, Si기판(1)의 소정 영역에 STI(Shallow Trench Isolation)법을 이용하여 소자 분리 절연막(2)을 형성하고, 저리크 트랜지스터를 형성할 영역(「저리크 트랜지스터 형성 영역」이라 함)(20)과 고퍼포먼스 트랜지스터를 형성할 영역(「고퍼포먼스 트랜지스터 형성 영역」이라 함)(30)을 획정(畵定)한다.
이어서, 그 Si기판(1)을 RCA 세정한 후, 필요에 따라 임계값 조정을 위한 채널 주입을 행하고, 도 3에 나타낸 바와 같이, 제 1 막 형성 처리에 의해 제 1 SiON막(3)을 형성한다. 이 제 1 막 형성 처리에서는, 후에 제 2 막 형성 처리가 행해지는 동시에, 저리크 트랜지스터의 게이트 절연막으로서 필요한 막 두께 및 N 농도의 SiON막을 얻을 수 있도록, 제 1 SiON막(3)을 형성한다. 예를 들면, 여기서는, 막 두께 약 1.0㎚의 제 1 SiON막(3)을 형성한다. 이 제 1 SiON막(3)의 형성에는, 상기한 바와 같이, NO 가스 등을 이용하여 Si기판(1) 표면을 산질화하는 방법, Si기판(1) 위에 SiO2막을 형성하고 그것을 플라즈마 질화 처리하는 방법, Si기판(1) 위에 SiO2막을 형성하고 그것을 NO 가스 등을 이용하여 산질화하는 방법, Si기판(1) 위에 SiO2막과 SiN막을 순서대로 적층하는 방법 등을 이용한다.
이어서, 도 4에 나타낸 바와 같이, 저리크 트랜지스터 형성 영역(20)만을 레지스트(4)로 덮는다. 그리고, 그 레지스트(4)를 마스크로 하여 HF 등에 의한 웨트 에칭을 행하고, 도 5에 나타낸 바와 같이, 고퍼포먼스 트랜지스터 형성 영역(30)의 제 1 SiON막(3)을 제거하여, Si기판(1)을 노출시킨다. 그 후, 레지스트(4)는 박리하여 제거한다.
이렇게 하여, 저리크 트랜지스터 형성 영역(20)에 제 1 SiON막(3)을 남기고, 고퍼포먼스 트랜지스터 형성 영역(30)에 Si기판(1)을 노출시킨 후에는, 그 상태로부터 제 2 막 형성 처리를 행한다. 이 제 2 막 형성 처리에서는, 도 6에 나타낸 바와 같이, Si기판(1)이 노출하는 고퍼포먼스 트랜지스터 형성 영역(30)에, 고퍼포먼스 트랜지스터의 게이트 절연막으로서 필요한 막 두께 및 N 농도의 제 2 SiON막(5)을 형성한다. 이 제 2 SiON막(5)의 형성에는, 예를 들면, Si기판(1)을 NO 가스 등을 이용하여 산질화하는 방법을 이용할 수 있다.
제 2 막 형성 처리에서는, 이러한 고퍼포먼스 트랜지스터 형성 영역(30)에 제 2 SiON막(5)이 형성되는 동시에, 저리크 트랜지스터 형성 영역(20)에도 제 2 막 형성 처리가 실시되어, 저리크 트랜지스터 형성 영역(20)에 제 1 SiON막(3)보다 막 두께 및 N 농도가 증가한 제 3 SiON막(6)이 형성된다.
제 2 막 형성 처리는, 상기한 바와 같이, 고퍼포먼스 트랜지스터 형성 영역(30)에 고퍼포먼스 트랜지스터의 게이트 절연막으로서 필요한 막 두께 및 N 농도의 제 2 SiON막(5)을 형성하는 조건으로 설정한다. 또한, 제 2 SiON막(5)과 동시에 형성되는 제 3 SiON막(6)이, 이 제 2 막 형성 처리 후에 저리크 트랜지스터의 게이트 절연막으로서 필요한 막 두께 및 N 농도를 갖고 있는 것으로 되도록, 제 1 SiON막(3)을 형성하는 제 1 막 형성 처리의 조건을 적절히 설정한다. 또한, 조건 설정시에는, 원하는 막 두께 및 N 농도를 얻기 위하여, 노출한 Si기판(1), 제 1 SiON막(3), 표면에 제 1 SiON막(3)이 형성되어 있는 Si기판(1)의 산질화 속도의 차이에 유의한다.
이처럼 제 1, 제 2 막 형성 처리의 조건을 각각 적절히 설정함으로써, 저리크 트랜지스터 형성 영역(20)과 고퍼포먼스 트랜지스터 형성 영역(30)에 다른 막 두께이고, 또한, 소정 막 두께 차의 게이트 절연막을 형성할 수 있다. 예를 들면, 최종적으로, 저리크 트랜지스터 형성 영역(20)에 최종 막 두께가 2㎚ 이하의 얇은 게이트 절연막을 형성하고, 더 얇고, 또한 소정 막 두께 차의 게이트 절연막을 고퍼포먼스 트랜지스터 형성 영역(30)에 형성할 수 있다.
이 예처럼, 코어부에 저리크 트랜지스터와 고퍼포먼스 트랜지스터의 2종류의 트랜지스터를 형성하는 경우, 그들의 게이트 절연막의 막 두께 차는 1㎚ 미만, 바람직하게는 0.03㎚~0.15㎚의 범위로 한다. 원리적으로는 임의의 막 두께 차의 게이트 절연막을 구별하여 만드는 것이 가능하지만, 여기서 서술하는 바와 같이, 코어부 내에서 저리크 트랜지스터와 고퍼포먼스 트랜지스터를 구별하여 만드는 경우에는, 그들의 게이트 절연막의 막 두께 차를 0.15㎚ 이하로 설정하는 것이 효과적이다. 단, 저리크 트랜지스터와 고퍼포먼스 트랜지스터의 게이트 절연막의 막 두께 차를 0.03㎚ 미만으로 했을 때에는, 그들의 성능차가 작아지기 때문에, 그들의 막 두께 차는 0.03㎚ 이상으로 설정하는 것이 바람직하다.
또한, 제 1, 제 2 막 형성 처리의 조건을 각각 적절히 설정함으로써, 저리크 트랜지스터 형성 영역(20)과 고퍼포먼스 트랜지스터 형성 영역(30)에 소정 막 두께로, 또한 쌍방의 N 프로필이 동등한 게이트 절연막을 형성하는 것이 가능하다. SiON막(제 1 SiON막(3))이 아니라, 종래와 같이 SiO2막을 이용하여 소정 막 두께 차의 게이트 절연막을 형성하는 방법에서는, 쌍방의 N 프로필을 동등하게 하는 것은 곤란했다(도 10 참조). 그러나, 이 방법과 같이 SiON막을 이용하고, 제 1, 제 2 막 형성 처리의 조건을 각각 적절히 설정함으로써, 쌍방의 N 프로필을 동등하게 하는 것이 가능해지고, 특히 게이트 절연막/Si기판(1) 계면에서의 쌍방의 N 농도차를 0.5% 이내로 억제하는 것도 가능해진다.
이렇게 하여 게이트 절연막을 형성한 후에는, 도 7에 나타낸 바와 같이, CVD(Chemical Vapor Deposition)법을 이용하여 전면(全面)에 소정 막 두께의 다결정 Si막(7)을 형성한다. 그 후, 그 다결정 Si막(7)을 에칭에 의해 소정 형상으로 가공하고, 도 8에 나타낸 바와 같이, 저리크 트랜지스터 형성 영역(20)과 고퍼포먼스 트랜지스터 형성 영역(30)에 각각 게이트 전극(8, 9)을 형성한다.
그리고, 도 9에 나타낸 바와 같이, LDD(Lightly Doped Drain) 주입을 행하여 Si기판(1) 내에 LDD 영역(10, 11)을 형성한 후, 게이트 전극(8, 9)의 양측에 사이드월(12, 13)을 형성하고, 소정 불순물의 이온 주입과 활성화를 행하여 소스/드레인 영역(14, 15)을 형성한다. 이후는, 일반적인 제조 프로세스에 따라, 층간 절연막, 플러그, 패드 등(모두 도시 생략)을 형성하여 반도체 장치를 완성한다.
또한, 여기서는, 코어부 내의 2종류의 트랜지스터의 형성 방법에 대하여 서술했지만, 반도체 장치에는 상기 구성을 갖는 코어부의 트랜지스터와 함께, I/O부의 트랜지스터도 형성된다. I/O부의 트랜지스터에 대해서는, 비교적 그 막 두께를 중시하여, 예를 들면, 제 1 SiON막(3)을 형성하기 전에, I/O 트랜지스터의 형성 영역에 소정 막 두께의 SiO2막 또는 SiON막을 형성해두고, 그 후, 제 1 SiON막(3)을 형성한다. 이후는, 상기한 코어부의 트랜지스터와 마찬가지로 형성해가면 된다.
이상 서술한 바와 같이, 상기 반도체 장치의 형성 방법에 의하면, 그 코어부에 소정 막 두께 차이고, 또한, N 프로필이 동등한 게이트 절연막을 갖는 저리크 트랜지스터와 고퍼포먼스 트랜지스터를 형성할 수 있다. 이 방법에서는, 종래의 반도체 장치 제조 프로세스에 대하여, 게이트 절연막 형성 프로세스를 변경하는 것만으로 충분하다. 따라서, 그 외의 프로세스의 조건, 예를 들면 채널 영역, LDD 영역(10, 11), 소스/드레인 영역(14, 15)의 이온 주입 조건 등을 변경하는 일 없이, 코어부의 트랜지스터를 구별하여 만들 수 있다. 또한, 코어부에 소정 막 두께 차이고, 또한, N 프로필이 동등한 게이트 절연막을 갖는 저리크 트랜지스터와 고퍼포먼스 트랜지스터를 형성하기 때문에, 코어부의 더한 고성능화와 함께 신뢰성의 향상을 도모할 수 있다. 따라서, 고성능이며 고신뢰성의 반도체 장치를 형성하는 것이 가능해진다.
상기에 대해서는 단순히 본 발명의 원리를 나타낸 것이다. 또한, 다수의 변형, 변경이 당업자에게 있어 가능하며, 본 발명은 상기에 나타내고, 설명한 정확한 구성 및 응용예에 한정되는 것이 아니며, 대응하는 모든 변형예 및 균등물은 첨부한 청구항 및 그 균등물에 의한 본 발명의 범위로 인정된다.

Claims (10)

  1. 다른 막 두께의 게이트 절연막을 이용한 복수 종류의 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서,
    실리콘 기판에 대하여 제 1 막 형성 처리를 행하여, 상기 실리콘 기판 위에 제 1 산질화 실리콘막을 형성하는 공정과,
    상기 실리콘 기판 위에 형성된 상기 제 1 산질화 실리콘막 중, 하나의 트랜지스터를 형성할 영역의 상기 제 1 산질화 실리콘막을 남기고, 다른 트랜지스터를 형성할 영역의 상기 제 1 산질화 실리콘막을 제거하는 공정과,
    상기 제 1 산질화 실리콘막이 남겨진 상기 하나의 트랜지스터를 형성할 영역, 및 상기 제 1 산질화 실리콘막이 제거된 상기 다른 트랜지스터를 형성할 영역에 대하여 제 2 막 형성 처리를 행하여, 상기 제 1 산질화 실리콘막이 제거된 상기 다른 트랜지스터를 형성할 영역에 제 2 산질화 실리콘막을 형성하고, 상기 제 1 산질화 실리콘막이 남겨진 상기 하나의 트랜지스터를 형성할 영역에 상기 제 1 산질화 실리콘막을 포함하는 제 3 산질화 실리콘막을 형성하는 공정을 갖고,
    상기 실리콘 기판에 대하여 상기 제 1 막 형성 처리를 행하여, 상기 실리콘 기판 위에 상기 제 1 산질화 실리콘막을 형성하는 공정에서는,
    후에 상기 제 2 막 형성 처리를 행하여, 상기 제 1 산질화 실리콘막이 제거된 상기 다른 트랜지스터를 형성할 영역에 상기 제 2 산질화 실리콘막을 형성하고, 상기 제 1 산질화 실리콘막이 남겨진 상기 하나의 트랜지스터를 형성할 영역에 상기 제 1 산질화 실리콘막을 포함하는 상기 제 3 산질화 실리콘막을 형성했을 때에,
    형성된 상기 제 2 산질화 실리콘막과 상기 제 3 산질화 실리콘막의 막 두께 차가 0.03㎚ 이상 0.15㎚ 이하로 되도록 상기 제 1 산질화 실리콘막을 형성하고,
    상기 제 2 산질화 실리콘막의 상기 실리콘 기판 방향의 질소 프로필과 상기 제 3 산질화 실리콘막의 상기 실리콘 기판 방향의 질소 프로필이 서로 같아지도록 상기 제 1 산질화 실리콘막을 형성하고,
    상기 제 1 산질화 실리콘막은 상기 실리콘 기판 상에 형성된 SiO2막을 NO가스로 산질화하여 형성하거나 또는 SiO2막과 SiN막을 순서대로 적층하여 형성하고,
    상기 제 2 산질화 실리콘막 및 상기 제 3 산질화 실리콘막은 NO가스에 의한 산질화로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 2 산질화 실리콘막 및 상기 제 3 산질화 실리콘막의 막 두께가 모두 2㎚ 이하인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 하나의 트랜지스터 및 상기 다른 트랜지스터는 I/O부와 코어부를 갖는 반도체 장치의 상기 코어부에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 3 산질화 실리콘막을 상기 하나의 트랜지스터의 게이트 절연막으로 하고, 상기 제 2 산질화 실리콘막을 상기 다른 트랜지스터의 게이트 절연막으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
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