JP2008270380A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008270380A
JP2008270380A JP2007108821A JP2007108821A JP2008270380A JP 2008270380 A JP2008270380 A JP 2008270380A JP 2007108821 A JP2007108821 A JP 2007108821A JP 2007108821 A JP2007108821 A JP 2007108821A JP 2008270380 A JP2008270380 A JP 2008270380A
Authority
JP
Japan
Prior art keywords
gate insulating
insulating film
element region
film
oxide film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007108821A
Other languages
English (en)
Other versions
JP2008270380A5 (ja
Inventor
Hiroshi Okawa
浩 大川
Junji Hirase
順司 平瀬
Hisashi Ogawa
久 小川
Kenji Yoneda
健司 米田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2007108821A priority Critical patent/JP2008270380A/ja
Priority to US12/028,392 priority patent/US7804146B2/en
Publication of JP2008270380A publication Critical patent/JP2008270380A/ja
Publication of JP2008270380A5 publication Critical patent/JP2008270380A5/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのそれぞれが最適な特性のゲート絶縁膜を有し、駆動力及び信頼性が高い半導体装置を実現できるようにする。
【解決手段】半導体装置は、Ｎ型ＭＯＳトランジスタ１１と、Ｐ型ＭＯＳトランジスタ１２とを備えている。Ｎ型ＭＯＳトランジスタ１１は、第１のゲート絶縁膜３１と第１のゲート電極３２とを有している。Ｐ型ＭＯＳトランジスタ１２は、第２のゲート絶縁膜４１と第２のゲート電極４２とを有している。第１のゲート絶縁膜３１及び第２のゲート絶縁膜４１は酸窒化シリコンからなり、第１のゲート絶縁膜３１の窒素濃度プロファイルと、第２のゲート絶縁膜４１の窒素濃度プロファイルとは互いに異なっている。
【選択図】図１

Description

本発明は半導体装置及びその製造方法に関し、特に駆動力及び信頼性が高いＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスに関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、厚膜ゲート絶縁膜と薄膜ゲート絶縁膜を同一デバイスに作りこむデュアルオキサイドプロセスが一般的に用いられている（例えば、特許文献１を参照。）。
図１６は従来のＣＭＯＳデバイスを有する半導体装置の製造方法を工程順に示している。まず、図１６（ａ）に示すように、シリコンからなる半導体基板１０１にＳＴＩ（Shallow Trench Isolation）法により素子分離領域１０２を形成する。これにより、半導体基板１０１にＮ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタの形成領域１１１と、Ｐ型ＭＯＳトランジスタの形成領域１１２と、厚膜トランジスタ（Ｎ型のＭＯＳトランジスタ）の形成領域１１３とが形成される。続いて、Ｎ型ＭＯＳトランジスタの形成領域１１１、Ｐ型ＭＯＳトランジスタの形成領域１１２及び厚膜トランジスタの領域１１３のそれぞれに厚さが３ｎｍ〜１０ｎｍの第１のシリコン酸化（ＳｉＯ２）膜１０３を形成する。次に感光性有機膜をマスクに用い、Ｎ型ＭＯＳトランジスタの形成領域１１１及びＰ型ＭＯＳトランジスタの形成領域１１２から第１のＳｉＯ２膜１０３を除去する。
次に、図１６（ｂ）に示すように、Ｎ型ＭＯＳトランジスタの形成領域１１１及びＰ型ＭＯＳトランジスタの形成領域１１２に厚さが１ｎｍ〜３ｎｍの第２のＳｉＯ２膜１０４を形成する。
次に、図１６（ｃ）に示すように、第１のＳｉＯ２膜１０３及び第２のＳｉＯ２膜１０４を窒化して、酸窒化シリコン（ＳｉＯＮ）膜からなる第１のゲート絶縁膜１０５、第２のゲート絶縁膜１０６及び第３のゲート絶縁膜１０７を形成する。
この後、第１のゲート絶縁膜１０５、第２のゲート絶縁膜１０６及び第３のゲート絶縁膜１０７が形成された半導体基板１０１の上に厚さが１００ｎｍの多結晶シリコン膜を形成する。次に、多結晶シリコン膜におけるＮ型ＭＯＳトランジスタの形成領域１１１及び厚膜トランジスタの形成領域１１３に形成された部分には、ｎ型不純物を注入し、Ｐ型ＭＯＳトランジスタの形成領域１１２に形成された部分には、ｐ型不純物を注入する。この後、フォトリソグラフィ及びＲＩＥ（reactive ion etching）法を用いて多結晶シリコン膜、第１のゲート絶縁膜１０５及び第２のゲート絶縁膜１０６及び第３のゲート絶縁膜１０７を順次エッチングする。これにより、Ｎ型ＭＯＳトランジスタの形成領域１１１には半導体基板１０１上に第１のゲート絶縁膜１０５及びゲート電極を有するＮ型ＭＯＳトランジスタが形成され、Ｐ型ＭＯＳトランジスタの形成領域１１２には半導体基板１０１上に第２のゲート絶縁膜１０６及びゲート電極を有するＰ型ＭＯＳトランジスタが形成され、厚膜トランジスタの形成領域１１３には半導体基板１０１上に第３のゲート絶縁膜１０７及びゲート電極を有するＮ型ＭＯＳトランジスタからなる厚膜トランジスタが形成される。
このように、従来の方法によれば、厚膜トランジスタの第３のゲート絶縁膜１０７の膜厚に対して、Ｎ型ＭＯＳトランジスタの第１のゲート絶縁膜１０５及びＰ型ＭＯＳトランジスタの第２のゲート絶縁膜１０６の膜厚を物理的に薄く形成することができる。また、Ｎ型ＭＯＳトランジスタのゲート電極にはＮ型不純物が注入されているのに対して、Ｐ型ＭＯＳトランジスタのゲート電極にはＰ型不純物が注入されており、ゲート電極に異なった不純物が注入されている。このため、Ｎ型ＭＯＳトランジスタの第１のゲート絶縁膜１０５とＰ型ＭＯＳトランジスタの第２のゲート絶縁膜１０６とでは、電気的な膜厚が互いに異なっている。その結果、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのそれぞれに適したゲート絶縁膜を実現できる。
特開２００３−３１６８３号公報
しかしながら、前記従来の半導体装置は以下のような問題を有している。従来の半導体装置の製造方法においては、Ｎ型ＭＯＳトランジスタのゲート電極とＰ型ＭＯＳトランジスタのゲート電極における仕事関数を変えるために、Ｎ型ＭＯＳトランジスタのゲート電極にはＮ型不純物を導入し、Ｐ型ＭＯＳトランジスタのゲート電極にはＰ型不純物を導入している。しかしながら、Ｎ型ＭＯＳトランジスタの第１のゲート絶縁膜１０５とＰ型ＭＯＳトランジスタの第２のゲート絶縁膜１０６は、同一の工程により形成された同一膜厚で且つ同一窒素濃度を有する酸窒化シリコン膜を用いている。このため、Ｎ型ＭＯＳトランジスタの第１のゲート絶縁膜１０５の膜厚及び窒素濃度を最適化した場合、Ｐ型ＭＯＳトランジスタの第２のゲート絶縁膜１０６の膜厚及び窒素濃度の最適化が不十分となり、Ｐ型ＭＯＳトランジスタが最適な特性を得られないという課題がある。
本発明の目的は、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのそれぞれが最適な特性のゲート絶縁膜を有し、駆動力及び信頼性が高い半導体装置を実現できるようにすることを目的とする。
前記の目的を達成するため、本発明は半導体装置を、Ｎ型ＭＯＳトランジスタのゲート絶縁膜とＰ型ＭＯＳトランジスタのゲート絶縁膜とが、互いに異なった窒素濃度等を有している構成とする。
具体的に、本発明に係る第１の半導体装置は、半導体基板の第１の素子領域に形成された第１導電型の第１のトランジスタと、第１の素子領域と分離された第２の素子領域に形成された第２導電型の第２のトランジスタとを備え、第１のトランジスタは、第１の素子領域の上に形成された第１のゲート絶縁膜と該第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、第２のトランジスタは、第２の素子領域の上に形成された第２のゲート絶縁膜と該第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、第１のゲート絶縁膜及び第２のゲート絶縁膜は、酸窒化シリコンからなり、第１のゲート絶縁膜における平均窒素濃度は、第２のゲート絶縁膜における平均窒素濃度よりも高いことを特徴とする。
第１の半導体装置によれば、第１のゲート絶縁膜における平均窒素濃度は、第２のゲート絶縁膜における平均窒素濃度よりも高いため、第１のゲート絶縁膜及び第２のゲート絶縁膜をそれぞれ第１のトランジスタ及び第２のトランジスタに最適化することができる。従って、それぞれが最適な特性のゲート絶縁膜を有するトランジスタを備え、駆動力及び信頼性が高い半導体装置を実現することができる。
第１の半導体装置において、第１のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚いことが好ましい。また、第１のゲート絶縁膜及び第２のゲート絶縁膜は、同じ膜厚であってもよい。このような構成とすることにより、物理的な膜厚も最適化することができる。
本発明の半導体装置において、第１のゲート絶縁膜の窒素濃度のピーク値は、第２のゲート絶縁膜の窒素濃度のピーク値よりも高いことが好ましい。また、第１のゲート絶縁膜と基板との界面における窒素濃度は、第２のゲート絶縁膜と基板との界面における窒素濃度と同程度であることが好ましい。
本発明に係る第２の半導体装置は、半導体基板の第１の素子領域に形成された第１導電型の第１のトランジスタと、第１の素子領域と分離された第２の素子領域に形成された第２導電型の第２のトランジスタとを備え、第１のトランジスタは、第１の素子領域の上に形成された第１のゲート絶縁膜と、該第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、第２のトランジスタは、第２の素子領域の上に形成された第２のゲート絶縁膜と、該第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、第１のゲート絶縁膜及び第２のゲート絶縁膜は、酸窒化シリコンからなり、第１のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする。
第２の半導体装置によれば、第１のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚いため、第１のゲート絶縁膜及び第２のゲート絶縁膜をそれぞれ第１のトランジスタ及び第２のトランジスタに最適化することができる。従って、それぞれが最適な特性のゲート絶縁膜を有するトランジスタを備え、駆動力及び信頼性が高い半導体装置を実現することができる。
第２の半導体装置において、第１のゲート絶縁膜の平均窒素濃度は、第２のゲート絶縁膜の平均窒素濃度と同程度であることが好ましい。
第２の半導体装置において、第１のゲート絶縁膜と基板との界面における窒素濃度は、第２のゲート絶縁膜と基板との界面における窒素濃度よりも低いことが好ましい。
第２の半導体装置において、第１のゲート絶縁膜の窒素濃度のピーク値は、第２のゲート絶縁膜の窒素濃度のピーク値よりも高いことが好ましい。
第１及び第２の半導体装置において、第１のトランジスタは、Ｎ型ＭＯＳトランジスタであり、第２のトランジスタは、Ｐ型ＭＯＳトランジスタであることが好ましい。
第１及び第２の半導体装置において、半導体基板における第１の素子領域及び第２の素子領域と分離された第３の素子領域に形成された第３のトランジスタをさらに備え、第３のトランジスタは、第３の素子領域の上に形成された第３のゲート絶縁膜と、該第３のゲート絶縁膜の上に形成された第３のゲート電極とを有し、第３のゲート絶縁膜の膜厚は、第１のゲート絶縁膜の膜厚及び第２のゲート絶縁膜の膜厚よりも厚いことが好ましい。
本発明の半導体装置において、第３のゲート絶縁膜は酸化シリコンであっても、酸窒化シリコンであってもよい。
本発明に係る第１の半導体装置の製造方法は、半導体基板の第１の素子領域に形成された第１のゲート絶縁膜及び第１のゲート電極を有する第１導電型の第１のトランジスタと、第１の素子領域と分離された第２の素子領域に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２導電型の第２のトランジスタとを備えた半導体装置の製造方法において、第１の素子領域上に第１の酸窒化シリコンからなる第１のゲート絶縁膜を形成する工程（ａ）と、第２の素子領域上に第２の酸窒化シリコンからなる第２のゲート絶縁膜を形成する工程（ｂ）と、工程（ａ）及び工程（ｂ）の後に、第１のゲート絶縁膜上に第１のゲート電極を形成するとともに、第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｃ）とを備え、第１のゲート絶縁膜における平均窒素濃度は、第２のゲート絶縁膜における平均窒素濃度よりも高いことを特徴とする。
第１の半導体装置の製造方法によれば、第１の素子領域上に第１の酸窒化シリコンからなる第１のゲート絶縁膜を形成する工程（ａ）と、第２の素子領域上に第２の酸窒化シリコンからなる第２のゲート絶縁膜を形成する工程（ｂ）とを備えているため、それぞれ最適な特性を有する第１のゲート絶縁膜と第２のゲート絶縁膜とを容易に形成することができる。従って、それぞれが最適な特性のゲート絶縁膜を有し、駆動力及び信頼性が高い半導体装置を実現できる。
第１の半導体装置の製造方法において、工程（ａ）は、第１の素子領域に第１のプラズマ窒化処理を行って、第１の素子領域上に窒化膜を形成する工程（ａ１）と、窒化膜に第１のプラズマ酸化処理を行って窒化膜に酸素を導入して第１の酸窒化シリコンからなる第１のゲート絶縁膜を形成する工程（ａ２）とを含み、工程（ｂ）は、第２の素子領域上に酸化膜を形成する工程（ｂ１）と、酸化膜を第２のプラズマ窒化処理を行って酸化膜に窒素を導入して第２の酸窒化シリコンからなる第２のゲート絶縁膜を形成する工程（ｂ２）とを含むことが好ましい。このような構成とすることにより、第１のゲート絶縁膜の窒素濃度を第２のゲート絶縁膜の窒素濃度よりも確実に高くすることができる。
この場合において、工程（ｂ１）は、第２の素子領域に第２のプラズマ酸化処理を行って、第２の素子領域上に酸化膜を形成する工程を含むことが好ましい。
第１の半導体装置の製造方法において、工程（ａ）は、第１の素子領域にプラズマ酸化処理を行って、第１の素子領域上に第１の酸化膜を形成する工程（ａ１）と、第１の酸化膜に第１のプラズマ窒化処理を行って第１の酸化膜に窒素を導入して第１の酸窒化シリコンからなる第１のゲート絶縁膜を形成する工程（ａ２）とを含み、工程（ｂ）は、第２の素子領域にプラズマ酸化処理を行って、第１の酸化膜を形成するのと同時に、第２の素子領域上に第２の酸化膜を形成する工程（ｂ１）と、第２の酸化膜に第２のプラズマ窒化処理を行って第２の酸化膜に窒素を導入して第２の酸窒化シリコンからなる第２のゲート絶縁膜を形成する工程（ａ２）とを含んでいてもよい。
第１の半導体装置の製造方法において、工程（ａ）は、第１の素子領域にプラズマ酸化処理を行って、第１の素子領域上に第１の酸化膜を形成する工程（ａ１）と、第１の酸化膜に第１のプラズマ窒化処理を行って第１の酸化膜に窒素を導入して酸窒化シリコン膜を形成する工程（ａ２）と、酸窒化シリコン膜に第２のプラズマ窒化処理を行って酸窒化シリコン膜に窒素を導入して第１の酸窒化シリコンからなる第１のゲート絶縁膜を形成する工程（ａ３）とを含み、工程（ｂ）は、第２の素子領域にプラズマ酸化処理を行って、第１の酸化膜を形成するのと同時に、第２の素子領域上に第２の酸化膜を形成する工程（ｂ１）と、第２の酸化膜に第１のプラズマ窒化処理を行って、酸窒化シリコン膜を形成するのと同時に、第２の酸化膜に窒素を導入して第２の酸窒化シリコンからなる第２のゲート絶縁膜を形成する工程（ｂ２）とを含んでいてもよい。
第１の半導体装置の製造方法において、工程（ａ）は、第１の素子領域に第１のプラズマ酸化処理を行って、第１の素子領域上に第１の酸化膜を形成する工程（ａ１）と、第１の酸化膜に第１のプラズマ窒化処理を行って第１の酸化膜に窒素を導入して第１の酸窒化シリコンからなる第１のゲート絶縁膜を形成する工程（ａ２）とを含み、工程（ｂ）は、第２の素子領域に第２のプラズマ酸化処理を行って、第２の素子領域上に第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成する工程（ｂ１）と、第２の酸化膜に第２のプラズマ窒化処理を行って第２の酸化膜に窒素を導入して第２の酸窒化シリコンからなる第２のゲート絶縁膜を形成する工程（ａ２）とを含んでいてもよい。
第１の半導体装置の製造方法において、工程（ａ）は、第１の素子領域に第１のプラズマ酸化処理を行って、第１の素子領域上に第１の酸化膜を形成する工程（ａ１）と、第１の酸化膜に第１のプラズマ窒化処理を行って第１の酸化膜に窒素を導入して酸窒化シリコン膜を形成する工程（ａ２）と、酸窒化シリコン膜に第２のプラズマ窒化処理を行って酸窒化シリコン膜に窒素を導入して第１の酸窒化シリコンからなる第１のゲート絶縁膜を形成する工程（ａ３）とを含み、工程（ｂ）は、第２の素子領域に第２のプラズマ酸化処理を行って、第２の素子領域上に第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成する工程（ｂ１）と、第２の酸化膜に第１のプラズマ窒化処理を行って、酸窒化シリコン膜を形成するのと同時に、第２の酸化膜に窒素を導入して第２の酸窒化シリコンからなる第２のゲート絶縁膜を形成する工程（ｂ２）とを含んでいてもよい。
本発明に係る第２の半導体装置の製造方法は、半導体基板の第１の素子領域に形成された第１のゲート絶縁膜及び第１のゲート電極を有する第１導電型の第１のトランジスタと、第１の素子領域と分離された第２の素子領域に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２導電型の第２のトランジスタとを備えた半導体装置の製造方法において、第１の素子領域上に第１の酸窒化シリコンからなる第１のゲート絶縁膜を形成する工程（ａ）と、第２の素子領域上に第２の酸窒化シリコンからなる第２のゲート絶縁膜を形成する工程（ｂ）と、工程（ａ）及び工程（ｂ）の後に、第１のゲート絶縁膜上に第１のゲート電極を形成するとともに、第２のゲート絶縁膜上に第２のゲート電極を形成する工程（ｃ）とを備え、第１のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする。
第２の半導体装置の製造方法によれば、第１の素子領域上に第１の酸窒化シリコンからなる第１のゲート絶縁膜を形成する工程（ａ）と、第２の素子領域上に第２の酸窒化シリコンからなる第２のゲート絶縁膜を形成する工程（ｂ）とを備え、第１のゲート絶縁膜の膜厚は、第２のゲート絶縁膜の膜厚よりも厚いため、窒素濃度プロファイルが互いに異なる第１のゲート絶縁膜と第２のゲート絶縁膜とを容易に形成することができる。従って、それぞれが最適な特性のゲート絶縁膜を有し、駆動力及び信頼性が高い半導体装置を実現できる。
第２の半導体装置の製造方法において、工程（ａ）は、第１の素子領域に第１のプラズマ酸化処理を行って、第１の素子領域上に第１の酸化膜を形成する工程（ａ１）と、第１の酸化膜にプラズマ窒化処理を行って第１の酸化膜に窒素を導入して第１の酸窒化シリコンからなる第１のゲート絶縁膜を形成する工程（ａ２）とを含み、工程（ｂ）は、第２の素子領域に第２のプラズマ酸化処理を行って、第２の素子領域上に第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成する工程（ｂ１）と、第２の酸化膜にプラズマ窒化処理を行って、第１のゲート絶縁膜を形成するのと同時に、第２の酸化膜に窒素を導入して第２の酸窒化シリコンからなる第２のゲート絶縁膜を形成する工程（ｂ２）とを含むことが好ましい。
本発明に係る半導体装置によれば、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのそれぞれが最適な特性のゲート絶縁膜を有し、駆動力及び信頼性が高い半導体装置を実現できる。
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係るＣＭＯＳ（Complementary ＭＯＳ）デバイスを有する半導体装置のゲート長方向の断面構成を示している。図１に示すように、本実施形態の半導体装置は、ロジック回路等に用いるＣＭＯＳデバイスを構成するＮ型ＭＯＳトランジスタ１１及びＰ型ＭＯＳトランジスタ１２と、入出力（Ｉ／Ｏ）回路等に用いるＮ型のＭＯＳトランジスタからなる厚膜トランジスタ１３とを備えている。ここで、厚膜トランジスタ１３のゲート絶縁膜は、ロジック回路のＮ型ＭＯＳトランジスタのゲート絶縁膜よりも厚く形成されている。なお、本実施形態では、厚膜トランジスタ１３としてＮ型のＭＯＳトランジスタを用いて説明するが、Ｐ型のＭＯＳトランジスタであってもよい。
Ｎ型ＭＯＳトランジスタ１１、Ｐ型ＭＯＳトランジスタ１２及び厚膜トランジスタ１３は、シリコン（Ｓｉ）からなる半導体基板２１に設けられた、活性領域となる第１の素子領域２１Ａ、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃにそれぞれ形成されている。第１の素子領域２１Ａ、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃは、シャロウトレンチアイソレーション（ＳＴＩ）等により形成された素子分離領域２２により互いに分離されている。
Ｎ型ＭＯＳトランジスタ１１は、ｐウェル（図示せず）が形成された第１の素子領域２１Ａの上に順次形成された、第１のゲート絶縁膜３１と、第１のゲート電極３２とを有している。第１のゲート電極３２の側面にはサイドウォール３３が形成されている。第１の素子領域２１Ａにおける、第１のゲート電極３２の両側方の領域には、第１のＮ型エクステンション領域３４がそれぞれ形成され、第１のＮ型エクステンション領域３４の外側の領域には第１のＮ型ソースドレイン領域３５が形成されている。
Ｐ型ＭＯＳトランジスタ１２は、ｎウェル（図示せず）が形成された第２の素子領域２１Ｂの上に順次形成された、第２のゲート絶縁膜４１と、第２のゲート電極４２とを有している。第２のゲート電極４２の側面にはサイドウォール４３が形成されている。第２の素子領域２１Ｂにおける、第２のゲート電極４２の両側方の領域には、第１のＰ型エクステンション領域４４がそれぞれ形成され、第１のＰ型エクステンション領域４４の外側の領域には、第１のＰ型ソースドレイン領域４５が形成されている。
厚膜トランジスタ１３は、ｐウェル（図示せず）が形成されたＮ型のＭＯＳトランジスタであり、第３の素子領域２１Ｃはｐウェルとなっている。第３の素子領域２１Ｃの上には、第３のゲート絶縁膜５１と、第３のゲート電極５２とが順次形成されている。第３のゲート電極５２の側面にはサイドウォール５３が形成されている。第３の素子領域２１Ｃにおける、第３のゲート電極５２の両側方の領域には、第２のＮ型エクステンション領域５４がそれぞれ形成され、第２のＮ型エクステンション領域５４の外側の領域には、第２のＮ型ソースドレイン領域５５が形成されている。
本実施形態においては、Ｎ型ＭＯＳトランジスタ１１の第１のゲート絶縁膜３１と、Ｐ型ＭＯＳトランジスタ１２の第２のゲート絶縁膜４１と、厚膜トランジスタ１３の第３のゲート絶縁膜５１とは、互いに膜厚が異なっている。第１のゲート絶縁膜３１は第２のゲート絶縁膜４１よりも厚く、第３のゲート絶縁膜５１は第１のゲート絶縁膜３１よりも厚い。具体的な膜厚は、要求される耐圧及び閾値電圧等によって決定されるが、例えば、第１のゲート絶縁膜３１は３ｎｍであり、第２のゲート絶縁膜４１は２ｎｍであり、第３のゲート絶縁膜５１は７ｎｍである。
第１のゲート絶縁膜３１、第２のゲート絶縁膜４１及び第３のゲート絶縁膜５１は酸窒化シリコン（ＳｉＯＮ）からなる。また、第１のゲート絶縁膜３１と第２のゲート絶縁膜４１は、窒素濃度が均一なＳｉＯＮ膜ではなく、上部（ゲート電極側）と下部（半導体基板側）とで窒素濃度が異なっている。
図２（ａ）及び（ｂ）は第１のゲート絶縁膜３１及び第２のゲート絶縁膜４１の窒素濃度プロファイルをそれぞれ示している。第１のゲート絶縁膜３１及び第２のゲート絶縁膜４１は共に、上部の窒素濃度が高く、下部の窒素濃度が低い。
第１のゲート絶縁膜３１の半導体基板２１との界面近傍における窒素濃度は１ａｔ％〜３ａｔ％であり、第２のゲート絶縁膜４１の半導体基板２１との界面近傍における窒素濃度も１ａｔ％〜３ａｔ％であり、半導体基板２１との界面近傍において同じ程度の窒素濃度を有している。しかしながら、第１のゲート絶縁膜３１の平均窒素濃度は１５ａｔ％〜３０ａｔ％であり、第２のゲート絶縁膜４１の平均窒素濃度は８ａｔ％程度であり、平均窒素濃度は第２のゲート絶縁膜４１に比べて第１のゲート絶縁膜３１の方が高い。
Ｎ型ＭＯＳトランジスタでは、ゲートリークを低減するためにゲート絶縁膜の膜厚を厚くする必要がある。また、ゲート絶縁膜の窒素濃度が高く誘電率が高い方が駆動力を高くすることができる。一方、Ｐ型ＭＯＳトランジスタでは、Ｎ型ＭＯＳトランジスタと比べてゲート絶縁膜が薄くてもゲートリークが発生しにくい。また、ゲート絶縁膜の窒素濃度があまり高くない方が駆動力を向上させることができ、信頼性が向上する。本実施形態の半導体装置は、Ｎ型ＭＯＳトランジスタ１１の第１のゲート絶縁膜３１は、第２のゲート絶縁膜４１と比べて膜厚が厚く且つ窒素濃度が高い膜であり、Ｐ型ＭＯＳトランジスタ１２の第２のゲート絶縁膜４１は、第１のゲート絶縁膜３１と比べて膜厚が薄く且つ窒素濃度が低い膜である。従って、Ｎ型ＭＯＳトランジスタ１１の第１のゲート絶縁膜３１及びＰ型ＭＯＳトランジスタ１２の第２のゲート絶縁膜４１は、それぞれに最適なゲート絶縁膜となっている。
以下に、第１の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図３及び図４は第１の実施形態の半導体装置の製造方法を工程順に示している。
まず、図３（ａ）に示すように、シリコンからなる半導体基板２１にＳＴＩ法により素子分離領域２２を形成し、互いに分離された第１の素子領域２１Ａ、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃを形成する。続いて、半導体基板２１を熱酸化することにより第１の素子領域２１Ａ、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃの上に厚さが７ｎｍの厚膜酸化膜６１を形成する。続いて、第１の素子領域２１Ａの上に形成された厚膜酸化膜６１を選択的に除去する。厚膜酸化膜６１の除去は、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃ上の厚膜酸化膜６１を覆う感光性有機膜をマスクとしてドライエッチング又はウェットエッチングを行えばよい。
次に、図３（ｂ）に示すように、半導体基板２１の主面に対して第１のプラズマ窒化処理を行う。第１のプラズマ窒化処理は、イオンエネルギーを０．３ｅＶ〜５ｅＶとし、窒素プラズマの密度が１０１０ｃｍ３以上の条件で行えばよい。この際に、処理温度は室温〜５００℃程度の範囲にすることが好ましい。この第１のプラズマ窒化処理によって、半導体基板２１表面が露出している第１の素子領域２１Ａを直接窒化して、第１の素子領域２１Ａの上に、厚さが２ｎｍ程度の第１の窒化膜６２を形成する。同時に、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃ上の厚膜酸化膜６１にも窒素が導入されて厚膜酸窒化膜６１ａが形成される。
次に、図３（ｃ）に示すように、半導体基板２１の主面に対して第１のプラズマ酸化処理を行う。第１の窒化膜６２に酸素を導入する。第１のプラズマ酸化処理は、一酸化二窒素（Ｎ２Ｏ）のプラズマを用い、圧力が２６６Ｐａ（２Ｔｏｒｒ）〜６６６Ｐａ（５Ｔｏｒｒ）で、処理温度が９００℃〜１１５０℃、好ましくは１０５０℃〜１１００℃の条件で２０秒〜６０秒行えばよい。
このような条件で第１のプラズマ酸化処理を行うことにより、第１の窒化膜６２と第１の素子領域２１Ａ（半導体基板２１）との界面が酸化される。これにより、第１の窒化膜６２に酸素が導入され、図５（ａ）に示すような窒素濃度プロファイルを有する第１の酸窒化膜６３が形成される。第１の酸窒化膜６３は、表面から０．５ｎｍ程度の深さにおいて窒素濃度がピークとなり、ピークにおける窒素濃度は、２０ａｔ％〜８０ａｔ％となる。同時に、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃ上の厚膜酸窒化膜６１ａにも酸素が導入されて厚膜酸窒化膜６１ｂが形成される。
次に、図４（ａ）に示すように、第２の素子領域２１Ｂの上に形成された厚膜酸窒化膜６１ｂを既知の方法により選択的に除去する。これにより、第２の素子領域２１Ｂの表面が露出され、第１の素子領域２１Ａ上には第１の酸窒化膜６３が残存し、第３の素子領域２１Ｃ上には厚膜酸窒化膜６１ｂが残存する。
次に、図４（ｂ）に示すように、半導体基板２１の主面に対して第２のプラズマ酸化処理を行い、第２の素子領域２１Ｂの上に厚さが２ｎｍの第１の酸化膜６４を形成する。第２のプラズマ酸化処理は、例えば酸素ガスの誘導結合プラズマ（ＩＣＰ）等を用いて行えばよい。この際に、第１の素子領域２１Ａ上の第１の酸窒化膜６３にも酸素が導入されて第１の酸窒化膜６３ａが形成されると共に、第３の素子領域２１Ｃ上の厚膜酸窒化膜６１ｂにも酸素が導入されて厚膜酸窒化膜６１ｃが形成される。このため、第１の酸窒化膜６３ａの上部における窒素濃度は低下し、窒素濃度プロファイルは図５（ｂ）に示すようになる。また、膜厚も３ｎｍ程度となる。なお、プラズマ酸化に代えて熱酸化を行ってもよい。
次に、図４（ｃ）に示すように、半導体基板２１の主面に対して第１の酸化膜６４に第２のプラズマ窒化処理を行うことにより、第２の素子領域２１Ｂ上の第１の酸化膜６４に窒素を導入する。さらに、８００℃〜１１００℃の温度で、熱処理を行う。これにより、第２の素子領域２１Ｂの上に第２の酸窒化膜６５が形成される。この際に、第１の素子領域２１Ａ上の第１の酸窒化膜６３ａにも窒素が導入されて第１の酸窒化膜６３ｂが形成されると共に、第３の素子領域２１Ｃ上の厚膜酸窒化膜６１ｃにも窒素が導入されて厚膜酸窒化膜６１ｄが形成される。第１の酸窒化膜６３ｂの上部において窒素濃度は再び上昇しており、窒素濃度プロファイルは図５（ｃ）に示すようになる。
次に、半導体基板２１上の全面に１００ｎｍの多結晶シリコン膜を形成する。その後、フォトリソグラフィ及びＲＩＥ法を用いて多結晶シリコン膜、第１の酸窒化膜６３ｂ、第２の酸窒化膜６５及び厚膜酸窒化膜６１ｄを順次エッチングする。これにより、第１の素子領域２１Ａの上には、第１の酸窒化膜６３ｂからなる第１のゲート絶縁膜と、第１のゲート電極とを有するＮ型ＭＯＳトランジスタが形成される。第２の素子領域２１Ｂの上には、第２の酸窒化膜６５からなる第２のゲート絶縁膜と、第２のゲート電極とを有するＰ型ＭＯＳトランジスタが形成される。第３の素子領域２１Ｃには、厚膜酸化膜６１ｄからなる第３のゲート絶縁膜と、第３のゲート電極とを有するＮ型の厚膜トランジスタが形成される。なお、Ｎ型ＭＯＳトランジスタ及び厚膜トランジスタのゲート電極にはＮ型不純物が導入され、Ｐ型ＭＯＳトランジスタのゲート電極にはＰ型不純物が導入されている。
また、厚膜トランジスタの第３のゲート絶縁膜は、厚膜酸化膜６１に対して第１のプラズマ窒化処理、第１のプラズマ酸化処理、第２のプラズマ窒化処理及び第２のプラズマ窒化処理が行われて形成された厚膜酸窒化膜６１ｄからなり窒化及び酸化の作用を受ける。しかし、第３のゲート絶縁膜となる厚膜酸化膜６１は比較的膜厚が厚いため、窒化及び酸化の影響は小さく、厚膜トランジスタの特性に与える影響はほとんどない。
なお、厚膜酸化膜６１の膜厚は３ｎｍ〜１０ｎｍ程度であればよく、第１の窒化膜６２の膜厚は０．３ｎｍ〜３ｎｍ程度であればよく、第１の酸化膜６４の膜厚は、１ｎｍ〜３ｎｍ程度であればよい。
（第１の実施形態の一変形例）
以下に、第１の実施形態の一変形例について図面を参照して説明する。図６及び図７は第１の実施形態の一変形例に係る半導体装置の製造方法を工程順に示している。図６及び図７において図３及び図４と同一の構成要素には同一の符号を附すことにより説明を省略する。
まず、図６（ａ）に示すように、第１の実施形態における図３（ａ）の工程と同様に、第１の素子領域２１Ａの上に形成された厚膜酸化膜６１を選択的に除去する。
次に、図６（ｂ）に示すように、半導体基板２１上に、第１の素子領域２１Ａ及び第２の素子領域２１Ｂの上に開口を有し、第３の素子領域２１Ｃの上を覆う感光性有機膜からなる第１のマスク６６を形成した後、第１のプラズマ窒化処理を行い、第１の素子領域２１Ａの上に第１の窒化膜６２を形成する。この際に、第２の素子領域２１Ｂ上の厚膜酸化膜６１にも窒素が導入され、厚膜酸窒化膜６１ａが形成される。この第１のプラズマ窒化処理は、温度が低くても第１の窒化膜６２を効率よく形成することが可能である。このため、第１のプラズマ窒化処理の温度を感光性有機膜の耐熱温度以下とすることにより、第１のマスク６６をプラズマ窒化処理におけるマスクとして用いることができるため、第３の素子領域２１Ｃに形成された厚膜酸化膜６１が窒化されることを防止できる。第１のプラズマ窒化処理の温度は、第１のマスク６６を形成する感光性有機膜の材質によって決定すればよいが、１２０℃以下とすることが好ましく、４０℃程度とすることがさらに好ましい。なお、第２の素子領域２１Ｂ上の厚膜酸化膜６１には必ずしも窒素を導入する必要がないため、第１のマスク６６により第２の素子領域２１Ｂを覆うようにしてもよい。このように、第１のマスク６６によって第２の素子領域２１Ｂ及び第３の素子領域２１Ｃの上を覆う場合には、図６（ａ）に示す工程において用いる、第１の素子領域２１Ａに形成された厚膜酸化膜６１を除去する際のマスクと兼用してもよい。
次に、図６（ｃ）に示すように、Ｎ２Ｏガスを用いた第１のプラズマ酸化処理を行い、第１の素子領域２１Ａ上の第１の窒化膜６２に酸素を導入して第１の酸窒化膜６３を形成する。このとき、第２の素子領域２１Ｂ上の厚膜酸窒化膜６１ａにも酸素が導入されて厚膜酸窒化膜６１ｂが形成される。
次に、図７（ａ）に示すように、第２の素子領域２１Ｂの上に形成された厚膜酸化膜６１ｂを除去する。
次に、図７（ｂ）に示すように、第２のプラズマ酸化処理を行い、第２の素子領域２１Ｂの上に第１の酸化膜６４を形成する。このとき、第１の素子領域２１Ａ上の第１の酸窒化膜６３にも酸素が導入されて第１の酸窒化膜６３ａが形成される。なお、プラズマ酸化に代えて熱酸化を行ってもよい。
次に、図７（ｃ）に示すように、第３の素子領域２１Ｃの上を覆う感光性有機膜からなる第２のマスク６７を形成した後、第２のプラズマ窒化処理を行い、第２の素子領域２１Ｂ上の第１の酸化膜６４に窒素を導入して第２の酸窒化膜６５を形成する。このとき、第１の素子領域２１Ａ上の第１の酸窒化膜６３ａにも窒素が導入されて第１の酸窒化膜６３ｂが形成される。第２のプラズマ窒化処理は、第２のマスク６７の耐熱温度以下の温度で行う。この後、第２のマスク６７を除去した後、８００℃〜１１００℃の温度で、熱処理を行う。
本変形例の半導体装置の製造方法は、第３の素子領域２１Ｃの上に形成された厚膜酸化膜６１が窒化されることがない。このため厚膜トランジスタの特性変動を抑えることができる。
また、厚膜トランジスタに要求される特性によっては、第２のマスク６７を形成せず、第３の素子領域２１Ｃに形成された厚膜酸化膜６１に窒素を導入してもよい。
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図８は第２の実施形態に係る半導体装置の製造方法を工程順に示している。図８において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
まず、図８（ａ）に示すように第１の実施形態と同様にして、第１の素子領域２１Ａの上に形成された厚膜酸化膜６１を除去する。
次に、図８（ｂ）に示すように、第１のプラズマ酸化処理により第１の素子領域２１Ａの上に厚さが２ｎｍの第１の酸化膜７１を形成する。なお、プラズマ酸化に代えて熱酸化を行ってもよい。ここで、第１の酸化膜７１の膜厚は、１ｎｍ〜３ｎｍが好ましい。
次に、図８（ｃ）に示すように、第２の素子領域２１Ｂの上に形成された厚膜酸化膜６１を選択的に除去し、第２の素子領域２１Ｂの表面を露出する。このとき、第１の素子領域２１Ａの上には第１の酸化膜７１が残存し、第３の素子領域２１Ｃの上には厚膜酸化膜６１が残存する。
次に、図８（ｄ）に示すように、第２のプラズマ酸化処理により第２の素子領域２１Ｂの上に第１の酸化膜７１よりも膜厚が薄い（例えば、１．８ｎｍ）第２の酸化膜７２を形成する。なお、第２の酸化膜７２を熱酸化により形成してもよい。
次に、図８（ｅ）に示すように、プラズマ窒化処理を行い、第１の素子領域２１上の第１の酸化膜７１及び第２の素子領域２１Ｂ上の第２の酸化膜７２に窒素を導入する。このとき、第３の素子領域２１Ｃ上の厚膜酸化膜６１にも窒素が導入される。さらに、８００℃〜１１００℃の温度で、熱処理を行う。これにより、図９（ａ）に示すような窒素濃度プロファイルを有する第１の酸窒化膜７３及び図９（ｂ）に示すような窒素濃度プロファイルを有する第２の酸窒化膜７４が得られる。同時に、第３の素子領域２１Ｃ上に厚膜酸窒化膜６１ａが形成される。第１の酸窒化膜７３と第２の酸窒化膜７１は、同時にプラズマ窒化処理により窒素を導入するため、平均窒素濃度は同程度で、例えば８ａｔ％程度となる。
本実施形態の半導体装置の製造方法によれば、Ｎ型ＭＯＳトランジスタの第１のゲート絶縁膜（第１の酸窒化膜７３）よりも、Ｐ型ＭＯＳトランジスタの第２のゲート絶縁膜（第２の酸窒化膜７４）の膜厚を薄くすることができる。このため、特にＰ型ＭＯＳトランジスタの性能を向上させることができる。
なお、第１の実施形態の一変形例に示したように、図８（ｅ）に示す工程では、プラズマ窒化処理の際に第３の素子領域２１Ｃの上に形成された厚膜酸化膜６１をマスクで覆うようにして、厚膜酸化膜６１に窒素が導入されるのを防止してもよい。
（第３の実施形態）
以下に、本発明の第３の実施形態について図面を参照して説明する。図１０は第３の実施形態に係る半導体装置の製造方法を工程順に示している。図１０において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
まず、図１０（ａ）に示すように第１の実施形態と同様にして半導体基板２１の上に厚膜酸化膜６１を形成した後、第１の素子領域２１Ａ及び第２の素子領域２１Ｂの上に形成された厚膜酸化膜６１を除去し、第３の素子領域２１Ｃ上には厚膜酸化膜６１を残存させる。
次に、図１０（ｂ）に示すように、熱酸化又はプラズマ酸化処理により第１の素子領域２１Ａ及び第２の素子領域２１Ｂの上に厚さが２ｎｍの第１の酸化膜７１を形成する。ここで、第１の酸化膜７１の膜厚は、１ｎｍ〜３ｎｍが好ましい。
次に、図１０（ｃ）に示すように、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃの上を感光性有機膜からなる第１のマスク７６により覆った後、第１のプラズマ窒化処理を行い、第１の素子領域２１上の第１の酸化膜７１に窒素を導入して、第１の酸窒化膜７３を形成する。その後、第１のマスク７６を除去する。第１のプラズマ窒化処理は、窒素のプラズマを用い、パワーが２０００Ｗで、圧力が７Ｐａ以下の低圧で、９０秒〜１２０秒の処理を行う。この場合の処理温度は、感光性有機膜の耐熱温度以下とし、１２０℃以下とすることが好ましく、４０℃程度とすることがさらに好ましい。
次に、図１０（ｄ）に示すように、第１のマスク７６を除去した後、第１の素子領域２１Ａ及び第３の素子領域２１Ｃの上を感光性有機膜からなる第２のマスク７７により覆った後、第２のプラズマ窒化処理を行い、第１の素子領域２１Ａ上の第２の酸化膜７２に窒素を導入して、第２の酸窒化膜７４を形成する。第２のプラズマ窒化処理は、窒素のプラズマを用い、パワーが２０００Ｗで、圧力が７Ｐａ以下の低圧で、２０秒〜４０秒の処理を行う。この場合の処理温度は、感光性有機膜の耐熱温度以下とし、１２０℃以下とすることが好ましく、４０℃程度とすることがさらに好ましい。これにより、第２の酸窒化膜７４の窒素導入量は、第１の酸窒化膜７３の窒素導入量と比べて処理時間が短いため少なくなる。
次に、図１０（ｅ）に示すように、第２のマスク７７を除去した後、８００℃〜１１００℃の温度で熱処理を行う。これにより、図１１に示すような窒素濃度プロファイルを有する第１の酸窒化膜７３及び第２の酸窒化膜７４が得られる。第１の酸窒化膜７３の平均窒素濃度は１５ａｔ％〜１８ａｔ％であり、第２の酸窒化膜７４の平均窒素濃度は８ａｔ％〜１２ａｔ％であり、平均窒素濃度は第２の酸窒化膜７４に比べて第１の酸窒化膜７３の方が高い。
本実施形態の半導体装置の製造方法によれば、Ｎ型ＭＯＳトランジスタの第１のゲート絶縁膜（第１の酸窒化膜７３）の窒素濃度を、Ｐ型ＭＯＳトランジスタの第２のゲート絶縁膜（第２の酸窒化膜７４）の窒素濃度よりも濃くすることができる。このため、特にＮ型ＭＯＳトランジスタの性能を向上させることができる。
なお、第１のプラズマ窒化処理及び第２のプラズマ窒化処理の少なくとも一方において第３の素子領域２１Ｃの上に形成された厚膜酸化膜６１をマスクで覆わず、窒素を導入するようにしてもよい。
また、図１０（ｃ）及び（ｄ）に示した処理に代えて、図１２（ａ）及び（ｂ）に示すような処理を行ってもよい。この場合、図１２（ａ）に示すように、第１の素子領域２１Ａ及び第２の素子領域２１Ｂの上に開口を有し、第３の素子領域２１Ｃの上を覆う第１のマスク７６を形成し、第１のプラズマ窒化処理を行う。このとき、第２の素子領域２１Ｂ上の第１の酸化膜７１に窒素を導入して所望の窒素濃度を有する第２の酸窒化膜７４とする。同時に、第１の素子領域２１Ａ上の第１の酸化膜７１に窒素を導入して第１の酸窒化膜７１ａを形成する。このとき、第１の酸窒化膜７１ａは、第２の酸窒化膜７４と同程度の窒素濃度を有している。
続いて、図１２（ｂ）に示すように、第１の素子領域２１Ａの上に開口を有し、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃの上を覆う第２のマスク７７を形成した後、第２のプラズマ窒化処理を行う。これにより、第１の酸窒化膜７１ａにさらに窒素を導入し、所望の窒素濃度を有する第１の酸窒化膜７３を形成する。
（第４の実施形態）
以下に、本発明の第４の実施形態について図面を参照して説明する。図１３は第４の実施形態に係る半導体装置の製造方法を工程順に示している。図１３において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
まず、図１３（ａ）に示すように、第１の実施形態における図３（ａ）に示す工程と同様にして、第１の素子領域２１Ａに形成された厚膜酸化膜６１を除去する。
次に、図１３（ｂ）に示すように、第１のプラズマ酸化処理により第１の素子領域２１Ａの上に厚さが２ｎｍの第１の酸化膜７１を形成する。ここで、第１の酸化膜７１の膜厚は、１ｎｍ〜３ｎｍが好ましい。なお、プラズマ酸化に代えて熱酸化を行ってもよい。
次に、第２の素子領域２１Ｂの上に形成された厚膜酸化膜６１を選択的に除去する。続いて、図１３（ｃ）に示すように、第２のプラズマ酸化処理により第２の素子領域２１Ｂの上に第１の酸化膜７１よりも膜厚が薄い（例えば、１．８ｎｍ）第２の酸化膜７２を形成する。なお、プラズマ酸化に代えて熱酸化を行ってもよい。
次に、図１３（ｄ）に示すように、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃの上を感光性有機膜からなる第１のマスク７６により覆った後、第１のプラズマ窒化処理を行い、第１の素子領域２１Ａ上の第１の酸化膜７１に窒素を導入して、第１の酸窒化膜７３を形成する。第１のプラズマ窒化処理は、窒素のプラズマを用い、パワーが２０００Ｗで、圧力が７Ｐａ以下の低圧で、処理時間を９０秒〜１２０秒とする。処理温度は、感光性有機膜の耐熱温度以下とし、１２０℃以下とすることが好ましく、４０℃程度とすることがさらに好ましい。
次に、図１３（ｅ）に示すように、第１の素子領域２１Ａ及び第３の素子領域２１Ｃの上を感光性有機膜からなる第２のマスク７７により覆った後、第２のプラズマ窒化処理を行い、第２の素子領域２１Ｂ上の第２の酸化膜７２に窒素を導入して、第２の酸窒化膜７４を形成する。第２のプラズマ窒化処理は、窒素のプラズマを用い、パワーが２０００Ｗで、圧力が７Ｐａ以下の低圧で、処理時間を２０秒〜４０秒とする。処理温度は、感光性有機膜の耐熱温度以下とし、１２０℃以下とすることが好ましく、４０℃程度とすることがさらに好ましい。これにより、第２の酸窒化膜７４の窒素導入量は、第１の酸窒化膜７３の窒素導入量に比べて処理時間が短いため少なくなる。次に、第２のマスク７７を除去した後、８００℃〜１１００℃の温度で熱処理を行う。第１の酸窒化膜７３の平均窒素濃度は１５ａｔ％〜１８ａｔ％であり、第２の酸窒化膜７４の平均窒素濃度は８ａｔ％〜１２ａｔ％であり、平均窒素濃度は第２の酸窒化膜７４に比べて第１の酸窒化膜７３の方が高い。
本実施形態の半導体装置の製造方法によれば、Ｎ型ＭＯＳトランジスタの第１のゲート絶縁膜（第１の酸窒化膜７３）の窒素濃度を、Ｐ型ＭＯＳトランジスタの第２のゲート絶縁膜（第２の酸窒化膜７４）の窒素濃度よりも濃くすると共に、第２のゲート絶縁膜の膜厚を第１のゲート絶縁膜の膜厚よりも薄くすることができる。このため、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの性能を向上させることができる。
なお、第１のプラズマ窒化処理及び第２のプラズマ窒化処理の少なくとも一方において第３の素子領域２１Ｃの上に形成された厚膜酸化膜６１をマスクで覆わず、窒素を導入するようにしてもよい。
また、図１３（ｄ）及び（ｅ）に示した処理に代えて、図１４（ａ）及び（ｂ）に示すような処理を行ってもよい。この場合、図１４（ａ）に示すように第１の素子領域２１Ａ及び第２の素子領域２１Ｂの上に開口を有し、第３の素子領域２１Ｃの上を覆う第１のマスク７６を形成し、第１のプラズマ窒化処理を行う。このとき、第２の素子領域２１Ｂ上の第２の酸化膜７２に窒素を導入して所望の窒素濃度を有する第２の酸窒化膜７４とする。同時に、第１の素子領域２１Ａ上の第１の酸化膜７１に窒素を導入して第１の酸窒化膜７１ｂを形成する。このとき、第１の酸窒化膜７１ｂは、第２の酸窒化膜７４と同程度の窒素濃度を有している。続いて、図１４（ｂ）に示すように、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃの上を覆う第２のマスク７７を形成した後、第２のプラズマ窒化処理を行う。これにより、第１の酸窒化膜７１ｂにさらに窒素を導入し、第２の酸窒化膜７４よりも平均窒素濃度が高い第１の酸窒化膜７３を形成する。
（第５の実施形態）
以下に、本発明の第５の実施形態について図面を参照して説明する。図１５は第５の実施形態に係る半導体装置の製造方法を工程順に示している。図１５において図３と同一の構成要素には同一の符号を附すことにより説明を省略する。
まず、図１５（ａ）に示すように第１の実施形態における図３（ａ）に示す工程と同様にして、第１の素子領域２１Ａの上に形成された厚膜酸化膜６１を除去する。
次に、図１５（ｂ）に示すように、第１のプラズマ酸化処理により第１の素子領域２１Ａの上に厚さが２ｎｍの第１の酸化膜７１を形成する。ここで、第１の酸化膜７１の膜厚は、１ｎｍ〜３ｎｍが好ましい。なお、プラズマ酸化に代えて熱酸化を行ってもよい。
次に、図１５（ｃ）に示すように、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃの上を感光性有機膜からなる第１のマスク７６により覆った後、第１のプラズマ窒化処理を行い、第１の素子領域２１Ａ上の第１の酸化膜７１に窒素を導入して、第１の酸窒化膜７３を形成する。第１のプラズマ窒化処理は、窒素のプラズマを用い、パワーが２０００Ｗで、圧力が７Ｐａ以下の低圧で、９０秒〜１２０秒の処理を行う。処理温度は、感光性有機膜の耐熱温度以下とし、１２０℃以下とすることが好ましく、４０℃程度とすることがさらに好ましい。
次に、第１のマスク７６を除去した後、第２の素子領域２１Ｂの上に形成された厚膜酸化膜６１を選択的に除去する。続いて、図１５（ｄ）に示すように、第２のプラズマ酸化処理により第２の素子領域２１Ｂの上に第１の酸化膜７１よりも膜厚が薄い（例えば、１．８ｎｍ）第２の酸化膜７２を形成する。なお、プラズマ酸化に代えて熱酸化を行ってもよい。
次に、図１５（ｅ）に示すように、第１の素子領域２１Ａ及び第３の素子領域２１Ｃの上を感光性有機膜からなる第２のマスク７７により覆った後、第２のプラズマ窒化処理を行い、第２の素子領域２１Ｂ上の第２の酸化膜７２に窒素を導入して、第２の酸窒化膜７４を形成する。第２のプラズマ窒化処理は、窒素のプラズマを用い、パワーが２０００Ｗで、圧力が７Ｐａ以下の低圧で、２０秒〜４０秒の処理を行う。処理温度は、感光性有機膜の耐熱温度以下とし、１２０℃以下とすることが好ましく、４０℃程度とすることがさらに好ましい。これにより、第２の酸窒化膜７４の窒素導入量は、第１の酸窒化膜７３の窒素導入量に比べて処理時間が短いため少なくなる。次に、第２のマスク７７を除去した後、８００℃〜１１００℃の温度で熱処理を行う。第１の酸窒化膜７３の平均窒素濃度は１５ａｔ％〜１８ａｔ％であり、第２の酸窒化膜７４の平均窒素濃度は８ａｔ％〜１２ａｔ％であり、平均窒素濃度は第２の酸窒化膜７４に比べて第１の酸窒化膜７３の方が高い。
本実施形態の半導体装置の製造方法によれば、Ｎ型ＭＯＳトランジスタの第１のゲート絶縁膜（第１の酸窒化膜７３）の窒素濃度を、Ｐ型ＭＯＳトランジスタの第２のゲート絶縁膜（第２の酸窒化膜７４）の窒素濃度よりも濃くすると共に、第２のゲート絶縁膜の膜厚を第１のゲート絶縁膜の膜厚よりも薄くすることができる。このため、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタの性能を向上させることができる。
なお、第１のプラズマ窒化処理の際に、第２の素子領域２１Ｂ及び第３の素子領域２１Ｃを第１のマスク７６により覆ったが、必ずしも第１のマスク７６はなくてもよい。また、第２のプラズマ窒化処理の際に、第３の素子領域２１Ｃの上には必ずしも第２のマスク７７を形成しなくてもよい。
各実施形態及び変形例において、厚膜トランジスタがＮ型のＭＯＳトランジスタである例を説明したが、厚膜トランジスタはＮ型であっても、Ｐ型であってもよい。また、必ずしも厚膜トランジスタが設けられている必要はない。
第１のゲート絶縁膜及び第２のゲート絶縁膜について、全体としてシリコンと酸素と窒素とを含む酸窒化シリコンとして説明したが、酸素を含まない窒化シリコン又は窒素を含まない酸化シリコンとなった部分が存在していてもよい。
本発明に係る半導体装置及びその製造方法は、Ｎ型ＭＯＳトランジスタ及びＰ型ＭＯＳトランジスタのそれぞれが最適な特性のゲート絶縁膜を有し、駆動力及び信頼性が高い半導体装置を実現でき、特に駆動力及び信頼性が高いＣＭＯＳデバイス及びその製造方法等として有用である。
本発明の第１の実施形態に係る半導体装置を示す断面図である。 （ａ）及び（ｂ）はそれぞれ本発明の第１の実施形態に係る半導体装置における第１のゲート絶縁膜及び第２のゲート絶縁膜の窒素濃度プロファイルを示すグラフである。 本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）〜（ｃ）はそれぞれ本発明の第１の実施形態に係る半導体装置の製造方法の各工程における第１のゲート絶縁膜の窒素濃度プロファイルを示すグラフである。 本発明の第１の実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第１の実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）及び（ｂ）はそれぞれ本発明の第２の実施形態に係る半導体装置における第１のゲート絶縁膜及び第２のゲート絶縁膜の窒素濃度プロファイルを示すグラフである。 本発明の第３の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 （ａ）及び（ｂ）はそれぞれ本発明の第３の実施形態に係る半導体装置における第１のゲート絶縁膜及び第２のゲート絶縁膜の窒素濃度プロファイルを示すグラフである。 本発明の第３の実施形態に係る半導体装置の製造方法の一変形例を工程順に示す断面図である。 本発明の第４の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 本発明の第４の実施形態に係る半導体装置の製造方法の一変形例を工程順に示す断面図である。 本発明の第５の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。 従来例に係る半導体装置の製造方法を工程順に示す断面図である。
符号の説明
１１ Ｎ型ＭＯＳトランジスタ
１２ Ｐ型ＭＯＳトランジスタ
１３ 厚膜トランジスタ
２１ 半導体基板
２１Ａ 第１の素子領域
２１Ｂ 第２の素子領域
２１Ｃ 第３の素子領域
２２ 素子分離領域
３１ 第１のゲート絶縁膜
３２ 第１のゲート電極
３３ サイドウォール
３４ 第１のＮ型エクステンション領域
３５ 第１のＮ型ソースドレイン領域
４１ 第２のゲート絶縁膜
４２ 第２のゲート電極
４３ サイドウォール
４４ 第１のＰ型エクステンション領域
４５ 第１のＰ型ソースドレイン領域
５１ 第３のゲート絶縁膜
５２ 第３のゲート電極
５３ サイドウォール
５４ 第２のＮ型エクステンション領域
５５ 第２のＮ型ソースドレイン領域
６１ 厚膜酸化膜
６１ａ 厚膜酸窒化膜
６１ｂ 厚膜酸窒化膜
６１ｃ 厚膜酸窒化膜
６１ｄ 厚膜酸窒化膜
６２ 第１の窒化膜
６３ 第１の酸窒化膜
６３ａ 第１の酸窒化膜
６３ｂ 第１の酸窒化膜
６４ 第１の酸化膜
６５ 第２の酸窒化膜
６６ 第１のマスク
６７ 第２のマスク
７１ 第１の酸化膜
７１ａ 第１の酸窒化膜
７１ｂ 第１の酸窒化膜
７２ 第２の酸化膜
７３ 第１の酸窒化膜
７４ 第２の酸窒化膜
７６ 第１のマスク
７７ 第２のマスク

Claims (22)

  1. 半導体基板の第１の素子領域に形成された第１導電型の第１のトランジスタと、前記第１の素子領域と分離された第２の素子領域に形成された第２導電型の第２のトランジスタとを備え、
    前記第１のトランジスタは、前記第１の素子領域の上に形成された第１のゲート絶縁膜と該第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、
    前記第２のトランジスタは、前記第２の素子領域の上に形成された第２のゲート絶縁膜と該第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、
    前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、酸窒化シリコンからなり、
    前記第１のゲート絶縁膜における平均窒素濃度は、前記第２のゲート絶縁膜における平均窒素濃度よりも高いことを特徴とする半導体装置。
  2. 前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、同じ膜厚であることを特徴とする請求項１に記載の半導体装置。
  4. 前記第１のゲート絶縁膜の窒素濃度のピーク値は、前記第２のゲート絶縁膜の窒素濃度のピーク値よりも高いことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第１のゲート絶縁膜と前記基板との界面における窒素濃度は、前記第２のゲート絶縁膜と前記基板との界面における窒素濃度と同程度であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
  6. 半導体基板の第１の素子領域に形成された第１導電型の第１のトランジスタと、前記第１の素子領域と分離された第２の素子領域に形成された第２導電型の第２のトランジスタとを備え、
    前記第１のトランジスタは、前記第１の素子領域の上に形成された第１のゲート絶縁膜と、該第１のゲート絶縁膜の上に形成された第１のゲート電極とを有し、
    前記第２のトランジスタは、前記第２の素子領域の上に形成された第２のゲート絶縁膜と、該第２のゲート絶縁膜の上に形成された第２のゲート電極とを有し、
    前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、酸窒化シリコンからなり、
    前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
  7. 前記第１のゲート絶縁膜の平均窒素濃度は、前記第２のゲート絶縁膜の平均窒素濃度と同程度であることを特徴とする請求項６に記載の半導体装置。
  8. 前記第１のゲート絶縁膜と前記基板との界面における窒素濃度は、前記第２のゲート絶縁膜と前記基板との界面における窒素濃度よりも低いことを特徴とする請求項６又は７に記載の半導体装置。
  9. 前記第１のゲート絶縁膜の窒素濃度のピーク値は、前記第２のゲート絶縁膜の窒素濃度のピーク値よりも高いことを特徴とする請求項６に記載の半導体装置。
  10. 前記第１のトランジスタは、Ｎ型ＭＯＳトランジスタであり、
    前記第２のトランジスタは、Ｐ型ＭＯＳトランジスタであることを特徴とする請求項１〜９のいずれか１項に記載の半導体装置。
  11. 前記半導体基板における前記第１の素子領域及び第２の素子領域と分離された第３の素子領域に形成された第３のトランジスタをさらに備え、
    前記第３のトランジスタは、前記第３の素子領域の上に形成された第３のゲート絶縁膜と、該第３のゲート絶縁膜の上に形成された第３のゲート電極とを有し、
    前記第３のゲート絶縁膜の膜厚は、前記第１のゲート絶縁膜の膜厚及び第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
  12. 前記第３のゲート絶縁膜は酸化シリコンからなることを特徴とする請求項１１に記載の半導体装置。
  13. 前記第３のゲート絶縁膜は、酸窒化シリコンからなることを特徴とする請求項１１に記載の半導体装置。
  14. 半導体基板の第１の素子領域に形成された第１のゲート絶縁膜及び第１のゲート電極を有する第１導電型の第１のトランジスタと、前記第１の素子領域と分離された第２の素子領域に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２導電型の第２のトランジスタとを備えた半導体装置の製造方法において、
    前記第１の素子領域上に第１の酸窒化シリコンからなる前記第１のゲート絶縁膜を形成する工程（ａ）と、
    前記第２の素子領域上に第２の酸窒化シリコンからなる前記第２のゲート絶縁膜を形成する工程（ｂ）と、
    前記工程（ａ）及び工程（ｂ）の後に、前記第１のゲート絶縁膜上に前記第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上に前記第２のゲート電極を形成する工程（ｃ）とを備え、
    前記第１のゲート絶縁膜における平均窒素濃度は、前記第２のゲート絶縁膜における平均窒素濃度よりも高いことを特徴とする半導体装置の製造方法。
  15. 前記工程（ａ）は、前記第１の素子領域に第１のプラズマ窒化処理を行って、前記第１の素子領域上に窒化膜を形成する工程（ａ１）と、前記窒化膜に第１のプラズマ酸化処理を行って前記窒化膜に酸素を導入して前記第１の酸窒化シリコンからなる前記第１のゲート絶縁膜を形成する工程（ａ２）とを含み、
    前記工程（ｂ）は、前記第２の素子領域上に酸化膜を形成する工程（ｂ１）と、前記酸化膜を第２のプラズマ窒化処理を行って前記酸化膜に窒素を導入して前記第２の酸窒化シリコンからなる前記第２のゲート絶縁膜を形成する工程（ｂ２）とを含むことを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記工程（ｂ１）は、前記第２の素子領域に第２のプラズマ酸化処理を行って、前記第２の素子領域上に前記酸化膜を形成する工程を含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記工程（ａ）は、前記第１の素子領域にプラズマ酸化処理を行って、前記第１の素子領域上に第１の酸化膜を形成する工程（ａ１）と、前記第１の酸化膜に第１のプラズマ窒化処理を行って前記第１の酸化膜に窒素を導入して前記第１の酸窒化シリコンからなる前記第１のゲート絶縁膜を形成する工程（ａ２）とを含み、
    前記工程（ｂ）は、前記第２の素子領域に前記プラズマ酸化処理を行って、前記第１の酸化膜を形成するのと同時に、前記第２の素子領域上に第２の酸化膜を形成する工程（ｂ１）と、前記第２の酸化膜に第２のプラズマ窒化処理を行って前記第２の酸化膜に窒素を導入して前記第２の酸窒化シリコンからなる前記第２のゲート絶縁膜を形成する工程（ａ２）とを含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
  18. 前記工程（ａ）は、前記第１の素子領域にプラズマ酸化処理を行って、前記第１の素子領域上に第１の酸化膜を形成する工程（ａ１）と、前記第１の酸化膜に第１のプラズマ窒化処理を行って前記第１の酸化膜に窒素を導入して酸窒化シリコン膜を形成する工程（ａ２）と、前記酸窒化シリコン膜に第２のプラズマ窒化処理を行って前記酸窒化シリコン膜に窒素を導入して前記第１の酸窒化シリコンからなる前記第１のゲート絶縁膜を形成する工程（ａ３）とを含み、
    前記工程（ｂ）は、前記第２の素子領域に前記プラズマ酸化処理を行って、前記第１の酸化膜を形成するのと同時に、前記第２の素子領域上に第２の酸化膜を形成する工程（ｂ１）と、前記第２の酸化膜に前記第１のプラズマ窒化処理を行って、前記酸窒化シリコン膜を形成するのと同時に、前記第２の酸化膜に窒素を導入して前記第２の酸窒化シリコンからなる前記第２のゲート絶縁膜を形成する工程（ｂ２）とを含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
  19. 前記工程（ａ）は、前記第１の素子領域に第１のプラズマ酸化処理を行って、前記第１の素子領域上に第１の酸化膜を形成する工程（ａ１）と、前記第１の酸化膜に第１のプラズマ窒化処理を行って前記第１の酸化膜に窒素を導入して前記第１の酸窒化シリコンからなる前記第１のゲート絶縁膜を形成する工程（ａ２）とを含み、
    前記工程（ｂ）は、前記第２の素子領域に前記第２のプラズマ酸化処理を行って、前記第２の素子領域上に前記第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成する工程（ｂ１）と、前記第２の酸化膜に第２のプラズマ窒化処理を行って前記第２の酸化膜に窒素を導入して前記第２の酸窒化シリコンからなる前記第２のゲート絶縁膜を形成する工程（ａ２）とを含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
  20. 前記工程（ａ）は、前記第１の素子領域に第１のプラズマ酸化処理を行って、前記第１の素子領域上に第１の酸化膜を形成する工程（ａ１）と、前記第１の酸化膜に第１のプラズマ窒化処理を行って前記第１の酸化膜に窒素を導入して酸窒化シリコン膜を形成する工程（ａ２）と、前記酸窒化シリコン膜に第２のプラズマ窒化処理を行って前記酸窒化シリコン膜に窒素を導入して前記第１の酸窒化シリコンからなる前記第１のゲート絶縁膜を形成する工程（ａ３）とを含み、
    前記工程（ｂ）は、前記第２の素子領域に前記第２のプラズマ酸化処理を行って、前記第２の素子領域上に前記第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成する工程（ｂ１）と、前記第２の酸化膜に前記第１のプラズマ窒化処理を行って、前記酸窒化シリコン膜を形成するのと同時に、前記第２の酸化膜に窒素を導入して前記第２の酸窒化シリコンからなる前記第２のゲート絶縁膜を形成する工程（ｂ２）とを含むことを特徴とする請求項１５に記載の半導体装置の製造方法。
  21. 半導体基板の第１の素子領域に形成された第１のゲート絶縁膜及び第１のゲート電極を有する第１導電型の第１のトランジスタと、前記第１の素子領域と分離された第２の素子領域に形成された第２のゲート絶縁膜及び第２のゲート電極を有する第２導電型の第２のトランジスタとを備えた半導体装置の製造方法において、
    前記第１の素子領域上に第１の酸窒化シリコンからなる前記第１のゲート絶縁膜を形成する工程（ａ）と、
    前記第２の素子領域上に第２の酸窒化シリコンからなる前記第２のゲート絶縁膜を形成する工程（ｂ）と、
    前記工程（ａ）及び工程（ｂ）の後に、前記第１のゲート絶縁膜上に前記第１のゲート電極を形成するとともに、前記第２のゲート絶縁膜上に前記第２のゲート電極を形成する工程（ｃ）とを備え、
    前記第１のゲート絶縁膜の膜厚は、前記第２のゲート絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
  22. 前記工程（ａ）は、前記第１の素子領域に第１のプラズマ酸化処理を行って、前記第１の素子領域上に第１の酸化膜を形成する工程（ａ１）と、前記第１の酸化膜にプラズマ窒化処理を行って前記第１の酸化膜に窒素を導入して前記第１の酸窒化シリコンからなる前記第１のゲート絶縁膜を形成する工程（ａ２）とを含み、
    前記工程（ｂ）は、前記第２の素子領域に前記第２のプラズマ酸化処理を行って、前記第２の素子領域上に前記第１の酸化膜よりも膜厚の薄い第２の酸化膜を形成する工程（ｂ１）と、前記第２の酸化膜に前記プラズマ窒化処理を行って、前記第１のゲート絶縁膜を形成するのと同時に、前記第２の酸化膜に窒素を導入して前記第２の酸窒化シリコンからなる前記第２のゲート絶縁膜を形成する工程（ｂ２）とを含むことを特徴とする請求項２１に記載の半導体装置の製造方法。
JP2007108821A 2007-04-18 2007-04-18 半導体装置及びその製造方法 Pending JP2008270380A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007108821A JP2008270380A (ja) 2007-04-18 2007-04-18 半導体装置及びその製造方法
US12/028,392 US7804146B2 (en) 2007-04-18 2008-02-08 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007108821A JP2008270380A (ja) 2007-04-18 2007-04-18 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008270380A true JP2008270380A (ja) 2008-11-06
JP2008270380A5 JP2008270380A5 (ja) 2010-04-22

Family

ID=39871347

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007108821A Pending JP2008270380A (ja) 2007-04-18 2007-04-18 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7804146B2 (ja)
JP (1) JP2008270380A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311460A (ja) * 2007-06-15 2008-12-25 Hitachi Kokusai Electric Inc 半導体装置の製造方法
WO2010150332A1 (ja) * 2009-06-24 2010-12-29 パナソニック株式会社 半導体装置及びその製造方法
JP2011161760A (ja) * 2010-02-09 2011-08-25 Canon Inc 液体吐出ヘッド用基板の製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102009047310B4 (de) * 2009-11-30 2013-06-06 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Austrittsarbeitseinstellung in Gate-Stapeln mit großem ε für Bauelemente mit unterschiedlichen Schwellwertspannungen
KR20110137435A (ko) * 2010-06-17 2011-12-23 삼성전자주식회사 반도체 소자의 제조 방법
WO2013100955A1 (en) * 2011-12-28 2013-07-04 Intel Corporation Annealing a sacrificial layer
US9059022B2 (en) 2012-12-28 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US9704959B2 (en) * 2013-05-21 2017-07-11 Massachusetts Institute Of Technology Enhancement-mode transistors with increased threshold voltage
US9299855B2 (en) * 2013-08-09 2016-03-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having dual gate insulating layers
KR102155511B1 (ko) 2013-12-27 2020-09-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01309367A (ja) * 1988-06-08 1989-12-13 Fujitsu Ltd 半導体装置
JPH104145A (ja) * 1996-06-18 1998-01-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003197767A (ja) * 2001-12-21 2003-07-11 Toshiba Corp 半導体装置及びその製造方法
JP2004179656A (ja) * 2002-11-25 2004-06-24 Texas Instruments Inc 二重の窒化物形成処理を用いた信頼性ある高電圧ゲート誘電層と方法
JP2005252052A (ja) * 2004-03-05 2005-09-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006073796A (ja) * 2004-09-02 2006-03-16 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006114816A (ja) * 2004-10-18 2006-04-27 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2006313769A (ja) * 2005-05-06 2006-11-16 Renesas Technology Corp 半導体装置およびその製造方法
WO2007086111A1 (ja) * 2006-01-25 2007-08-02 Fujitsu Limited 半導体装置の製造方法および半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031683A (ja) 2001-07-19 2003-01-31 Sony Corp 半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01309367A (ja) * 1988-06-08 1989-12-13 Fujitsu Ltd 半導体装置
JPH104145A (ja) * 1996-06-18 1998-01-06 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2003197767A (ja) * 2001-12-21 2003-07-11 Toshiba Corp 半導体装置及びその製造方法
JP2004179656A (ja) * 2002-11-25 2004-06-24 Texas Instruments Inc 二重の窒化物形成処理を用いた信頼性ある高電圧ゲート誘電層と方法
JP2005252052A (ja) * 2004-03-05 2005-09-15 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006073796A (ja) * 2004-09-02 2006-03-16 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006114816A (ja) * 2004-10-18 2006-04-27 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
JP2006313769A (ja) * 2005-05-06 2006-11-16 Renesas Technology Corp 半導体装置およびその製造方法
WO2007086111A1 (ja) * 2006-01-25 2007-08-02 Fujitsu Limited 半導体装置の製造方法および半導体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311460A (ja) * 2007-06-15 2008-12-25 Hitachi Kokusai Electric Inc 半導体装置の製造方法
WO2010150332A1 (ja) * 2009-06-24 2010-12-29 パナソニック株式会社 半導体装置及びその製造方法
JP2011009313A (ja) * 2009-06-24 2011-01-13 Panasonic Corp 半導体装置及びその製造方法
JP2011161760A (ja) * 2010-02-09 2011-08-25 Canon Inc 液体吐出ヘッド用基板の製造方法
US8846162B2 (en) 2010-02-09 2014-09-30 Canon Kabushiki Kaisha Manufacturing method for liquid-discharge head substrate

Also Published As

Publication number Publication date
US7804146B2 (en) 2010-09-28
US20080258229A1 (en) 2008-10-23

Similar Documents

Publication Publication Date Title
JP2008270380A (ja) 半導体装置及びその製造方法
KR100757026B1 (ko) 반도체 장치의 제조 방법
TW200402845A (en) Semiconductor device and its manufacturing method
JP4011024B2 (ja) 半導体装置およびその製造方法
KR20060053885A (ko) 반도체장치 및 그 제조방법
US7638396B2 (en) Methods for fabricating a semiconductor device
JP2003152101A (ja) 半導体集積回路装置およびその製造方法
JP4473742B2 (ja) 半導体装置およびその製造方法
JP2010021200A (ja) 半導体装置の製造方法
JP4588483B2 (ja) 半導体装置
JP2001284463A (ja) 半導体装置およびその製造方法
JP4589219B2 (ja) 半導体装置の製造方法
JP2005294799A (ja) 半導体装置およびその製造方法
JP2004349627A (ja) 半導体装置の製造方法
JP4156008B2 (ja) 半導体装置およびその製造方法
JP2003124338A (ja) 半導体装置及びその製造方法
JP5434489B2 (ja) 半導体装置の製造方法
JP2009252842A (ja) 半導体装置及びその製造方法
JP2009111072A (ja) 半導体装置及びその製造方法
JP2009094106A (ja) 半導体装置の製造方法
KR20030057282A (ko) 반도체 장치 및 그 제조 방법
JP2000269355A (ja) Ｃｍｏｓ半導体装置及びその製造方法
JP2007165480A (ja) 半導体装置及びその製造方法
JP4685359B2 (ja) 半導体装置の製造方法
JP2005353655A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100305

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100305

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100818

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20120123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120807

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121204