JP2006313769A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2006313769A JP2006313769A JP2005134917A JP2005134917A JP2006313769A JP 2006313769 A JP2006313769 A JP 2006313769A JP 2005134917 A JP2005134917 A JP 2005134917A JP 2005134917 A JP2005134917 A JP 2005134917A JP 2006313769 A JP2006313769 A JP 2006313769A
- Authority
- JP
- Japan
- Prior art keywords
- gate insulating
- nitrogen
- insulating film
- region
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【解決手段】フォトリソグラフィーを用いて、シリコン基板101上にNMOS領域に開口部を有するレジストマスクRM3を形成し、その上から15kVの加速電圧で、ドーズ量1×1015/cm2のN2(窒素)イオンをイオン注入して、NMOS領域のシリコン基板101内に窒素を導入する。その後、活性酸素を用いた酸化手法によりシリコン酸化膜を形成した後に、活性窒素処理を行ってSiON薄膜に転化し、NMOS領域およびPMOS領域に、それぞれSiONのゲート絶縁膜103および104を形成する。
【選択図】図4
Description
1つは、より大量の窒素を導入して、窒素濃度の高いSiON膜を形成できることである。
本発明に係る実施の形態1として、共通のシリコン基板上に、それぞれが同じ厚さのゲート絶縁膜を有するNMOSトランジスタおよびPMOSトランジスタを同時に形成する方法およびその構造について説明する。
以下、図1〜図16を用いて半導体装置100の製造方法を説明する。
まず、図1に示すように、P型のシリコン基板101を準備し、その主面内に周知の技術を用いてSTI(Shallow Trench Isolation)構造の素子分離絶縁膜102を選択的に形成し、半導体素子を形成する活性領域を規定する。この活性領域には、NMOSトランジスタを形成するNMOS領域(第1の領域)およびPMOSトランジスタを形成するPMOS領域(第2の領域)が含まれている。
以上説明した製造方法を用いて形成されたNMOSトランジスタ10およびPMOSトランジスタ20では、それぞれのゲート絶縁膜103および104に含まれる窒素の含有量に差異を有することを特徴としている。
以上説明した実施の形態1においては、NMOSトランジスタとPMOSトランジスタとで、ゲート絶縁膜の厚さをほぼ等しくすることを前提とするものであったが、用途によっては、意図的にNMOSトランジスタのゲート絶縁膜の酸化膜換算膜厚をPMOSトランジスタのそれよりも薄くすることがメリットとなる場合もあり、その場合には例えば上述したドライ酸化もしくはそれに類する手法(酸素ラジカルの寄与が少ない酸化手法)の採用が好ましい。
PMOSトランジスタに一般的に用いられるP+ポリシリコンゲート電極は、NMOSトランジスタに用いられるN+ポリシリコンゲート電極よりも空乏化の問題が深刻であることが知られている。
以上説明した実施の形態1においては、例えば、CMOSトランジスタで構成される集積回路(CMOS集積回路)のうち、最も薄いゲート絶縁膜を有するCMOSトランジスタで構成される高速素子部に適用するものとして、それぞれが概ね同じ厚さのゲート絶縁膜を有するNMOSトランジスタおよびPMOSトランジスタを同時に形成する方法およびその構造について述べた。
図19〜図23は、本実施の形態2の半導体装置の製造方法を工程順に説明する断面図であり、発明の特徴部であるゲート絶縁膜の製造工程について示している。なお、図19〜図23は発明をより明確にするため、ゲート絶縁膜以外の構成は極力省略しているが、最終的には、図16に示したような半導体装置を得ることができる。
その後、Nコア領域およびPコア領域上のシリコン酸化膜53を希フッ酸にて溶解除去して、Nコア領域およびPコア領域のシリコン基板51の表面を露出させる。
以上の工程を経てNコア領域に形成されたNMOSトランジスタのゲート絶縁膜には、Pコア領域に形成されたPMOSトランジスタに比べて窒素を高濃度に有することとなり、実施の形態1において説明したように、オン電流が増加し、一方で、ゲートリーク電流が低減するので、NMOSトランジスタの性能が向上し、また、PMOSトランジスタにおいてはNBTI信頼性を維持することができるという効果を奏することは言うまでもない。
以上説明した製造方法においては、Nコア領域のシリコン基板51内に選択的に窒素を導入するものとしたが、レジストマスクRM11の開口部は任意の領域に設けることができるので、Nコア領域に限らず所望の領域に窒素を導入することができる。
すなわち、最先端のCMOS集積回路においては、ゲート絶縁膜の厚さだけでなく、しきい値電圧も異なる複数種類のMOSトランジスタを使用することが一般的である。本発明に係る製造方法でゲート絶縁膜に窒素を導入したNMOSトランジスタでは、先に説明したように、窒素を導入しない場合に比べてしきい値電圧が低くなる(最大で0.2V程度)。従って、しきい値電圧が高い方が望ましいNMOSトランジスタについては、ゲート絶縁膜に窒素導入を行わない方が良好な性能が得られる場合もあるので、レジストマスクのパターニングにより、このようなNMOSトランジスタが形成される領域には、窒素導入を行わないようにすることも可能である。
以上説明した実施の形態2においては、高速素子部のMOSトランジスタよりも厚いゲート絶縁膜を有するMOSトランジスタも併せて共通の半導体基板上に形成した構成の製造方法について説明したが、実施の形態3においては同様の構成について、実施の形態2とは異なる製造方法について説明する。
図24〜図28は、本実施の形態3の半導体装置の製造方法を工程順に説明する断面図であり、発明の特徴部であるゲート絶縁膜の製造工程について示している。なお、図24〜図28は発明をより明確にするため、ゲート絶縁膜以外の構成は極力省略しているが、最終的には、図16に示したような半導体装置を得ることができる。
以上説明した実施の形態1および2においては、ゲート絶縁膜をSiON膜で構成する構成およびその製造方法を説明したが、形成したSiON膜上に、さらに金属酸化物を含む高誘電率材料を積層してMOSトランジスタのゲート絶縁膜として用いるようにしても良い。
図29、30は、本実施の形態4の半導体装置の製造方法を工程順に説明する断面図であり、発明の特徴部であるゲート絶縁膜の製造工程について示している。なお、図29、30は発明をより明確にするため、ゲート絶縁膜以外の構成は極力省略しているが、最終的には、図16に示したような半導体装置を得ることができる。
Claims (14)
- 半導体基板上に形成されたNチャネル型のNMOSトランジスタおよびPチャネル型のPMOSトランジスタを有して構成される第1のCMOS回路領域を備え、
前記NMOSトランジスタおよび前記PMOSトランジスタのそれぞれのゲート絶縁膜はシリコン、酸素および窒素を含有して構成され、
前記NMOSトランジスタのゲート絶縁膜の窒素濃度は、前記PMOSトランジスタのゲート絶縁膜の窒素濃度よりも高く、前記半導体基板との界面の近傍領域において濃度差が最も大きいことを特徴とする半導体装置。 - 半導体基板上に形成されたNチャネル型のNMOSトランジスタおよびPチャネル型のPMOSトランジスタを有して構成される第1のCMOS回路領域を備え、
前記NMOSトランジスタおよび前記PMOSトランジスタのそれぞれのゲート絶縁膜は、前記半導体基板と接する側が、シリコン、酸素および窒素を含有して構成され、ゲート電極と接する側がシリコン、酸素、窒素および金属酸化物を含有して構成され、
前記NMOSトランジスタのゲート絶縁膜の前記半導体基板と接する側の窒素濃度は、前記PMOSトランジスタのゲート絶縁膜の前記半導体基板と接する側の窒素濃度よりも高いことを特徴とする半導体装置。 - 前記NMOSトランジスタのゲート絶縁膜の厚さと、前記PMOSトランジスタのゲート絶縁膜の厚さは、ほぼ等しい、請求項1または請求項2記載の半導体装置。
- 前記NMOSトランジスタのゲート絶縁膜の厚さおよび前記PMOSトランジスタのゲート絶縁膜の厚さは1〜4nmである、請求項3記載の半導体装置。
- 前記NMOSトランジスタのゲート絶縁膜中の窒素濃度と、前記PMOSトランジスタのゲート絶縁膜中の窒素濃度との差は、面密度で1×1013〜1×1014/cm2の範囲にある、請求項1記載の半導体装置。
- 前記PMOSトランジスタのゲート絶縁膜の厚さは、前記NMOSトランジスタのゲート絶縁膜の厚さよりも厚い、請求項1記載の半導体装置。
- 前記第1のCMOS回路領域の前記NMOSトランジスタおよび前記PMOSトランジスタよりも厚いゲート絶縁膜を有するNMOSトランジスタおよびPMOSトランジスタを有して構成される第2のCMOS回路領域をさらに備え、
前記第2のCMOS回路領域の前記NMOSトランジスタのゲート絶縁膜の窒素濃度は、前記第2のCMOS回路領域の前記PMOSトランジスタのゲート絶縁膜の窒素濃度よりも高く、前記半導体基板との界面の近傍領域において濃度差が最も大きい、請求項1記載の半導体装置。 - Nチャネル型のNMOSトランジスタおよびPチャネル型のPMOSトランジスタを有して構成されるCMOS回路領域を備えた半導体装置を製造する方法であって、
(a)半導体基板上に前記NMOSトランジスタを形成する第1の領域と、前記PMOSトランジスタを形成する第2の領域とを規定した後、前記第1の領域に窒素を導入する工程と、
(b)前記工程(a)の後、前記第1および第2の領域の前記半導体基板上に、前記NMOSトランジスタのゲート絶縁膜および前記PMOSトランジスタのゲート絶縁膜を、同時に、ほぼ同じ厚さに形成する工程と、を備える半導体装置の製造方法。 - 前記工程(b)は、
活性酸素を用いた酸化手法により、前記第1および第2の領域の前記半導体基板上に、ほぼ同じ厚さのシリコン酸化膜を形成する工程と、
前記シリコン酸化膜を、プラズマにより励起された窒素イオンおよび活性窒素に曝す活性窒素処理によって窒化酸化膜に転化する工程とを含む、請求項8記載の半導体装置の製造方法。 - 前記工程(b)は、
前記シリコン酸化膜の厚さを、1〜3.5nmの厚さに形成する工程を含む、請求項9記載の半導体装置の製造方法。 - 前記工程(a)は、
前記第1の領域上に開口部を有するレジストマスクを形成した後、該レジストマスク上方から窒素のイオン注入を行って、前記第1の領域に窒素を導入する工程を含む、請求項8記載の半導体装置の製造方法。 - Nチャネル型のNMOSトランジスタおよびPチャネル型のPMOSトランジスタを有して構成されるCMOS回路領域を備えた半導体装置を製造する方法であって、
(a)半導体基板上に前記NMOSトランジスタを形成する第1の領域と、前記PMOSトランジスタを形成する第2の領域とを規定した後、前記第2の領域の前記半導体基板上にシリコン酸化膜を形成する工程と、
(b)前記工程(a)の後、窒化処理によって前記第1の領域の前記半導体基板上にシリコン窒化膜を形成する工程と、
(c)前記シリコン窒化膜および前記シリコン酸化膜が露出した状態で酸化処理を施して、前記第1の領域には酸素含有シリコン窒化膜を形成し、前記第2の領域には窒化酸化膜を形成する工程と、を備える半導体装置の製造方法。 - 前記工程(b)は、
プラズマにより励起された窒素イオンおよび活性窒素に前記半導体基板を曝す活性窒素処理によって、前記シリコン窒化膜を形成する工程を含む、請求項12記載の半導体装置の製造方法。 - 前記工程(c)の後に、前記酸素含有シリコン窒化膜および前記窒化シリコン酸化膜に再度前記活性窒素処理を施す工程をさらに備える、請求項13記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005134917A JP4704101B2 (ja) | 2005-05-06 | 2005-05-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005134917A JP4704101B2 (ja) | 2005-05-06 | 2005-05-06 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006313769A true JP2006313769A (ja) | 2006-11-16 |
JP4704101B2 JP4704101B2 (ja) | 2011-06-15 |
Family
ID=37535147
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005134917A Expired - Fee Related JP4704101B2 (ja) | 2005-05-06 | 2005-05-06 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4704101B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270380A (ja) * | 2007-04-18 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2010161284A (ja) * | 2009-01-09 | 2010-07-22 | Toshiba Corp | 半導体装置およびその製造方法 |
US8772115B2 (en) | 2012-05-24 | 2014-07-08 | Samsung Electronics Co., Ltd. | Semiconductor device having selectively nitrided gate insulating layer and method of fabricating the same |
US8815673B2 (en) | 2011-06-01 | 2014-08-26 | Samsung Electronics Co., Ltd. | Methods of forming MOSFET devices using nitrogen-injected oxide layers to form gate insulating layers having different thicknesses |
CN113675142A (zh) * | 2021-07-05 | 2021-11-19 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH118317A (ja) * | 1997-06-13 | 1999-01-12 | Sony Corp | 半導体装置およびその製造方法 |
JP2000269355A (ja) * | 1999-03-12 | 2000-09-29 | Nec Corp | Cmos半導体装置及びその製造方法 |
JP2003197767A (ja) * | 2001-12-21 | 2003-07-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2003347423A (ja) * | 2002-05-28 | 2003-12-05 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
JP2004023008A (ja) * | 2002-06-20 | 2004-01-22 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
JP2006073796A (ja) * | 2004-09-02 | 2006-03-16 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2007531982A (ja) * | 2003-09-09 | 2007-11-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 同じ半導体チップ内のpmosおよびnmosトランジスタの薄いゲート誘電体を個々に最適化する方法、およびそれによって製造されたデバイス |
-
2005
- 2005-05-06 JP JP2005134917A patent/JP4704101B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH118317A (ja) * | 1997-06-13 | 1999-01-12 | Sony Corp | 半導体装置およびその製造方法 |
JP2000269355A (ja) * | 1999-03-12 | 2000-09-29 | Nec Corp | Cmos半導体装置及びその製造方法 |
JP2003197767A (ja) * | 2001-12-21 | 2003-07-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2003347423A (ja) * | 2002-05-28 | 2003-12-05 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
JP2004023008A (ja) * | 2002-06-20 | 2004-01-22 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
JP2007531982A (ja) * | 2003-09-09 | 2007-11-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 同じ半導体チップ内のpmosおよびnmosトランジスタの薄いゲート誘電体を個々に最適化する方法、およびそれによって製造されたデバイス |
JP2006073796A (ja) * | 2004-09-02 | 2006-03-16 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008270380A (ja) * | 2007-04-18 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP2010161284A (ja) * | 2009-01-09 | 2010-07-22 | Toshiba Corp | 半導体装置およびその製造方法 |
US8815673B2 (en) | 2011-06-01 | 2014-08-26 | Samsung Electronics Co., Ltd. | Methods of forming MOSFET devices using nitrogen-injected oxide layers to form gate insulating layers having different thicknesses |
US8772115B2 (en) | 2012-05-24 | 2014-07-08 | Samsung Electronics Co., Ltd. | Semiconductor device having selectively nitrided gate insulating layer and method of fabricating the same |
CN113675142A (zh) * | 2021-07-05 | 2021-11-19 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
CN113675142B (zh) * | 2021-07-05 | 2023-09-29 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4704101B2 (ja) | 2011-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7598545B2 (en) | Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled CMOS devices | |
US8823110B2 (en) | Semiconductor device and manufacturing method of the same | |
US7968397B2 (en) | Semiconductor device and method of manufacturing the same | |
JP5442332B2 (ja) | 半導体装置およびその製造方法 | |
US7863125B2 (en) | Manufacturing method of CMOS type semiconductor device, and CMOS type semiconductor device | |
JP2011171706A (ja) | トランジスタ及びその製造方法 | |
KR20080110522A (ko) | 반도체 장치와 그 제조 방법 | |
US7238996B2 (en) | Semiconductor device | |
US20100279496A1 (en) | Manufacturing method of semiconductor device | |
US7759744B2 (en) | Semiconductor device having high dielectric constant layers of different thicknesses | |
JP2005079223A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP4704101B2 (ja) | 半導体装置の製造方法 | |
US20100301429A1 (en) | Semiconductor device and method of manufacturing the same | |
US20070257320A1 (en) | Semiconductor device and manufacturing method thereof | |
JP2005158998A (ja) | 半導体装置の製造方法 | |
CN111261715A (zh) | 包括低热预算栅极堆叠体的pMOS晶体管 | |
JP2006295131A (ja) | 半導体装置およびその製造方法 | |
JP2005252052A (ja) | 半導体装置及びその製造方法 | |
CN113675142A (zh) | 半导体结构及其形成方法 | |
JP2007335784A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2011249603A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080421 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20080421 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100524 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100812 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100817 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101007 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101124 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110113 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110308 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110309 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4704101 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |