CN111261715A - 包括低热预算栅极堆叠体的pMOS晶体管 - Google Patents

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J·弗兰蔻
有村拓晃
B·卡塞
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Abstract

p通道金属氧化物半导体(pMOS)晶体管包括栅极堆叠体，所述栅极堆叠体包括：基材上的含有硅氧化物的介电中间层，其中，介电中间层的厚度小于1nm；介电常数高于介电中间层的高k介电层；在介电中间层和高k介电层之间并且与介电中间层直接接触的第一偶极形成封盖层，用于使高k电介质层的高k带隙相对于基材的价带向下偏移，其中第一偶极形成封盖层的厚度小于2nm；在高k介电层上方的至少一种功函数金属。有利的是，pMOS晶体管包括低的负偏压温度不稳定性(NBTI)和高的可靠性，而无需使用可靠性退火，这使得pMOS晶体管适用于用作后道工序(BEOL)器件。

Description

包括低热预算栅极堆叠体的pMOS晶体管
相关申请的交叉引用
本申请要求2018年11月30日提交的欧洲申请号EP 18209442.5的外国优先权，其全部内容通过引用纳入本文。
背景技术
技术领域
本公开的技术大致涉及金属氧化物场效应晶体管，更具体地说，涉及负偏压温度不稳定性足够小的低热预算栅极堆叠体设计，用于在超薄有效氧化物厚度下器件可靠运行。
相关技术说明
金属氧化物半导体场效应(MOSFET)晶体管有许多不同的架构。栅极第一集成物最初包括高k材料和金属栅极的沉积，以形成栅极堆叠体。该集成物还包括在形成高k材料和金属栅极后沉积源极和漏极。在该过程中，包括高k材料和金属栅极的栅极堆叠体经受源极/漏极(S/D)激活退火。该源极/漏极(S/D)激活退火可以在约1100℃下进行，并且对于金属功函数(即，阈值电压(V阈(Vth))控制)可能是有害的。
某些发明方面的概述
本公开实施方式的一个目的是提供可靠的pMOS栅极堆叠体以及用于生产其的方法。本公开实施方式的另一个目的是提供可靠的CMOS器件以及用于生产其的方法。
通过根据本公开的方法和器件实现上述目的。如本文所述，栅极堆叠体是指包括形成于通道上方(叠置式)的栅极电介质和形成于栅极电介质上方(叠置式)的用于影响通道的栅电极。
在第一方面中，本公开的实施方式涉及包括栅极堆叠体的p通道金属氧化物半导体晶体管。栅极堆叠体包括：基材上的含有硅氧化物的介电中间层，其中，介电中间层的厚度小于1nm；介电常数高于介电中间层的高k介电层；在介电中间层和高k介电层之间并且与介电中间层直接接触的第一偶极形成封盖层，用于使高k电介质层的高k带隙相对于基材的价带向下偏移，其中第一偶极形成封盖层的厚度小于2nm；在高k介电层上方的至少一种功函数金属(work function metal)。
直接接触包括直接物理接触，所以在第一偶极形成封盖层和介电层之间不存在其他层。
有利的是，通过在介电中间层和高k介电层之间引入第一偶极形成封盖层，用于使高k电介质层的高k带隙相对于基材的价带向下偏移，来改进可靠性。由于介电中间层厚度小于1nm，这改进了可靠性，因此，与(较薄)介电中间层中的陷阱相比，(较厚)高k介电层中的陷阱影响了器件可靠性。高k介电层的厚度可以是例如大于1nm，或者甚至大于1.5nm，或者甚至高达3nm，例如2nm。
进一步有利的是，能够以较低的热预算工艺流程实现了p通道金属氧化物半导体(pMOS)晶体管的负BTI(NBTI)可靠性，而无需与某些CMOS集成(例如，晶体管层(tier)的顺续三维(3D)堆叠)不兼容的高温“可靠性退火”。该改进可以归因于界面偶极子(interfacedipole)的形成，该偶极子位移了高k陷阱相对于硅(Si)价带的能级。
在一些实施方式中，偶极形成封盖层(DIP)的厚度小于1nm。大于该厚度时，虽然厚度继续增加，但偶极效应可能不会增加。
在一些实施方式中，基材可以是硅基材、硅锗(SiGe)基材、锗(Ge)基材或III-V化合物基材(例如，例如，铟镓砷(InGaAs)、砷化铟(InAs)、砷化镓(GaAs)、锑化镓(GaSb)、磷化铟(InP)、氮化镓(GaN))。
在一些实施方式中，介电层是二氧化硅((SiO2)层或氮氧化硅(SiON)层。
介电层可以是硅氧化物(SiOx)层，其基本是化学计量(即，x为约等于2)，并且不一定是完全化学计量的(即，一些单位单元可以不具有每个Si原子2个氧原子的精确比例)。
在一些实施方式中，SiO2中间层可以掺杂有氮(例如，使其成为更好的扩散屏障，以防止掺杂原子从基材扩散开)。
在一些实施方式中，第一偶极形成封盖层是Al2O3层。
在一些实施方式中，高k介电层是HfO2层。
在一些实施方式中，器件可以包括互补金属氧化物半导体器件，该互补金属氧化物半导体包括根据本公开实施方式的pMOS晶体管和n通道金属氧化物半导体(nMOS)晶体管。
根据本公开一些实施方式中金属氧化物半导体器件可以包括nMOS晶体管栅极堆叠体，该nMOS晶体管包括在基材中活性区域上的栅极堆叠体，其中，nMOS晶体管的栅极堆叠体包括在界面介电层和具有高k带隙的高k介电层之间的第二偶极形成封盖层，其中，第二偶极形成封盖层适用于使高k带隙相对于基材的导带向上偏移。
有利的是，通过使高k带隙相对于基材的导带向上偏移，可以使从半导体通道捕获电子的能垒提高。
在一些实施方式中，第二偶极形成封盖层是过渡金属氧化物层或过渡金属硅酸盐层。
第二偶极形成封盖层可以包含氧化镧(LaxOz)，其中，x和z各自大于0，或者其可以包含氧化硅镧(LaxSiyOz)，其中，x、y和z各自大于0。
在一些实施方式中，nMOS晶体管的第二偶极形成封盖层是LaxSiyOz(并且x和z大于0，并且y大于或等于0，例如La2O3)，并且nMOS晶体管的界面介电层是SiO2，并且nMOS晶体管的高k介电层是HfO2，并且pMOS晶体管的介电中间层是SiO2，并且pMOS晶体管的高k介电层是HfO2，并且pMOS晶体管的第一偶极形成封盖层是Al2O3。
本公开实施方式可以涉及一种半导体器件，其包括晶体管的三维堆叠体，所述堆叠体包括第一层中的根据本发明一些实施方式的pMOS晶体管、或者根据本发明一些实施方式的CMOS器件，其堆叠在第二层中一个或多个晶体管上。
在一些实施方式中，pMOS晶体管或CMOS器件可以在后道工序(back-end-of-line，BEOL)中实施。
根据本发明一些实施方式的半导体器件可以包括存储器阵列以及根据本发明实施方式的pMOS晶体管或CMOS器件，其中，pMOS晶体管和/或CMOS器件沉积在储存器阵列顶部上。
本公开另一方面中提供了一种用于形成p通道金属氧化物半导体晶体管栅极堆叠体的方法。所述方法包括：基材上形成厚度小于1nm的含有硅氧化物的介电中间层；沉积与介电中间层直接接触且厚度小于2nm的第一偶极形成封盖层；在第一偶极形成封盖层上沉积具有高k带隙的高k介电层，其中，第一偶极形成封盖层适用于使高k带隙相对于基材的价带向下偏移；在高k介电层上方沉积一种或多种功函数金属。
有利的是，根据多个实施方式可以获得功能可靠的pMOS栅极堆叠体，而无需在栅极堆叠体沉积后使用高温可靠性退火。因为通过厚度小于2nm且在介电中间层和高k介电层之间的第一偶极形成封盖层来改进可靠性，可以省略沉积后高温可靠性退火步骤。因此，根据本公开一些实施方式的方法与某些CMOS集成兼容。因此，根据一些实施方式，制造半导体器件的方法包括：在不会使pMOS栅极堆叠体经受高于800℃的温度的情况下完成制造。
在一些实施方式中，该方法可以作为高k电介质后替代金属栅极工艺的一部分实施，其中，在完全去除伪栅极堆叠体之后，可以采用一种方法(即，形成介电层，沉积第一偶极形成封盖层，并且沉积高k介电层)，从而用根据本公开一些实施方式的pMOS栅极堆叠体来替代伪栅极。在采用pMOS栅极堆叠体后，可以沉积一种或多种功函数镶嵌金属(workfunction setting metal)。有利的是，栅极电介质和功函数镶嵌金属都不会暴露于高温可靠性退火步骤。
本公开的一些实施方式提供了用于形成互补金属氧化物半导体器件的方法，所述方法包括：提供nMOS栅极堆叠体，并且采用本公开方法的方法步骤来形成pMOS栅极堆叠体。
在一些实施方式中，用于形成CMOS器件的方法包括：使用形成pMOS堆叠体的类似步骤来提供nMOS栅极堆叠体和pMOS栅极堆叠体，来同样形成nMOS堆叠体。这些步骤可以包括：在半导体基材上形成厚度小于1nm的用于nMOS栅极堆叠体的介电中间层，同时还形成用于pMOS栅极堆叠体的介电中间层，在用于nMOS栅极堆叠体的介电中间层上和在用于pMOS栅极堆叠体的第一偶极形成封盖层上沉积第二偶极形成封盖层，同时，沉积pMOS晶体管栅极堆叠体的高k介电层，其中第二偶极形成封盖层适用于使高k带隙相对于半导体基材的导带向上偏移，沉积一种或多种功函数金属。
在一些实施方式中，可以防止第一偶极形成封盖层形成于nMOS晶体管栅极堆叠体的介电中间层上。有利的是，在pMOS晶体管栅极堆叠体中，可以在第一偶极形成封盖层上提供第二偶极形成封盖层，而不会显著降低pMOS晶体管栅极堆叠体的可靠性。
本公开一些实施方式可以涉及用于提供晶体管三维堆叠体的方法，所述方法包括：在多个层中形成pMOS晶体管栅极堆叠体，以形成晶体管三维叠堆叠体。可以使用根据本发明一些实施方式的方法步骤来形成pMOS晶体管栅极堆叠体。
根据本公开一些实施方式的方法可用于形成待在BEOL中集成的pMOS晶体管栅极堆叠体。根据本公开一些实施方式的方法还可用于在存储器层顶部上形成pMOS晶体管栅极堆叠体。
本公开具体方面在所附独立权利要求和从属权利要求中进行阐述。可以将从属权利要求中的特征与独立权利要求中的特征以及其它从属权利要求中的特征进行适当组合，而并不仅限于权利要求书中明确所述的情况。
本发明的这些和其它方面将参考下文所述的实施方式披露并阐明。
附图说明
图1显示在可靠性退火之前和之后栅极堆叠体的阈值电压不稳定性。
图2显示两个曲线图，这两个曲线图显示了与典型器件的示例性阈值电压相比，在使用和不使用可靠性退火的情况下，nMOS和pMOS栅极堆叠体的阈值电压变化。
图3显示在插入偶极层之前和之后示例性nMOS晶体管栅极堆叠体的能级。
图4显示示例性pMOS晶体管栅极堆叠体的能级。
图5是其中曲线显示nMOS PBTI的偶极建造结果的图。
图6是其中曲线显示具有1nm介电中间层厚度的pMOS NBTI的偶极建造结果的图。
图7是其中曲线显示根据本公开一些实施方式的示例性pMOS晶体管栅极堆叠体的pMOS晶体管NBTI结果的图。
图8显示了根据本公开一些实施方式的示例性pMOS晶体管栅极堆叠体的示意图。
图9显示了与另一示例性pMOS晶体管栅极堆叠体的能级相比，根据本公开一些实施方式的示例性pMOS晶体管栅极堆叠体的能级。
图10是显示相对于介电中间层的不同厚度，第一偶极形成层对示例性pMOS栅极堆叠体可靠性影响的图。
图11和图12显示与HfO2封盖中空穴陷阱的影响相比，Al2O3封盖中空穴陷阱对pMOSNBTI的影响。
图13显示了与可靠性退火之后的示例性pMOS晶体管栅极堆叠体的栅极漏电流密度电流密度相比，根据本公开一些实施方式增加pMOS晶体管栅极堆叠体中的介电中间层的厚度时的栅极漏电流密度。
图14显示了图示在可靠性退火后根据本公开一些实施方式的pMOS晶体管栅极堆叠体可靠性的图。
图15显示了在可靠性退火之前和之后根据本公开一些实施方式的pMOS晶体管栅极堆叠体的平带电压(flat band voltage)的图。
图16显示了CMOS器件的示意图，所述CMOS器件包括根据本公开一些实施方式的pMOS晶体管栅极堆叠体和nMOS晶体管栅极堆叠体。
图17显示了图示在引入第二偶极形成封盖层后根据本公开一些实施方式的pMOS晶体管栅极堆叠体可靠性的图。
图18是显示将第二偶极形成封盖层插入根据本公开一些实施方式的pMOS晶体管栅极堆叠体中对其平带电压的影响的图。
图19显示了根据本公开一些实施方式的pMOS晶体管栅极堆叠体中偶极偏移与标称Al2O3厚度的函数关系。
图20显示了CMOS器件的示意图，所述CMOS器件包括根据本公开一些实施方式的pMOS晶体管栅极堆叠体和nMOS晶体管栅极堆叠体，但是显示nMOS晶体管栅极堆叠体的可靠性比具有第二偶极形成封盖层的nMOS晶体管栅极堆叠体下降。
图21是显示在第二偶极形成封盖层上引入第一偶极形成封盖层后nMOS晶体管栅极堆叠体可靠性的图。
图22是显示在nMOS晶体管栅极堆叠体中第二偶极形成封盖层顶部上插入第一偶极形成封盖层对其平带电压影响的图。
图23显示在低温和高温下HfO2的Dot以及在低温下Al2O3的Dot。
图24显示晶体管三维堆叠体的示意图，所述晶体管三维堆叠体包括根据本公开一些实施方式的pMOS晶体管。
图25显示根据本公开一些实施方式的方法的流程图。
权利要求书中的任何引用符号不应理解为限制本发明的范围。
在不同的图中，相同的附图标记表示相同或类似的元件。
某些说明性实施方式的详细说明
替代金属栅极(RMG)集成也称为后栅极集成，其是一种MOSFET工艺架构，其中，在形成源极和漏极之后形成栅极堆叠体，由此在S/D激活退火之后形成高k材料和金属栅极。在RMG中，已在p通道金属氧化物半导体(pMOS)晶体管中观察到负偏压温度不稳定性(NBTI)，这可归因于天然二氧化硅中存在空穴陷阱。可以在栅极堆叠体沉积之后进行额外的退火，以缓解NBTI的影响。该退火被称为可靠性退火(也称为沉积后退火或金属后退火)。可靠性退火可以在第一S/D激活退火的温度下进行，但是，通常在高于800℃的温度下进行。在RMG中，可以进行可靠性退火，从而通过使电介质缺陷固化来提高栅极堆叠体的功能性和可靠性。图1显示了在未进行可靠性退火(A)、第一次可靠性退火(B)之后、以及第二次可靠性退火(C)之后，示例性阈值电压不稳定性(ΔV阈)。从阈值电压不稳定性的下降可以看出，实施可靠性退火可以改进可靠性。在图1所示实例中，可靠性退火是在900℃下进行的持续约1秒的快速退火步骤。采用快速退火步骤可以减缓NBTI，这可以提高pMOS可靠性。然而，快速退火步骤可能使RGB架构不合适用于在堆叠CMOS技术中的顶层器件，因为高温可能对后道工序(BEOL)或底层器件有害。
已发现基于栅极介电堆叠体中存在的缺陷，在CMOS技术中使用MOSFET可能呈现出其电气特性不理想的偏压温度不稳定性(bias temperature instability，BTI)，所述缺陷会俘获/释放通道载流子并影响器件静电，这可能导致性能下降。
在器件建造/制造期间，可以采用BTI减缓方案，因为过度的器件不稳定可能会导致产品级是电路故障。类似于pMOS晶体管，n通道MOS(nMOS)晶体管呈现出正BTI(PBTI)，这可能归因于高k电介质(例如，HfO2)中电子陷阱。随着氧化物厚度的缩放，由于氧化物电场(Eox)增加，BTI可能会加剧。BTI减缓可以包括：
1)限制SiO2界面层(IL)的缩放，以减缓Eox；并且尤其是
2)在电介质沉积之后(即使在替代栅极工艺流程中)，采用快速热退火(称为“可靠性退火”，在高于800℃的温度下持续1-2秒)以使氧化物缺陷密度最小化。某些技术中的热预算限制(例如，其中多个半导体器件层相互堆叠体的顺续3D集成；Ge/III-V通道MOS技术等)可能会阻碍高温可靠性退火的使用。
对于nMOS PBTI，使用在SiO2和HfO2之间形成偶极子的原子层沉积(ALD)沉积中间层可以使HfO2中的缺陷能级在能量上不利于俘获通道电子(例如，参见标题为“含有锗的场效应晶体管及其制造方法”的美国专利申请公开2017/0162686。热预算高的具有栅极堆叠体的pMOS晶体管可能是有利的。
将就具体实施方式并参照某些附图对本发明进行描述，但本发明并不受此限制，仅由权利要求书限定。描述的附图仅是说明性的且是非限制性的。在附图中，一些元素的尺寸可能被夸大且未按比例尺绘画以用于说明目的。尺寸和相对尺寸不一定对应于实践本公开技术的实际简化。
在说明书和权利要求书中的术语第一、第二等用来区别类似的元件，而不一定是用来描述时间、空间、等级顺序或任何其它方式的顺序。应理解，如此使用的术语在合适情况下可互换使用，本发明所述的实施方式能够按照本文所述或说明的顺序以外的其它顺序进行操作。
此外，在说明书和权利要求书中，术语顶、之下等用于描述目的，而不一定用于描述相对位置。应理解，在合适的情况下，如此使用的术语可互换使用，本文所述技术的实施方式能够按照除本文所述或说明的取向以外的其它取向进行操作。
权利要求中所使用的术语“包含/包括”不应被理解为限制于后文所列的手段，其并不排除其它要素或步骤。因此，其应被理解为指出所述特征、整数、步骤或组分的存在，但这并不排除一种或多种其它特征、整数、步骤或组分或其组合的存在或添加。因此，表述“包括部件A和B的器件”的范围不应被限制为所述器件仅由组件A和B构成。其表示对于本发明，所述器件的相关组件仅为A和B。
说明书中提及的“一个实施方式”或“一种实施方式”是指就该实施方式描述的具体特征、结构或特性包括在本文所公开技术的至少一个实施方式中。因此，在说明书中各处出现的短语“在一个实施方式中”或“在一种实施方式中”不一定全部指同一个实施方式，但可能全部都指同一个实施方式。此外，具体特征、结构或特性可以任何合适方式在一个或多个实施方式中组合，这对于本领域普通技术人员而言是显而易见的。
类似地，应理解，在所公开技术的示例性实施方式的描述中，所公开技术的不同特征有时组合成一个单一实施方式、特征或其描述，这是为了简化公开内容并帮助理解本发明的一个或多个不同方面。然而，本公开的该方法不应被理解为反映这样一个意图，即请求保护的技术需要的特征比各权利要求中明确引用的更多。并且，如同所附权利要求所反映的那样，所公开方面包括的特征可能会少于前述公开的一个单一实施方式的全部特征。因此，具体说明之后的权利要求将被明确地纳入该具体说明，并且各权利要求本身就是本公开独立的实施方式。
此外，当本文所述的一些实施方式包括一些但不包括其它实施方式中所包括的其它特征时，不同实施方式的特征的组合应意在包括在本公开范围内，并且形成不同的实施方式，这应被本领域技术人员所理解。例如，在之后的权利要求中，所请求保护的任何实施方式可以任何组合形式使用。
本文的描述中阐述了众多的具体细节。然而应理解，所公开技术的实施方式可不用这些具体细节进行实施。在其它情况中，为了不混淆对该说明书的理解，没有详细描述众所周知的方法、步骤和技术。
高k电介质应理解为是指介电常数高于SiO2的电介质。高k电介质的介电常数可以是例如10至50。可以用作栅极电介质的示例性高k介电材料为Hf基材料，例如，HfO2，其k值为约25。
图2中的图表显示了例如包括栅极堆叠体的pMOS晶体管和nMOS晶体管可靠性上的改进。在这些图表中，BTI上的改进可以归因于高温退火。左侧图表显示nMOS晶体管阈值电压V阈的稳定性，并且右侧图表显示pMOS晶体管阈值电压V阈的稳定性。理想地，当施加给定运行电压时，阈值电压应当是稳定的。
曲线A(其测量点用“+”符号进行标记)显示了示例性栅极堆叠体的阈值电压不稳定性(V阈)。曲线B(用圆圈标记)显示当没有进行高温可靠性退火时nMOS晶体管和pMOS晶体管的V阈。曲线C(用“x”符号表示)显示当进行高温可靠性退火时具有栅极堆叠体的pMOS晶体管和nMOS晶体管的阈值电压不稳定性(V阈)。大星号显示可以提供足够稳定可靠性的可获得V阈。从这些图表中可以看出，可以通过进行高温可靠性退火来提高包含栅极堆叠体的pMOS晶体管和nMOS晶体管的可靠性。然而，已经发现，可以弥合pMOS晶体管的曲线B和C之间的间隙，而无需进行高温可靠性退火。
此外，在nMOS晶体管中，可以通过提供栅极堆叠体来减缓BTI，其中图3中的示意图显示了能级。US20170162686中也提出了该方案。左侧图显示包括Si基材、SiO2层和HfO2层的栅极堆叠体。右侧图显示包括Si基材、SiO2层、LaSiOx偶极层和HfO2层的栅极堆叠体。图3中的示意图显示了如何通过引入LaSiOx偶极形成层使高k介电材料中陷阱偏移。
不囿于任何理论，而对于nMOS晶体管，PBTI可能主要归因于高k介电材料中的电子陷阱，对于pMOS晶体管，NBTI可能主要归因于近半导体界面SiO2中的陷阱。对于pMOS晶体管，高k介电材料中的空穴陷阱仍然会导致NBTI，但是NBTI受近半导体界面SiO2中的陷阱控制。在图4中示意性显示了pMOS晶体管的能带，该图4显示在包括Si基材、SiO2层和HfO2层的栅极堆叠体的SiO2中的空穴陷阱。当比较图3和图4的能带时，可以看出SiO2/HfO2界面处的偶极子主要与通过使高k介电材料中的电子陷阱能级“向上偏移”来提高PBTI可靠性有关，并且该策略原则上与pMOS晶体管NBTI无关。在pMOS晶体管中，主要问题来自SiO2介电中间层(IL)中的空穴陷阱，而预期偶极子对NBTI的影响较小。本领域普通技术人员不会意识到用于nMOS晶体管的方案可能对pMOS无效。即使高k介电材料中能级偏移，天然SiO2层中仍会存在陷阱。
这通过图5和图6中图表所示的模拟来证实。这些图分别显示了对于nMOS晶体管PBTI和pMOS晶体管NBTI，SiO2 IL厚度对通过偶极建造提高可靠性的影响的模拟。在这两个模拟中，SiO2 IL厚度为1nm，并且高k介电层(HfO2)的厚度为2nm。在两个图中，实线显示在介电中间层(SiO2)和高k介电层(HfO2)中包含陷阱的栅极堆叠体的可靠性。虚线显示仅高k介电层(HfO2)中包含陷阱的栅极堆叠体。点划线显示仅介电中间层(SiO2)中包含陷阱的栅极堆叠体。
在图5中，曲线显示nMOS晶体管PBTI的偶极建造结果的图。曲线A(实线和虚线)是低热预算堆叠体的参考曲线(在该实例中，温度保持低于500℃)。曲线B(实线和虚线)模拟了含有0.2eV偶极偏移的栅极堆叠体的曲线。曲线C(实线和虚线)模拟了含有0.4eV偶极偏移的栅极堆叠体的曲线。如该图中实线可见，可以通过引入偶极层而无需采用高热预算来降低阈值电压不稳定性(V阈)。对于实线(在电介质层SiO2中含有陷阱的堆叠体)和对于虚线(在SiO2中不具有陷阱的堆叠体)，对阈值电压偏移存在影响。因此，对于nMOS晶体管PBTI，改进似乎对IL厚度不敏感。由于电子陷阱主要位于高k介电材料中，因此界面偶极子具有直接益处。
图6中曲线显示了介电中间层(SiO2)厚度为1nm的堆叠体的pMOS晶体管NBTI的偶极建造结果。在图6中，曲线(A)(包括实线和虚线)是低热预算堆叠体的参考曲线。曲线(B)(包括实线和虚线)是包括0.1eV偶极偏移的栅极堆叠体的模拟曲线；曲线(C)(包括实线和虚线)是包括0.2eV偶极偏移的栅极堆叠体的曲线；曲线(D)(包括实线和虚线)是包括0.4eV偶极偏移的栅极堆叠体的曲线。由图6可见，当在pMOS栅极堆叠体中引入偶极层时，可靠性的改进最小。已经发现，对于厚度为1nm或更大的SiO2 IL，SiO2中的空穴俘获是pMOS晶体管NBTI的主要贡献者。因此，对于厚度约为1nm或更高的介电IL，引入偶极层的改进最小。
已经发现，通过将SiO2 IL缩放到几个单层(<1nm)，SiO2中的陷阱总数可以减少到不影响可靠性的程度。当通过减小IL的厚度来减少SiO2中的陷阱数量时，高k电介质中的陷阱会占优势。如前文所讨论的，偶极层可以用于减缓高k电介质中陷阱的影响。因此，在介电IL的厚度小于1nm时，可以通过引入偶极形成封盖层来实现可靠性的显著改进。
与图6中的图表相比，图7中的图表显示了SiO2 IL厚度对通过偶极建造提高可靠性的影响。同样，在图7中，曲线A(包括实线和虚线)是低热预算堆叠体的参考曲线。曲线B(包括实线和虚线)是包括0.1eV偶极偏移的栅极堆叠体的模拟曲线；曲线C(包括实线和虚线)是包括0.2eV偶极偏移的栅极堆叠体的模拟曲线；并且曲线D(包括实线和虚线)是包括0.4eV偶极偏移的栅极堆叠体的模拟曲线。图7中的图表显示了来自SiO2 IL层厚为0.6nm的pMOS晶体管栅极堆叠体的结果。由这些图表可见，如果SiO2 IL的缩放比例足够(即，低于1nm)，则可以通过偶极建造来改进pMOS NBTI，这与如图6所示的SiO2 IL的厚度为1nm或更大时不同。
图8显示了包括如下的本公开第一方面的实施方式：具有栅极堆叠体100的p通道金属氧化物半导体晶体管。栅极堆叠体包括在基材110上的含有硅氧化物的介电中间层120。介电中间层120的厚度可以小于1nm。栅极堆叠体还包括介电常数高于介电中间层120的高k介电层140。栅极堆叠体还包括：在介电中间层120和高k介电层140之间并且与介电中间层120直接接触的第一偶极形成封盖层130，用于使高k电介质层的带隙相对于基材110的价带向下偏移，其中第一偶极形成封盖层130与介电中间层物理接触，并且其厚度小于1nm。栅极堆叠体还包括：在高k介电层上方的至少一种功函数金属150。
通过在介电中间层(例如，SiO2)上沉积偶极形成封盖层(例如，Al2O3)并使其与介电中间层直接接触来形成偶极。已发现在某些情况下，与没有偶极形成封盖层的堆叠体相比，在偶极形成封盖层顶部上、介电中间层顶部上包括高k介电层的pMOS晶体管栅极堆叠体使pMOS晶体管NBTI可靠性提高。例如，较薄的介电中间层(例如SiO2 IL)可以使NBTI可靠性主要受高k介电层中陷阱的影响，已发现这在SiO2 IL的厚度低于1nm时发生。
在一些实施方式中，基材110可以是硅基材，介电层可以是SiO2层，第一偶极形成封盖层130可以是Al2O3层，而高k介电层可以是HfO2层。在一些实施方式中，基材110可以是锗基材、硅锗基材、或III-V化合物基材，前体是在基材上沉积SiO2IL。SiO2 IL可以是例如用ALD沉积。对于所有这些实施方式，Al2O3层可以与SiO2 IL直接接触，其可以是偶极形成封盖层。
有利的是，可以在不依靠高温可靠性退火的情况下(即在低加工热预算下，与新型技术兼容)制造pMOS栅极堆叠体，并且仍然具有足够的pMOS晶体管NBTI可靠性。此外，pMOS晶体管栅极堆叠体可通过目前受可靠性问题限制的标准Si技术实现SiO2和EOT的进一步缩放，因此可实现CMOS性能的进一步提高。因此，可以进一步缩放SiO2 IL的尺寸(目前受可靠性问题限制)，由此能够实现CMOS技术的进一步性能提高。
在一些实施方式中，介电中间层的厚度小于1nm。在一些实施方式中，介电中间层的厚度小于0.8nm。在一些实施方式中，介电中间层的厚度为约0.6nm。例如，介电中间层可以是SiO2 IL。
偶极形成封盖层的厚度可以小于1.2nm、小于1nm、或小于0.5nm。在一些实施方式中，厚度为大于0.2nm。在一些实施方式中，厚度可以为0.2nm至0.5nm。当偶极形成封盖层的厚度为约0.2nm时，可以获得强偶极效应，以使得可以改进所获得pMOS晶体管栅极堆叠体的可靠性。
在一些实施方式中，可以在标准SiO2/HfO2介电堆叠中添加Al2O3中间层。这可以提高EOT。然而，可靠性改进显著大于EOT增加，即，可以大大改进最大运行氧化物电场。因此，可以通过缩放SiO2厚度来减缓EOT增加。假设Al2O3的介电常数比SiO2高，则～0.2nm的SiO2厚度减小可以补偿包括Al2O3层在内的EOT增加。
仍然参见图8，在一些实施方式中，含有硅的介电中间层120、第一偶极形成封盖层130和高k电介质层140可以是栅极介电堆叠体的一部分。至少一种功函数金属150可以是栅电极堆叠体的一部分。应理解，在一些RMG工艺中，可以首先在高k介电层上方形成牺牲栅电极，然后该牺牲栅电极可以被至少一种功函数金属代替。例如，牺牲栅电极可以是多晶硅层。然而，在一些RMG工艺中，牺牲栅电极可以被完全去除。由此，在一些实施方式中，可以用RMG工艺形成栅极堆叠体100，由此，在最终器件中，至少pMOS栅极堆叠体中可以不包括硅层，例如多晶硅层。例如，pMOS栅极堆叠体可以包括沉积在基材上的栅电极堆叠体和栅极介电堆叠体。在一些实施方式中，栅电极堆叠体可以仅由功函数金属150组成，并且可以不含多晶硅。应理解，由于各种原因，例如，包括使用功函数调节的阈值电压调节、阈值电压下降和/或使得能够省略多晶硅中的高温掺杂剂激活，不包括多晶硅的栅电极可能是有利的。例如，当pMOS形成为半导体器件的后道工序一部分时(例如，参见图24和相关文本)，有利地是可以形成不包括多晶硅的栅极堆叠体而无需激活多晶硅中的掺杂剂。图9显示了根据本公开一些实施方式的pMOS栅极堆叠体(右侧图示)和比较例pMOS晶体管栅极堆叠体(左侧图示)的能级。
在两种情况下，pMOS晶体管栅极堆叠体都包括：在基材上含有氧化硅的介电中间层120；厚度小于1nm的第一偶极形成(p-偶极)封盖层130，其用于使第一偶极形成封盖层130顶部上的高k介电层140内高k陷阱的能级偏移。左侧图示中的器件的介电中间层的厚度小于1nm，而右图器件的介电中间层的厚度大于1nm。
通过在介电中间层120和高k介电层140之间引入第一偶极形成层130，并通过将介电中间层120缩放至1nm以下的厚度，可以使标准高热预算工艺的NBTI可靠性与最小EOT增加匹配。当缩放介电中间层120以补偿EOT增加时，可靠性得以维持。这显示于图10中。
如前文所讨论的，介电中间层120的缩放减小使得高k介电层内的高k陷阱比介电中间层内的陷阱占优势，从而改进了pMOS晶体管NBTI。
如图10中的曲线图所示，当SiO2 IL具有1nm或更大的厚度时，高k带隙向下偏移不太有效。该图显示了根据本公开实施方式的pMOS晶体管栅极堆叠体以及具有厚度大于1nm的SiO2的示例性pMOS晶体管栅极堆叠体的实验数据。如在图表上方的示意性堆叠体图中所示，设置在基材110顶部上的包括介电中间层120的氧化硅厚度从大约0.5nm线性变化至高达约1.2nm。
代替如图7所示绘制阈值电压不稳定性，可以在不导致阈值电压不稳定性大于预定值(即，故障标准)的情况下，将在设备运行寿命内在给定栅极堆栈上施加最大运行过驱动电压绘制在纵轴上。该电压优选地尽可能大，因为较高的电压对应于栅极堆叠体稳定性增加。例如，在25℃下1000秒内4mV的故障标准大约对应于分别在25℃和125℃下10年内～30和～50mV的故障标准。在该图表中，“x”符号表示由沉积的堆叠体获得的结果(无偶极形成层)，“◇”符号对应于可靠性退火后同一堆叠体的结果，并且“○”符号对应于根据本公开实施方式的包括厚度0.2nm的Al2O3第一偶极形成封盖层的堆叠体。虚线表示对应于在介电中间层上施加的5MV/cm的电场(Eox)的趋势线。
横轴上的最大运行电压表示为栅极堆叠体纵轴上的等效电容厚度(CET)的函数。
堆叠体包括厚度为0.2nm的第一偶极形成封盖层Al2O3。证实了厚度为0.2nm的第一偶极形成封盖层Al2O3可以产生足够的NBTI可靠性。然而，偶极形成层的厚度不限于该厚度。例如，厚度可以为0.2nm至1nm。
图10的顶部示意图显示了倾斜蚀刻的SiO2 IL，该倾斜蚀刻的SiO2 IL沉积在硅基材的顶部上，厚度从右向左减小。曲线(A)显示出没有对采用退火步骤的栅极堆叠体的参考电压。从该曲线可以看出，栅极堆叠体只能承受低运行电压。曲线(B)显示了在施加高温退火步骤之后的改进。该器件以该虚线(对应于介电中间层上的5MV/cm的电场)或优选甚至在该虚线上方运行。为了弥合这一间隙，标准方案是在高于800℃的温度下进行温度退火。曲线(C)显示了根据本发明实施方式的pMOS栅极堆叠体的电压。引入Al2O3，并且形成一个正偶极子，该正偶极子可使高k带隙相对于硅价带“向下”偏移(并因此降低其中的缺陷水平)。由图10可以看出，如果将厚的SiO2(厚度≥1nm)引入Al2O3，则不会改进NBTI的可靠性。如果使得SiO2的厚度减小到1nm以下，则Al2O3的引入会对最大运行电压产生正面影响。在SiO2 IL的厚度为约0.6nm时，根据本发明实施方式的栅极堆叠体的可靠性与高热预算栅极堆叠体匹配。从这些实验可以得出结论，只要介电中间层的尺寸缩小到1nm以下，第一偶极形成封盖层的引入将有效地提高可靠性。
这种介电中间层(例如SiO2)的厚度按比例缩小到1nm以下对于本领域技术人员而言是违反常理的。当尝试解决pMOS NBTI可靠性问题时，本领域技术人员将改为增加介电中间层的厚度，以增加电容等效厚度，从而在给定的栅极电压下减小氧化物上的电场，从而改进可靠性。就是为什么在连续缩放从一代技术到另一代技术的数十年之后，当前技术中IL缩放停止在～1nm的原因。技术人员不会减小介电中间层的另一原因是为了避免由于较薄的中间层导致栅漏增加。
本领域技术人员在尝试解决pMOS NBTI可靠性问题时会采用的其他方法是：
按照置替换栅极(RMG)高-K-后集成(High-K-last integration)方案中的惯例实施>800℃的沉积后退火。请注意，该退火将是替代性集成方案中的“构建”步骤，如先栅极金属掺入多晶硅(Gate-First Metal-Inserted Poly-Silicon，MIPS)或RMG高k先(High-k-First，HKF)集成方案。然而，这与新型的低热预算集成概念不兼容。
在高k层的顶部沉积封盖，然后进行驱动退火(drive-in anneal)以钝化/改变高k层中的缺陷。这样的步骤对nMOS PBTI来说是很好的，但是对pMOS NBTI来说是无效的(因为大多数相关的缺陷都在靠近通道的SiO2中间层中)。此外，驱动步骤与新型的低热预算集成概念不兼容。
在本公开第二方面的实施方式中涉及一种用于形成p通道金属氧化物半导体晶体管栅极堆叠体的方法200。该方法的示例性流程图如图25所示。所述方法包括：
-基材110上形成210厚度小于1nm且含有硅氧化物的介电中间层120；
-沉积220与介电中间层物理接触且厚度小于1nm的第一偶极形成封盖层130；
-在第一偶极形成封盖层130上沉积240具有高k带隙的高k介电层140，其中，第一偶极形成封盖130适用于使高k带隙相对于基材110的价带向下偏移；
-在高k介电层上方沉积一种或多种功函数金属150。
在根据本公开实施方式的方法中，去掉了高温沉积后可靠性退火(hightemperature post deposition reliability anneal)以使制造与低热预算应用兼容。这是可能的，因为通过厚度小于1nm的介电中间层和高k中间层之间的第一偶极形成封盖层提高了可靠性。
偶极形成封盖层和高k介电层的沉积可以通过诸如物理气相沉积或原子层沉积的技术来完成。
图25所示的用于沉积第二偶极层的步骤230仅是任选步骤，并且将在后文进行讨论。
此外，介电中间层的尺寸被缩放到厚度小于1nm，或甚至小于0.9nm，或甚至小于0.7nm，例如0.6nm，或小于0.6nm。通过使用专有软件进行模拟，发明人发现当将介电中间层的厚度缩放到小于1nm时，与nMOS PBTI相似，pMOS NBTI可靠性受高k缺陷水平(其可以偏移)控制。
在本发明实施方式的方法中，厚度小于1nm的第一偶极形成封盖层(例如，Al2O3)在介电层(例如，SiO2)顶部上，并且将高k介电层设置在偶极形成封盖层的顶部上。引入偶极形成封盖层以使高k介电层的高k陷阱的能级相对于半导体通道基材的带边缘偏移。在本发明的一些实施方式中，偶极形成导致高k缺陷水平相对于硅价带偏移。
在不进行高温退火的情况下，IL和高-k中的缺陷密度增加，但是通过偶极形成层使缺陷水平能量偏移，因此其在运行电压下是不可行的。
如上文所讨论的，使介电中间层的厚度减小通常会导致可靠性下降，因此使该厚度减小对于本领域技术人员而言不是显而易见的。但是，根据本发明实施方式的pMOS栅极堆叠体的优点在于，当能量偏移的缺陷水平保持不可行时，该pMOS栅极堆叠体可以承受更高的氧化物场。
此外，插入相对较低k层(与HfO2高k层相比，偶极形成封盖层具有较低的介电常数)对本领域技术人员来说是违反常理的，因为这会导致有效氧化物厚度(EOT)罚分(penalty)，因此导致性能罚分。然而，本发明实施方式的优点在于，该罚分可以通过使介电中间层缩放为厚度小于1nm来进行补偿。
而且，插入额外的可能有缺陷的层(偶极形成封盖可以是用低温ALD工艺沉积的非天然氧化物)对于本领域技术人员而言是违反常理的。然而，发明人发现偶极形成封盖层的缺陷水平并不会与Si价带相互作用，这对于pMOS可靠性是有利的。
通过对低热预算HfO2和Al2O3层中电荷捕获的实验数据进行模拟校准，发明人已经得到了这些层中缺陷水平的能量分布，如图11(对于沉积的HfO2)和图12(对于沉积的Al2O3)所示，结论为Al2O3在Si价带附近的缺陷水平密度可忽略不计，因此其适用于pMOS器件栅极堆叠体，而且与HfO2相比不会贡献显著额外量的陷阱。对于pMOS NBTI，最相关的能级是接近Et-Ec＝1.12eV＝Ev的能级。低热预算HfO2显示出在该能量下的缺陷密度为～2e21/cm3/eV，而在相同能量水平下，低热预算Al2O3显示出缺陷密度为“仅”～4e18/cm3/eV。
当试图改进pMOS NBTI可靠性时，发明人使用内部开发的BTI模拟软件进行了多次模拟。令发明人感到惊讶的是，这些模拟表明：对于薄SiO2 IL(<0.8nm)，高k介电层中的陷阱导致了总pMOS NBTI下降的大部分，特别是由于与低温工艺流程有关的高缺陷密度。计算表明，在SiO2与HfO2之间的界面处约0.4eV的偶极偏移将足以抑制电荷俘获，足以证实pMOSNBTI可靠性。
因此，发明人寻找了用于使得高k电介质层的高k陷阱能级偏移的偶极封盖层。因此，合适的层是沉积在介电中间层(例如，SiO2)上的薄Al2O3氧化物层。该层可以产生高达0.35eV的偶极偏移。基于数据分析，发明人的结论是，Al2O3偶极形成层中的其他氧化物陷阱由于其能级远离Si价带而不会对pMOS NBTI产生影响。
当在标准SiO2/HfO2介电堆叠中添加Al2O3中间层时，EOT罚分是固有的。然而，可靠性改进显著大于相应的EOT增加，即，大大改进最大运行氧化物电场。因此，可以通过缩放SiO2厚度来恢复本征EOT罚分(intrinsic EOT penalty)。假设Al2O3的介电常数比SiO2高，则～0.2nm的SiO2厚度减小将足以补偿由必须的Al2O3层导致的EOT罚分。
根据本发明示例性实施方式，发明人设计了根据计算可以产生足够可靠性的pMOS栅极堆叠体，其包括厚度小于1nm(例如，0.6nm)的薄SiO2 IL、薄Al2O3偶极形成层(0.2-1nm)和标准HfO2高k介电层(1-1.9nm)。
在实验中，通过沉积所设计的堆叠体来制造MOS电容。NBTI测量结果证实了显著改进的可靠性。该栅极堆叠体设计可以产生与高热预算工艺相当的可靠性，而在电介质沉积之后不需要任何“可靠性退火”或高温(例如>500℃)步骤。
图13显示了随着SiO2 IL 120厚度的增加，栅极漏电流密度减小(参见点A)。根据本发明实施方式的pMOS堆叠体中的0.6nm厚SiO2层获得了与在可靠性退火之后具有0.7nm的SiO2层厚度的现有技术pMOS堆叠体相同的可靠性(参见点B)。在该图表中可见，由于较薄的SiO2，额外的电流泄漏很小，总泄漏仍低于1A/cm2的可接受水平。点C是沉积的现有技术pMOS堆叠体的结果。
图14中评估了，Al2O3是否与可靠性退火相结合，以进一步提高底层可靠性。故障标准是电容等效厚度的函数。例如，在25℃下1000秒内4mV的故障标准因此大约对应于分别在25℃和125℃下10年内～30或～50mV的故障标准。在该图表中，“x”符号表示由沉积的堆叠体获得的结果(无偶极形成层)，“◇”符号对应于可靠性退火后同一堆叠体的结果，“○”符号对应于根据本公开实施方式的包括具有厚度0.5nm的Al2O3第一偶极形成封盖层的堆叠体，并且“Δ”符号对应于在退火后包括具有厚度0.5nm的Al2O3第一偶极形成封盖层的堆叠体。虚线表示5MV/cm的Eox。该图表显示出对于薄SiO2，当暴露于高温(850℃持续1.5s，即典型的“可靠性退火”条件)时，会损失可靠性。由该图表可见，通过引入Al2O3所实现的可靠性改进由于对堆叠体进行加热而失去。对于厚度小于1nm的偶极形成封盖层来说尤其如此。
对于厚度大于1nm的介电中间层，NBTI由SiO2空穴陷阱控制，SiO2空穴陷阱密度通过可靠性退火(rel.anneal)减小，因此提高了可靠性。
偶极偏移通常通过观察没有偶极形成层和具有偶极形成层的MOS电容器的平带电压来进行测量。图15中的图表显示了在850℃可靠性退火(1.5s持续时间)之前(A)和之后(B)的栅极堆叠体的平带与SiO2中间层厚度的函数关系。实际上，横轴表示晶片上的Y位置(以mm计)，其与SiO2中间层厚度线性相关。由该图表可见，由于加热引起的层混合会导致偶极子损耗。因此，在采用高热预算之后，不能维持由偶极形成层导致的可靠性改进。
在本公开的一些实施方式中，方法200可以包括：通过使用形成pMOS堆叠体和形成nMOS堆叠体的步骤来提供nMOS栅极堆叠体和pMOS栅极堆叠体。这些堆叠体的实例在图16中提供。
该组合方法包括以下步骤：
-对于nMOS栅极堆叠体300，在半导体基材上形成210厚度小于1nm的介电中间层320，同时对于pMOS栅极堆叠体100同样形成210介电中间层120；
-在nMOS栅极堆叠300的介电中间层320上方和pMOS栅极堆叠100的第一偶极形成封盖层130上方沉积230第二偶极形成封盖层332、132，以简化CMOS双栅极堆叠集成；
-在nMOS栅极堆叠体300的第二偶极形成封盖层332上方沉积240高k介电层340，同时沉积240pMOS栅极堆叠体100的高k介电层140，
其中，第二偶极形成封盖层(322)适用于使高k带隙相对于半导体基材的价带向上偏移，
-沉积250一种或多种功函数金属150、350。
pMOS上的两个偶极层的堆叠体允许简化双栅极堆叠体集成。然而，本公开不限于此。实际上，如果pMOS仅具有其本身的(第一)偶极形成层，根据本公开一些实施方式的pMOS栅极堆叠体也将工作(甚至更好)。
在本公开的示例性实施方式中，nMOS晶体管的第二偶极形成封盖层32是LaxSiyOz(并且x和z必定>0，同时y可以等于0，例如La2O3)，并且nMOS晶体管的界面介电层320是SiO2，并且nMOS晶体管的高k介电层340是HfO2，并且pMOS晶体管的介电中间层120是SiO2，并且pMOS晶体管的高k介电层140是HfO2，并且pMOS晶体管的第一偶极形成封盖层130是Al2O3。在该实例中，第二偶极形成层存在于pMOS堆叠体中。在本发明的该示例性实施方式中，pMOS晶体管的介电中间层120的厚度小于1nm且大于0.2nm，并且pMOS晶体管的第一偶极形成封盖层130的厚度小于2nm且大于0.1nm。nMOS晶体管的高k介电层340的厚度范围可以是例如1nm至3nm，或者甚至1nm至2.5nm。nMOS晶体管的第二偶极形成封盖层332是LaxSiyOz。例如，其厚度范围可以是0.1nm至2nm、或者甚至0.1nm至1nm。例如，nMOS晶体管的界面介电层可以是SiO2。例如，其厚度范围可以为0.2nm至1nm(或者对于nMOS而言，可以甚至高达2nm)。例如，nMOS晶体管的高k介电层可以是HfO2。例如，其厚度可以为1nm至3nm。
在本公开的一些实施方式中，可以通过在第一偶极形成封盖层顶部上沉积第二偶极形成封盖层来简化用于沉积双栅极堆叠体的方法。这显示于图17和图18中，其中，评估了LaSiOx是否可以沉积在顶部而没有pMOS可靠性罚分。从这些图表可以看出，尽管顶部有LaSiOx(来自nMOS栅极堆叠体制造的残留物)，但对于0.5nm厚的Al2O3层，残留的净偶极偏移仍足以满足NBTI可靠性目标。图17显示了故障标准与电容等效厚度的函数关系。例如，在25℃下1000秒内4mV的故障标准因此大约对应于分别在25℃和125℃下10年内～30和～50mV的故障标准。在该图表中，“x”符号表示由沉积的堆叠体获得的结果(无偶极形成层)，“◇”符号对应于可靠性退火后同一堆叠体的结果，“○”符号对应于根据本公开实施方式的包括具有厚度0.5nm的Al2O3第一偶极形成封盖层的堆叠体，并且“□”符号对应于包括厚度为0.5nm的Al2O3第一偶极形成封盖层的堆叠体，并且其顶部为0.2nm LaSiOx层。虚线表示5MV/cm的Eox。
图19显示了偶极偏移相对于根据本公开一些实施方式的pMOS栅极堆叠体的标称Al2O3厚度(以nm计)的函数关系。显示了具有薄HfO2(A)和没有HfO2(B)的参考点。
还评估了将第一偶极形成封盖层沉积在第二偶极形成封盖层上是否是nMOS栅叠层的选择，而不会降低nMOS的可靠性。在图20中显示了使用这种方法将得到的栅极堆叠体的一个实例。
对Al2O3作为第一偶极形成封盖层和LaSiOx作为第二偶极形成封盖层进行了评估。图21显示了故障标准与电容等效厚度的函数关系。例如，在25℃下1000秒内4mV的故障标准因此大约对应于分别在25℃和125℃下10年内～30和～50mV的故障标准。在该图表中，“x”符号表示由沉积的堆叠体获得的结果(无偶极形成层)，“◇”符号对应于可靠性退火后同一堆叠体的结果，“○”符号对应于包括厚度0.2nm的LaSiOx第二偶极形成封盖层的堆叠体，并且“□”符号对应于包括厚度为0.2nm的LaSiOx第二偶极形成封盖层的堆叠体，并且其顶部为0.5nm Al2O3层。虚线表示5MV/cm的Eox。
由在nMOS栅极堆叠体中具有Al2O3的图21和图22可以看出，nMOS PBTI可靠性低于所沉积的参考堆叠体。尽管保留了净偶极偏移(图22中的DS)，但仍然存在PBTI可靠性损失。这可能是由于Al2O3导致的，该Al2O3引入了与Si导带对齐的不可忽略的电子陷阱密度(即>1e19/cm3/eV)，并且不利于nMOS栅极堆叠体。图23显示了在沉积(A)时以及在可靠性退火(即，现有技术的栅极堆叠体)之后(B)HfO2中的缺陷分布。从图中可以看出，可靠性退火使缺陷密度略微降低，并且最重要的是通过使Si导带(和价带)附近的缺陷密度显著下降的方式来改变分布。偶极层以完全不同的方式实现了相同的效果：其改变了能量的缺陷分布，从而尽可能减少Si导带(和价带)附近的缺陷。该图还显示了Al2O3中“天然”缺陷的分布C。该密度的Si价带小于偏移后残留的HfO2缺陷密度。因此，Al2O3的引入并不会使与pMOS相关的有害缺陷密度增加。不同的是，在导带处，Al2O3会使缺陷密度增加为远大于偏移后残留的HfO2缺陷密度。因此，插入Al2O3对于nMOS是不利的。
本发明实施方式的一个优点在于无需高温退火(更具体地说，无需可靠性退火)即可获得可靠性。例如，根据本发明实施方式的pMOS栅极堆叠体可以应用在CMOS逻辑层的顺续3D堆叠体中(CMOS上的Seq3D的示例性3D堆叠体显示于图24中)、存储器阵列中的CMOS中、或在集成于BEOL中的CMOS中(例如，存取晶体管/选择器存储器单元)。实心矩形表示允许使用高温(例如>800℃)步骤的堆叠器件部分，虚线突出了需要使用低热预算方案的堆叠器件部分。因此，根据实施方式，在包括金属线、通孔和介电层(例如中间介电(ILD)层)的金属化层级上形成根据本文所述实施方式的pMOS晶体管。可以继而在基材上形成金属化层级。基材可以包括在其上制造的附加的前道工序(front-end-of-line，FEOL)结构或器件，例如，nMOS晶体管。在所示实施方式中，金属化层级的金属线包括将使pMOS晶体管电与基材电连接的金属线，其可以包括FEOL结构或器件，例如nMOS晶体管。因此，在所示实施方式中，形成金属化层级之后和在其上方，可以形成pMOS的通道，例如，p通道半导体层，继而在形成包括可以形成于基材中的第一通道半导体层的第一晶体管(例如nMOS晶体管)之后和在其上方，形成金属化层级。
此外，所示的实施方式包括金属化层级，该金属化层级包括金属线、通孔以及在pMOS晶体管和nMOS晶体管之间的第一介电层。金属线可以是使nMOS晶体管和pMOS晶体管电连接的金属互联部，其中金属互联部位于pMOS晶体管和nMOS晶体管之间。第二介电层位于nMOS晶体管和金属互联部之间。晶体管的三维堆叠体的垂直截面从底部到顶部包括：第二介电层、金属互连部、第一介电层、p通道半导体层、介电中间层、第一偶极形成封盖层、高k介电层和至少一种功函数金属。
因此，可以实现CMOS逻辑层的顺序3D堆叠，因为无需借助高温“可靠性退火”即可获得可靠性。在适当位置具有底层BEOL的情况下，在大约1秒钟内进行大约850℃的典型可靠性退火是不可行的。
堆叠体可以包括nMOS上的pMOS或CMOS上的CMOS。如前所述，用于nMOS的栅极堆叠体可以是LaSiOx栅极堆叠体。
根据本公开一些实施方式的pMOS栅极堆叠体还可集成为新兴存储器(例如，交叉开关)的访问晶体管或选择器的一部分。
根据本公开一些实施方式的pMOS栅极堆叠体还可用作薄膜晶体管的栅极堆叠体，例如用于显示器中。
根据本公开一些实施方式的栅极堆叠体还可用于重新设置在源极/漏极上形成金属接触部的工艺步骤。如今，源极/漏极形成于通过外延生长(提高的S/D)得到的finFET。在生长源极/漏极之后，形成金属与半导体的接触部可能是有用的。然而，在现有技术中这是不可能的，因为仍然需要施加高热预算来固定栅极堆叠体(gate stack)的可靠性。这样，接触部将在高热预算的影响下退化。由于在本发明的实施方式中可以避免高温可靠性退火步骤，所以可以方便地实现标准RMG HKL集成流程的重新设置。因此，可以在S/D制造之后立即完成接触部的形成。因此，能够实现“Epi贯穿接触(Epi-through-contact)”集成。

Claims (24)

1.一种包括p通道金属氧化物半导体(pMOS)晶体管的半导体器件，所述p通道金属氧化物半导体(pMOS)晶体管包括栅极堆叠体，所述栅极堆叠体包括：
基材上形成的厚度小于1nm的硅氧化物介电中间层；
介电常数高于硅氧化物介电中间层的高k介电层；
第一偶极形成封盖层，其在硅氧化物介电中间层和高k介电层之间并且与硅氧化物介电中间层直接接触，其中，相对于基材的价带并且和与所述栅极堆叠体相同但不含第一偶极形成封盖层的栅极堆叠体中的高k带隙相比，所述第一偶极形成封盖层使高k电介质层的高k带隙向下偏移，并且第一偶极形成封盖层的厚度小于2nm；
在高k介电层上方的至少一种功函数金属。
2.如权利要求1所述的半导体器件，其中，所述基材包括硅基材、SiGe基材、Ge基材、或III-V化合物基材。
3.如权利要求2所述的半导体器件，其中，所述介电层包括SiO2层或SiON层。
4.如权利要求1所述的半导体器件，其中，所述第一偶极形成封盖层包括Al2O3层。
5.如权利要求1所述的半导体器件，其中，其中，所述高k介电层包括HfO2层。
6.如权利要求1所述的半导体器件，所述器件包括互补金属氧化物半导体(CMOS)器件，该互补金属氧化物半导体包括权利要求1的pMOS晶体管和n通道金属氧化物半导体(nMOS)晶体管。
7.如权利要求6所述的半导体器件，所述nMOS晶体管包括在基材的活性区域上的nMOS晶体管栅极堆叠体，其中，nMOS晶体管的nMOS晶体管栅极堆叠体包括在界面介电层和包括第二高k带隙的第二高k介电层之间的第二偶极形成封盖层，其中，相对于基材的导带并且和与所述nMOS晶体栅极堆叠体相同但不含第二偶极形成封盖层的nMOS晶体栅极堆叠体中的第二高k带隙相比，第二偶极形成封盖层使nMOS晶体管的第二高k带隙向上偏移。
8.如权利要求7所述的半导体器件，其中，所述第二偶极形成封盖层包括过渡金属氧化物层或过渡金属硅酸盐层。
9.如权利要求8所述的半导体器件，其中，nMOS晶体管的第二偶极形成封盖层包含LaxSiyOz，其中x和z大于0，y大于或等于0，nMOS晶体管的界面介电层是SiO2，并且nMOS晶体管的高k介电层是HfO2，并且
pMOS晶体管的硅氧化物介电中间层包含SiO2，pMOS晶体管的高k介电层包含HfO2，并且pMOS晶体管的第一偶极形成封盖层包含Al2O3。
10.如权利要求1所述的半导体器件，所述器件还包括晶体管的三维堆叠体，所述晶体管的三维堆叠体包括在第一层中的权利要求1所述的pMOS晶体管，第一层在基本垂直于基材主表面的方向上垂直堆叠在第二层中的一个或多个晶体管上。
11.如权利要求10所述的半导体器件，其中，pMOS晶体管的栅极堆叠体还包括在硅氧化物介电中间层下的半导体层，并且晶体管的三维堆叠体还包括：
在第二层中一个或多个晶体管和pMOS晶体管之间的第一介电层；
使第二层中的一个或多个晶体管与pMOS晶体管电连接的金属互联部，其中，所述金属互联部位于第二层中的一个或多个晶体管和第一介电层之间；以及
在第二层中一个或多个晶体管和金属互联部之间的第二介电层；
其中，晶体管的三维堆叠体的垂直截面从底部到顶部还包括：第二介电层、金属互连部、第一介电层、半导体层、硅氧化物介电中间层、第一偶极形成封盖层、高k介电层和至少一种功函数金属。
12.如权利要求1所述的半导体器件，其中，pMOS晶体管形成于半导体器件的后道工序。
13.如权利要求1所述的半导体器件，其中，pMOS晶体管形成于储存器阵列上。
14.如权利要求1所述的半导体器件，其中，所述栅极堆叠体不包括硅层。
15.如权利要求1所述的半导体器件，其中，pMOS晶体管形成于金属化层级上，以使得将pMOS晶体管与基材电连接的金属线沿与基材主表面垂直的垂直方向插入pMOS晶体管和基材之间。
16.如权利要求15所述的半导体器件，其中，金属线使pMOS晶体管与形成于基材上的nMOS晶体管电连接。
17.一种制造半导体器件的方法，所述方法包括：
形成p通道金属氧化物半导体(pMOS)晶体管栅极堆叠体，所述方法包括：
基材上形成厚度小于1nm的含有硅氧化物的介电中间层；
沉积与介电中间层直接接触且厚度小于2nm的第一偶极形成封盖层；
在第一偶极形成封盖层上沉积具有高k带隙的高k介电层，其中，相对于基材的价带并且和与所述pMOS栅极堆叠体相同但不含第一偶极形成封盖层的栅极堆叠体中的高k带隙相比，第一偶极形成封盖层使高k带隙向下偏移；以及
在高k介电层上方沉积一种或多种功函数金属。
18.如权利要求17所述的方法，其中，所述半导体器件是互补金属氧化物半导体(CMOS)器件，所述方法还包括提供nMOS晶体管栅极堆叠体和形成权利要求17所述的pMOS栅极堆叠体。
19.如权利要求18所述的方法，所述方法还包括：
在基材上形成厚度小于1nm的介电中间层，用于nMOS栅极堆叠体，同时形成介电中间层，用于pMOS栅极堆叠体；
在用于nMOS栅极堆叠体的介电中间层上方和用于pMOS栅极堆叠体的第一偶极形成封盖层上方沉积第二偶极形成封盖层；
在nMOS晶体管栅极堆叠体的第二偶极形成封盖层上方沉积nMOS晶体管栅极堆叠体的高k介电层，同时沉积pMOS栅极堆叠体的高k介电层，其中，第二偶极形成封盖层使高k带隙相对于基材的导带向上偏移；以及
沉积一种或多种功函数金属用于nMOS晶体管栅极堆叠体。
20.如权利要求17所述的方法，其中，所述半导体器件包括晶体管三维堆叠体，所述方法包括重复权利要求17所述的方法，以在晶体管三维堆叠体的多个层中形成多个pMOS晶体管栅极堆叠体。
21.如权利要求17所述的方法，其中，制造半导体器件包括：在形成pMOS栅极堆叠体后，在不会使pMOS栅极堆叠体经受高于800℃的温度的情况下完成制造。
22.一种半导体器件,所述的半导体器件包括晶体管三维堆叠体，所述的晶体管三维堆叠体包括：
pMOS晶体管，其包含：
半导体层上形成的厚度小于1nm的硅氧化物介电中间层；
介电常数高于介电中间层的高k介电层；
在介电中间层和高k介电层之间并且与介电中间层直接接触的第一偶极形成封盖层，用于使高k电介质层的高k带隙相对于半导体层的价带向下偏移，其中，第一偶极形成封盖层的厚度小于2nm；以及
在高k介电层上方的至少一种功函数金属；
在基材上方且在pMOS晶体管下方的nMOS晶体管；
nMOS晶体管和pMOS晶体管之间的第一介电层；
使nMOS晶体管和pMOS晶体管电连接的金属互联部，所述金属互联部位于pMOS晶体管和nMOS晶体管之间；
位于nMOS晶体管和金属互联部之间的第二介电层；
其中，晶体管的三维堆叠体的垂直截面从底部到顶部还包括：第二介电层、金属互连部、第一介电层、半导体层、介电中间层、第一偶极形成封盖层、高k介电层和至少一种功函数金属。
23.如权利要求22所述的晶体管三维堆叠体，其中金属互联部使pMOS晶体管的至少一种功函数金属与nMOS晶体管的栅电极电连接。
24.如权利要求22所述的晶体管三维堆叠体，其中，所述半导体层包括硅、SiGe、Ge、或III-V化合物半导体。
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