CN101421839B - 使用金属/金属氮化物双层结构作为自对准强按比例缩放cmos器件中的栅电极 - Google Patents

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Abstract

本发明涉及CMOS结构，其包括位于半导体衬底一个区域上的至少一个nMOS器件；以及位于半导体衬底另一个区域上的至少一个pMOS器件。根据本发明，至少一个nMOS器件包括含有栅电介质的栅叠层、具有小于4.2eV的功函数的低功函数元素金属、原位金属性罩层和多晶硅封装层；至少一个pMOS器件包括含有栅电介质的栅叠层、具有大于4.9eV的功函数的高功函数元素金属、金属性罩层和多晶硅封装层。本发明还提供制造这种CMOS结构的方法。

Description

使用金属/金属氮化物双层结构作为自对准强按比例缩放CMOS器件中的栅电极
技术领域
本发明涉及互补金属氧化物半导体(CMOS)结构及其制造方法。更确切地说，本发明提供一种CMOS结构，包括含有低功函数金属/金属氮化物双层叠层结构的nMOS器件和含有高功函数金属/金属氮化物双层叠层结构的pMOS，其中nMOS和pMOS叠层均在传统的高温自对准CMOS工艺期间保持稳定。
背景技术
如半导体领域的技术人员所知，晶体管是集成电路(IC)的主要构成模块。现代IC将数以百万计密集配置的晶体管相互连接以执行各种功能。为了实现这种密集的配置，晶体管的物理尺寸一般按比例缩小到亚微米范围。通常，亚微米范围中所用的晶体管一般包括多晶硅栅。然而多晶硅栅可能由于多晶硅耗尽效应(polysilicondepletion effect)的影响而使器件性能恶化；在多晶硅耗尽效应中，被施加于多晶硅栅上的电场会将载流子(p型掺杂多晶硅中的空穴，或者n型掺杂多晶硅中的电子)去除以在下方的晶体管的栅电介质附近的多晶硅栅的区域中创建载流子的耗尽区。该耗尽效应导致当电压被施加于多晶硅栅电极时CMOS器件表面的电场强度减小，这会对晶体管性能有不利的影响。
提出的一种改善亚微米晶体管性能的方法是使用金属栅取代传统的多晶硅栅。虽然使用金属或金属合金栅电极取代传统的多晶硅栅消除了多晶硅耗尽效应，但是使用这样的金属栅依然有一些问题。所遇到的一个问题就是来自金属栅的载流子可能扩散进入下方的栅电介质材料中，这会引起器件短路。
使用金属栅所遇到的另一个问题就是功函数失配，其中金属栅p沟道晶体管和金属栅n沟道晶体管的功函数无法匹配多晶硅栅的p沟道和n沟道晶体管的功函数。众所周知，在CMOS器件中，大体上有两种不同类型的栅电极，n沟道栅电极和p沟道栅电极，其具有两种不同的功函数值(即可以接近材料的价带或者导带的半导体能级)。对于n沟道和p沟道电极而言，其功函数值一般分别大约为4.1和5.2电子伏特(eV)，并且该值通常通过将多晶硅掺杂使其为n型或p型来形成。
相反地，以前提出的金属栅电极关注于对栅电极的两种沟道均使用一种类型的金属，其功函数处于p沟道和n沟道功函数范围的中间(例如大约4.7eV)。这种中间带隙(mid-gap)功函数方法的缺点是这种类型的金属栅器件不易在实现所需小阈值电压的同时不引起器件性能的下降，所述阈值电压是决定晶体管“开启”或“关断”状态的电压量。
低功函数金属栅具有处于中间带隙范围之下即小于4.2eV的功函数，需要用双金属CMOS来替代目前传统的CMOS晶体管中使用的n+多晶硅栅。同样地，高功函数金属栅具有处于中间带隙范围之上即大于4.9eV的功函数，需要被用来替代p+多晶硅栅。众所周知，具有低功函数的带边(band-edge)n型场效应管(FET)金属栅(包括诸如Ti、V和Zr之类的金属)在进行标准的高温自对准CMOS工艺之后固有地不稳定。“高温”的意思是指约550℃或更高的温度。
由于低功函数金属这种不充分的热稳定性，所以需要提供具有能被用于同时实现nFET和pFET功函数的栅叠层的CMOS结构。
发明内容
本发明涉及一种互补金属氧化物半导体(CMOS)结构，包括pMOS器件和nMOS器件，所述pMOS器件和nMOS器件具有这样的材料层，该材料层具有避免了低功函数元素金属的热不稳定性问题从而使该低功函数元素金属可以被合并入nMOS器件中。具体地说，广义上，本发明的CMOS结构包括：
半导体衬底；
位于所述半导体衬底的一个区域上的至少一个nMOS器件；以及
位于所述半导体衬底的另一个区域上的至少一个pMOS器件，
其中，所述至少一个nMOS器件包括至少含有具有小于4.2eV的功函数的低功函数元素金属的栅叠层(gate stack)和原位(in-situ)金属性罩层(capping layer)；所述至少一个pMOS器件包括至少含有具有大于4.9eV的功函数的高功函数元素金属的栅叠层和金属性罩层。
本发明的每种MOS器件也包括位于金属电极之下的栅电介质和位于金属性罩层顶上的多晶硅封装层。对于nMOS器件和pMOS器件，电介质层可以为相同的或者不同的绝缘材料。
根据本发明，nMOS和pMOS器件两者的栅叠层具有对准了的垂直侧壁。
在本发明的nMOS器件中，低功函数金属和金属性罩层的形成方式为在沉积之间的真空不被打断。在pMOS器件的情况下，高功函数金属在金属性罩层沉积之前被暴露于环境中或者被氧化。这样做的目的是向高功函数金属提供足够的氧以补偿一般出现于高功函数金属和高k电介质之间界面处的氧缺位。
本发明也涉及具有受控界面层的半导体结构，包括：
半导体衬底；
位于所述的半导体衬底表面上的界面层；
位于所述的界面层上、厚度小于5nm的电介质层；
位于所述的电介质层顶上的金属层，其中所述的金属层的厚度小于3nm，所述厚度影响所述界面；以及
保护所述金属的金属性罩层。
界面层为硅的氧化物或者氧氮化物层，其厚度通过在电介质层顶上的、如表1中所示以钛为例的低功函数金属的厚度来控制，其中电反型区(electrical inversion)的厚度随Ti层的厚度增加而减小。人们认为由于易于被氧化，所以低功函数金属被作为界面氧化物“清除(scavenging)”层；因此随着低功函数金属厚度的增加，更多的氧被从界面上清除，从而获得强按比例缩放(aggressively scaled)的器件。将低功函数金属的厚度限制得＜3nm确保了存在一些界面SiO2，这对沟道电子迁移率和器件的性能很关键。
附图说明
图1A和1B(利用横截面示意图)表示了本发明中使用的、用于形成包括含有低功函数元素金属和原位金属性罩层的双层结构的nMOS(或nFET)器件的基本工艺步骤。
图2A和2B(利用横截面示意图)表示了本发明中使用的、用于形成包括含有高功函数元素金属和金属性罩层的双层结构的pMOS(或pFET)器件的基本工艺步骤。
图3(利用横截面示意图)表示了同时包括图1B中所示的nMOS器件和图2B中所示的pMOS器件的结构。
图4为通过增加低功函数金属厚度所得到的强按比例缩放的、低阈值电压器件的电容(皮法，pF)对栅偏压(伏特，V)的关系图。确切地说，该器件包括具有SiO2/HfO2/20
Figure 2006800131105_1
 Ti/150
Figure 2006800131105_2
 TiN/多晶硅的栅叠层；最大电容Cmax＝1.16pF；反型区厚度Tinv＝12；以及阈值电压Vt＝0.29V。
具体实施方式
通过以下讨论并结合本发明的附图，对提供包括作为nMOS栅电极的低功函数元素金属/金属性罩层双层和作为pMOS栅电极的高功函数元素金属/金属性罩层双层的CMOS结构以及形成该结构的方法的本发明进行更详细的说明。注意本发明的附图只是用于图解目的，而不是按比例绘制的。
根据本发明，包含发明的nMOS栅电极的nFET器件可以在pFET器件完全地或部分地形成之前、或之后被完全地或部分地形成。在本发明中，传统的遮蔽掩模(block mask)被形成在将在后续在其中形成一个FET器件(例如第二器件)的衬底部分的顶上，然后具有相反导电性的另一个器件(例如第一器件)被形成于不包含遮蔽掩模的衬底部分中。在部分地或完全地制造第一器件后，该遮蔽掩模被去除而另一遮蔽掩模可以被、但不总是、形成于包括第一器件的衬底部分上。然后第二器件被部分地或完全地形成于不包括第一器件的衬底部分上。
在本发明中，初始的遮蔽掩模可以直接形成于衬底表面上，或者形成于在衬底顶上形成的栅电介质顶上。第一实例考虑了在第一和第二FET器件中栅电介质不同的情况，而第二实例考虑了第一和第二FET器件中栅电介质相同的情况。
在特定实施方案中，在沉积了一个FET(nFET或pFET)金属栅叠层之后，将传统的遮蔽掩模形成于要保留适当叠层的器件区顶上，即nFET栅叠层被沉积于整个晶片的栅电介质上，然后在晶圆的nFET区顶上形成遮蔽掩模。用该遮蔽掩模作为蚀刻掩模，将该金属栅叠层从要沉积第二FET栅叠层的区域上蚀刻掉。在沉积第二叠层之前，遮蔽掩模通过本领域技术人员所公知的(对第一FET栅叠层具有选择性的)湿法化学处理而被去除。接下来，第二金属FET栅叠层被部分地或完全地形成在已蚀刻掉第一栅叠层的区域上以及适当地保留了第一栅叠层的区域中的第一栅叠层顶上。在本实施方案中，对第一栅叠层是nFET还是pFET没有限制。
为了说明，首先描述本发明的nFET，然后是pFET。并没有要按此顺序先于pFET形成nFET的限制，因为它们的形成顺序对本发明而言并不是关键。
nFET的形成：nFET的形成开始于首先在半导体衬底10的表面上形成如图1A中所示的栅叠层12；该结构仅表示要形成nFET的衬底的一部分。如图所示，栅叠层12包括栅电介质14、低功函数金属16、金属性罩层18和多晶硅封装层20。
图1A中所示结构的半导体衬底10包含任意的半导体材料，包括但不限于：Si、Ge、SiGe、SiC、SiGeC、Ge、GaAs、GaN、InAs、InP和所有其它的第III/V族或II/VI族的化合物半导体。半导体衬底10也可以包括有机半导体或分层的半导体诸如Si/SiGe、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)或绝缘体上锗(GOI)。在本发明的一些实施方案中，优选地半导体衬底10包括含硅半导体材料，即包含硅的半导体材料。半导体衬底10可以为掺杂的、非掺杂的或其中包括掺杂和非掺杂区。半导体衬底10可以包括单晶向(singlecrystal orientation)或者可以包括具有不同晶向的至少两个共面表面区(后一种衬底在本领域被称为混合衬底；hybrid substrate)。当使用混合衬底时，nFET一般被形成于(100)晶面(crystal surface)上，而pFET一般被形成于(110)晶面(crystal plane)上。混合衬底可以通过本领域所公知的技术形成。
半导体衬底10也可以包括第一掺杂(n或者p)区，以及第二掺杂(n或者p)区。为了清楚起见，掺杂区未在本发明的附图中具体地表示出来。第一掺杂区和第二掺杂区可以为相同类型，或者可以具有不同的导电性和/或掺杂浓度。这些掺杂区通常被称为“阱”并且利用传统的离子注入工艺来形成。
然后通常在半导体衬底10中形成至少一个隔离区(未图示)。隔离区可以为沟槽隔离区(trench isolation region)或者场氧化物隔离区(field oxide isolation region)。沟槽隔离区利用本领域技术人员所公知的传统沟槽隔离工艺形成。例如，在形成沟槽隔离区的过程中可以使用光刻、蚀刻和用沟槽电介质填充沟槽。作为选择，可以在填充沟槽之前在沟槽中形成衬垫(liner)，在填充沟槽之后可以执行致密化步骤，以及也可以在填充沟槽之后接着进行平坦化处理。场氧化物可以利用硅处理工艺中所谓的局部氧化来形成。注意，典型地，在当相邻的栅极具有相反导电性即nFET和pFET时，需要至少一个隔离区以在相邻的栅区之间提供隔离。相邻的栅区可以具有相同的导电性(即同为n型或p型)，或者也可以具有不同的导电性(即，一个为n型而另一个为p型)。
在半导体衬底10中形成了至少一个隔离区之后，栅电介质14被形成于该结构的表面上。栅电介质14可以通过热生长工艺诸如氧化或氧氮化来形成。替代地，栅电介质14也可以通过沉积工艺诸如化学气相沉积(CVD)、等离子体辅助CVD、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积以及其它类似沉积工艺来形成。栅电介质14也可以利用上述工艺的任意组合来形成。
栅电介质14包括氧化物、氧氮化物、氮化物、金属硅酸盐和/或氮化金属硅酸盐(nitrided metal silicate)。因此，例如栅电介质14可以包括SiO2、氮化SiO2、Si3N4、SiON、高k绝缘体或者它们的多层。这里所用的术语“高k”表示电介质常数大于约4.0优选地大于7.0的绝缘体。具体地说，本发明中所用的高k栅电介质包括但不限于：HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、CeO2、Y2O3及其混合物。本发明中所用的栅电介质的非常优选的例子为SiO2或包含SiO2和HfO2的、以二氧化铪为电介质叠层(dielectricstack)的上层而以SiO2为界面电介质层(interfacial dielectric layer)的叠层。
栅电介质14的物理厚度可以多样化，但是一般来说，栅电介质14的厚度为大约0.5到大约10nm，更典型厚度为大约0.5到大约3nm。在一个实施方案中，优选地电介质层14厚度小于3nm，并且该厚度影响其下方的界面电介质层。栅电介质厚度的作用是使其厚度大于3nm可能阻止位于该电介质顶上的低功函数金属的界面硅氧化物清除效果(interfacial Si oxide scavenging effect)。
在本发明的一些实施方案中，厚度小于30
Figure 2006800131105_4
的金属性稳定层(metallic stabilization layer)(未图示)可以在沉积低功函数金属之前被形成于电介质层14顶上。金属性稳定层包括TiN、TaSiN、TaSi、TaN或者HfSi。
接下来，低功函数元素金属16被形成于栅电介质14的表面上。本申请中通篇所用的术语“低功函数”表示功函数小于4.2eV、优选为约3.8eV到约4.1eV的元素金属。功函数特征为“低”并因此可以被用于形成本发明的nFET的元素金属包括选自元素周期表第IIIB、IVB或VB族的金属。因此，低功函数元素金属16可以包括Sc、Y、La、Ti、Zr、Hf、V、Nb或者Ta。优选地，低功函数金属16包括Ti、Hf、Ta、Nb或V，最优选为Ti。
低功函数元素金属16可以通过沉积工艺诸如化学气相沉积(CVD)、等离子体辅助CVD、物理气相沉积(PVD)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积以及其它类似沉积工艺来形成。低功函数元素金属16也可以利用上述工艺的任意组合来形成。
低功函数元素金属16的物理厚度可以多样化，但是一般来说，低功函数元素金属16的厚度为大约0.5到大约5nm，更典型厚度为大约0.5到大约2nm。
接下来，以不打断沉积之间的真空的方式，在低功函数元素金属16的表面上形成金属性罩层18。用于nFET的金属性罩层18为原位金属性罩层，因为其沉积物与低功函数元素金属16的沉积物保持聚簇在一起。原位金属性罩层18包括金属氮化物或金属硅氮化物，并且其功能为：(a)保护低功函数元素金属不受周围环境的影响；(b)对周围的氧起到扩散阻挡层的作用；以及(c)防止低功函数层与多晶硅罩层的反应。金属性罩层18的金属成分可以包括元素周期表第IVB或VB族的金属。因此，金属性罩层18可以包括Ti、Zr、Hf、V、Nb或Ta，非常优选Ti或Ta。作为例子，金属性罩层18优选包括TiN、TaSiN、TiAlN或TaAlN。
原位金属性罩层18利用与低功函数元素金属16所用的相同或不同的沉积工艺来形成。关键不是所用沉积工艺的类型，而是金属性罩层18的沉积物与低功函数元素金属16的沉积物保持聚簇在一起。
原位金属性罩层18的物理厚度可以多样化，但是一般来说，原位金属性罩层18的厚度为大约5到大约30nm，更典型厚度为大约5到大约10nm。
观察到本发明考虑了通过改变低功函数金属的厚度来对界面进行按比例缩放和调整器件的Vt。
通过在金属性罩层16的表面上形成多晶硅封装层20来完成如图1A中所示的栅叠层12。多晶硅封装层20可以利用传统的沉积工艺诸如CVD(使用硅烷或者乙硅烷作为硅源)或者PVD来形成。多晶硅封装层20的厚度可以多样化，但是一般地以及为了说明，多晶硅封装层20厚度为大约70到大约100nm。
接下来，如图1B中所示，图1A中所示的结构被图案化以使得在半导体衬底10的表面形成至少一个图案化的栅叠层12’。图案化的栅叠层12’通过光刻和蚀刻来形成。光刻步骤包括向栅叠层12涂敷抗蚀剂(未图示)，将抗蚀剂曝光于所需图案的辐照下以及利用传统的抗蚀剂显影剂(resist developer)来显影曝光的抗蚀剂。蚀刻步骤可以包括一种或更多种干法蚀刻(反应离子蚀刻、离子束蚀刻或等离子蚀刻)、化学湿法蚀刻或者其组合。
在本发明的这个阶段，或者在pFET形成之后，一般但不总是在每个图案化了的栅叠层12’的暴露的侧壁上形成至少一个间隔物(未图示)。该至少一个间隔物包括绝缘体，诸如氧化物、氮化物、氧氮化物和/或其任意组合。该至少一个间隔物通过沉积和蚀刻来形成。
该至少一个间隔物的宽度应该足够宽以使得(后续将形成的)源和漏硅化物接触(source and drain silicide contact)不会侵入图案化的栅叠层的边缘的下方。一般来说，当该至少一个间隔物在底部测量的宽度为大约20到大约80nm时，源/漏硅化物不会侵入图案化的栅叠层的边缘下方。
图案化的栅叠层12’也可以在本发明的这个阶段通过将其进行热氧化、氮化或者氧氮化处理来钝化。钝化步骤在栅叠层周围形成钝化材料的薄层。该步骤可以用来替代或者结合前面的间隔物形成步骤。当其与间隔物形成步骤一起使用时，间隔物形成步骤在栅叠层钝化处理之后进行。
(具有或者没有间隔物的)源/漏扩散区然后被形成到衬底中。源/漏扩散区，其也未在附图中图示，是利用离子注入和退火步骤来形成的。退火步骤用于激活在先的注入步骤所注入的掺杂物。离子注入和退火的条件为本领域技术人员所公知。源/漏扩散区也可以包括使用传统的延伸注入在源/漏注入之前形成的延伸注入区(extensionimplant region)。延伸注入之后可以接着进行激活退火，或者在延伸注入期间注入掺杂物并且源/漏注入物可以用相同的激活退火周期来激活。这里也可以进行大角度(halo)注入。
上述处理步骤形成的CMOS结构如图1B中所示。可以在两种FET器件例如nFET和pFET形成之后进行进一步的CMOS工艺，诸如硅化接触(源/漏和栅)的形成以及具有可用本领域技术人员所公知的工艺步骤形成的金属互连的BEOL(后段工艺)互连层(interconnect level)的形成。
pFET的形成：pFET的形成开始于首先在半导体衬底10的表面上形成如图2A中所示的栅叠层52；该结构仅表示要形成pFET的衬底的一部分。如图所示，栅叠层52包括栅电介质14、高功函数金属54、金属性罩层19和多晶硅封装层20。
图2A中所示结构的半导体衬底10与形成nFET的实施方案中所述的一样。
可以包括由与形成nFET的实施方案中所述材料相同或者不同的材料的栅电介质14然后被形成于该结构的表面上。栅电介质14可以如上述那样形成，并且其物理厚度也可以在上述范围内。在形成本发明的pFET中所采用的栅电介质的非常优选的例子为SiO2或包含SiO2和HfO2的、以二氧化铪为电介质叠层的上层而以SiO2为界面电介质层的叠层。
在本发明的一些实施方案中，厚度小于10
Figure 2006800131105_5
的金属性稳定层(未图示)可以在沉积高功函数金属之前被形成于电介质层14顶上。金属性稳定层包括TiN、TaSiN、TaSi或者TaN。
接下来，高功函数元素金属54被形成于栅电介质的表面上。本申请中通篇所用的术语“高功函数”表示其功函数大于4.9eV、优选为约5.0eV到约5.2eV的元素金属。功函数特征为“高”并因此可以被用于形成本发明的pFET的元素金属包括选自元素周期表第VIB、VIIB或VIII族的金属。因此，高功函数元素金属54可以包括Cr、Mo、W、Mn、Tc、Re、Fe、Ru、Os、Co、Rh、Ir、Ni、Pd或者Pt。优选地，高功函数金属54包括Re、Ru、W或者Ir中的一种。
高功函数元素金属54可以通过沉积工艺诸如化学气相沉积(CVD)、等离子体辅助CVD、物理气相沉积(PVD)、金属有机物化学气相沉积(MOCVD)、原子层沉积(ALD)、蒸镀、反应溅射、化学溶液沉积以及其它类似沉积工艺来形成。高功函数元素金属54也可以利用上述工艺的任意组合来形成。
高功函数元素金属54的物理厚度可以多样化，但是一般来说，高功函数元素金属54的厚度为大约2到大约20nm，更典型厚度为大约2到大约10nm。
接下来，以打断沉积之间的真空的方式，在高功函数元素金属54的表面上形成金属性罩层19。金属性罩层19不同于nFET形成中的情况，因为其沉积物不与高功函数元素金属54的沉积物聚簇在一起。在形成pFET的过程中，特别优选的是高功函数元素金属54要么被暴露于周围环境要么在金属性罩层19沉积之前被氧化。不将金属性罩层19的沉积物与高功函数元素金属54的沉积物聚簇在一起的原因是为了在结构中提供足够的氧以补偿出现于高功函数金属/电介质界面处的氧缺位。该步骤在高功函数元素金属54上形成薄的(大约为小于或等于2nm的数量级)表面氧化层(未图示)。
当使用氧化处理时，包括这样沉积的高功函数元素金属54的结构被暴露于包括氧的气氛，同时在温度为大约50°到大约400℃下加热。氧化处理的时间可以多样化，并且对于本发明而言并不是关键，只要该时间足够执行上述操作过程即可。
金属性罩层19包括金属氮化物或者金属硅氮化物。金属性罩层19的金属成分可以包括元素周期表第IVB或VB族的金属。因此，金属性罩层19可以包括Ti、Zr、Hf、V、Nb或Ta，非常优选Ti或Ta。作为例子，金属性罩层19优选地包括TiN、TaSiN、TiAlN或TiAlN。
金属性罩层19利用与高功函数元素金属54所用的相同或不同的沉积工艺形成。关键不是所用沉积工艺的类型，而是金属性罩层19的沉积物与高功函数元素金属54的沉积物不聚簇在一起。
金属性罩层19的物理厚度可以多样化，但是一般来说，金属性罩层19的厚度为大约5到大约30nm，更典型厚度为大约5到大约10nm。
如图2A中所示的栅叠层52通过在金属性罩层19的表面上形成多晶硅封装层20来完成。多晶硅封装层20可以如上述那样形成并且其厚度也可以在上述范围内。
接下来，如图2B中所示，图2A中所示的结构被图案化以使得在半导体衬底10的表面上形成至少一个图案化的栅叠层52’。图案化的栅叠层52’通过光刻和蚀刻来形成，如上述那样。
在本发明的这个阶段，或者在nFET形成之后，一般但不总是在每个图案化的栅叠层52’的暴露的侧壁上形成至少一个间隔物(未图示)。该至少一个间隔物包括绝缘体，诸如氧化物、氮化物、氧氮化物和/或其任意组合。该至少一个间隔物通过沉积和蚀刻来形成。
该至少一个间隔物的宽度应该足够宽以使得(后续将形成的)源和漏硅化物接触(source and drain silicide contact)不会侵入图案化的栅叠层的边缘的下方。一般来说，当该至少一个间隔物在底部测量的宽度为大约20到大约80nm时，源/漏硅化物不会侵入图案化的栅叠层的边缘的下方。
图案化的栅叠层52’也可以在本发明的这个阶段通过将其进行热氧化、氮化或者氧氮化处理来钝化。钝化步骤在栅叠层周围形成钝化材料的薄层。该步骤可以用来替代或者结合前面的间隔物形成步骤。当其与间隔物形成步骤一起使用时，间隔物形成步骤在栅叠层钝化处理之后进行。
(具有或者没有间隔物的)源/漏扩散区然后被形成到衬底中。源/漏扩散区，其也未在附图中显示，是利用离子注入和退火步骤来形成的。退火步骤用于激活前面注入步骤注入的掺杂物。离子注入和退火的条件为本领域技术人员所公知。源/漏扩散区也可以包括使用传统延伸注入在源/漏注入之前形成的延伸注入区。延伸注入之后可以接着进行激活退火，或者在延伸注入期间注入掺杂物并且源/漏注入物可以用相同的激活退火周期来激活。这里也可以进行大角度(halo)注入。
在某个实施方案中，使用了遮蔽掩模并且pFET器件或者nFET器件被完全地形成，并且其后该遮蔽掩模被去除而另一遮蔽掩模被形成并形成相反掺杂类型的FET。在另一个实施方案中，使用遮蔽掩模直到形成一个器件的金属性罩层(18或19)，然后移除遮蔽掩模并在之后形成另一个器件。在随后的实施方案中，低功函数元素金属的金属性罩层18可以包括高功函数金属的表面层、或者高功函数元素金属的金属性罩层19可以包括低功函数金属的表面层。
图3为(横截面)示意图，其显示了同时包括图1B中所示nFET器件和图2B中所示pFET器件的结构。在该图中，沟槽隔离区55将pFET与nFET分离开。在该图中，附图标记57表示源/漏扩散区。
下列的实例被用于阐释可以利用上述工艺步骤形成的nFET。
实例
在本发明的一个实例中，利用本发明的在具体实施方式部分中所述的基本工艺步骤制备包括Si/SiO2/HfO2/Ti/TiN/多晶硅的nFET。在该实例中，将TiN罩层的沉积物与Ti(低功函数元素金属)的沉积物聚簇到一起。制备本发明的有代表性的两个栅叠层；一个包括10
Figure 2006800131105_6
的Ti和150
Figure 2006800131105_7
的TiN；而另一个包括20
Figure 2006800131105_8
的Ti和150
Figure 2006800131105_9
的TiN。为了比较，还制备了包括TiN的nMOS和包括多晶硅和SiON的nMOS。
表1阐释了在自对准MOSFET制造之后的本发明的nMOS结构的效果。显示了阈值电压Vt、从中间带隙(向nFET)的偏移、和反型区厚度Tinv。Vt和Tinv使用本领域所公知的传统技术测量。例如，Vt是这样确定的：通过在典型的漏极电流-栅极电压(Id-Vg)扫描中使用300nA的nFET宽/长比标准计算电流、然后使用该电流从Id-Vg扫描中计算栅极电压，该栅极电压被定义为Vt即器件的阈值电压；Tinv是这样确定的：通过使用众所周知的分割电容-电压法(split C-V method)计算反型区电容、然后使用众所周知的电容与厚度之间的关系式得到器件的反型区厚度。
表1：
  栅叠层nMOS Vt     中间带隙偏移  Tinv
  TiN(现有技术) 0.47     110mV  15.5
  10
Figure 2006800131105_11
 Ti和150
Figure 2006800131105_12
 TiN(本发明)		 0.42     160mV  14.3
Figure 2006800131105_13
  20
Figure 2006800131105_14
 Ti和150 TiN		 0.29     290mV  12.5
Figure 2006800131105_16
  多晶硅/SiON(现有技术) 0.03     550mV   31
除了上述以外，表1中的数据还说明通过改变低功函数金属的厚度来按比例缩放界面和调整器件的Vt的能力。还可以参照图4，其显示了通过增加低功函数层的厚度，可以清除位于HfO2下面的界面氧化物层即SiO2层，从而实现极强的按比例缩放。Ti的量的增加也使得Vt像Ti的功函数那样更加偏向nFET地接近于体(morenFET approaching the bulk)。该数据清楚的表明通过增加低功函数金属(本例中为Ti)的厚度，可以将器件的Vt偏移到理想nFET带边Vt(典型的n+多晶硅/SiON栅叠层)的200-250mV范围内。另外，还能按比例缩放反型区厚度从而改善CMOS器件的性能。
在本发明已经结合其优选实施方案被详细的示出和描述的同时，本领域技术人员会知道可以在本发明的精神和范围内做出前述的和其它的形式上和细节上的改变。因此要注意本发明并不只限于所描述和说明的确切形式和细节，而是落在所附权利要求的范围中。

Claims (28)

1.一种互补金属氧化物半导体结构，包括：
半导体衬底；
位于所述半导体衬底的一个区域上的至少一个nMOS器件；以及
位于所述半导体衬底的另一个区域上的至少一个pMOS器件，
其中，所述至少一个nMOS器件包括栅叠层，该栅叠层至少含有具有小于4.2eV的功函数的功函数的低功函数元素金属和原位金属性罩层，
所述至少一个pMOS器件包括栅叠层，该栅叠层至少含有具有大于4.9eV的功函数的高功函数元素金属和金属性罩层，
在所述至少一个pMOS器件的金属性罩层和所述高功函数元素金属之间存在表面氧化物层，并且
在所述至少一个nMOS器件的原位金属性罩层和所述低功函数元素金属之间不存在表面氧化物层。
2.根据权利要求1所述的互补金属氧化物半导体结构，其中，所述半导体衬底包括Si、Ge、SiGe、SiC、SiGeC、Ge、GaAs、GaN、InAs、InP、有机半导体、Si/SiGe、绝缘体上硅(SOI)、绝缘体上硅锗(SGOI)或绝缘体上锗(GOI)。
3.根据权利要求1所述的互补金属氧化物半导体结构，其中，所述半导体衬底包括含Si半导体材料。
4.根据权利要求1所述的互补金属氧化物半导体结构，其中，所述nMOS器件和所述pMOS器件包括位于所述半导体衬底与所述高、低功函数元素金属之间的相同的栅电介质层。
5.根据权利要求1所述的互补金属氧化物半导体结构，其中，所述nMOS器件和所述pMOS器件包括位于所述半导体衬底与所述高、低功函数元素金属之间的不同的栅电介质层。
6.根据权利要求1所述的互补金属氧化物半导体结构，还包括位于所述半导体衬底与所述高、低功函数元素金属之间的栅电介质层，所述栅电介质层包括氧化物、氧氮化物、氮化物、金属硅酸盐、氮化金属硅酸盐或者它们的多层。
7.根据权利要求6所述的互补金属氧化物半导体结构，其中，所述栅电介质层为SiO2、氮化SiO2、Si3N4、SiON、电介质常数大于4.0的除前述以外的其它高k绝缘体或者它们的多层。
8.根据权利要求7所述的互补金属氧化物半导体结构，其中，所述栅电介质层为从包括HfO2、ZrO2、Al2O3、TiO2、La2O3、SrTiO3、LaAlO3、CeO2、Y2O3及其混合物的组中选出的高k栅电介质。
9.根据权利要求6所述的互补金属氧化物半导体结构，其中，所述栅电介质层为SiO2或包含SiO2和HfO2的叠层。
10.根据权利要求6所述的互补金属氧化物半导体结构，其中，所述栅电介质层厚度为0.5到10nm。
11.根据权利要求10所述的互补金属氧化物半导体结构，其中，所述栅电介质层厚度小于3.0nm。
12.根据权利要求6所述的互补金属氧化物半导体结构，还包括位于所述栅电介质与所述高、低功函数元素金属之间的金属性稳定层。
13.根据权利要求12所述的互补金属氧化物半导体结构，其中，所述金属性稳定层厚度小于并且从包括TiN、TaSiN、TaSi和HfSi的组中选出。
14.根据权利要求1所述的互补金属氧化物半导体结构，其中，所述低功函数元素金属为选自元素周期表第IIIB、IVB或VB族的金属。
15.根据权利要求14所述的互补金属氧化物半导体结构，其中，所述低功函数元素金属包括La、Y、Hf、或Zr。
16.根据权利要求1所述的互补金属氧化物半导体结构，其中，所述高功函数元素金属为选自元素周期表第VIB、VIIB或VIII族的金属。
17.根据权利要求16所述的互补金属氧化物半导体结构，其中，所述高功函数元素金属包括Ni或Ir。
18.根据权利要求1所述的互补金属氧化物半导体结构，其中，两个金属性罩层都包括选自元素周期表第IVB或VB族的金属的氮化物或者硅化物。
19.根据权利要求18所述的互补金属氧化物半导体结构，其中，所述金属性罩层的每个都包括TiN、TaSiN、TiAlN或TiAlN。
20.根据权利要求1所述的互补金属氧化物半导体结构，其中，所述原位金属性罩层包括具有所述高功函数元素金属的表面层。
21.根据权利要求1所述的互补金属氧化物半导体结构，其中，所述金属性罩层包括具有所述低功函数元素金属的表面层。
22.根据权利要求1所述的互补金属氧化物半导体结构，其中，所述nMOS器件和所述pMOS器件的每个都包括位于所述半导体衬底中的源/漏扩散区。
23.根据权利要求1所述的互补金属氧化物半导体结构，还包括将所述的至少一个nMOS器件与所述的至少一个pMOS器件分离开的隔离区。
24.根据权利要求1所述的互补金属氧化物半导体结构，其中，所述nMOS器件包括电介质叠层、作为低功函数元素金属的Ti、和作为原位金属性罩层的TiN，其中所述电介质叠层包含SiO2和HfO2。
25.一种互补金属氧化物半导体结构，包括：
半导体衬底；
位于所述半导体衬底的一个区域上的至少一个nMOS器件；以及
位于所述半导体衬底的另一个区域上的至少一个pMOS器件，
其中，所述至少一个nMOS器件包括栅叠层，该栅叠层至少含有：Ti、Ta、或Nb，以及原位金属性罩层，
所述至少一个pMOS器件包括栅叠层，该栅叠层至少含有具有大于4.9eV的功函数的高功函数元素金属和金属性罩层，
在所述至少一个pMOS器件的金属性罩层和所述高功函数元素金属之间存在表面氧化物层，并且
在所述至少一个nMOS器件的原位金属性罩层和所述Ti、Ta、或Nb之间不存在表面氧化物层。
26.一种互补金属氧化物半导体结构，包括：
半导体衬底；
位于所述半导体衬底的一个区域上的至少一个nMOS器件；以及
位于所述半导体衬底的另一个区域上的至少一个pMOS器件，
其中，所述至少一个nMOS器件包括栅叠层，该栅叠层至少含有具有小于4.2eV的功函数的功函数的低功函数元素金属和原位金属性罩层，
所述至少一个pMOS器件包括栅叠层，该栅叠层至少含有：Re、Ru、或W，和金属性罩层，
在所述至少一个pMOS器件的金属性罩层和所述Re、Ru、或W之间存在表面氧化物层，并且
在所述至少一个nMOS器件的原位金属性罩层和所述低功函数元素金属之间不存在表面氧化物层。
27.一种互补金属氧化物半导体结构，包括：
半导体衬底；
位于所述半导体衬底的一个区域上的至少一个nMOS器件；以及
位于所述半导体衬底的另一个区域上的至少一个pMOS器件，
其中，所述至少一个nMOS器件包括栅叠层，该栅叠层至少含有：Ti、Ta、Nb、La、Y、Hf、Zr或V，和原位金属性罩层，
所述至少一个pMOS器件包括栅叠层，该栅叠层至少含有：Re、Ru、W、Ni或Ir，和金属性罩层，
在所述至少一个pMOS器件的金属性罩层和所述Re、Ru、W、Ni或Ir之间存在表面氧化物层，并且
在所述至少一个nMOS器件的原位金属性罩层和所述Ti、Ta、Nb、La、Y、Hf、Zr或V之间不存在表面氧化物层。
28.一种互补金属氧化物半导体结构，包括：
半导体衬底；
位于所述半导体衬底的一个区域上的至少一个nMOS器件；以及
位于所述半导体衬底的另一个区域上的至少一个pMOS器件，
其中，所述至少一个nMOS器件包括栅叠层，该栅叠层至少含有元素金属V和原位金属性罩层，
所述至少一个pMOS器件包括栅叠层，该栅叠层至少含有具有大于4.9eV的功函数的高功函数元素金属和金属性罩层，
在所述至少一个pMOS器件的金属性罩层和所述高功函数元素金属之间存在表面氧化物层，并且
在所述至少一个nMOS器件的原位金属性罩层和元素金属V之间不存在表面氧化物层。
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Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040036129A1 (en) * 2002-08-22 2004-02-26 Micron Technology, Inc. Atomic layer deposition of CMOS gates with variable work functions
US7473637B2 (en) 2005-07-20 2009-01-06 Micron Technology, Inc. ALD formed titanium nitride films
US7538001B2 (en) * 2005-09-01 2009-05-26 Micron Technology, Inc. Transistor gate forming methods and integrated circuits
US20070164323A1 (en) * 2006-01-18 2007-07-19 Micron Technology, Inc. CMOS gates with intermetallic compound tunable work functions
US20070164367A1 (en) * 2006-01-18 2007-07-19 Micron Technology, Inc. CMOS gates with solid-solution alloy tunable work functions
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
JP5011921B2 (ja) * 2006-09-29 2012-08-29 富士通セミコンダクター株式会社 半導体集積回路装置及びその製造方法
US20080128821A1 (en) * 2006-12-04 2008-06-05 Texas Instruments Incorporated Semiconductor Device Manufactured Using Passivation of Crystal Domain Interfaces in Hybrid Orientation Technology
US7842977B2 (en) * 2007-02-15 2010-11-30 Qimonda Ag Gate electrode structure, MOS field effect transistors and methods of manufacturing the same
JP4575400B2 (ja) * 2007-05-08 2010-11-04 株式会社東芝 半導体装置の製造方法
US20090072312A1 (en) * 2007-09-14 2009-03-19 Leland Chang Metal High-K (MHK) Dual Gate Stress Engineering Using Hybrid Orientation (HOT) CMOS
JP5288789B2 (ja) * 2007-12-28 2013-09-11 株式会社東芝 半導体装置及びその製造方法
US8097500B2 (en) * 2008-01-14 2012-01-17 International Business Machines Corporation Method and apparatus for fabricating a high-performance band-edge complementary metal-oxide-semiconductor device
JP2009181978A (ja) * 2008-01-29 2009-08-13 Sony Corp 半導体装置およびその製造方法
US7910418B2 (en) * 2008-01-30 2011-03-22 International Business Machines Corporation Complementary metal gate dense interconnect and method of manufacturing
US8138076B2 (en) * 2008-05-12 2012-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. MOSFETs having stacked metal gate electrodes and method
US8592922B2 (en) 2008-06-09 2013-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor device and a method of manufacturing the same
US8129797B2 (en) 2008-06-18 2012-03-06 International Business Machines Corporation Work function engineering for eDRAM MOSFETs
JP2010034468A (ja) * 2008-07-31 2010-02-12 Renesas Technology Corp 半導体装置及びその製造方法
US8202773B2 (en) 2008-08-29 2012-06-19 Texas Instruments Incorporated Engineered oxygen profile in metal gate electrode and nitrided high-k gate dielectrics structure for high performance PMOS devices
US8791001B2 (en) 2008-09-08 2014-07-29 Taiwan Semiconductor Manufacturing Company, Ltd. N2 based plasma treatment and ash for HK metal gate protection
JP5286052B2 (ja) 2008-11-28 2013-09-11 株式会社東芝 半導体装置及びその製造方法
US8207582B2 (en) * 2009-01-05 2012-06-26 Micron Technology, Inc. Semiconductor devices including dual gate structures
JP5275056B2 (ja) * 2009-01-21 2013-08-28 株式会社東芝 半導体装置の製造方法及び半導体装置
US8026539B2 (en) * 2009-02-18 2011-09-27 Globalfoundries Inc. Metal oxide semiconductor devices having doped silicon-compromising capping layers and methods for fabricating the same
JP2010232426A (ja) * 2009-03-27 2010-10-14 Renesas Electronics Corp 半導体装置およびその製造方法
US20100244206A1 (en) * 2009-03-31 2010-09-30 International Business Machines Corporation Method and structure for threshold voltage control and drive current improvement for high-k metal gate transistors
US8076730B2 (en) 2009-06-09 2011-12-13 Infineon Technologies Ag Transistor level routing
US7989902B2 (en) 2009-06-18 2011-08-02 International Business Machines Corporation Scavenging metal stack for a high-k gate dielectric
US20100327364A1 (en) * 2009-06-29 2010-12-30 Toshiba America Electronic Components, Inc. Semiconductor device with metal gate
JP5355692B2 (ja) * 2009-07-08 2013-11-27 株式会社東芝 半導体装置及びその製造方法
US8173531B2 (en) * 2009-08-04 2012-05-08 International Business Machines Corporation Structure and method to improve threshold voltage of MOSFETS including a high K dielectric
US20110095379A1 (en) * 2009-10-28 2011-04-28 International Business Machines Corporation Scaling of metal gate with aluminum containing metal layer for threshold voltage shift
US20110101427A1 (en) * 2009-10-30 2011-05-05 Thilo Scheiper Transistor including a high-k metal gate electrode structure formed prior to drain/source regions on the basis of a superior implantation masking effect
CN101840887B (zh) * 2009-12-28 2012-01-25 中国科学院微电子研究所 一种半导体器件及其形成方法
US9472637B2 (en) 2010-01-07 2016-10-18 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material and method of manufacturing the same
JP5721952B2 (ja) 2010-01-07 2015-05-20 株式会社日立国際電気 半導体装置、半導体装置の製造方法および基板処理装置
JP2011176173A (ja) * 2010-02-25 2011-09-08 Renesas Electronics Corp 半導体装置及びその製造方法
US8435878B2 (en) 2010-04-06 2013-05-07 International Business Machines Corporation Field effect transistor device and fabrication
CN102222616B (zh) * 2010-04-14 2013-04-17 中国科学院微电子研究所 一种半导体器件的制造方法
US8492852B2 (en) 2010-06-02 2013-07-23 International Business Machines Corporation Interface structure for channel mobility improvement in high-k metal gate stack
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
JP5565804B2 (ja) * 2010-07-28 2014-08-06 独立行政法人産業技術総合研究所 ゲートスタック形成方法
JP5652926B2 (ja) * 2011-03-28 2015-01-14 独立行政法人産業技術総合研究所 ゲート絶縁膜の形成方法及び半導体装置の製造方法
JP2012231123A (ja) * 2011-04-15 2012-11-22 Hitachi Kokusai Electric Inc 半導体装置、半導体装置の製造方法、基板処理システムおよびプログラム
CN102891111B (zh) * 2011-07-22 2015-01-21 中芯国际集成电路制造(上海)有限公司 双金属栅极晶体管的制造方法
US8766379B2 (en) * 2011-09-22 2014-07-01 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-layer scavenging metal gate stack for ultra-thin interfacial dielectric layer
CN103077947A (zh) * 2011-10-26 2013-05-01 中国科学院微电子研究所 具有双金属栅的cmos器件及其制造方法
CN103077969B (zh) * 2011-10-26 2016-03-30 中国科学院微电子研究所 一种mos器件及其制造方法
CN103137460B (zh) * 2011-11-23 2016-02-10 中国科学院微电子研究所 一种分子尺度界面SiO2的形成和控制方法
US8741718B2 (en) 2012-01-17 2014-06-03 International Business Machines Corporation Local interconnects compatible with replacement gate structures
US9059096B2 (en) 2012-01-23 2015-06-16 International Business Machines Corporation Method to form silicide contact in trenches
US20130241007A1 (en) 2012-03-15 2013-09-19 International Business Machines Corporation Use of band edge gate metals as source drain contacts
US8790973B2 (en) * 2012-04-12 2014-07-29 Globalfoundries Inc. Workfunction metal stacks for a final metal gate
US8865551B2 (en) 2012-06-28 2014-10-21 International Business Machines Corporation Reducing the inversion oxide thickness of a high-k stack fabricated on high mobility semiconductor material
CN103545191B (zh) * 2012-07-16 2016-06-15 中国科学院微电子研究所 栅极结构的形成方法、半导体器件的形成方法以及半导体器件
CN103681273B (zh) * 2012-09-06 2018-04-27 中芯国际集成电路制造(上海)有限公司 金属栅极制作方法
KR101986144B1 (ko) * 2012-12-28 2019-06-05 에스케이하이닉스 주식회사 고유전층과 금속게이트를 갖는 반도체장치 및 그 제조 방법
FR3011382B1 (fr) * 2013-09-27 2019-03-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de realisation d'un circuit integre
US20150171104A1 (en) * 2013-12-12 2015-06-18 Cypress Semiconductor Corporation Complementary sonos integration into cmos flow
JP6202681B2 (ja) * 2014-03-26 2017-09-27 株式会社日立国際電気 基板処理装置、半導体装置の製造方法およびプログラム
US9577062B2 (en) * 2014-10-27 2017-02-21 International Business Machines Corporation Dual metal gate electrode for reducing threshold voltage
JP5944549B2 (ja) * 2015-03-25 2016-07-05 株式会社日立国際電気 半導体装置の製造方法、基板処理装置および半導体装置
JPWO2018012598A1 (ja) 2016-07-15 2019-06-20 ローム株式会社 半導体装置
CN106129005A (zh) * 2016-09-18 2016-11-16 上海华力微电子有限公司 栅极的制备方法
JP6235686B2 (ja) * 2016-11-30 2017-11-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
US10297598B2 (en) 2017-01-16 2019-05-21 International Business Machines Corporation Formation of full metal gate to suppress interficial layer growth
CN108630700A (zh) * 2017-03-22 2018-10-09 中芯国际集成电路制造(上海)有限公司 闪存器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166417A (en) * 1998-06-30 2000-12-26 Intel Corporation Complementary metal gates and a process for implementation
US6407435B1 (en) * 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
US6642094B2 (en) * 2000-11-30 2003-11-04 Texas Instruments Incorporated Complementary transistors having respective gates formed from a metal and a corresponding metal-silicide

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62112373A (ja) * 1985-11-12 1987-05-23 Seiko Instr & Electronics Ltd Ｍｉｓトランジスタ−の製造方法
JPH0697166A (ja) * 1992-09-11 1994-04-08 Sony Corp 電極構造およびその製造方法
US6261887B1 (en) * 1997-08-28 2001-07-17 Texas Instruments Incorporated Transistors with independently formed gate structures and method
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
JP2001077355A (ja) * 1999-08-13 2001-03-23 Texas Instr Inc <Ti> トランジスタを形成する方法
JP2001060630A (ja) * 1999-08-23 2001-03-06 Nec Corp 半導体装置の製造方法
US6373111B1 (en) * 1999-11-30 2002-04-16 Intel Corporation Work function tuning for MOSFET gate electrodes
WO2001071807A1 (fr) * 2000-03-24 2001-09-27 Fujitsu Limited Dispositif a semi-conducteur et son procede de fabrication
JP2001274389A (ja) * 2000-03-28 2001-10-05 Toshiba Corp 半導体装置およびその製造方法
JP2001298192A (ja) * 2000-04-13 2001-10-26 Seiko Epson Corp 半導体装置およびその製造方法
US6444512B1 (en) * 2000-06-12 2002-09-03 Motorola, Inc. Dual metal gate transistors for CMOS process
KR100399356B1 (ko) * 2001-04-11 2003-09-26 삼성전자주식회사 듀얼 게이트를 가지는 씨모스형 반도체 장치 형성 방법
JP4044306B2 (ja) * 2001-07-26 2008-02-06 株式会社東芝 半導体装置及びその製造方法
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
US6696345B2 (en) 2002-01-07 2004-02-24 Intel Corporation Metal-gate electrode for CMOS transistor applications
JP2004022690A (ja) * 2002-06-14 2004-01-22 Seiko Epson Corp 半導体装置及びその製造方法
US6689676B1 (en) * 2002-07-26 2004-02-10 Motorola, Inc. Method for forming a semiconductor device structure in a semiconductor layer
US6858524B2 (en) * 2002-12-03 2005-02-22 Asm International, Nv Method of depositing barrier layer for metal gates
US7122414B2 (en) * 2002-12-03 2006-10-17 Asm International, Inc. Method to fabricate dual metal CMOS devices
US6849509B2 (en) 2002-12-09 2005-02-01 Intel Corporation Methods of forming a multilayer stack alloy for work function engineering
JP4143505B2 (ja) * 2003-09-03 2008-09-03 株式会社半導体理工学研究センター Ｍｏｓ型半導体装置及びその製造方法
US6921711B2 (en) * 2003-09-09 2005-07-26 International Business Machines Corporation Method for forming metal replacement gate of high performance
KR100502426B1 (ko) * 2003-09-18 2005-07-20 삼성전자주식회사 듀얼 게이트를 갖는 반도체 소자 및 그 형성 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6166417A (en) * 1998-06-30 2000-12-26 Intel Corporation Complementary metal gates and a process for implementation
US6407435B1 (en) * 2000-02-11 2002-06-18 Sharp Laboratories Of America, Inc. Multilayer dielectric stack and method
US6642094B2 (en) * 2000-11-30 2003-11-04 Texas Instruments Incorporated Complementary transistors having respective gates formed from a metal and a corresponding metal-silicide

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