TWI378558B - Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled cmos devices - Google Patents

Using metal/metal nitride bilayers as gate electrodes in self-aligned aggressively scaled cmos devices Download PDF

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TWI378558B
TWI378558B TW095112385A TW95112385A TWI378558B TW I378558 B TWI378558 B TW I378558B TW 095112385 A TW095112385 A TW 095112385A TW 95112385 A TW95112385 A TW 95112385A TW I378558 B TWI378558 B TW I378558B
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Rajarao Jammy
Young-Hee Kim
Barry P Linder
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Description

1378558 九、發明說明： 【發明所屬之技術領域】 本發明係關於互補式金氧半導體(C〇mplementary metal oxide semiconductor ’ CMOS)結構及其形成方法。更具體而言， 本發明提供包含一 nMOS元件及一 pMOS元件的CMOS結 構，nMOS元件包含一低功函數金屬/金屬氮化物雙層堆疊， pMOS元件包含一高功函金屬/金屬氮化物雙層堆疊，其中 nMOS及pMOS堆疊兩者在常見的高溫自對準CM〇s製程期 間皆雉持穩定。 ’ 【先前技術】 如半導體技藝者所熟知’電晶體為積體電路(ICs)2主要的 建造單元。現代IC將數百萬個稠密配置的電晶體互連，以執 行寬廣多元功能。為達成稍密堆積組態，電晶體實體尺寸通常 會縮小至次微米範圍。一般而言，用於次微米範圍之電晶體通 常包含多晶矽閘極。然而，多晶矽閘極可因多晶矽空乏效應而 導致兀件性能降低，其中施加於多晶矽閘極的電場會移除载子 (即P型掺雜質多晶矽之電洞，或n型掺雜質多晶矽之電子）， 以在靠近電晶體閘極介電層下方的多晶矽閘極之區域内建立 載子空乏。當電壓施加於多晶矽閘極時，空乏效應導致 兀件表面電場強度降低’這對於電晶體性能會有不利的影響。 使用金屬閘極取代常見多晶矽閘極為改善次微米電晶體 性能所提出的方式。雖然金屬或金屬合金閘電極取代習知多晶 4IBM/06026TW ； YOR9-2005-0167TW1(JL) 7 矽閘極已排欲空各祕危_____ _ 矽閘極已排欲空各祕危_____ _
屬閘極仍有問 入下方的閘極介電層材料，
型通道閘電極及P魏道_極，其具有兩個不同的 功函值（亦即’可以接近材料之價帶或導帶的半導體能階 型及P型通親極個別功函值_般為約41及5 2電子 _，且這些值通常由摻雜fn型或p型多晶補形成。、 、相對而言’之前提出的金屬閘電極係專注於閘電極兩個通 道皆使用同-種金屬’其功函數位在P型及㈣通道功函數範 圍的中間（例如約4.7 eV )。這種中隙（mid_gap)功函數方 法的缺點為，此類型金屬閘極元件很難在不造成元件性能降低 狀況下達成付合需求的小臨界電壓（決定電晶體為「開(〇n)」 ‘及「關(off)」狀態之電壓量）。 雙金屬CMOS需要具有功函數低於中隙範圍（亦即小於 4_2 eV )之低功函數金屬閘極’以替換目前習知CMOS雷曰 节*曰白 體中所使用的n+多晶矽閘極。類似地，需要具有功函數高於 中隙範圍（亦即大於4.9 eV )之高功函數金屬閘極，來替換 4IBM/06026TW ； YOR9-2005-0167TW1(JL) 8 1378558 p+多晶矽閘極。習知具低功函數之頻帶邊緣型場效電晶體 (FET)金屬閘極（包含金屬’例如鈦(丁丨）、釩(v)及鍅(办)），在 經過標準高溫自對準CMOS製程後會有本質上_⑽tly)不 穩定。「高溫」意指溫度大約55(TC或更高。 因為低功函數金屬有不適當的熱穩定性，所以需提供一種 CM0S結構，其具有一閘極堆疊係可用來同時達成npET及 pFET功函數。 【發明内容】 本發明係關於包含pMOS元件及njyiOS元件的一互補式 金氧半導體（CMOS)結構，其包含可避免低功函數元素金屬 熱不穩定問題的材料層’因此’可將其納入jjyfQS元件中。 具體且廣義而言’本發明之CMOS結構包含： 一半導體基板； 至少一個nMOS元件位在此半導體基板一個區域上；以及 至少一個pMOS元件位在此半導體基板另一個區域上，其中 此至少一個nMOS元件包含一閘極堆疊，此閘極堆疊包含具 功函數小於4.2 eV的要少一低功函數元素金屬及一原位金屬 帽蓋層，而此至少一個pMOS則包含一閘極堆疊，此閘極堆 疊包含具功函大於4.9 eV之一高功函數元素金屬及一金屬帽 蓋層。 本發明之每個MOS元件亦包含位在金屬電極下方的一閘 9 4IBM/06026TW ； YOR9-2005-0167TW1(JL) =介電層及位在金屬帽蓋層頂上的一多晶石夕囊封層。元 及PMOS兀件之介電層可為相同或不同的絕緣材料。 依據本發明，nM〇S及_s元件兩者的閘極堆疊皆有 對準的#亩#1辟。 本發明之nMOS元件巾’低功函數金屬及金屬帽蓋層係 以沒有破财雜翻之紅財絲軸。以pM〇s元件 為例在/儿積金屬巾g蓋層前，高功函數金屬係曝露於周遭環境 中或被氧化。此目的係為了提供足夠的氧給高功函數金屬，以 補償-般高功函數金屬及高k值介電制之界面所空缺的氧。 本發明也與具有受控界面層的半導體結構有關，其包含： 一半導體基板； 一界面層，位在此半導體基板一表面上； 一介電層，厚度小於5 nm ,位於界面層上； 一金屬層，位於介電層頂上，其中，金屬層厚度小於3 nm， 厚度會影響界面；以及 一保護此金屬的金屬帽蓋層。 ·、 界面層係一矽氧化物或氮氧化物層，其厚度由介電層頂 上低功函數金屬的厚度所控制，如表一所示之特定的丁丨，其 中，^Ti層厚度增加時，電反轉（electricalinve⑹〇n)厚度減 少。以低功函數金屬作為界面氧化物“清除(scavenging)”層應 4IBM/06026TW ； V〇R9-2005-〇167TW1(JL) 1^78558 該疋因為其易氧化，所以隨著低功函數金屬厚度增加會有更 夕氧從界面被清除’而形成積極縮放（aggressively scaled) 70件。限制功函數金屬之厚度小於3奈米可確保某些界面Si02 存在’此對通道的電子遷移及元件性能而言是很重要的。 【實施方式】 本發明係提供一種CMOS結構，其包含作為nMOS閘電 • 極=一低功函數元素金屬/金屬帽雙層，作為pMOS閘電極的 一高功函數元素金屬/金屬帽雙層，以及形成此結構的方法。 參照以下本申請案之說明及圖式以更詳細地說明本發明。請注 意本發明所提供之圖式係以示範說明為目的，因此並非按比例 紛製。 依據本發明’要完全地或部分地形成含具進步性之_〇;§ 閘電極的nFET it件’可在完全地或部分地形成pFET元件的 之前或之後。在本發明中，習知之阻擔遮罩係形成在基板之一 部分頂上’其後續於不包含崎料之基板料⑽形成其中 -個FET元件（例如第二元件），並接著形成導 電性相反之另 兀4 ,例如第-兀件}。部分地或完全地製造第一元件後， ，除阻擔遮罩，可形成另—阻擔遮罩（但並非一定要）於基板 ϋ第-元件的部分上。接著，部分地或完全地祕第二元件 於基板不包含苐一元件的部分上。 在本發财，最初的崎麵可以直接臟於基板的一表 4IBM/06026TW ； YOR9-2005-0167TW1(JL) 11 1378558 面上絲板頂上所形成之一閘極介 第-及第二FET元件有不♦細係使 M n/5⑽介電層，而第二範例則使 弟及第-FETtl件有相同的閘極介電層。 於-特定貝施例中，在配置好其中 形成習知之阻
-門搞人雷二/pnFET閘極堆4係配置在整個晶圓之 罝二二：日掩电*在晶圓之舰7區域頂上形成-阻擒遮 η舰/ H遮罩作為—侧遮軍’自將要配置第二卿 閘極堆豐之區域把金屬閘極堆疊_掉。在沉積第二堆疊前， 以此技蟄者所熟知之濕式化學製程（魏第—fet閘極堆疊 ΐ選it)將阻擔遮罩移除。在此之後，部分地或完全地形成 第-金屬FET閘極堆疊於_掉第—閘極堆疊的區域及於第 -閘極堆疊適當地保留之區域内之第—_堆疊頂上。在 施例中，沒有限制第一閘極堆疊為或pFET〇 為示範测，本發先料砸τ，再贿师心秋不 應限制形成PFET前形成ηρΕΤ之順序，因為其形成順序對於 本發明而言並非關鍵。 、 _ HFET的形成：nFET的形成始於，首先形成如圖一 A所 示之閘極堆4 Π於-半導體基板1G表面上；此結構僅呈現所 要形成nFET的一部分基板。如圖所示，閘極堆疊12包含一 閘極介電層14、-低功函數金屬16、一金屬帽蓋層18以及一 4旧M/06026TW ; YOR9-2005-0167TW1(儿) 12 多晶矽囊封層20 » 圖一 A中所示結構之半導體基板10包含任何半導體材 料’其包含但不限於：Si、Ge、SiGe、SiC、SiGeC、Ge、GaAs、
GaN、InAs、InP及所有其他III/V或II/VI族化合物半導體。 半導體基板10也可含—有機半導體或—層狀半導體，例如 Si/SiGe、絕緣層上石夕（s〇I)、絕緣層上石夕鍺（SG〇i)或絕緣 層上鍺（GOI)。於本發明之某些實施例巾，半導體基板⑺係 以含石夕半導體材料（即包含_半導體材料）所組成者較佳。 Ϊ導體基板1G可有掺雜質、沒有掺雜質、或包含有掺雜質及 沒有掺雜質的區域。半導體基板1〇可包含單晶向（如决c柳i 〇刪ation)’或可包含至少兩個具有不同晶向之共平面表面區 $ (後者基板在此技藝中係指„混成基板）。當採用混成基板 二’ nFEJ1通常形成在—⑽)晶面上，而pFET則通常形成在 (110)晶面上。混成基板可以技藝中習知之技術來形成。 、半‘體基板10可包含—第一掺雜質（n型或p型）區域， Ϊ二掺雜質(n型或p型）區域。為了清楚說明，本發 ·<並未具體顯示各掺雜質區域。第―掺雜質區域及 ΐϊΐ區域可為相_ ’或可為具林同之導電性及/或掺ϋ t度。這些掺雜質區域稱為「井(wells)」，其係利用習知之 離子佈植製程來形成。 之 接著’通常會形成至少一個隔離區（未顯示）於半導體基 4IBM/06026TW ； V〇R9-2005-〇167TW1(JL) 1378558 離區。溝 隔離區。可赠要錢_絲形 ί ==物，恤㈣: 场乳化層㈣成可湘所·抑部氧化製程。請注意此至少 -個隔雜雜轉近各，區_的祕，其通常用於當鄰 近各閘極具有相反導電性（亦即证郎及pFETs)時。鄰近各 閘極區域可具有相同的導電性（即皆為n型或p型），或具有 不同的導電性（即一個!！型而另一個卩型）。 /、 在半導體基板10内升>成此至少—個隔離區之後，形成問 極介電層14於基板-表面上。閘極介電層14的形成可藉由熱 成長製程，例如氧化作用或氮氧化作用。另一方面，閘^介^ 層14的形成也可藉由沉積製程，例如化學氣相沉積（cvd)、 電漿輔助CVD、金屬有機化學氣相沉積（M〇CVD )、原子層 沉積（ALD)、蒸鍍、反應式濺鍍、化學溶液沉積及其他類似
的沉積製程。閘極介電層14的形成也可利用上述各製程之任 何組合。 · I 閘極介電層14係由一氧化物、氮氧化物、氮化物、金屬 矽酸鹽及/或氤化金屬矽酸鹽所構成。因此，舉例而言，間極 介電層14可包含Si〇2、氮化SiCb、Si]N4、SiON、高k絕緣 體或上述之各種多層結構。本文所用之「高k」一詞係指介電 4IBM/06026TW ； YOR9-2005O167TW1(JL) 14 函數金屬16較佳包含Ti、Hf、Ta、Nb或V ,其以具有Ti最 佳。 产低功函數元素金屬16的形成可藉由沉積製程 ’例如化學 氣相沉積（CVD)、電漿辅助CVD、物理氣相沉積(pCD)、金 屬有機化學氣相沉積（M0CVD )、原子層沉積（)、蒸錢、 反應式藏鑛、化學溶液沉積及其他類似的沉積製程。低功函數 % 兀素金屬16的形成也可利用上述各製程之任何組合。 _低功函數元素金屬16之厚度可有各種變化，但一般而 u ’低功函數元素金屬16之厚度係約〇5至約5奈米，其中 厚度約0.5至約2奈米則更常見。 接下來’在沒有打破各層沉積間之真空狀況下，形成一金 屬帽蓋層18於低功函數元素金屬16表面上。應用於舰丁之 金屬巾a蓋層18係-原位金屬帽蓋層，因為它的配置係與低功 函數元素金4 16簡料（dustefed)。雜金職蓋層18 包含-金屬II化物或-金屬魏化物，其提供下列各功能⑻ ^遵低功函數7L素金屬不受周遭環境影響，（b)料對周遭環 i兄氧的-擴散阻障層，以及(e)防止低功函數層與多晶石夕帽蓋 層之反應。金屬帽蓋層18之金屬成分可包含來自元素週期表 IVB族或VB族之一金屬。因此，金屬帽蓋層18可包含丁卜 々、班+肌或^其以具有^特佳七列而言， 金屬帽蓋層18較佳包含TiN、TaSiN、氮化織(TiA叫或氣 4旧M/06026TW ; YOR9-2005-0167TW1(儿) 16 1378558 化鋁鈕CTaAlN) 〇 形成雜錢帽歸18可與低功錄元素金屬16 相同或不同的沉積製程。重點不在於所使用之沉積類型，而是 在於金屬帽錢18的崎要與低功函數元素金屬16保持聚 集0 原位金屬帽蓋層18之厚度可有各種變化，但-般而言， 金屬帽蓋層18具有約5至約3〇奈糊厚度，其巾厚度從約5 至約10奈米則更常見。 藉由改變低功函數金屬之厚度，可觀察到本發明係能使界 面縮放並調整元件Vt值。 械夕的石夕裳封層20於金屬帽蓋層18表面上即可完成如 圖示之閘極堆疊12。可利用常見的沉積製程多形成晶 石夕~ 20 ’例如CVD (使用魏或二石夕烧作為別源）或 PVD:f晶石夕囊封層2〇之厚度可有多種變化，但典型而言， 且為不乾之目的，多㈣囊封層2()之厚度硫約7 獅 奈米。. f著㈣-B所不，將圖―A所示之結翻案化以形 成至>、-個圖案化閘極堆疊12，於轉體基板ig表面上。形 成圖案化閘極堆豐12’係藉由微影及姓刻。微影步驟包含於閘 4IBM/06026TW ; Y〇R9-20〇5-0167TW1(JL) 17 極堆疊12上施加-光阻（未顯示）、將此光轉露於—符合 求的圖_射中，習知光_影液將此經曝光的光阻顯 影。侧轉可包含-個❹個乾侧（反應式鮮银刻、離 子束姓刻或電漿_ )、化學赋侧，紐據上述的組合。 …本發明於此時’或在pFET形成後，通常（但非總是）會 形Ϊ至少一個間隔層（未顯示）於每個圖案化閘極堆疊12,所 暴，出的側壁上。此至少一個間隔層係由一絕緣層所組成，例 如氧化物、氮錄、氮氧化物及/或其任何組合。此至少一個 間隔層的形成係藉由沉積及蝕刻。 此至少一個間隔層之寬度必須足夠寬，以使源極及汲極矽 化物接觸（隨後將形成）不會侵入圖案化閘極堆疊之邊緣下 方。一般而言，當此至少一個間隔層具有約20至約80奈米的 寬度時（從底部測量），源極/沒極石夕化物就不會侵入圖案化閘 極堆疊之邊緣下方。 本發明於此時可藉由經歷一熱氧化、氮化或氮氧化製程， 來保護圖氣化閘極堆疊12,。保護步驟將形成一薄保護材料層 於閘極堆疊上方。可使用此步驟取代前述間隔層形成步驟，也 可與其連結使用。當與間隔層形成步驟連結時，形成間隔層係 發生在閘極堆疊保護製程之後。 接著’於基板内形成源極/汲極擴散區域(具間隔層或不具 4IBM/06026TW ; V〇R9-2005-0167TW1(JL) 18 1378558 間隔層）。形成雜/祕擴散區域（未顯示）係_離子佈植 ^退火步驟。此敎步驟絲活赠猶植步騎植入的接雜 貝離子佈植及退火之條件已為技藝者所熟知。源極/没極擴 散區域也可包含延伸植人輯，其係在源極/汲極佈植前以習 知的延伸植入來形成。活化退火可接在延伸植入之後，或是， 使用.相同的洽化退火猶環活化在延伸植入及源極/汲極植入期 間被植入之#•雜質《=此處環植人(halQ也可列人考慮。 上述各製程步驟形成圖一 B所示之CM〇s結構。其他 CMOS製程’如形成石夕化接觸（源極/沒極及間極）以及形成 具金屬内連線之BE0L(後段製程)内連線層，也可利用此技蓺 中習知之製妙翁完成，其可發生在航元件兩者（例： nFETs及pFETs)皆被形成之後。 PFET的形成：PFET形成始於’先於半導體基板1〇表面 上形成圖二A所示之閘極堆疊52 ;此結構僅呈現所要形成 籲 pFET的一部分基板。如圖所示，閘極堆疊52包含-閘極介電 層丨4、一高功函數金屬54、一金屬帽蓋層19以及一多晶矽 封層20。 ·( 圖二A中所示結構之半導體基板1〇與111玉丁步成之實施 例中所述相同。 \ 、 "T用與nFET貫施例中所述相同或不同的材料來構成閘極 4IBM/06026TW ； YOR9-^2005-0167TW1(JL) 19 丄378558 川電層14 ’並將其形成在此結構的一 且其實峨也在上糊用s 為-界面介電/氣化給係介電層堆疊之上層而糊 具有騎，可形成 入β 屬女之層（未顯示）於介電層14頂匕。 金屬安定層包含、聊、TaSi、秘或猢電層14頂上 ^下來，形成高顧數元素金屬M於閘極介電層表面 較;二之「㈣函數」—觸指具有功函敍於4.9 eV， 二，約5=約5.2eV的元素金屬。元素金屬之功函數特點 ί 用來形成本發明之pPFET，其包含之金屬係
元IS族、應族或VI11族。所以，高功函數 讀金屬54可包Cr'MomReRR ，其以包含Re、Ru、WU之其 高功函數元素金屬Μ的形成可藉由—沉積製程，、例如化 :氣相瞒（CVD)、賴_ CVD、物理氣桃積(p 金屬有機化學氣城積（M〇CVD)、原子敎積（ald)、蒸 錢反應式滅鑛、化學溶液沉積及其他類似的沉積製程。高功 函數元素金屬54的形成也可利用上述各製程之任何組合。。 4IBM/06026TW ； Y〇R9-2005-0167TW1(JL) 20 言，高=函數元厚度可有各種變化，但典型而 厚度從約㈣奈米，其中以 層破_^積間之真空的狀況下，形成金屬帽蓋 不同於nFET之狀^昧孟54表面上。金屬帽蓋層19的形成 屬Μ之沉積H其沉積並沒有與高功函數元素金 係非常需要 她層盼 氧化。沒有使金屬帽蓋/周遭環境中或使其 之沉積聚集的理由係^ 功函數元素金屬54 函數/介電層界面之氧if足夠的氧，以補償高功 争米W丨、i 缺現象。此步驟將形成—薄的（約2 54l· )表面氧化層（未顯示）於在高功函數元素金屬 的結;將2沉積之高功函數元素金屬54 埶。氧化度約耽至約4〇〇°c下加 能，其對細達成上述功 苗爲10屬中目蓋層19包含金屬氮化物或金屬石夕氮化物。金屬帽 η之金屬成分可包含來自元素週期表IVB族或仰族的 盈屬此’金屬帽蓋層19可包含Ti、Zr、Hf、v、Nb或
4IBM/06026TW Y〇R9-2〇〇5-〇167TW1(JL) 21 1378558
Ta 形成金屬帽蓋層19係·與高姑數元素金屬54相同或 同的％積製程。重點不在於所使狀沉獅型，而是在於金 f帽盍層19之沉積並沒有與高功函數元素金屬^之沉積聚
金屬巾目蓋層19之厚度可有各種變化，但典型而言，金屬 中冒蓋層19之厚度約5至約3G奈米，其中以具約5至約 米之厚度更常見。 ” 形成多晶矽囊封層20於金屬帽蓋層19表面上來 A中所示之職堆疊52。多晶讀封層2Q的形成可如 且其厚度也可在上述範圍内。 ,、接下來，如圖二Β所示，圖案化圖二Α所示之結構，以 形成至少-侧案化閘極堆疊52,於半導體基板1〇表面上。 、'圖案化閘極堆疊52,的形成係藉由如上述之微影及侧。 本發明於此時，或在nFET形成後，通常（但非總是）會 形成至少一個間隔層（未顯示）於每個圖案化閘極堆疊52，所 暴露出的側壁上。此至少-個間隔層係由—絕緣層所組成，例 如氧化物、氮化物、氮氧化物及/或其任何組合。此至少一個 4IBM/06026TW ； YOR9-2005-0167TW1(JL) 22 1378558 間隔層的形成係藉由沉積及蝕刻。 此至少-蝴層之寬度必須足夠寬，以使源極及沒極石夕 化物接觸（P4後將形成）不會侵人圖案化閘極堆4之邊緣下 =。一般而s，當此至少一個間隔層具有約2〇至約8〇奈米的 見度日(從底部測量）’源極/没極石夕化物就不會侵入圖案化閘 極堆疊之邊緣下方。 本發明於此時可藉由㈣―熱氧化、氮化魏氧化製程， 來保護圖案化閘極堆疊52’。保護步驟將形成一薄保護材料層 於閘極堆疊上方。可使用此步驟取代前述間隔層形成步驟，也 可與其連結使用。當與間隔層形成步驟連結時，形成間隔層係 發生在閘極堆疊保護製程之後。 接著’於基板内形成源極/汲極擴散區域(具間隔層或不具 間隔層）。形成源極/汲極擴散區域（未顯示）係利用離子佈植 及退火步驟。此退火步驟用來活化前述佈植步驟所植入的掺雜 質。離子佈植及退火之條件已為技藝者所熟知。源極/汲極擴 散區域也可包貪延伸植入區域，其係在源極/汲極佈植前以習 知的延伸植入來形成。活化退火可接在延伸植入之後，或是， 使用相同的活化退火循環活化在延伸植入及源極/汲極植入期 間被植入之掺雜質。此處環植入(hal〇 impjants)也可列入考慮。 在某實施例中，使用阻擋遮罩且完全地形成pFET元件或 4IBM/06026TW ； Y〇R9-2005-0167TW1(JL) 1378558 元件，之後，移除阻擋遮罩，形成另一阻擋遮罩，並形 成相反掺_類_ FET。細’在另—實賊+，阻擔遮罩 的使用係朗其巾—個元件之金屬帽蓋層（18或19)形成才 將此阻擋遮罩移除，然後再形成另一元件。在後者實施例中， ，功函數元，金屬之金屬帽蓋層1S可包含高功函數金屬之— :面層，或高功函數元素金屬之金屬帽蓋層19可包含低功函 數金屬之一表面層。 圖三顯示包含圖—B所示之《MQS元件及圖二b所示之 件之結構的剖面示意圖。在此圖式中，溝槽隔離區 PFET與砸丁。在此圖式中，元件符號57係指源極/ 汲極擴散區域。 提供以下實例以示範說明利用上述各製程步驟所形成一 nFET ° 實例 本案唯-實例係利用本發明於'土詳細說明中所述之名 基本製程步驟轉備—粒含s漏2_2/Ti/TiN/p_si ° ""ϋ此實例中，™帽蓋層之沉積聚集至Ti (低功函妻 兀素金屬）之沉積。製備代表本發明的兩個開極堆疊；一個自 含10埃Ti及150埃的TiN，而另一個包含2〇埃Ti及15〇与 。為了對照說明，也製備包含TiN的—刪08及包含 4IBM/06026TW ; Y〇R9_20〇5-〇167TW1(JL) 24 1378558 及 SiON 的一 nM〇s。 表一顯示製造自對準MOSFET之後本發明nM〇S結構的 性能，其顯示臨界電壓vt、中隙偏移（朝向JJPET)、以及反 轉厚度Tinv。Vt及Tinv的測量係利用技藝中之習知技術。vt 的決疋係藉由，舉例而言，在典型汲極電流_閘極電壓 範圍中，使用nFETs的300nA寬度/長度標準計算電流，接著 使用此電流從id-vg範圍計算閘極電壓，其係定義為vt或元 件之Sa界電壓），Tinv的決定則藉由習知之分離c_v方法來 計算反轉電容’並接著利用電容與厚度間之習知關係以得到元 件反轉厚度。 表一* : 閘極堆疊nMOS Vt 中隙偏移 Tinv TiN (習知技術） 0.47 110 mV 15.5 埃 10 埃 Ti 及 150 埃 TiN (本發明） 0.42 160 mV 14.3 埃 20 埃 Ti 及 150 埃 TiN 0.29 290 mV 12.5 埃 polySi/SiON (習知技術） 0.03 550 mV 31埃 除了上述，表一之資料也顯示藉由改變低功函數金屬厚度 來縮放界面及調整元件Vt之能力。參照圖四，其顯示增加= 功函數層厚度可以清除在Hf〇2下方之界面氧化層（亦即 Si〇2) ’並因此提供相當積極的縮放。ή之增加量也使得％ 更大nFET接近塊狀似的（bulk like). Ti功函數。此資料、、主楚 4旧M/06026TW ; YOR9-2005-0167TW1(J|_) 25 1378558 地顯不，藉由增加低功函數金屬（在此案例中為Ti)之厚度， 我們可以偏移元件Vt至理想nFET頻帶邊緣vt (血型i為 n+P〇ly/Si〇N閘極堆疊）的200-250毫伏特内。此外，我們也 可以縮放反轉厚度並因此改善CM〇s元件的性能。 ^本發明較佳實施例已特別地顯示與說明如上，熟此技 藝者可了解，在不悖離本發明之精神與範疇下，上述之結果 及形式與細節上的任何改變是可以作到的。因此，本發^並 不欲被限制在上述之說明與例示的形式與細節中，而是落在 所附申請專利範圍之範疇中。 【圖式簡單說明】 圖-A至-B為本發明基本製程步驟的剖面示意圖，係 用以形成包含-雙層的nMQS (或藏了）元件，此雙層包含 一低功函數元素金屬及一原位金屬帽蓋層。 圖二A至工丑為本發明基本製程步驟的剖面示意圖，係 Μ形成包含_雙層的pMCDS UpFET)元件，此雙層包含 一南功函數元素金屬及一金屬帽篕層。 —圖三顯示-結構的勤示相，此結構包含圖—B中所 示之nMOS元件及圖二时所示之师⑽元件。 4IBM/06026TW ； YOR9-2005-0167TW1(JL) 26 低臨：低功函數金屬厚度而取得的-積極縮放及 V)的曲線圖其電容（微微法拉，PF)對閘極偏壓（伏特， 包含Si〇伽二5二堆4 ’閘極堆疊 =1 ^ 埃Tl/150埃丽夕ΒΒ矽；電容最大值cmax —.P，反轉厚度1^=12埃；而臨界電壓Vt=0.29v〇 【主要元件符號說明】 1〇半導體基板 12閘極堆疊 Η閘極介電層 18金屬帽蓋層 20多晶碎囊封層 52閘極堆疊 54南功函數金屬 12’圖案化閘極堆疊 16低功函數金屬 19金屬帽蓋層 52’圖案化閘極堆疊
55溝槽隔離區 57源極/汲極擴散區域 4IBM/06026TW ； YOR9-2005-0167TW1(JL) 27

Claims (1)

  1. 案號：95112385 1〇1年07月03曰修正一替換頁 十、申請專利範圍： 】· 一種互補式金氧半導體（CMOS)結構，包含： 一半導體基板； 至少一個nMOS元件，位在該半導體基板的一個區域 上；及 至少一個pMOS元件’位在該半導體基板的另一個區 域上’其中，該至少一個nMOS元件包含一閘極堆疊，該 閘椏堆疊包含具小於4·2 eV之功函數的至少一低功函數 元素金屬及一原位金屬帽蓋層，而該至少一個pM〇s則包 含一閘極堆疊，該閘極堆疊包含具大於49 eV之功函數 的至少一高功函數元素金屬及一金屬帽蓋層其中該至少 個pMOS元件之該高功函數元素金屬與該金屬帽蓋層 之間存在著-表面氧化層’但是該至少—個元件之 該低功函數το素金屬與該原位金屬帽蓋層之間沒有該表 面氧化層。 2. 如请求項1所述之C0MS结構，其中該半導體基板包含 Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、GaN、InAs、InP、 有機半導體、Si/SiGe、-絕緣層上碎（s〇I) 一絕緣層上 矽鍺（SG0I)或一絕緣層上鍺（G〇I)。 3. 如請求項1所述之C0MS結構，其中該半導體基板包含 一含z夕半導體材料。 28 1378558 .* e - · .. * - -· · ' ' · -... . ·/'-. . - · . 4. * * . · ·· 案號：95112385 101年〇7月03日修正_替換頁 項1所述之C0MS結構，其中該祖^元件及該 PMOS元件包含相同的閘極介電層，其係位在該半導體基 板與該高及低功函數元素金屬之間。 5. 如請求項i所述之C0MS結構，其中該顧^元件及該 PMOS元件包含不同的閘極介電層，其係位在該半導體基 板與該高及低功函數元素金屬之間。 • 6. 如請求項i所述之C0MS結構，更包含在該半導體基板 與該南及低功函數元素金狀_ — _介電層，該問極 ^電層包含一氧化物、氮氧化物、氮化物、金屬石夕酸鹽、 氮化金屬石夕酸鹽、或上述之各種多層。 7. 如請求項6所述之C0MS結構，其中該閘極介電層係 Si〇2、IU匕Si〇2、Si3N4、SiON、具介電常數大於約4 〇 的一高k絕緣層、或上述之各種多層。 • 8. 如請求項7所述之COMS結構，其中該閘極介電層係選 自以下所組成之群組的一高k閘極介電層：、Zr〇2、 Al2〇3、Ti〇2、La2〇3、SrTi〇3、LaA103、Ce〇2、γ203、及 上述之各種混合物。 9. 如請求項6所述之COMS結構，其中該閘極介電層係si〇2 或包含Si02及HfD2的一堆疊。 29 案號：95112385 101年07月03日修正一替換頁 其中該閘極介電層具有 1〇·如凊求項6所述之COMS結構， 約〇·5至約i〇nm的厚度。 小結構’其巾關極介電層具有 小於3.0 nm的厚度。
    A，請求項6所述之c〇MS結構，更包含一金屬安定層， 位在該閘極介電層與該高及低功函數元素金屬之間。 13.如請求項12所述之C0MS結構，其中該金屬安定層具有 小於30埃之厚度，且係選自TiN、TaSiN、TaSi、TaN及 職。 14·如請求項丨所述之C0MS結構，其中該低功函數元素金 屬包含元素週期表IIIB族、IVB族或VB族的一金屬。 15.如請求項14所述之COMS結構’其中該低功函數元素金 屬包含 Ti、La、Y、Hf、Ta、Nb、Zr 或 V。 16·如請求項15所述之COMS結構，其中該低功函數元素金 屬為Ti。 Π·如請求項1所述之COMS結構，其中該高功函數元素金 30 18.丄⑽558 ·« - · ·· . 19. 20. 21. 22. 23. 案號：95112385 101年07月03曰修正一替換頁 屬係元素週期表VIB族、VIIB族或VIII族的一金屬。 如請求項17所述之COMS結構，其中該高功函數元素金 屬包含 Re、RU、w、Ni 或 Ir。 如請求項1所述之COMS結構，其中兩個金屬帽蓋層皆 包含一金屬氮化物或一金屬矽化物，其中該金屬係來自元 素週期表IVB族或VB族。 如請求項19所述之C〇MS結構，其中每個該金屬帽蓋層 包含 TiN、TaSiN、TiAIN 或 TaAIN。 如請求項1所述之C〇MS結構，其中該原位金屬帽蓋層 ^ 3表面層’該表面層包含該高功函數元素金屬。 =請求項1所述之C0MS結構，其中該金屬帽蓋層包含 表面層’該表面層包含該低功函數元素金屬。 如請求項1所述之C0MS結構，其中，一表面氧化層形 成於該高功函數金屬上。 =青求項1所述之COMS結構，其中每個該遍〇8及該 P OS 7C件係包含位在該半導基板内的源極/沒極擴散區。 31 24. 1378558 案號· 95112385 101年07月03日修正一替換頁 25·如請求項1所述之c〇MS結構更包含將該至少一個 少-個pM〇s元件分隔的—隔離區。 26. 如=求項1所述之c〇MS結構其中該祕^元件包含 "電層堆登，該介電層堆疊包含Si02及Hf02，作為該 低功函數元素金屬的Ti，及作為該原位金屬帽蓋層的TiN。 27. —種半導體結構，包含： 一半導體基板； 至少-個nMOS元件’位在解導縣㈣一個區域 上々其中’ 1¾至少一個心⑽元件包含一第一閘極堆疊， 該第-閘極堆疊包含位於辭導縣板上之—第一界面 層、位於該界面層上之厚度小於5 mn的-第-介電層、 位於該第一介電層上之功函數小於4.2 eV且厚度小於 3邮的-低功函數元素金屬、以及位於該低功函數元素金 屬上之一第一金屬帽蓋層；以及 至少-個pMos元件’位在該轉體基板的另一個區 田上八中s亥至少一個pMOS元件包含一第二閘極堆 豐’該第二閘極堆疊包含一第二金屬帽蓋層以及功函數大 於4.9 :V之至少一高功函數元素金屬其中該至少一個 讀之該至少—高功函數元素金屬無第二金屬帽 t層之間存在著一表面氧化層，但是該至少-個nMOS元 4之S/低力函數元素金屬與該第—金屬帽 該表面氧化層。 ^ 32 1378558 .. • *- . · - · " 案號：95112385 101年07月03曰修正一替換頁 28. 如請求項27所述之半導體結構，其中該至少一個pMOS 元件更包含位於該半導體基板上之一第二界面層、以及位 於該第二界面層上之一第二介電層。 29. 如請求項28所述之半導體結構，其中該第一界面層與該 第二界面層中至少一個包含Si02,且該第一介電層與該第 二介電層中至少一個包含Hf〇2。 • 33
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