JP2001077355A - トランジスタを形成する方法 - Google Patents
トランジスタを形成する方法Info
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Abstract
(57)【要約】
【課題】 ＴｉＮゲート・スタックのトランジスタ構造
の最適化。 【解決手段】 ゲート・スタックに三層構造、すなわち
ＣＶＤによるＴｉＮ形層（１０２）、ＰＶＤによるＴｉ
Ｎ層（１０３）及びＣＶＤによるＷ金属層（１０４）を
取り入れたＭＯＳＦＥＴ構造。ゲート誘電体と接触して
いる１番下のＴｉＮ形層は、ＭＯＣＶＤによってデポジ
ットされ、その場所でのシラン処理によって安定化され
る。この非晶質の導電被膜が、ゲート誘電体とこの後の
被膜の間の障壁層として作用して、この後のプロセス工
程に亙ってゲート誘電体の完全さを保つ。窒素雰囲気内
でのＴｉ反応性スパッタリングによって作られたＰＶＤ
によるＴｉＮ被膜は、高い密度及び純度を持ち、ＣＶＤ
によるタングステン・デポジッションの間、弗素汚染に
対して密度が一層低いＴｉＮ形層を保護する。
の最適化。 【解決手段】 ゲート・スタックに三層構造、すなわち
ＣＶＤによるＴｉＮ形層（１０２）、ＰＶＤによるＴｉ
Ｎ層（１０３）及びＣＶＤによるＷ金属層（１０４）を
取り入れたＭＯＳＦＥＴ構造。ゲート誘電体と接触して
いる１番下のＴｉＮ形層は、ＭＯＣＶＤによってデポジ
ットされ、その場所でのシラン処理によって安定化され
る。この非晶質の導電被膜が、ゲート誘電体とこの後の
被膜の間の障壁層として作用して、この後のプロセス工
程に亙ってゲート誘電体の完全さを保つ。窒素雰囲気内
でのＴｉ反応性スパッタリングによって作られたＰＶＤ
によるＴｉＮ被膜は、高い密度及び純度を持ち、ＣＶＤ
によるタングステン・デポジッションの間、弗素汚染に
対して密度が一層低いＴｉＮ形層を保護する。
Description
【０００１】
【発明の属する技術分野】この発明はデバイスの形状を
更に小さくし、詰込み密度を更に高くし、動作速度を更
に高くする目的に向かって半導体ＭＯＳＦＥＴ構造を最
適にすることに関する。
更に小さくし、詰込み密度を更に高くし、動作速度を更
に高くする目的に向かって半導体ＭＯＳＦＥＴ構造を最
適にすることに関する。
【０００２】
【従来の技術及び課題】集積回路の密度を高め、それと
併せて動作速度を更に高くし、動作電圧を更に小さくす
るという要求により、技術は、１００ｎｍ未満に縮小し
たゲート長を持つＭＯＳＦＥＴに向かっている。従来の
ポリーＳｉゲートを用いてＭＯＳＦＥＴをこういう範囲
にスケールダウンにするにつれて、十分にドープされて
いないゲート電極内の担体空乏効果が起こり、ＣＭＯＳ
デバイス速度、特に薄い酸化物上のｐ型ポリーＳｉの速
度が劣化する。ポリーＳｉを金属と取り換えるには、高
温プロセス工程の間の薄いゲート酸化物との相互作用が
問題である。その為、導電性で化学的に安定な障壁被膜
が研究されている。シリコンＩＣ製造プロセスは、これ
まで、酸化されたシリコン表面がすぐれた誘電体層を形
成すること、シリコン／二酸化シリコン界面の挙動が良
く、非常に複雑なＭＯＳＦＥＴ回路を確実に製造するこ
とができるという事実に基づいている。窒化シリコンの
ような別の誘電体材料、並びに導電性の拡散障壁及び接
着層として作用する新しい材料が導入されたことによ
り、回路の寸法を縮小し、性能を高め、信頼性を改善す
ることができるようになった。対象となる全てのゲート
金属系の中で、ＴｉＮは最も将来性のある候補の１つで
ある。これは、硬さがダイアモンドに近く、３２９０℃
の融点を持ち、多くの薬品に対して不活性であり、Ｓｉ
Ｏ2に対する接着力が良好であって、ＷＦ6からＷをＣＶ
Ｄでデポジッションする場合の問題であるＦに対する、
並びにアルミニウムのスパイク化に対する良好な障壁性
という性質の独特の組み合わせを持っている。ＴｉＮは
良好な導電性を持つように作ることができ、シリコンＭ
ＯＳ構造内でミッドギャップ仕事関数を持っている。
併せて動作速度を更に高くし、動作電圧を更に小さくす
るという要求により、技術は、１００ｎｍ未満に縮小し
たゲート長を持つＭＯＳＦＥＴに向かっている。従来の
ポリーＳｉゲートを用いてＭＯＳＦＥＴをこういう範囲
にスケールダウンにするにつれて、十分にドープされて
いないゲート電極内の担体空乏効果が起こり、ＣＭＯＳ
デバイス速度、特に薄い酸化物上のｐ型ポリーＳｉの速
度が劣化する。ポリーＳｉを金属と取り換えるには、高
温プロセス工程の間の薄いゲート酸化物との相互作用が
問題である。その為、導電性で化学的に安定な障壁被膜
が研究されている。シリコンＩＣ製造プロセスは、これ
まで、酸化されたシリコン表面がすぐれた誘電体層を形
成すること、シリコン／二酸化シリコン界面の挙動が良
く、非常に複雑なＭＯＳＦＥＴ回路を確実に製造するこ
とができるという事実に基づいている。窒化シリコンの
ような別の誘電体材料、並びに導電性の拡散障壁及び接
着層として作用する新しい材料が導入されたことによ
り、回路の寸法を縮小し、性能を高め、信頼性を改善す
ることができるようになった。対象となる全てのゲート
金属系の中で、ＴｉＮは最も将来性のある候補の１つで
ある。これは、硬さがダイアモンドに近く、３２９０℃
の融点を持ち、多くの薬品に対して不活性であり、Ｓｉ
Ｏ2に対する接着力が良好であって、ＷＦ6からＷをＣＶ
Ｄでデポジッションする場合の問題であるＦに対する、
並びにアルミニウムのスパイク化に対する良好な障壁性
という性質の独特の組み合わせを持っている。ＴｉＮは
良好な導電性を持つように作ることができ、シリコンＭ
ＯＳ構造内でミッドギャップ仕事関数を持っている。
【０００３】ゴードンの米国特許第５，１３９，８２５
号、カッツの米国特許第５，０８９，４３８号、ジンバ
の米国特許第５，６７２，３８５号及びＩ．Ｊ．ラージ
メーカーズ（Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ誌１９
９４年）に記載されているように、ＴｉＮを基本とし被
膜は、有機金属源材料を用いる化学反応気相成長法によ
り、１００℃という低い温度でデポジットすることがで
きる。このＭＯＣＶＤプロセスは、ＰＶＤ（物理的気相
デポジッション）と普通呼ばれるスパッタリング・プロ
セス及びプラズマ・デポジッション・プロセスで存在す
る高エネルギ粒子に対して基板表面を露出しない。ＭＯ
ＳＦＥＴゲート・メタライズにＴｉＮを適用する早期の
例が、キム他（Ｓｙｍｐ．ｏｎ．ＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ１９９０年）、ファン他（ＩＥＤＭ１９９２
年）及びリー他（ＶＬＳＩ Ｓｙｍｐ．１９９５年及び
１９９６年）によって報告されている。ゲート酸化物と
接触してスパッタリングによるＴｉＮを用いるＭＯＳＦ
ＥＴ構造の一例が、シン他に付与された米国特許第５，
５０１，９９５号にも記載されている。これらの研究
は、異なる製造方法を用いたＴｉＮを基本とするＭＯＳ
構造の電気的な性能（ミッドギャップ仕事関数）を明ら
かにした。フー他（ＩＥＤＭ、１９９７年）及びチャタ
ルジー他（ＩＥＤＭ、１９９７年）による更に最近の発
表は、一層小さくて一層速いシリコンＭＯＳＦＥＴ集積
回路にＴｉＮの性質を活用する現在の努力を反映してい
る。遠隔プラズマ窒化酸化物（フー他）を使うことによ
り、理想に近いＣ−Ｖ特性が得られるとともに、厚さ３
ｎｍのゲート誘電体の降伏特性を改善することができ
た。チャタルジー他は、「交換ゲート」プロセスによっ
て製造された、８０ｎｍのゲート長を持つ厚さ２ｎｍの
窒化酸化物誘電体を持つ構造について報告している。最
近、ルー他（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１
９９６年）が、Ｈｅ内のＴＤＭＡＴの熱分解によって形
成されたＭＯＣＶＤで成長させたＴｉＮ形被膜に対する
その場所でのシラン（ＳｉＨ4）処理の効果について報
告している。ＳＩＭＳデータでは、被膜の組成は３４％
のＴｉ、２６％のＮ、２８％のＣ、９％のＯ、４％のＳ
ｉであることがわかっている。この被膜は、３０００マ
イクロオーム−ｃｍという高くて安定した導電度を持っ
ている。ヤン他は最近、ゲート構造内にＰＶＤ ＴｉＮ
被膜及びＭＯＣＶＤ ＴｉＮ形被膜を持つＭＯＳＦＥＴ
構造の物理的及び電気的な結果を比較している。ＴＥＭ
顕微鏡写真では、シラン処理されたＭＯＣＶＤ ＴｉＮ
形被膜は非晶質であることがわかっており、これは汚染
物質に対する拡散障壁として優れた性能があることを意
味する。ＰＶＤ ＴｉＮ被膜は柱状構造であった。
号、カッツの米国特許第５，０８９，４３８号、ジンバ
の米国特許第５，６７２，３８５号及びＩ．Ｊ．ラージ
メーカーズ（Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ誌１９
９４年）に記載されているように、ＴｉＮを基本とし被
膜は、有機金属源材料を用いる化学反応気相成長法によ
り、１００℃という低い温度でデポジットすることがで
きる。このＭＯＣＶＤプロセスは、ＰＶＤ（物理的気相
デポジッション）と普通呼ばれるスパッタリング・プロ
セス及びプラズマ・デポジッション・プロセスで存在す
る高エネルギ粒子に対して基板表面を露出しない。ＭＯ
ＳＦＥＴゲート・メタライズにＴｉＮを適用する早期の
例が、キム他（Ｓｙｍｐ．ｏｎ．ＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ１９９０年）、ファン他（ＩＥＤＭ１９９２
年）及びリー他（ＶＬＳＩ Ｓｙｍｐ．１９９５年及び
１９９６年）によって報告されている。ゲート酸化物と
接触してスパッタリングによるＴｉＮを用いるＭＯＳＦ
ＥＴ構造の一例が、シン他に付与された米国特許第５，
５０１，９９５号にも記載されている。これらの研究
は、異なる製造方法を用いたＴｉＮを基本とするＭＯＳ
構造の電気的な性能（ミッドギャップ仕事関数）を明ら
かにした。フー他（ＩＥＤＭ、１９９７年）及びチャタ
ルジー他（ＩＥＤＭ、１９９７年）による更に最近の発
表は、一層小さくて一層速いシリコンＭＯＳＦＥＴ集積
回路にＴｉＮの性質を活用する現在の努力を反映してい
る。遠隔プラズマ窒化酸化物（フー他）を使うことによ
り、理想に近いＣ−Ｖ特性が得られるとともに、厚さ３
ｎｍのゲート誘電体の降伏特性を改善することができ
た。チャタルジー他は、「交換ゲート」プロセスによっ
て製造された、８０ｎｍのゲート長を持つ厚さ２ｎｍの
窒化酸化物誘電体を持つ構造について報告している。最
近、ルー他（Ｊ．Ｅｌｅｃｔｒｏｃｈｅｍ．Ｓｏｃ．１
９９６年）が、Ｈｅ内のＴＤＭＡＴの熱分解によって形
成されたＭＯＣＶＤで成長させたＴｉＮ形被膜に対する
その場所でのシラン（ＳｉＨ4）処理の効果について報
告している。ＳＩＭＳデータでは、被膜の組成は３４％
のＴｉ、２６％のＮ、２８％のＣ、９％のＯ、４％のＳ
ｉであることがわかっている。この被膜は、３０００マ
イクロオーム−ｃｍという高くて安定した導電度を持っ
ている。ヤン他は最近、ゲート構造内にＰＶＤ ＴｉＮ
被膜及びＭＯＣＶＤ ＴｉＮ形被膜を持つＭＯＳＦＥＴ
構造の物理的及び電気的な結果を比較している。ＴＥＭ
顕微鏡写真では、シラン処理されたＭＯＣＶＤ ＴｉＮ
形被膜は非晶質であることがわかっており、これは汚染
物質に対する拡散障壁として優れた性能があることを意
味する。ＰＶＤ ＴｉＮ被膜は柱状構造であった。
【０００４】
【課題を解決する為の手段及び作用】ここでは、ゲート
誘電体の上にＭＯＣＶＤによってデポジットされ、ゲー
ト電極として作用する非晶質導電性の薄いＴｉＮ形層を
取り入れた改良されたゲート・スタックを持つＭＯＳＦ
ＥＴ構造を開示する。この層が、成長工程の一部分とし
て、ＭＯＣＶＤ反応器内で行われるＳｉＨ4処理によっ
て安定化される。その特性は、非晶質構造、優れた底壁
及び側壁カバー、及び高くて安定した電気的なコンダク
タンスを含む。ＭＯＣＶＤ ＴｉＮ形被膜とタングステ
ン又は銅のような別のゲート金属との間にＰＶＤ Ｔｉ
Ｎ層を挿入することにより、更にゲート誘電体が保護さ
れる。
誘電体の上にＭＯＣＶＤによってデポジットされ、ゲー
ト電極として作用する非晶質導電性の薄いＴｉＮ形層を
取り入れた改良されたゲート・スタックを持つＭＯＳＦ
ＥＴ構造を開示する。この層が、成長工程の一部分とし
て、ＭＯＣＶＤ反応器内で行われるＳｉＨ4処理によっ
て安定化される。その特性は、非晶質構造、優れた底壁
及び側壁カバー、及び高くて安定した電気的なコンダク
タンスを含む。ＭＯＣＶＤ ＴｉＮ形被膜とタングステ
ン又は銅のような別のゲート金属との間にＰＶＤ Ｔｉ
Ｎ層を挿入することにより、更にゲート誘電体が保護さ
れる。
【０００５】
【実施例】概説 好ましい実施例はＭＯＣＶＤでデポジットされた非晶質
のＴｉＮ形層を、ＭＯＳＦＥＴゲート構造の一部分とし
て用いる。この層が、プラズマ処理又はスパッタリング
照射の間のイオン照射による損傷のような、後続のプロ
セス工程による損傷に対して、薄いゲート誘電体を保護
する。同形ＴｉＮ ＭＯＣＶＤプロセスが、非常に小さ
い非プレーナー形構造の製造を助ける。更に、ＴｉＮ状
の層をシリコン（シラン）又は硼素（ジボラン）を含む
雰囲気内でアニ−ルして、ＴｉＮを酸素に対して安定化
することができる。更に、最初のＴｉＮ状の層の上に、
２番目のＰＶＤ ＴｉＮ形をデポジットすることがで
き、この２番目のＴｉＮは一層稠密な層となり、後のＣ
ＶＤタングステン・デポジッションからの弗素のよう
な、層処理の劣化に対して最初のＴｉＮを保護する。
のＴｉＮ形層を、ＭＯＳＦＥＴゲート構造の一部分とし
て用いる。この層が、プラズマ処理又はスパッタリング
照射の間のイオン照射による損傷のような、後続のプロ
セス工程による損傷に対して、薄いゲート誘電体を保護
する。同形ＴｉＮ ＭＯＣＶＤプロセスが、非常に小さ
い非プレーナー形構造の製造を助ける。更に、ＴｉＮ状
の層をシリコン（シラン）又は硼素（ジボラン）を含む
雰囲気内でアニ−ルして、ＴｉＮを酸素に対して安定化
することができる。更に、最初のＴｉＮ状の層の上に、
２番目のＰＶＤ ＴｉＮ形をデポジットすることがで
き、この２番目のＴｉＮは一層稠密な層となり、後のＣ
ＶＤタングステン・デポジッションからの弗素のよう
な、層処理の劣化に対して最初のＴｉＮを保護する。
【０００６】第１の好ましい実施例 図１Ａは、第１の好ましい実施例のＭＯＳＦＥＴ構造の
簡略側面断面図を示す。ゲート・スタックが、シリコン
・ウェーハ１００上にあるゲート誘電体層１０１と接触
しているＭＯＣＶＤでデポジットしたＴｉＮ形層１０２
と、ＰＶＤでデポジットしたＴｉＮ層１０３と、ＣＶＤ
でデポジットしたタングステン金属層１０４とで構成さ
れる。このプロセスの流れの内、ゲート・スタックを作
る部分を除くと、ポリシリコン・ゲートＭＯＳＦＥＴデ
バイスに普通用いられる製造工程を変えなくてもよい。
このゲート・スタック内の個別の層の厚さは大体、ゲー
ト誘電体（二酸化シリコン又は窒化酸化物）層１０１が
３ｎｍ、第１のＴｉＮ層１０２が５ｎｍ、第２のＴｉＮ
層１０３が１０−３０ｎｍ、タングステン層１０４が５
０−１００ｎｍである。ゲート長は１００ｎｍの範囲内
であってよい。図１Ａ−Ｃは、好ましい実施例でゲート
を形成する工程を図式的に示している。最初に、誘電体
１０１の上に層１０２、１０３及び１０４を一面にデポ
ジットすることにより、スタックの各層を形成すること
ができる。図１Ｂ参照。ＴｉＮ形層１０２のＭＯＣＶＤ
によるデポジッションは、１乃至１０トルの圧力範囲内
にある担体ガスとしてのＨｅを用いて約３８０℃で前駆
体としてのテトラキス・ジメチルアミノ・チタン（ＴＤ
ＭＡＴ）の熱分解を使う。この熱分解によるデポジッシ
ョンは、ＰＶＤデポジッションによって起こる恐れがあ
るゲート誘電体の損傷を避ける。所望のＴｉＮの厚さが
デポジットされた後、源ガスをターンオフし、デポジッ
ション後のアニ−ルをシラン（ＳｉＨ4）又はジボラン
（Ｂ2Ｈ6）内で実施する。シリコン又は硼素が層の中に
取り込まれることにより、被膜に対する酸素の吸収が最
小限に抑えられ、こうしてこの結果得られる被膜が安定
化する。シリコン分が多い被膜は、Ａｌを湿潤させ、Ｃ
ｕに対する接着力を高めるのにも役立ち、従って、高級
なメタライズの用途に有利である。スパッタリング（全
部ＰＶＤ）方法に比較すると、好ましい実施例の２工程
ＴｉＮデポジッションは、ステップ・カバレッジを一層
良くし、且つＴｉ／Ｓｉ比の制御をより容易にして、被
膜をデポジットするプロセスとなる。テトラキス・ジエ
チルアミノ・チタン（ＴＤＥＡＴ）、ＮＨ3及びＳｉＨ4
からＴｉＳｉＮ被膜をＣＶＤでデポジッションするのと
比較すると、好ましい実施例は、Ｔｉ源及びＮＨ3の間
の気相反応からの粒子の源をなくす。この代りに、ＭＯ
ＣＶＤでデポジットしたＴｉＮ被膜の成長後のジボラン
処理から得られたＴｉＢＮ被膜を、この用途に使うこと
ができる。ＳｉＨ4処理後のＴｉＮ形層は、大体、次の
ような組成を持っている。３４％のＴｉ、２６％のＮ、
２８％のＣ、９％のＯ及び４％のＳｉ、このＳｉは表面
近くにある。もちろん、この他の同様な組成でも作用す
る。ＴｉＮ層１０３が窒素プラズマ内でＴｉをスパッタ
リングすることによって形成される。図面ではＣＶＤタ
ングステンとして示してある金属層１０４は、Ｈ2中の
ＷＦ6からデポジットされる。Ｔａ、Ａｌ又はＡｕのよ
うなプロセスと両立し得るこの他の金属を使うことがで
きる。随意選択により、ハード・マスクとして作用する
誘電体層を金属層１０４の上にデポジットすることがで
きる。
簡略側面断面図を示す。ゲート・スタックが、シリコン
・ウェーハ１００上にあるゲート誘電体層１０１と接触
しているＭＯＣＶＤでデポジットしたＴｉＮ形層１０２
と、ＰＶＤでデポジットしたＴｉＮ層１０３と、ＣＶＤ
でデポジットしたタングステン金属層１０４とで構成さ
れる。このプロセスの流れの内、ゲート・スタックを作
る部分を除くと、ポリシリコン・ゲートＭＯＳＦＥＴデ
バイスに普通用いられる製造工程を変えなくてもよい。
このゲート・スタック内の個別の層の厚さは大体、ゲー
ト誘電体（二酸化シリコン又は窒化酸化物）層１０１が
３ｎｍ、第１のＴｉＮ層１０２が５ｎｍ、第２のＴｉＮ
層１０３が１０−３０ｎｍ、タングステン層１０４が５
０−１００ｎｍである。ゲート長は１００ｎｍの範囲内
であってよい。図１Ａ−Ｃは、好ましい実施例でゲート
を形成する工程を図式的に示している。最初に、誘電体
１０１の上に層１０２、１０３及び１０４を一面にデポ
ジットすることにより、スタックの各層を形成すること
ができる。図１Ｂ参照。ＴｉＮ形層１０２のＭＯＣＶＤ
によるデポジッションは、１乃至１０トルの圧力範囲内
にある担体ガスとしてのＨｅを用いて約３８０℃で前駆
体としてのテトラキス・ジメチルアミノ・チタン（ＴＤ
ＭＡＴ）の熱分解を使う。この熱分解によるデポジッシ
ョンは、ＰＶＤデポジッションによって起こる恐れがあ
るゲート誘電体の損傷を避ける。所望のＴｉＮの厚さが
デポジットされた後、源ガスをターンオフし、デポジッ
ション後のアニ−ルをシラン（ＳｉＨ4）又はジボラン
（Ｂ2Ｈ6）内で実施する。シリコン又は硼素が層の中に
取り込まれることにより、被膜に対する酸素の吸収が最
小限に抑えられ、こうしてこの結果得られる被膜が安定
化する。シリコン分が多い被膜は、Ａｌを湿潤させ、Ｃ
ｕに対する接着力を高めるのにも役立ち、従って、高級
なメタライズの用途に有利である。スパッタリング（全
部ＰＶＤ）方法に比較すると、好ましい実施例の２工程
ＴｉＮデポジッションは、ステップ・カバレッジを一層
良くし、且つＴｉ／Ｓｉ比の制御をより容易にして、被
膜をデポジットするプロセスとなる。テトラキス・ジエ
チルアミノ・チタン（ＴＤＥＡＴ）、ＮＨ3及びＳｉＨ4
からＴｉＳｉＮ被膜をＣＶＤでデポジッションするのと
比較すると、好ましい実施例は、Ｔｉ源及びＮＨ3の間
の気相反応からの粒子の源をなくす。この代りに、ＭＯ
ＣＶＤでデポジットしたＴｉＮ被膜の成長後のジボラン
処理から得られたＴｉＢＮ被膜を、この用途に使うこと
ができる。ＳｉＨ4処理後のＴｉＮ形層は、大体、次の
ような組成を持っている。３４％のＴｉ、２６％のＮ、
２８％のＣ、９％のＯ及び４％のＳｉ、このＳｉは表面
近くにある。もちろん、この他の同様な組成でも作用す
る。ＴｉＮ層１０３が窒素プラズマ内でＴｉをスパッタ
リングすることによって形成される。図面ではＣＶＤタ
ングステンとして示してある金属層１０４は、Ｈ2中の
ＷＦ6からデポジットされる。Ｔａ、Ａｌ又はＡｕのよ
うなプロセスと両立し得るこの他の金属を使うことがで
きる。随意選択により、ハード・マスクとして作用する
誘電体層を金属層１０４の上にデポジットすることがで
きる。
【０００７】次に（例えば遠紫外線）フォトリソグラフ
ィ又は電子ビーム・リソグラフィを用いて、エッチ・マ
スクを形成する。ＳＦ6／Ｎ2組成を用いた異方性ＲＩＥ
（反応性イオン・エッチ）により、下側にあるＴｉＮが
エッチ・ストッパとして作用することによって、タング
ステンがエッチされる。ＴｉＮエッチは、化学的な順流
式で酸素にＣ2Ｆ6を用いるか、又はその代りに、Ｃｌ2
組成のＲＩＥを用いる。このエッチはゲート誘電体のと
ころで停止する。次に、軽くドープしたドレイン打込み
１１０を実施することができる。図１Ｃ参照。ハード・
マスクを使う場合、フォトレジストを使ってハード・マ
スクをパターンぎめし、フォトレジストを剥がし、ハー
ド・マスクを使って金属及びＴｉＮ層をエッチする。図
１Ａは、同形窒化物デポジッション及び異方性エッチバ
ックによって窒化シリコン側壁スペーサ１０６を形成し
た後、そしてソース／ドレイン領域１０７を打込んでア
ニ−ルした後の構造を示している。この構造は、この
後、ＭＯＳ（ＣＭＯＳ又はＢｉＣＭＯＳ）集積回路の完
成に向かって、普通の技術的な工程を用いて処理を続け
ることができる。
ィ又は電子ビーム・リソグラフィを用いて、エッチ・マ
スクを形成する。ＳＦ6／Ｎ2組成を用いた異方性ＲＩＥ
（反応性イオン・エッチ）により、下側にあるＴｉＮが
エッチ・ストッパとして作用することによって、タング
ステンがエッチされる。ＴｉＮエッチは、化学的な順流
式で酸素にＣ2Ｆ6を用いるか、又はその代りに、Ｃｌ2
組成のＲＩＥを用いる。このエッチはゲート誘電体のと
ころで停止する。次に、軽くドープしたドレイン打込み
１１０を実施することができる。図１Ｃ参照。ハード・
マスクを使う場合、フォトレジストを使ってハード・マ
スクをパターンぎめし、フォトレジストを剥がし、ハー
ド・マスクを使って金属及びＴｉＮ層をエッチする。図
１Ａは、同形窒化物デポジッション及び異方性エッチバ
ックによって窒化シリコン側壁スペーサ１０６を形成し
た後、そしてソース／ドレイン領域１０７を打込んでア
ニ−ルした後の構造を示している。この構造は、この
後、ＭＯＳ（ＣＭＯＳ又はＢｉＣＭＯＳ）集積回路の完
成に向かって、普通の技術的な工程を用いて処理を続け
ることができる。
【０００８】第２の好ましい実施例 図２Ａ乃至２Ｄは、上に述べたゲート・スタックを「使
い捨てゲート」方式と組み合わせた第２の好ましい実施
例を図式的に示す。この方法の特性は、イオン打込み及
びアニ−ル工程が、仮の「使い捨てゲート」の助けを借
りて実施されること、並びに最終的なゲート誘電体層の
形成は、使い捨てゲートの除去が済むまで遅らせること
ができることである。図２Ａは、（ゲート）酸化物２０
１によって覆われたウェーハ２００の上に仮の「使い捨
てゲート」ストライプ２１６が形成されるプロセスの点
におけるＭＯＳ構造を示す。側壁誘電体（例えば窒化シ
リコン）層２０４が、同形デポジッションに続く異方性
エッチバックによって追加されている。誘電体２０５
（例えばＳｉＯ2）がデポジットされ、表面が平坦化さ
れて、使い捨てゲート・ストライプの表面を露出する。
使い捨てゲート２１６及び側壁スペーサ２０４を形成し
た後、軽くドープされたドレイン領域２０２及びソース
／ドレイン領域２０３の打込み及びアニ−ルが行われて
いる。使い捨てゲート２１６に対する材料は、標準的な
ＭＯＳＦＥＴプロセスでは、ポリシリコンにすることが
できるが、Ａｌのようなプロセスと両立性を持つこの他
の任意の金属であってよい。図２Ｂは、例えば塩素プラ
ズマ・エッチにより、使い捨てゲート材料２１６が除去
された後の構造を示す。この点で、プロセスは、現存の
ゲート誘電体を交換する選択の余地を提供する。すなわ
ち、露出した誘電体２０１をエッチングによって除き、
その後新しいゲート酸化物を成長させる（又はデポジッ
トする）。図２Ｃは、以下の層シーケンスがデポジット
された後の構造を示す。すなわち、ＭＯＣＶＤによるＴ
ｉＮ形層２０６、ＰＶＤによるＴｉＮ層２０７及びゲー
ト金属層２０８、この例では、ＣＶＤでデポジットした
タングステンである。層２０６が同形であることが示さ
れており、側壁を覆っているが、これはＭＯＣＶＤデポ
ジッション・プロセスの重要な特性であって、小さくて
複雑な形状にとって有利である。図２Ｄは、例えば化学
的／機械的研磨（ＣＭＰ）による平坦化後のゲート構造
を示す。この構造は、シリコンＭＯＳＦＥＴ集積回路の
完成に向かって、既知のプロセス工程を適用する用意が
できている。
い捨てゲート」方式と組み合わせた第２の好ましい実施
例を図式的に示す。この方法の特性は、イオン打込み及
びアニ−ル工程が、仮の「使い捨てゲート」の助けを借
りて実施されること、並びに最終的なゲート誘電体層の
形成は、使い捨てゲートの除去が済むまで遅らせること
ができることである。図２Ａは、（ゲート）酸化物２０
１によって覆われたウェーハ２００の上に仮の「使い捨
てゲート」ストライプ２１６が形成されるプロセスの点
におけるＭＯＳ構造を示す。側壁誘電体（例えば窒化シ
リコン）層２０４が、同形デポジッションに続く異方性
エッチバックによって追加されている。誘電体２０５
（例えばＳｉＯ2）がデポジットされ、表面が平坦化さ
れて、使い捨てゲート・ストライプの表面を露出する。
使い捨てゲート２１６及び側壁スペーサ２０４を形成し
た後、軽くドープされたドレイン領域２０２及びソース
／ドレイン領域２０３の打込み及びアニ−ルが行われて
いる。使い捨てゲート２１６に対する材料は、標準的な
ＭＯＳＦＥＴプロセスでは、ポリシリコンにすることが
できるが、Ａｌのようなプロセスと両立性を持つこの他
の任意の金属であってよい。図２Ｂは、例えば塩素プラ
ズマ・エッチにより、使い捨てゲート材料２１６が除去
された後の構造を示す。この点で、プロセスは、現存の
ゲート誘電体を交換する選択の余地を提供する。すなわ
ち、露出した誘電体２０１をエッチングによって除き、
その後新しいゲート酸化物を成長させる（又はデポジッ
トする）。図２Ｃは、以下の層シーケンスがデポジット
された後の構造を示す。すなわち、ＭＯＣＶＤによるＴ
ｉＮ形層２０６、ＰＶＤによるＴｉＮ層２０７及びゲー
ト金属層２０８、この例では、ＣＶＤでデポジットした
タングステンである。層２０６が同形であることが示さ
れており、側壁を覆っているが、これはＭＯＣＶＤデポ
ジッション・プロセスの重要な特性であって、小さくて
複雑な形状にとって有利である。図２Ｄは、例えば化学
的／機械的研磨（ＣＭＰ）による平坦化後のゲート構造
を示す。この構造は、シリコンＭＯＳＦＥＴ集積回路の
完成に向かって、既知のプロセス工程を適用する用意が
できている。
【０００９】ＴｉＮ形材料の製造 ＴｉＮ形層１０２及び２０６に対するＭＯＣＶＤプロセ
スは次の通りである。チタン及び窒素に対する源として
役立つ単一供給ガス（好ましくはＴＤＭＡＴ）からＴｉ
−Ｓｉ−Ｎ又はＴｉ−Ｂ−Ｎ被膜をデポジットし、シリ
コン又は硼素の源として別の供給ガス（例えばシラン又
はジボラン）を使う。これは、良好な同形性を持たせな
がら、気相の粒子状物質の核発生を避ける。必要な厚さ
がデポジットされたら、チタン／窒素又はチタン／硼素
源ガスをターンオフした後も、ある時間の間、シラン又
は硼素供給ガスを引き続いて流す。この結果、Ｓｉ分が
多いかＢ分が多いＴｉＮ形被膜ができ、これは同形であ
って、欠陥密度が低い。第２の実施例では、ＴＤＭＡＴ
のような単一供給ガスを熱分解して、ＴｉＮ層を形成す
る。デポジッション後のアニ−ルを、シリコン又は硼素
を供給するガスの中で実施して、こういう材料を層に取
り込む。層にシリコン又は硼素を取り込むことにより、
被膜に対する酸素の吸収が最小限に抑えられ、こうして
この結果得られる被膜が安定化する。Ｓｉ分の多い又は
Ｂ分の多い被膜は、Ａｌを湿潤し、Ｃｕに対する接着力
を高めるのに役立ち、その為、高級なメタライズの用途
にとって有利である。スパッタリング方法と比較する
と、こういう実施例は、ステップ・カバレッジをずっと
良くし、Ｔｉ／Ｓｉ比又はＳｉ／Ｂ比の制御が一層容易
になるようにして、被膜をデポジットするプロセスにな
る。ＴＤＥＡＴ＋ＮＨ 3＋ＳｉＨ4方法と比較すると、好
ましい実施例は、Ｔｉ源及びＮＨ3の間の気相反応をな
くする。
スは次の通りである。チタン及び窒素に対する源として
役立つ単一供給ガス（好ましくはＴＤＭＡＴ）からＴｉ
−Ｓｉ−Ｎ又はＴｉ−Ｂ−Ｎ被膜をデポジットし、シリ
コン又は硼素の源として別の供給ガス（例えばシラン又
はジボラン）を使う。これは、良好な同形性を持たせな
がら、気相の粒子状物質の核発生を避ける。必要な厚さ
がデポジットされたら、チタン／窒素又はチタン／硼素
源ガスをターンオフした後も、ある時間の間、シラン又
は硼素供給ガスを引き続いて流す。この結果、Ｓｉ分が
多いかＢ分が多いＴｉＮ形被膜ができ、これは同形であ
って、欠陥密度が低い。第２の実施例では、ＴＤＭＡＴ
のような単一供給ガスを熱分解して、ＴｉＮ層を形成す
る。デポジッション後のアニ−ルを、シリコン又は硼素
を供給するガスの中で実施して、こういう材料を層に取
り込む。層にシリコン又は硼素を取り込むことにより、
被膜に対する酸素の吸収が最小限に抑えられ、こうして
この結果得られる被膜が安定化する。Ｓｉ分の多い又は
Ｂ分の多い被膜は、Ａｌを湿潤し、Ｃｕに対する接着力
を高めるのに役立ち、その為、高級なメタライズの用途
にとって有利である。スパッタリング方法と比較する
と、こういう実施例は、ステップ・カバレッジをずっと
良くし、Ｔｉ／Ｓｉ比又はＳｉ／Ｂ比の制御が一層容易
になるようにして、被膜をデポジットするプロセスにな
る。ＴＤＥＡＴ＋ＮＨ 3＋ＳｉＨ4方法と比較すると、好
ましい実施例は、Ｔｉ源及びＮＨ3の間の気相反応をな
くする。
【００１０】以上の説明に関し、更に以下の項目を開示
する。 （１） ＭＯＣＶＤにより、ゲート誘電体の上にＴｉＮ
を含む第１の層を形成し、ＰＶＤにより、前記第１の層
の上にＴｉＮを含む第２の層を形成し、前記第２の層の
上に金属層をデポジットする工程を含み、前記第１及び
第２の層及び前記金属層がゲートを形成するトランジス
タを含む方法。 （２） 第１項に記載の方法において、前記第２の層を
形成する前に、前記第１の層をシリコン又は硼素で処理
する工程を含む方法。 （３） 第１項に記載の方法において、前記第１の層を
形成する工程が、Ｔｉ化合物とＳｉ又はＢを含む化合物
との反応を含む方法。 （４） ゲート・スタックに三層構造、すなわちＣＶＤ
によるＴｉＮ形層（１０２）、ＰＶＤによるＴｉＮ層
（１０３）及びＣＶＤによるＷ金属層（１０４）を取り
入れたＭＯＳＦＥＴ構造。ゲート誘電体と接触している
１番下のＴｉＮ形層は、ＭＯＣＶＤによってデポジット
され、その場所でのシラン処理によって安定化される。
この非晶質の導電被膜が、ゲート誘電体とこの後の被膜
の間の障壁層として作用して、この後のプロセス工程に
亙ってゲート誘電体の完全さを保つ。窒素雰囲気内での
Ｔｉ反応性スパッタリングによって作られたＰＶＤによ
るＴｉＮ被膜は、高い密度及び純度を持ち、ＣＶＤによ
るタングステン・デポジッションの間、弗素汚染に対し
て密度が一層低いＴｉＮ形層を保護する。
する。 （１） ＭＯＣＶＤにより、ゲート誘電体の上にＴｉＮ
を含む第１の層を形成し、ＰＶＤにより、前記第１の層
の上にＴｉＮを含む第２の層を形成し、前記第２の層の
上に金属層をデポジットする工程を含み、前記第１及び
第２の層及び前記金属層がゲートを形成するトランジス
タを含む方法。 （２） 第１項に記載の方法において、前記第２の層を
形成する前に、前記第１の層をシリコン又は硼素で処理
する工程を含む方法。 （３） 第１項に記載の方法において、前記第１の層を
形成する工程が、Ｔｉ化合物とＳｉ又はＢを含む化合物
との反応を含む方法。 （４） ゲート・スタックに三層構造、すなわちＣＶＤ
によるＴｉＮ形層（１０２）、ＰＶＤによるＴｉＮ層
（１０３）及びＣＶＤによるＷ金属層（１０４）を取り
入れたＭＯＳＦＥＴ構造。ゲート誘電体と接触している
１番下のＴｉＮ形層は、ＭＯＣＶＤによってデポジット
され、その場所でのシラン処理によって安定化される。
この非晶質の導電被膜が、ゲート誘電体とこの後の被膜
の間の障壁層として作用して、この後のプロセス工程に
亙ってゲート誘電体の完全さを保つ。窒素雰囲気内での
Ｔｉ反応性スパッタリングによって作られたＰＶＤによ
るＴｉＮ被膜は、高い密度及び純度を持ち、ＣＶＤによ
るタングステン・デポジッションの間、弗素汚染に対し
て密度が一層低いＴｉＮ形層を保護する。
【００１１】
【関連出願との関係】下記の米国特許出願は、関連する
内容を持ち、この出願と被譲渡人が共通である。 通し番号０８／７８４，６５７、出願日０１／２１／９
７（２２９３２） 通し番号０９／０９９，５１８、出願日０６／１７／９
８（２３５９２）
内容を持ち、この出願と被譲渡人が共通である。 通し番号０８／７８４，６５７、出願日０１／２１／９
７（２２９３２） 通し番号０９／０９９，５１８、出願日０６／１７／９
８（２３５９２）
【図１】好ましい実施例のＭＯＳＦＥＴゲート構造を図
式的に示す断面図。
式的に示す断面図。
【図２】別の好ましい実施例のＭＯＳＦＥＴ構造の好ま
しい実施例の製造方法を図式的に示す断面図。
しい実施例の製造方法を図式的に示す断面図。
１００ Ｓｉ １０１ ゲート誘電体 １０２ ＴｉＮ形層 １０３ ＴｉＮ層 １０４ Ｗ金属層 １０６ スペーサ １０７ ソース／ドレイン １１０ ＬＤＤ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジオング − ピング リュ アメリカ合衆国 テキサス，ダラス，フォ レスト レーン ナンバー 1310，9744 (72)発明者 アミタバ チャタージー アメリカ合衆国 テキサス，プラノ，サン タナ レーン 3545 Ｆターム(参考） 4M104 AA01 BB30 BB37 CC05 DD03 DD04 DD37 DD43 DD65 DD78 DD91 EE03 EE09 EE14 EE17 FF13 GG09 GG14 HH16 5F040 DA01 DC01 EC01 EC04 EC06 EC12 EC28 ED03 EF02 EF11 FA01 FA02 FA03 FA07 FA17 FB02 FB04 FC00
Claims (1)
- 【請求項１】 ＭＯＣＶＤにより、ゲート誘電体の上に
ＴｉＮを含む第１の層を形成し、 ＰＶＤにより、前記第１の層の上にＴｉＮを含む第２の
層を形成し、 前記第２の層の上に金属層をデポジットする工程を含
み、前記第１及び第２の層及び前記金属層がゲートを形
成するトランジスタを含む方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22928899A JP2001077355A (ja) | 1999-08-13 | 1999-08-13 | トランジスタを形成する方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22928899A JP2001077355A (ja) | 1999-08-13 | 1999-08-13 | トランジスタを形成する方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077355A true JP2001077355A (ja) | 2001-03-23 |
Family
ID=16889784
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22928899A Pending JP2001077355A (ja) | 1999-08-13 | 1999-08-13 | トランジスタを形成する方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001077355A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003026019A1 (fr) * | 2001-09-12 | 2003-03-27 | Nec Corporation | Dispositif a semi-conducteurs et procede de production correspondant |
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-
1999
- 1999-08-13 JP JP22928899A patent/JP2001077355A/ja active Pending
Cited By (21)
| Publication number | Priority date | Publication date | Assignee | Title |
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