JP2008518487A - 高誘電率ゲート誘電体層及びシリサイドゲート電極を有する半導体デバイスの製造方法 - Google Patents

高誘電率ゲート誘電体層及びシリサイドゲート電極を有する半導体デバイスの製造方法 Download PDF

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Abstract

本発明に係る半導体デバイスの製造方法は、基板上に高誘電率ゲート誘電体層を形成する工程、高誘電率ゲート誘電体層上に障壁層を形成する工程、及び障壁層上に完全にシリサイド化されたゲート電極を形成する工程を有する。

Description

本発明は半導体デバイスに関し、より具体的には、高誘電率ゲート誘電体層及びシリサイドゲート電極を有する半導体デバイスに関する。
二酸化シリコンで形成された非常に薄いゲート誘電体を有する相補型金属酸化物半導体（“ＣＭＯＳ”）デバイスは、許容できないほどのゲートリーク電流に悩まされることがある。二酸化シリコンに代えて一定の高誘電率（以下、high-k）誘電体材料からゲート誘電体を形成することにより、ゲートリークを低減することができる。しかしながら、このような誘電体上に直接的に完全にシリサイド化されたゲート電極が形成されると、ゲート電極と誘電体との間の相互作用がフェルミ準位のピニング（pinning）を引き起こすことがある。その結果、high-kゲート誘電体上に直接的に形成された完全にシリサイド化されたゲート電極を有するトランジスタは、比較的高い閾値電圧を有することがある。
従って、high-kゲート誘電体を含む半導体デバイスを形成するための改善されたプロセスに対するニーズが存在する。
本発明は、不所望な高い閾値電圧を示さない、完全にシリサイド化されたゲート電極とhigh-kゲート誘電体との双方を有するデバイスを形成する方法を提供することを目的とする。
本発明の一態様に従った半導体デバイスの製造方法は、基板上に高誘電率ゲート誘電体層を形成する工程、高誘電率ゲート誘電体層上に障壁層を形成する工程、及び障壁層上に完全にシリサイド化されたゲート電極を形成する工程を有する。
本発明の他の一態様に従った半導体デバイスの製造方法は、基板上に高誘電率ゲート誘電体層を形成する工程、高誘電率ゲート誘電体層上に障壁層を形成する工程、障壁層上にポリシリコン層を形成する工程、一対の側壁スペーサ間に位置するトレンチを形成するようにポリシリコン層の第１部分を除去する工程、トレンチ内にｎ型金属層を形成する工程、ポリシリコン層の第２部分上に第２の金属層を堆積する工程、及びポリシリコン層の第２部分の実質的に全てを金属シリサイドに変化させるために十分な時間にわたって十分な温度に加熱する工程を有する。
本発明の他の一態様に従った半導体デバイスは、基板上に形成された高誘電率ゲート誘電体層、高誘電率ゲート誘電体層上に形成された障壁層、及び障壁層上に形成された完全にシリサイド化されたゲート電極を有する。
図面に示される形状は縮尺通りに描かれたものではない。
半導体デバイスを製造する方法について説明する。当該方法は、基板上にhigh-kゲート誘電体層を形成する工程、high-kゲート誘電体層上に障壁層を形成する工程、及び障壁層上に完全にシリサイド化されたゲート電極を形成する工程を有する。以降の説明では、本発明の完全な理解を提供するため、多数の詳細事項について説明する。しかしながら、当業者に明らかであるように、本発明はここで明示的に説明される以外の多くの手法にて実施され得るものである。故に、本発明は以降にて開示される具体的詳細事項によって限定されるものではない。
図１Ａ乃至１Ｄは、本発明に係る方法の一実施形態を実施するときに形成され得る構造の断面図を示している。図１Ａが例示するように、この実施形態においては、基板100上にhigh-kゲート誘電体層101が形成され、high-kゲート誘電体層101上に障壁層102が形成され、且つ障壁層102上にポリシリコン層103が形成される。基板100は、半導体デバイスが構築される基盤として機能する如何なる材料を有していてもよい。
high-kゲート誘電体層101を形成するために使用され得る材料の一部には、ハフニウム酸化物、ハフニウム・シリコン酸化物、ランタン酸化物、ランタン・アルミニウム酸化物、ジルコニウム酸化物、ジルコニウム・シリコン酸化物、タンタル酸化物、バリウム・ストロンチウム・チタン酸化物、バリウム・チタン酸化物、ストロンチウム・チタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウム・タンタル酸化物、及び鉛・亜鉛ニオブ酸塩が含まれる。特に好適なのは、ハフニウム酸化物、ジルコニウム酸化物、及びアルミニウム酸化物である。ここではhigh-kゲート誘電体層101を形成するために使用され得る材料の数例のみが説明されるが、この層は他の材料から形成されてもよい。
high-kゲート誘電体層101は基板100上に、例えば従来からの化学的気相堆積法（“ＣＶＤ”）、低圧ＣＶＤ、又は物理的気相堆積法（“ＰＶＤ”）といった従来からの堆積法を用いて形成され得る。好ましくは、従来からの原子層ＣＶＤプロセスが用いられる。このプロセスにおいては、金属酸化物前駆体（例えば、金属塩化物）及び蒸気が、選定された流速でＣＶＤ炉に供給され、ＣＶＤ炉は基板100とhigh-kゲート誘電体層との間に原子的に平坦な界面を生成するように選定された温度及び圧力にて作動される。ＣＶＤ炉は、所望の厚さを有する層を形成するのに十分長い時間にわたって作動されるべきである。大抵の用途では、high-kゲート誘電体層101は約60Å未満、より好ましくは約5Åと約40Åとの間の厚さにされるべきである。
high-kゲート誘電体層101が酸化物を有する場合、high-kゲート誘電体層101はこれを製造するために使用されるプロセスに依存して、ランダムな表面部位の酸素空孔及び許容できない不純物レベルを示すことがある。層101の堆積後、ある一定の不純物を層101から除去し、ほぼ理想的な金属：酸素の化学量論を有する層を生成するように層101を酸化することが望ましい。
障壁層102は、好ましくは、導電性であり且つ仕事関数的に透明（transparent）である。一実施形態において、障壁層102は例えばチタン窒化物又はタンタル窒化物といった金属窒化物を有してもよい。障壁層102はhigh-kゲート誘電体層101上に、当業者に明らかであるように、従来からのＣＶＤ又はＰＶＤプロセスを用いて形成され得る。障壁層102は、（障壁層102上に形成される）完全にシリサイド化されたゲート電極がhigh-kゲート誘電体層101と相互作用して望ましくないフェルミ準位ピニングを生じさせることを防止するのに十分な厚さでなければならない。この厚さは、この後に形成される完全にシリサイド化されたゲート電極の仕事関数によって設定されることが好ましいデバイスの閾値電圧に対して、障壁層102が有意に影響しないことを確保するように最適化されるべきである。多くの用途では、約5Åと約50Åとの間の厚さ（より好ましくは、約10Åと約20Åとの間の厚さ）である障壁層により、仕事関数的に透明であることが維持されたままフェルミ準位ピニングが抑制される。
ポリシリコン層103は、障壁層102上に従来からの堆積プロセスを用いて形成されてもよく、好ましくは約100Åと約2000Åとの間の厚さであり、より好ましくは約500Åと約1600Åとの間の厚さである。プロセスのこの段階で、ポリシリコン層103はアンドープであってもよいし、（例えば、ヒ素、リン、又は他のｎ型材料を用いて）ｎ型にドープされてもよいし、あるいは（例えば、ボロンを用いて）ｐ型にドープされてもよい。
図１Ａの構造の形成後、ポリシリコン層103、障壁層102、及びhigh-kゲート誘電体層101は、図２Ｂが例示する構造が生成されるようにエッチングされる。当業者に明らかであるように、従来からのパターニング及びエッチングプロセスが使用され得る。続いて、この構造に隣接してスペーサ104及び105が形成され、これらのスペーサに隣接して誘電体層106が形成される。スペーサ104及び105は好ましくはシリコン窒化物を有し、一方、誘電体層106は二酸化シリコン又は低誘電率（以下、low-k）材料を有していてもよい。このような構造を形成するために使用され得る従来からのプロセス工程は当業者によく知られたものであるので、ここでは更に詳細には説明しない。図示されるように、誘電体層106は、ポリシリコン層103を露出させ図１Ｃの構造が生成されるように、例えば従来からの化学機械研磨（“ＣＭＰ”）処理によって磨き落とされている。図示されていないが、この構造は、従来プロセスを用いて形成され得る他の多くの造形部（例えば、シリコン窒化物のエッチング停止層、ソース・ドレイン領域、及び１つ以上のバッファ層）を含んでいてもよい。
図１Ｃの構造の形成後、実質的に全ての（また、好ましくは全ての）ポリシリコン層103が、図１Ｄに示されるように、シリサイド107に変化させられる。完全にシリサイド化されたゲート電極107は、例えば、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、又はこれら材料の組み合わせを有する。ポリシリコン層103は、適当な金属を構造全体上に堆積し、その後、ポリシリコン層103から金属シリサイド（例えば、NiSi）を生成するのに十分な時間にわたって十分な温度に加熱することによって、完全にシリサイド化されたゲート電極107に変えられ得る。
好適な一実施形態においては、先ず、構造全体上に適当な金属（例えば、ニッケル）をスパッタすることによって、層103の露出表面を含むシリサイド107が形成される。ポリシリコン層103を完全に貫通するようにシリサイド107を拡げさせるため、スパッタ処理後に、例えば、低くとも約450℃の温度で行われる瞬時熱アニール（ＲＴＡ）など、高温アニールを続ける必要があり得る。ニッケルシリサイドを形成するとき、このアニールは約500℃と約550℃との間の温度で行われることが好ましい。コバルトシリサイドを形成するとき、このアニールは低くとも約600℃の温度で行われることが好ましい。
シリサイド107を作り出した後、構造体から余分な金属を除去するために従来からのＣＭＰ工程が適用される。このとき、誘電体層106が研磨ストッパとして機能する。シリサイド107は、完全にシリサイド化されたＰＭＯＳゲート電極又は完全にシリサイド化されたＮＭＯＳゲート電極としての使用に好ましい完全にシリサイド化されたゲート電極として機能し得る。シリサイド107が完全にシリサイド化されたＰＭＯＳゲート電極又は完全にシリサイド化されたＮＭＯＳゲート電極として機能するかどうかは、ポリシリコン層103に為されるドーピング処理、シリサイドを生成するために使用される金属、及びこれを作り出すプロセスに依存する。一部の実施形態においては、本発明に係るプロセスは、完全にシリサイド化されたＰＭＯＳ及び完全にシリサイド化されたＮＭＯＳの両ゲート電極を含むＣＭＯＳデバイスを生成するために使用されてもよい。
high-kゲート誘電体層101と完全にシリサイド化されたゲート電極107との間の障壁層102の存在により、フェルミ準位のピニングを引き起こすゲート電極と誘電体との間の望ましくない相互作用が防止され得る。結果として、本発明に係るプロセスにより、完全にシリサイド化されたゲート電極とhigh-kゲート誘電体との双方を有しながら、望ましくなく高い閾値電圧を示さないデバイスが実現される。
図２Ａ乃至２Ｄは、本発明に係る方法の第２実施形態を実施するときに形成され得る構造を例示している。この実施形態においては、金属ＮＭＯＳゲート電極及び完全にシリサイド化されたＰＭＯＳゲート電極を含むＣＭＯＳデバイスが形成される。図２Ａは、ＣＭＯＳデバイスを製造するときに形成され得る中間構造を表している。この構造は、基板200の第１部分201及び第２部分202を含んでいる。分離領域203が第１部分201を第２部分202から分離している。基板200上にhigh-kゲート誘電体層205が形成され、high-kゲート誘電体層205上に障壁層207が形成される。障壁層207上にはポリシリコン層が形成される。このポリシリコン層の第１部分204は一対の側壁スペーサ208及び209によって両側を囲まれ、このポリシリコン層の第２部分206は一対の側壁スペーサ210及び211によって両側を囲まれる。側壁スペーサの隣には誘電体212がある。
基板200は、半導体デバイスが構築される基盤として機能する如何なる材料を有していてもよい。分離領域203は二酸化シリコン、又はトランジスタの活性領域を分離し得る他の材料を有する。high-kゲート誘電体層205及び障壁層207は上述の材料の何れを有していてもよく、また上述の従来プロセスを用いて形成されてもよい。ポリシリコン層の第１部分204及び第２部分206の各々は、好ましくは約100Åと約2000Åとの間の厚さ、より好ましくは約500Åと約1600Åとの間の厚さである。
第１部分204はアンドープであってもよいし、あるいはヒ素、リン又は他のｎ型材料でドープされてもよい。好適な一実施形態においては、第１部分204はｎ型にドープされ、一方、第２部分206は、例えば第２部分206をボロンでドーピングすることによって、ｐ型にドープされる。ボロンでドープされるとき、第１部分204を除去するためのその後のウェットエッチングプロセスがｐ型ポリシリコン層206の有意量を除去しないことを確保するために、ｐ型ポリシリコン層206は十分な濃度でこの元素を含むべきである。スペーサ208、209、210及び211は好ましくはシリコン窒化物を有し、一方、誘電体212は二酸化シリコン又はlow-k材料を有していてもよい。
当業者に明らかであるように、図２Aの構造を生成するためには、従来からのプロセス工程、材料、及び装置が使用されてもよい。図示されるように、誘電体212は、ポリシリコン層の第１部分204及び第２部分206を露出させるように、例えば従来からのＣＭＰ処理によって磨き落とされている。図示されていないが、図２Ａの構造は、従来プロセスを用いて形成され得る他の多くの造形部（例えば、シリコン窒化物のエッチング停止層、ソース・ドレイン領域、及び１つ以上のバッファ層）を含んでいてもよい。
図２Aの構造の形成後、第１部分204が除去される。好適な一実施形態においては、第１部分204は、ｐ型ポリシリコン層206の有意な部分を除去することなく第１部分204を除去するために、第１部分204に対してｐ型ポリシリコン層206よりも選択的なウェットエッチングプロセスを適用することによって除去される。このようなウェットエッチングプロセスは、部分204の実質的に全てを除去するのに十分な時間と十分な温度で、水酸化物源を含む水溶液に第１部分204を晒すことを有してもよい。この水酸化物源は、脱イオン水中での体積含有率で約2％と約30％との間の水酸化アンモニウム、又は例えば水酸化テトラメチルアンモニウム（“ＴＭＡＨ”）といった水酸化テトラアルキルアンモニウムを含んでいてもよい。
例えば、脱イオン水中での体積含有率で約2％と約30％との間の水酸化アンモニウムを含む、約15℃と約90℃との間の或る温度（好ましくは、約40℃未満）に維持された溶液に晒されることにより、第１部分204は選択的に除去され得る。このように晒される工程は好ましくは少なくとも１分間続けられるが、この工程中は、約1W/cm2と約10W/cm2との間で消散しながら約10kHzと約2000kHzとの間の或る周波数の音響エネルギーを印加することが望ましい。
特に好適な実施形態においては、約1350Åの厚さを有する第１部分204は、約1000kHzの音響エネルギーを印加し、約5W/cm2消散しながら、約25℃で約30分間、脱イオン水中での体積含有率で約15％の水酸化アンモニウムを含む溶液に晒されることにより、選択的に除去され得る。このエッチングプロセスは、有意量のｐ型ポリシリコン層206を除去することなく、実質的に全てのｎ型ポリシリコン層を除去すべきである。
他の例として、第１部分204は、音響エネルギーを印加しながら、脱イオン水中での体積含有率で約20％と約30％との間のＴＭＡＨを含む、約60℃と約90℃との間の或る温度に維持された溶液に少なくとも約1分間晒されることによって選択的に除去されてもよい。約1350Åの厚さを有する第１部分204を、約1000kHzの音響エネルギーを印加し、約5W/cm2消散しながら、脱イオン水中での体積含有率で約25％のＴＭＡＨを含む溶液に、約80℃で約2分間晒すことによって除去することは、ｐ型ポリシリコン層206の有意量を除去することなく第１部分204の実質的に全てを除去し得る。
第１部分204の除去後、その下に位置する障壁層207の部分が、例えば障壁層207に対してhigh-kゲート誘電体層205よりも選択的なエッチングプロセスを適用することによって除去される。第１部分204及び障壁層207の除去により、図２Ｂに例示されるように、側壁スペーサ208及び209間に位置するトレンチ213が生成される。この実施形態においては、障壁層207はその上に位置するポリシリコン層の第１部分204の除去後（又は除去時）に除去されるが、他の実施形態においては、第１部分204の組成及びそれを除去するために使用されるプロセスに応じて、障壁層207は残されてもよい。
この実施形態において、第１部分204及びその下に位置する障壁層207の部分の除去後、トレンチ213内のhigh-kゲート誘電体層205上にｎ型金属層215が形成され、図２Ｃの構造が作り出される。ｎ型金属層215は金属ＮＭＯＳゲート電極を得ることができる如何なるｎ型導電性材料を有していてもよい。ｎ型金属層215を形成するために使用され得る材料には、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、及びそれらの合金が含まれ、このような合金は、例えば、これらの元素を含む金属炭化物、すなわち、炭化ハフニウム、炭化ジルコニウム、炭化チタン、炭化タンタル、及び炭化アルミニウムである。ｎ型金属層215は代わりにアルミナイド、例えば、ハフニウム、ジルコニウム、チタン、タンタル又はタングステンを含むアルミナイド、を有していてもよい。
ｎ型金属層215はhigh-kゲート誘電体層205上に、例えば従来からのスパッタ又は原子層ＣＶＤプロセスなどの、周知のＰＶＤ又はＣＶＤプロセスを用いて形成され得る。図示されるように、ｎ型金属層215は、トレンチ213を充填している部分を除いて除去される。層215はデバイスの他の部分から適当なＣＭＰ処理によって除去されてもよい。誘電体212は、その表面から層215が除去されるときに研磨ストッパとして機能し得る。ｎ型金属層215は、好ましくは、約3.9eVと約4.2eVとの間の或る仕事関数を有し、且つ約100Åと約2000Åとの間の厚さ、より好ましくは約500Åと約1600Åとの間の厚さである金属ＮＭＯＳゲート電極として機能する。
図２Ｃは、ｎ型金属層215がトレンチ213全体を充填している構造を表しているが、他の実施形態においては、ｎ型金属層215はトレンチ213を部分的にのみ充填し、トレンチの残りの部分は例えばタングステン、アルミニウム、チタン、又は窒化チタンなどの容易に研磨され得る材料で充填されていてもよい。この代替実施形態においては、仕事関数金属として作用するｎ型金属層215は、約50Åと約1000Åとの間の厚さ、より好ましくは少なくとも約100Åの厚さであってもよい。
図示された実施形態においては、トレンチ213内のｎ型金属層215の形成後、ポリシリコン層206の実質的に全て（また、好ましくはこの層の全て）が、図２Ｄに示されるようにシリサイド216に変化させられる。完全にシリサイド化されたゲート電極216は、ニッケルシリサイド、コバルトシリサイド、チタンシリサイド、これら材料の組み合わせ、又は高性能の完全にシリサイド化されたＰＭＯＳゲート電極を産出する如何なる種類の他のシリサイドを有していてもよい。ｐ型ポリシリコン層206は、適当な金属を構造全体上に堆積し、その後、ｐ型ポリシリコン層206から金属シリサイド（例えば、NiSi）を生成するのに十分な時間にわたって十分な温度に加熱することによって、完全にシリサイド化されたゲート電極216に変えられ得る。
好適な一実施形態においては、先ず、構造全体上に適当な金属（例えば、ニッケル）をスパッタすることによって、層206の露出表面を含むシリサイド216が形成される。ｐ型ポリシリコン層206を完全に貫通するようにシリサイド216を拡げさせるため、スパッタ処理後に、例えば、低くとも約450℃の温度で行われる瞬時熱アニール（ＲＴＡ）など、高温アニールを続ける必要があり得る。ニッケルシリサイドを形成するとき、このアニールは約500℃と約550℃との間の温度で行われることが好ましい。コバルトシリサイドを形成するとき、このアニールは低くとも約600℃の温度で行われることが好ましい。
シリサイド216を作り出した後、構造体から余分な金属を除去するために従来からのＣＭＰ工程が適用される。このとき、誘電体212が研磨ストッパとして機能する。好適な一実施形態において、シリサイド216は、約4.3eVと約4.8eVとの間にあるミッドギャップの仕事関数を有し、且つ約100Åと約2000Åとの間の厚さ、より好ましくは約500Åと約1600Åとの間の厚さである完全シリサイド化ゲート電極として機能する。
ここではｎ型金属層215及びシリサイド216を形成するために使用され得る材料の数例のみが説明されるが、当業者に明らかなように、これらの金属層及びシリサイドは多くの他の材料から形成されてもよい。シリサイド216の形成後、例えば、図２Ｄの構造上へのキャッピング誘電体層の形成工程及びその後の、デバイスのコンタクト、金属相互接続及びパッシベーション層の形成工程などの、デバイスを完成させるためのプロセス工程が続いてもよい。このようなプロセス工程は当業者に周知であるので、ここでは詳細には説明しないこととする。
この本発明に係る方法の第２実施形態により、望まれない高い閾値電圧を有しない、金属ＮＭＯＳゲート電極と完全シリサイド化ゲートＰＭＯＳ電極とを含むＣＭＯＳデバイスが実現される。上述の実施形態はこのようなデバイスを形成するためのプロセス例を提供するものであるが、本発明はこれら特定の実施形態に限定されるものではない。
図２Ｄの半導体デバイスは金属ＮＭＯＳゲート電極215及び完全シリサイド化ＰＭＯＳゲート電極216を有し、それらはそれぞれhigh-kゲート誘電体層205及び障壁層207上に形成されている。high-kゲート誘電体205及び障壁層207は先に列挙された材料の何れを有していてもよい。金属ＮＭＯＳゲート電極215は、上述のｎ型金属の１つ又は複数から完全に構成されていてもよいし、あるいはトレンチ充填金属によって頂部を覆われたｎ型仕事関数金属を有していてもよい。金属ＮＭＯＳゲート電極215は、好ましくは、約100Åと約2000Åとの間の厚さであり、且つ約3.9eVと約4.2eVとの間の或る仕事関数を有する。完全にシリサイド化されたPMOSゲート電極216は、好ましくは、約100Åと約2000Åとの間の厚さであり、約4.3eVと約4.8eVとの間のミッドギャップの仕事関数を有し、且つ上述のシリサイドの１つを有する。
本発明に係る半導体デバイスは、ここで詳細に説明されたプロセスを用いて製造されてもよいが、代わりに他の種類のプロセスを用いて形成されてもよい。従って、この半導体デバイスは上述のプロセスを用いて製造されるデバイスに限定されるものではない。
本発明に係る方法は、完全シリサイド化ゲート電極とhigh-kゲート誘電体との双方を有しながら不所望の高い閾値電圧を示さないデバイスを実現し得るものである。以上の説明は本発明に使用され得る特定の工程及び材料を含むものであったが、当業者に認識されるように、多くの変更及び代用が為されてもよい。従って、このような変更、改変、代用及び付加は、請求項によって定められる本発明の意図及び範囲に含まれると考えられるものである。
本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。 本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。 本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。 本発明に係る方法の一実施形態を実施するときに形成され得る構造を示す断面図である。 本発明に係る方法の第２実施形態を実施するときに形成され得る構造を示す断面図である。 本発明に係る方法の第２実施形態を実施するときに形成され得る構造を示す断面図である。 本発明に係る方法の第２実施形態を実施するときに形成され得る構造を示す断面図である。 本発明に係る方法の第２実施形態を実施するときに形成され得る構造を示す断面図である。

Claims (20)

  1. 基板上に高誘電率ゲート誘電体層を形成する工程；
    前記高誘電率ゲート誘電体層上に障壁層を形成する工程；及び
    前記障壁層上に完全にシリサイド化されたゲート電極を形成する工程；
    を有する、半導体デバイスの製造方法。
  2. 前記高誘電率ゲート誘電体層は、ハフニウム酸化物、ハフニウム・シリコン酸化物、ランタン酸化物、ランタン・アルミニウム酸化物、ジルコニウム酸化物、ジルコニウム・シリコン酸化物、タンタル酸化物、バリウム・ストロンチウム・チタン酸化物、バリウム・チタン酸化物、ストロンチウム・チタン酸化物、イットリウム酸化物、アルミニウム酸化物、鉛スカンジウム・タンタル酸化物、及び鉛・亜鉛ニオブ酸塩から成るグループから選択された材料を有する、請求項１に記載の製造方法。
  3. 前記障壁層は導電性であり且つ仕事関数的に透明である、請求項１に記載の製造方法。
  4. 前記障壁層は金属窒化物を有する、請求項３に記載の製造方法。
  5. 前記完全にシリサイド化されたゲート電極は、ニッケルシリサイド、コバルトシリサイド、及びチタンシリサイドから成るグループから選択された材料を有する、請求項１に記載の製造方法。
  6. 前記完全にシリサイド化されたゲート電極を生成するために、実質的に全てのｐ型ポリシリコン層がシリサイドに変化させられる、請求項１に記載の製造方法。
  7. 前記完全にシリサイド化されたゲート電極を生成するために、全てのｐ型ポリシリコン層がシリサイドに変化させられる、請求項１に記載の製造方法。
  8. 基板上に高誘電率ゲート誘電体層を形成する工程；
    前記高誘電率ゲート誘電体層上に障壁層を形成する工程；
    前記障壁層上にポリシリコン層を形成する工程；
    一対の側壁スペーサ間に位置するトレンチを形成するように前記ポリシリコン層の第１部分を除去する工程；
    前記トレンチ内にｎ型金属層を形成する工程；
    前記ポリシリコン層の第２部分上に第２の金属層を堆積する工程；及び
    前記ポリシリコン層の第２部分の実質的に全てを金属シリサイドに変化させるために十分な時間にわたって十分な温度に加熱する工程；
    を有する、半導体デバイスの製造方法。
  9. 前記ｎ型金属層は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物、及びアルミナイドから成るグループから選択された材料を有する、請求項８に記載の製造方法。
  10. 前記金属シリサイドは、ニッケルシリサイド、コバルトシリサイド、及びチタンシリサイドから成るグループから選択される、請求項８に記載の製造方法。
  11. 前記ｎ型金属層は約3.9eVと約4.2eVとの間の仕事関数を有し、且つ前記金属シリサイドは約4.3eVと約4.8eVとの間の仕事関数を有する、請求項８に記載の製造方法。
  12. 前記ポリシリコン層の第２部分はｐ型ポリシリコン層であり、前記ポリシリコン層の第１部分は、該ポリシリコン層の第１部分に対して前記ポリシリコン層206の第２部分より選択的であるウェットエッチングプロセスを用いて除去される、請求項８に記載の製造方法。
  13. 前記ポリシリコン層の第２部分の全てが金属シリサイドに変化させられる、請求項８に記載の製造方法。
  14. 前記高誘電率ゲート誘電体層は、ハフニウム酸化物、ジルコニウム酸化物、及びアルミニウム酸化物から成るグループから選択された材料を有し、且つ前記障壁層は金属窒化物を有する、請求項８に記載の製造方法。
  15. 前記障壁層は、チタン窒化物及びタンタル窒化物から成るグループから選択された材料を有する、請求項１４に記載の製造方法。
  16. 基板上に形成された高誘電率ゲート誘電体層；
    前記高誘電率ゲート誘電体層上に形成された障壁層；及び
    前記障壁層上に形成された完全にシリサイド化されたゲート電極；
    を有する半導体デバイス。
  17. 前記障壁層は金属窒化物を有し、且つ前記ゲート電極は、ニッケルシリサイド、コバルトシリサイド、及びチタンシリサイドから成るグループから選択された金属シリサイドを有する、請求項１６に記載の半導体デバイス。
  18. 前記高誘電率ゲート誘電体層は、ハフニウム酸化物、ジルコニウム酸化物、及びアルミニウム酸化物から成るグループから選択された材料を有し、且つ前記障壁層は、チタン窒化物及びタンタル窒化物から成るグループから選択された材料を有する、請求項１７に記載の半導体デバイス。
  19. 金属ＮＭＯＳゲート電極を更に有し、且つ前記完全にシリサイド化されたゲート電極はＰＭＯＳゲート電極を有する、請求項１６に記載の半導体デバイス。
  20. 前記金属ＮＭＯＳゲート電極は、約100Åと約2000Åとの間の厚さであり、約3.9eVと約4.2eVとの間の仕事関数を有し、且つハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物、及びアルミナイドから成るグループから選択された材料を有し；且つ
    前記ＰＭＯＳゲート電極は約100Åと約2000Åとの間の厚さであり、且つ約4.3eVと約4.8eVとの間の仕事関数を有する；
    請求項１９に記載の半導体デバイス。
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