JP5380827B2 - 半導体装置の製造方法 - Google Patents
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- H01L29/7845—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being a conductive material, e.g. silicided S/D or Gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
Description
本発明は、半導体装置の製造方法および半導体装置に関するものであって、特に、ＭＯＳ（Metal Oxide Semiconductor)型電界効果トランジスタに関するものである。
トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。ＩＴＲＳ（International Technology Roadmap for Semiconductor)のロードマップ上では、３２ｎｍノードと呼ばれているトランジスタで２０ｎｍ以下のゲート長（Ｌｇ)が予想されている。スケーリングに対しては、Ｌｇと合わせて、ゲート絶縁膜の実効膜厚（ＥＯＴ）や、拡散層の深さ（Ｘｊ）などのパラメータも合わせてスケーリングする必要がある。
上述したＥＯＴのスケーリングは、駆動能力(Ids)の確保に有効であるが、従来からゲート絶縁膜として用いられている酸化シリコン（ＳｉＯ2）系絶縁膜の物理膜厚が限界になってきており、ゲートリークの抑制が、特に技術的に難易度の高いものになってきているため、９０ｎｍノード以降スケーリングが減速している。これに対して、上記ＳｉＯ2系絶縁膜の代わりにＨｉｇｈ-ｋ絶縁膜の導入や、ポリシリコン（Ｐｏｌｙ−Ｓｉ）ゲート電極に代わり、メタルゲート電極の導入によるゲート電極の空乏化の抑制が検討されている。
上記メタルゲート電極に使われる材料である、タングステン（Ｗ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）などは、反応性の高い材料であり、高温の熱処理をすると、ゲート絶縁膜などと反応をして、ゲート絶縁膜の膜質劣化などを引き起こす。したがって、メタルゲート電極を形成した後に高温の熱処理を行わないことが望ましい。これを実現するひとつの方法として、ダミーゲートプロセス（ダマシンゲートプロセス）が提案されている（例えば、特許文献１、２参照）。
ダミーゲートプロセスとは、シリコン基板上にダミーゲートをＰｏｌｙ−Ｓｉなどで形成し、ソース・ドレイン領域およびエクステンション領域等の拡散層を形成した後に、層間絶縁膜の形成と化学的機械的研磨（Chemical Mechanical Polishing(ＣＭＰ))法によるダミーゲートの頭だしを行い、ダミーゲートを除去することで、セルフアラインで埋め込み用の溝（凹部）を形成するというプロセスフローである。この後に、トランジスタ用のゲート絶縁膜形成を行い、その直後にメタルゲート電極を埋め込めば、拡散層の活性化に必要な熱処理はその後必要ないため、その後の加工は、低温で行うことが出来る。
一方、スケーリングによらず駆動能力を向上させることができる技術も、近年多く報告されている。チャネル領域に応力を与え、電子や正孔の移動度を上げることにより駆動能力を上げる技術である（例えば、非特許文献１参照）。
ここで、この移動度向上技術をｐ型の電界効果トランジスタ（ＰＭＯＳトランジスタ）の製造方法に適用した例を図２１〜図２２の製造工程断面図を用いて説明する。
まず、図２１（ａ）に示すように、シリコン（Ｓｉ）基板１０１の表面側に素子分離領域（図示省略）を形成する。次に、Ｓｉ基板１０１上に、ＳｉＯ2からなるゲート絶縁膜１０２を介して、Ｐｏｌｙ−Ｓｉからなるゲート電極１０３をパターン形成する。この際、Ｓｉ基板１０１上に、ゲート絶縁膜１０２とゲート電極１０３を構成する各材料膜、および窒化シリコン（ＳｉＮ）膜からなるハードマスク１０４を積層成膜し、ハードマスク１０４とゲート電極１０３をパターンエッチングする。
次いで、図２１（ｂ）に示すように、ゲート絶縁膜１０２、ゲート電極１０３およびハードマスク１０４の両側に、ＳｉＮ膜からなるオフセットスペーサー１０５を形成する。続いて、図２１（ｃ）に示すように、オフセットスペーサー１０５が設けられた状態のゲート絶縁膜１０２、ゲート電極１０３およびハードマスク１０４の両側に、ＳｉＯ2からなるサイドウォール１０６を形成する。
次いで、図２１（ｄ）に示すように、上層にハードマスク１０４が設けられ、両側にオフセットスペーサー１０５を介してサイドウォール１０６が設けられた状態のゲート電極１０３をマスクにして、Ｓｉ基板１０１をエッチングによって掘り下げる、いわゆるリセスエッチングを行うことで、リセス領域１０７を形成する。その後、希フッ酸を用いた洗浄処理により、Ｓｉ基板１０１表面の自然酸化膜を除去する。
続いて、図２２（ｅ）に示すように、リセス領域１０７、すなわち、掘り下げられたＳｉ基板１０１の表面に、ｐ型不純物が導入されたシリコンゲルマニウム（ＳｉＧｅ）層からなる混晶層１０８をエピタキシャル成長させる。これにより、この混晶層１０８がソース・ドレイン領域となり、シリコン基板１０１におけるソース・ドレイン領域に挟まれたゲート電極１０３直下の領域がチャネル領域Ｃｈとなる。上記混晶層１０８は、ＳｉとＳｉよりも格子定数の大きいＧｅとで構成されるため、混晶層１０８で挟まれたチャネル領域Ｃｈに圧縮応力が印加され、チャネル領域Ｃｈに歪みが生じる。
その後、図２２（ｆ）に示すように、サイドウォール１０６（前記図２２（ｅ）参照）を除去し、オフセットスペーサー１０５が設けられたゲート電極１０３の両側のＳｉ基板１０１の表面を露出させる。
次に、図２２（ｇ）に示すように、オフセットスペーサー１０５とハードマスク１０４をマスクとして、オフセットスペーサー１０５が設けられたゲート電極１０３の両側のＳｉ基板１０１にイオン注入を行うことで、エクステンション領域１０９を形成する。
続いて、図２２（ｈ）に示すように、オフセットスペーサー１０５の両脇に、新たにＳｉＮからなるサイドウォール１１０を形成する。その後、ウェットエッチングにより、ハードマスク１０４（前記図２２（ｇ）参照）を除去し、ゲート電極１０３の表面を露出させるとともに、混晶層１０８の表面の自然酸化膜を除去する。
次いで、両側にオフセットスペーサー１０５を介してサイドウォール１１０が設けられたゲート電極１０３を覆う状態で、混晶層１０８上を含むＳｉ基板１０１上の全域に、ニッケル膜等の高融点金属膜を成膜する。その後、熱処理を行うことで、ゲート電極１０３の表面側および混晶層１０８の表面側をシリサイド化して、ニッケルシリサイドからなるシリサイド層１１１を形成する。これにより、ソース・ドレイン領域の表面側を低抵抗化し、コンタクト抵抗を低減する。
以上のようにして、混晶層１０８によるチャネル領域Ｃｈへの圧縮応力の印加により、チャネル領域Ｃｈを歪ませることで、十分なキャリア移動度を有するＰＭＯＳトランジスタを得ることができる。
また、ここでの図示は省略したが、ｎ型の電界効果トランジスタ（例えばＮＭＯＳトランジスタ）を形成する場合には、混晶層１０８として、リセス領域１０７にＳｉとＳｉよりも格子定数の小さい炭素（Ｃ）とからなる炭化シリコン（ＳｉＣ）層をエピタキシャル成長させることで、チャネル領域Ｃｈに引っ張り応力を印加する。これにより、チャネル領域Ｃｈを歪ませることで、十分なキャリア移動度を有するＮＭＯＳトランジスタを得ることができる。
また、上述したダマシンゲートプロセスを用い、ゲート電極の両側のリセス領域に選択ＣＶＤ（Chemical Vapor Deposition)法によりＳｉＧｅ層を形成する方法も開示されている（例えば、特許文献３参照）。
しかし、上述したような図２１〜図２２を用いて説明したＰＭＯＳの製造方法では、図２３（ａ）の平面図および図２３（ｂ）の断面図に示すように、ＳｉＧｅ層からなる混晶層１０８からチャネル領域Ｃｈに圧縮応力（矢印Ａ）が印加されると、ｘｙ面内においては矢印Ａと直交する方向に逃げる力（矢印Ｂ）が働くとともに、Ｓｉ基板１０１の法線方向（ｚ方向）においてはＳｉ基板１０１の外側に向かって逃げる力（矢印Ｃ）が働く。これにより、Ｓｉ基板１０１のチャネル領域Ｃｈ上にＰｏｌｙ−Ｓｉからなるゲート電極１０３が存在していると、ゲート電極１０３からの反作用（矢印Ｄ）により、Ｓｉ基板１０１の外側に向かって逃げる力（矢印Ｃ）が抑えられるため、チャネル領域Ｃｈに十分に圧縮応力を印加することができず、キャリア移動度の向上が抑制される。
また、上述したＮＭＯＳの製造方法においても、図２４（ａ）の平面図および図２４（ｂ）の断面図に示すように、ＳｉＣ層からなる混晶層１０８’からチャネル領域Ｃｈに引っ張り応力（矢印Ａ’）が印加されると、ｘｙ面内においては矢印Ａ’と直交する方向に逃げる力（矢印Ｂ’）が働くとともに、Ｓｉ基板１０１の法線方向（ｚ方向）においてはＳｉ基板１０１の内側に向かって逃げる力（矢印Ｃ’）が働く。これにより、Ｓｉ基板１０１のチャネル領域Ｃｈ上にＰｏｌｙ−Ｓｉからなるゲート電極１０３が存在していると、ゲート電極１０３からの反作用（矢印Ｄ’）により、Ｓｉ基板１０１の内側に向かって逃げる力（矢印Ｃ’）が抑えられるため、チャネル領域Ｃｈに十分に引っ張り応力を印加することができず、キャリア移動度の向上が抑制される。
さらに、応力の効果を上げるためには、ＰＭＯＳトランジスタではＳｉＧｅ層からなる混晶層１０８中のＧｅ濃度、ＮＭＯＳトランジスタではＳｉＣからなる混晶層１０８’中のＣ濃度を増大させることが有効であるが、ゲルマニウム（Ｇｅ）濃度または炭素（Ｃ）濃度が高すぎると、Ｓｉ基板１０１と混晶層１０８または混晶層１０８’との界面に欠陥が発生し、応力の低下や接合リークの増加などの問題が発生してしまう。
一方、特許文献３に記載された、リセス領域に選択ＣＶＤ法によりＳｉＧｅ層を形成する方法では、選択ＣＶＤ法によりＳｉＧｅ層を形成しているため、チャネル領域への圧縮応力は生じない。また、ＮＭＯＳ領域にもＳｉＧｅ層を形成しており、チャネル領域への引っ張り応力は生じない。
したがって、本発明は、混晶層中のＳｉとは格子定数の異なる原子の高濃度化による結晶欠陥を防止するとともに、チャネル領域に十分に応力を印加することが可能な半導体装置の製造方法および半導体装置を提供することを目的とする。
上述したような目的を達成するために、本発明における半導体装置の製造方法（第１製造方法）は、次のような工程を順次行うことを特徴としている。まず、第１工程では、シリコン基板上にダミーゲート電極を形成する工程を行う。次に、第２工程では、ダミーゲート電極をマスクにしたリセスエッチングにより、シリコン基板を掘り下げてリセス領域を形成する工程を行う。次いで、第３工程では、リセス領域の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる工程を行う。続いて、第４工程では、ダミーゲート電極を覆う状態で、混晶層上に、絶縁膜を形成し、ダミーゲート電極の表面が露出するまで、絶縁膜を除去する工程を行う。その後の第５工程では、露出されたダミーゲート電極を除去することで、前記絶縁膜に凹部を形成する。続いて、第６工程では、凹部内にゲート絶縁膜を介してゲート電極を形成する。
このような半導体装置の製造方法（第１製造方法）によれば、第５工程で、露出されたダミーゲート電極を除去することで凹部を形成するため、混晶層からダミーゲート電極の直下のチャネル領域に印加される応力が上記ダミーゲート電極からの反作用により抑えられることが防止される。
そして、その後、応力の状態が維持されるように、凹部内にゲート絶縁膜を介してゲート電極を形成することで、上記チャネル領域に効果的に応力が印加されるため、チャネル領域を歪ませて、キャリア移動度を向上させることが可能となる。
また、チャネル領域に効果的に応力が印加されることで、混晶層中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
そして、その後、応力の状態が維持されるように、凹部内にゲート絶縁膜を介してゲート電極を形成することで、上記チャネル領域に効果的に応力が印加されるため、チャネル領域を歪ませて、キャリア移動度を向上させることが可能となる。
また、チャネル領域に効果的に応力が印加されることで、混晶層中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
本発明における半導体装置の製造方法（第２製造方法）は、シリコン基板上にゲート絶縁膜を介してダミーゲート電極を形成する第１工程と、前記ダミーゲート電極をマスクにしたリセスエッチングにより、前記シリコン基板を掘り下げてリセス領域を形成する第２工程と、前記リセス領域の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第３工程と、前記ダミーゲート電極を覆う状態で、前記混晶層上に、絶縁膜を形成し、当該ダミーゲート電極の表面が露出するまで、当該絶縁膜を除去する第４工程と、露出された前記ダミーゲート電極を除去することで、前記絶縁膜に前記ゲート絶縁膜を露出する凹部を形成する第５工程と、前記凹部内に前記ゲート絶縁膜を介してゲート電極を形成する第６工程とを有することを特徴とする。
本発明における半導体装置の製造方法（第３製造方法）は、シリコン基板上にゲート絶縁膜と該ゲート絶縁膜上に設けたキャップ膜を介してダミーゲート電極を形成する第１工程と、前記ダミーゲート電極をマスクにしたリセスエッチングにより、前記シリコン基板を掘り下げてリセス領域を形成する第２工程と、前記リセス領域の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第３工程と、前記ダミーゲート電極を覆う状態で、前記混晶層上に、絶縁膜を形成し、当該ダミーゲート電極の表面が露出するまで、当該絶縁膜を除去する第４工程と、露出された前記ダミーゲート電極と前記キャップ膜を除去することで、前記絶縁膜に前記キャップ膜を露出する凹部を形成する第５工程と、前記凹部内に前記ゲート絶縁膜および前記キャップ膜を介してゲート電極を形成する第６工程とを有することを特徴とする。
本発明における半導体装置の製造方法（第４製造方法）は、シリコン基板上にゲート絶縁膜と該ゲート絶縁膜上に設けたキャップ膜を介してダミーゲート電極を形成する第１工程と、前記ダミーゲート電極をマスクにしたリセスエッチングにより、前記シリコン基板を掘り下げてリセス領域を形成する第２工程と、前記リセス領域の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第３工程と、前記ダミーゲート電極を覆う状態で、前記混晶層上に、絶縁膜を形成し、当該ダミーゲート電極の表面が露出するまで、当該絶縁膜を除去する第４工程と、露出された前記ダミーゲート電極を除去することで、前記絶縁膜に前記キャップ膜を露出する凹部を形成する第５工程と、前記凹部の少なくとも底部に前記キャップ膜と反応させる金属膜を形成する第６工程と、前記金属膜と前記キャップ膜とを反応させて仕事関数を制御する膜を形成する第７工程と、前記凹部内に前記ゲート絶縁膜および前記仕事関数を制御する膜を介してゲート電極を形成する第８工程とを有することを特徴とする。
上記半導体装置の製造方法（第２〜第４製造方法）によれば、露出されたダミーゲート電極を除去することで凹部を形成するため、混晶層からダミーゲート電極の直下のチャネル領域に印加される応力が上記ダミーゲート電極からの反作用により抑えられることが防止される。そして、その後、応力の状態が維持されるように、凹部内のゲート絶縁膜上にゲート電極を形成することで、上記チャネル領域に効果的に応力が印加されるため、チャネル領域を歪ませて、キャリア移動度を向上させることが可能となる。
また、チャネル領域に効果的に応力が印加されることで、混晶層中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。
これにより、混晶層中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
さらにゲート電極の側壁にゲート絶縁膜が形成されていないので、ゲート電極のフリンジ容量に対して、ゲート電極の側壁とソース・ドレインとなる混晶層との間の寄生容量が小さくなる。これによって、ゲート電極の側壁にゲート絶縁膜が形成されている場合よりもＭＯＳトランジスタの動作速度を高めることができる。
また、チャネル領域に効果的に応力が印加されることで、混晶層中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。
これにより、混晶層中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
さらにゲート電極の側壁にゲート絶縁膜が形成されていないので、ゲート電極のフリンジ容量に対して、ゲート電極の側壁とソース・ドレインとなる混晶層との間の寄生容量が小さくなる。これによって、ゲート電極の側壁にゲート絶縁膜が形成されている場合よりもＭＯＳトランジスタの動作速度を高めることができる。
また、本発明の半導体装置は、シリコン基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置であって、ゲート電極の側壁はゲート絶縁膜で覆われており、ゲート電極の両側のシリコン基板が掘り下げられたリセス領域に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層が設けられていることを特徴としている。
このような半導体装置は、上述した製造方法により製造されるものであり、上記チャネル領域に効果的に応力が印加されるため、チャネル領域を歪ませて、キャリア移動度を向上させることが可能となるとともに、混晶層中にＳｉとは格子定数が異なる原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
以上、説明したように、本発明における半導体装置の製造方法および半導体装置によれば、キャリア移動度を向上させつつ、混晶層中の結晶欠陥を確実に防止することができる。したがって、オン／オフ比等のトランジスタ特性を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。ただし、実施形態においては、半導体装置の構成を製造工程順に説明する。
（第１実施形態）
本発明の半導体装置の製造方法に係る実施の形態の一例として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)におけるＰＭＯＳの製造方法について、図１〜図４の製造工程断面図を用いて説明する。
本発明の半導体装置の製造方法に係る実施の形態の一例として、ＣＭＯＳ（Complementary Metal Oxide Semiconductor)におけるＰＭＯＳの製造方法について、図１〜図４の製造工程断面図を用いて説明する。
まず、図１（ａ）に示すように、シリコン（Ｓｉ）基板１の表面側にＳＴＩ（Shallow Trench Isolation）などの手法を用いて、素子分離領域（図示省略）を形成する。
次に、シリコン基板１中に不純物をイオン注入するためのチャネリング防止用の保護膜として、シリコン基板１の表面に、例えば酸化法により、酸化シリコン（ＳｉＯ2）膜を成膜する。
次に、イオン注入法により、素子分離およびしきい値調節を行うために、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域のそれぞれに対して不純物を導入する。
続いて、上記酸化シリコン膜を除去し、シリコン基板１の表面を露出させた後に、例えば酸化シリコンからなるダミーゲート絶縁膜２を、約１ｎｍ〜３ｎｍの膜厚で形成する。
次に、シリコン基板１中に不純物をイオン注入するためのチャネリング防止用の保護膜として、シリコン基板１の表面に、例えば酸化法により、酸化シリコン（ＳｉＯ2）膜を成膜する。
次に、イオン注入法により、素子分離およびしきい値調節を行うために、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域のそれぞれに対して不純物を導入する。
続いて、上記酸化シリコン膜を除去し、シリコン基板１の表面を露出させた後に、例えば酸化シリコンからなるダミーゲート絶縁膜２を、約１ｎｍ〜３ｎｍの膜厚で形成する。
次に、例えばＣＶＤ法により、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極膜（図示省略）を１００ｎｍ〜２００ｎｍ程度の膜厚で成膜する。次いで、例えばＣＶＤ法により、ダミーゲート電極膜上に、ハードマスクとなるＳｉＮ膜を３０ｎｍ〜１００ｎｍ程度の膜厚で成膜する。続いて、上記ＳｉＮ膜上にレジストを塗布し、光リソグラフィ（ＫｒＦ、ＡｒＦ、Ｆ2）リソグラフィもしくは電子ビーム（ＥＢ）リソグラフィにより、このレジストをパターニングすることで、ゲート電極のパターンを有するレジストパターンを形成する。
続いて、このレジストパターンをマスクに用いたドライエッチングにより上記窒化シリコン膜を加工することで、ハードマスク４を形成する。この際、ゲート電極パターンを細く加工するために、このハードマスク４をレジストパターンよりも細い線幅にスリミングおよびトリミングする場合もある。
その後、上記レジストパターンを除去し、ハードマスク４をマスクとして、ダミーゲート電極膜のドライエッチングを行うことで、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極３を形成する。
その後、上記レジストパターンを除去するが、この後処理により、ダミーゲート電極３下を除くシリコン基板１の表面を覆うダミーゲート絶縁膜２は除去される。
その後、上記レジストパターンを除去し、ハードマスク４をマスクとして、ダミーゲート電極膜のドライエッチングを行うことで、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極３を形成する。
その後、上記レジストパターンを除去するが、この後処理により、ダミーゲート電極３下を除くシリコン基板１の表面を覆うダミーゲート絶縁膜２は除去される。
なお、ここでは、ダミーゲート電極３がＰｏｌｙ−Ｓｉで形成される例について説明したが、ダミーゲート電極３の形成材料としては、アモルファスシリコンを用いてもよい。
また、ハードマスク４としては、上述したＳｉＮ以外の絶縁膜を用いてもよい。
また、シリコン基板１に対して上記ダミーゲート電極３を選択的にエッチングできる場合には、上記ダミーゲート絶縁膜２を形成しなくてもよい。
また、ハードマスク４としては、上述したＳｉＮ以外の絶縁膜を用いてもよい。
また、シリコン基板１に対して上記ダミーゲート電極３を選択的にエッチングできる場合には、上記ダミーゲート絶縁膜２を形成しなくてもよい。
次いで、図１（ｂ）に示すように、ダミーゲート絶縁膜２、ダミーゲート電極３およびハードマスク４の側壁に例えば窒化シリコン（ＳｉＮ）からなるオフセットスペーサー５を１ｎｍ〜１０ｎｍの膜厚で形成する。
続いて、図１（ｃ）に示すように、オフセットスペーサー５が設けられた状態のダミーゲート絶縁膜２、ダミーゲート電極３およびハードマスク４の両側に、例えば酸化シリコン（ＳｉＯ2）からなるダミーサイドウォール６を形成する。
ここで、ダミーサイドウォール６は、後工程で、オフセットスペーサー５に対して選択的にエッチング除去するため、オフセットスペーサー５の形成材料に対してエッチング選択比をとれる材料で形成することが好ましい。
ここで、ダミーサイドウォール６は、後工程で、オフセットスペーサー５に対して選択的にエッチング除去するため、オフセットスペーサー５の形成材料に対してエッチング選択比をとれる材料で形成することが好ましい。
次いで、図１（ｄ）に示すように、ダミーゲート電極３上のハードマスク４およびダミーサイドウォール６をマスクにしたエッチングにより、シリコン基板１を掘り下げるリセスエッチングを行うことで、５０ｎｍ〜１００ｎｍ程度の深さのリセス領域７を形成する。このリセスエッチングは、ＮＭＯＳとＰＭＯＳのどちらか１つのみを形成する場合と、両方順番に形成する場合がある。
なお、ここでは、ダミーサイドウォール６が設けられた状態で、リセスエッチングを行う例について説明するが、ダミーサイドウォール６を設けずに、リセスエッチングを行う場合であっても、本発明は適用可能である。
次いで、図２（ｅ）に示すように、リセス領域７の表面、すなわち掘り下げられたシリコン基板１の表面に、シリコン（Ｓｉ）とシリコン（Ｓｉ）とは格子定数の異なる原子とからなる混晶層８をエピタキシャル成長させる。この際、ＰＭＯＳトランジスタ側には、混晶層８としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の大きいゲルマニウム（Ｇｅ）とからなるシリコンゲルマニウム（以下ＳｉＧｅと記す）層をエピタキシャル成長させる。このＳｉＧｅ層は不純物を導入することでソース・ドレイン領域として機能する。ここでは、ＳｉＧｅ層のエピタキシャル成長は、ホウ素（Ｂ）等のＰ型不純物を１×１０19／ｃｍ3〜５×１０20／ｃｍ3の濃度で導入しながら行うこととする。これにより、この混晶層８で挟まれたダミーゲート電極３直下のシリコン基板１の領域はチャネル領域として機能し、上記混晶層８から圧縮応力（矢印Ａ）が印加される。これにより、背景技術で図２３を用いて説明したように、シリコン基板１の法線方向にシリコン基板１の外側に向かって逃げる力（矢印Ｃ）が働くが、ダミーゲート電極３からの反作用（矢印Ｄ）により、逃げる力が抑えられ、圧縮応力の印加が抑制された状態となる。
ここで、チャネル領域に効果的に応力を印加するため、混晶層８はシリコン基板１の表面から盛り上がった状態で形成することが好ましい。また、混晶層８を構成するＳｉＧｅ層中のＧｅ濃度は、ＳｉＧｅ層のＧｅの高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、１５ａｔｍ％〜２０ａｔｍ％の濃度範囲とする。
一方、ここでの図示は省略したが、ＮＭＯＳトランジスタ側には、上記混晶層８としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の小さい炭素（Ｃ）とからなる炭化シリコン（ＳｉＣ）層をエピタキシャル成長させる。この炭化シリコン層のエピタキシャル成長は、砒素（Ａｓ）、リン（Ｐ）等のｎ型不純物を１×１０19／ｃｍ3〜５×１０20／ｃｍ3の濃度で導入しながら行うこととする。ここで、混晶層８を構成するＳｉＣ層中のＣ濃度は、炭化シリコン層の炭素（Ｃ）の高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、０．５ａｔｍ％〜１．５ａｔｍ％の濃度範囲とする。
なお、ＮＭＯＳトランジスタ側も背景技術で図２４を用いて説明したにように、ダミーゲート電極３からの反作用により、逃げる力が抑えられ、引っ張り応力の印加が抑制された状態となる。
なお、ここでは、不純物を導入しながら混晶層８をエピタキシャル成長させる例について説明したが、不純物を導入せずに混晶層８をエピタキシャル成長させた後の工程で、イオン注入法により、不純物を導入してもよい。
また、各素子領域における混晶層８のエピタキシャル成長は、ＰＭＯＳトランジスタ領域の混晶層８を形成する際にはＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域の混晶層８を形成する際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
また、各素子領域における混晶層８のエピタキシャル成長は、ＰＭＯＳトランジスタ領域の混晶層８を形成する際にはＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域の混晶層８を形成する際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
次に、図２（ｆ）に示すように、例えばウェットエッチングにより、ダミーサイドウォール６（前記図２（ｅ）参照）を除去することで、オフセットスペーサー５とシリコン基板１の表面を露出させる。
次いで、図２（ｇ）に示すように、ＰＭＯＳトランジスタ側に例えばイオン注入法により、ホウ素イオン（Ｂ+）やインジウムイオン(Ｉｎ+）等のＰ型不純物を導入することで、オフセットスペーサー５の両側のシリコン基板１の表面に、浅い接合のエクステンション領域９を形成する。
この際、イオン注入の条件としては、１００ｅＶ〜３００ｅＶで５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行う。一方、ＮＭＯＳトランジスタ側にも砒素イオン（Ａｓ+）やリンイオン（Ｐ+）を上記注入条件で導入する。
なお、各素子領域へのイオン注入は、ＰＭＯＳトランジスタ領域のイオン注入を行う際にはＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域のイオン注入を行う際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
この際、イオン注入の条件としては、１００ｅＶ〜３００ｅＶで５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行う。一方、ＮＭＯＳトランジスタ側にも砒素イオン（Ａｓ+）やリンイオン（Ｐ+）を上記注入条件で導入する。
なお、各素子領域へのイオン注入は、ＰＭＯＳトランジスタ領域のイオン注入を行う際にはＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域のイオン注入を行う際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
その後、図２（ｈ）に示すように、オフセットスペーサー５の両側に、再び例えば窒化シリコンからなるサイドウォール１０を形成する。
次いで、イオン注入法により、ハードマスク４およびサイドウォール１０をマスクとして、混晶層８の表面に不純物を導入する。このイオン注入は、後工程で混晶層８の表面に形成するシリサイド層のコンタクト抵抗を低減するために行われる。
次いで、イオン注入法により、ハードマスク４およびサイドウォール１０をマスクとして、混晶層８の表面に不純物を導入する。このイオン注入は、後工程で混晶層８の表面に形成するシリサイド層のコンタクト抵抗を低減するために行われる。
次いで、例えばスパッタリング法により、ハードマスク４およびサイドウォール１０が設けられたダミーゲート電極３を覆う状態で、混晶層８上を含むシリコン基板１上の全域に、高融点金属膜（図示省略）を形成する。ここで、高融点金属としては、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはこれらの化合物が用いられる。
続いて、シリコン基板１を加熱することで、混晶層８の表面側がシリサイド化され、シリサイド層１１が形成される。
その後、素子分離領域（図示省略）上およびサイドウォール１０上に残存する未反応の高融点金属膜を選択的に除去する。
続いて、シリコン基板１を加熱することで、混晶層８の表面側がシリサイド化され、シリサイド層１１が形成される。
その後、素子分離領域（図示省略）上およびサイドウォール１０上に残存する未反応の高融点金属膜を選択的に除去する。
次に、図３（ｉ）に示すように、ハードマスク４およびサイドウォール１０が設けられたダミーゲート電極３を覆う状態で、シリサイド層１１上を含むシリコン基板１上の全域に、例えば酸化シリコン（ＳｉＯ2）からなる層間絶縁膜１２を形成する。
その後、図３（ｊ）に示すように、ＣＭＰ法により、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２およびハードマスク４（前記図３（ｉ）参照）を除去する。
その後、図３（ｊ）に示すように、ＣＭＰ法により、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２およびハードマスク４（前記図３（ｉ）参照）を除去する。
次いで、図３（ｋ）に示すように、ドライエッチングにより、ダミーゲート電極３（前記図３（ｊ）参照）およびダミーゲート絶縁膜２（前記図３（ｊ）参照）を選択的に除去することで、凹部１３を形成する。
これにより、ＰＭＯＳトランジスタでは混晶層８からダミーゲート電極３の直下のチャネル領域Ｃｈに印加される応力（矢印Ａ）が上記ダミーゲート電極３からの反作用により抑えられることが防止され、チャネル領域Ｃｈへの圧縮応力が増大する。また、ＮＭＯＳトランジスタでも同様にチャネル領域への引っ張り応力が増大する。
これにより、ＰＭＯＳトランジスタでは混晶層８からダミーゲート電極３の直下のチャネル領域Ｃｈに印加される応力（矢印Ａ）が上記ダミーゲート電極３からの反作用により抑えられることが防止され、チャネル領域Ｃｈへの圧縮応力が増大する。また、ＮＭＯＳトランジスタでも同様にチャネル領域への引っ張り応力が増大する。
続いて、ダミーゲート電極３が除去された状態のシリコン基板１に５００℃〜７００℃の熱処理を１０秒〜数分行う。
これにより、混晶層８によるチャネル領域Ｃｈへの応力がさらに増大する。
これにより、混晶層８によるチャネル領域Ｃｈへの応力がさらに増大する。
次に、図３（ｌ）に示すように、例えばＣＶＤ法やＡＬＤ（Atomic Layer Deposition)法やＰＶＤ（Physical Vapor Deposition)法により、凹部１３の内壁を覆う状態で、層間絶縁膜１２上に、例えば酸化ハフニウム（ＨｆＯ2）等の酸化シリコン（ＳｉＯ2）よりも誘電率の高いＨｉｇｈ−ｋ膜（以下、高誘電体絶縁膜という）からなるゲート絶縁膜１４を成膜する。
その後、このゲート絶縁膜１４を改質するために、４００℃〜７００℃の熱処理を行う。
なお、この熱処理を上述したチャネル領域Ｃｈへの応力を増大させるための熱処理と兼ねて行ってもよい。
また、ここでは、凹部１３の内壁を覆う状態で、ゲート絶縁膜１４を形成する例について説明したが、例えば、熱酸化法により凹部１３の底部に露出されたシリコン基板１の表面に酸化シリコン（ＳｉＯ2）膜からなるゲート絶縁膜１４を形成してもよく、熱酸化法により形成された上記酸化シリコン膜の表面を窒化して酸窒化シリコン（ＳｉＯＮ）膜からなるゲート絶縁膜１４を形成してもよい。この場合には、凹部１３の側壁にゲート絶縁膜１４は形成されない。
また、上記高誘電体絶縁膜は、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）のうちから選択される１種の金属の金属酸化物、金属酸化珪化物、金属窒化酸化物、金属酸化窒化珪化物を用いることができる。例えば、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ3）等を一例とする金属酸化物、窒化酸化ハフニウム（ＨｆＯＮ）、窒化酸化アルミニウム（ＡｌＯＮ）等を一例とする金属窒化酸化物、ハフニウムシリケート（ＨｆＳｉＯ）を一例とする金属酸化珪化物、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）を一例とする金属酸化窒化珪化物等を用いることができる。
また、一例として、上記ゲート絶縁膜１４は、酸化シリコン膜、窒化シリコン膜等のシリコン系絶縁膜上に上記高誘電体絶縁膜を積層したものであってもよい。
その後、このゲート絶縁膜１４を改質するために、４００℃〜７００℃の熱処理を行う。
なお、この熱処理を上述したチャネル領域Ｃｈへの応力を増大させるための熱処理と兼ねて行ってもよい。
また、ここでは、凹部１３の内壁を覆う状態で、ゲート絶縁膜１４を形成する例について説明したが、例えば、熱酸化法により凹部１３の底部に露出されたシリコン基板１の表面に酸化シリコン（ＳｉＯ2）膜からなるゲート絶縁膜１４を形成してもよく、熱酸化法により形成された上記酸化シリコン膜の表面を窒化して酸窒化シリコン（ＳｉＯＮ）膜からなるゲート絶縁膜１４を形成してもよい。この場合には、凹部１３の側壁にゲート絶縁膜１４は形成されない。
また、上記高誘電体絶縁膜は、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）のうちから選択される１種の金属の金属酸化物、金属酸化珪化物、金属窒化酸化物、金属酸化窒化珪化物を用いることができる。例えば、酸化ハフニウム（ＨｆＯ2）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化ランタン（Ｌａ2Ｏ3）等を一例とする金属酸化物、窒化酸化ハフニウム（ＨｆＯＮ）、窒化酸化アルミニウム（ＡｌＯＮ）等を一例とする金属窒化酸化物、ハフニウムシリケート（ＨｆＳｉＯ）を一例とする金属酸化珪化物、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）を一例とする金属酸化窒化珪化物等を用いることができる。
また、一例として、上記ゲート絶縁膜１４は、酸化シリコン膜、窒化シリコン膜等のシリコン系絶縁膜上に上記高誘電体絶縁膜を積層したものであってもよい。
次いで、図４（ｍ）に示すように、例えばＣＶＤ法やＡＬＤ法やＰＶＤ法により、ゲート絶縁膜１４が設けられた凹部１３を埋め込む状態で、ゲート絶縁膜１４上に、例えば窒化チタン（ＴｉＮ）からなるゲート電極膜１５’を形成する。このゲート電極膜１５’の形成材料としては、チタン（Ｔｉ）の他にルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、ニッケル（Ｎｉ）等の金属またはこれらのシリコン化合物、窒素（Ｎ）化合物等の金属化合物を用いることで、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極と比較して、ゲート電極の空乏化を防止することが可能となる。
ただし、ゲート電極膜１５’として多結晶シリコンを用いた場合であっても、本発明は適用可能である。
ただし、ゲート電極膜１５’として多結晶シリコンを用いた場合であっても、本発明は適用可能である。
ここで、上記ゲート絶縁膜１４およびゲート電極膜１５’を成膜する際には、成膜条件を制御することで、混晶層８からチャネル領域Ｃｈへの応力印加の状態が維持されるようにする。具体的には、成膜の際の圧力,パワー、ガス流量、または温度を制御する。
続いて、図４（ｎ）に示すように、例えばＣＭＰ法により、層間絶縁膜１２の表面が露出するまで、上記ゲート電極膜１５’（前記図４（ｍ）参照）およびゲート絶縁膜１４を除去することで、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成する。
以上のようにして、ＣＭＯＳＦＥＴが形成される。
その後、ゲート電極１５上を含む層間絶縁膜１２上に、さらに層間絶縁膜１６を形成し、コンタクトおよび金属配線形成を行うことで、半導体装置を作製する。
その後、ゲート電極１５上を含む層間絶縁膜１２上に、さらに層間絶縁膜１６を形成し、コンタクトおよび金属配線形成を行うことで、半導体装置を作製する。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、ダミーゲート電極３とダミーゲート絶縁膜２とを除去することで凹部１３を形成するため、混晶層８からダミーゲート電極３の直下のチャネル領域Ｃｈに印加される応力が、上記ダミーゲート電極３からの反作用により抑えられることが防止される。その後、その応力の状態は維持されるように、凹部１３内にゲート絶縁膜１４を介してゲート電極１５を形成することで、上記チャネル領域Ｃｈに効果的に応力が印加されるため、チャネル領域Ｃｈを歪ませて、キャリア移動度を向上させることが可能となる。
また、チャネル領域Ｃｈに効果的に応力が印加されることで、混晶層８中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層８中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
したがって、トランジスタの特性を向上させることができる。
また、チャネル領域Ｃｈに効果的に応力が印加されることで、混晶層８中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層８中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
したがって、トランジスタの特性を向上させることができる。
ここで、図２（ｅ）を用いて説明したダミーゲート電極３が存在する状態と、図３（ｋ）を用いて説明したダミーゲート電極３がない状態での、混晶層８で挟まれたダミーゲート電極３直下のシリコン基板１の領域にかかる応力のシミュレーション結果を、図５に示す。
図５（ａ）に示す分布図では、色の濃い方が応力がより印加された状態を示し、ダミーゲート電極３がない状態の方がチャネルとなる領域に応力が印加されることが確認された。
また、図５（ｂ）の図５（ａ）を数値化したグラフ、または図５（ｃ）のシリコン基板１の深さ方向における応力変化をシミュレーションしたグラフにおいても、ダミーゲート電極３がない状態の方がチャネルとなる領域に応力が印加されることが示唆された。
図５（ａ）に示す分布図では、色の濃い方が応力がより印加された状態を示し、ダミーゲート電極３がない状態の方がチャネルとなる領域に応力が印加されることが確認された。
また、図５（ｂ）の図５（ａ）を数値化したグラフ、または図５（ｃ）のシリコン基板１の深さ方向における応力変化をシミュレーションしたグラフにおいても、ダミーゲート電極３がない状態の方がチャネルとなる領域に応力が印加されることが示唆された。
また、図６は、ダマシンゲートプロセスを用いた場合と用いない場合の混晶層８中のゲルマニウム（Ｇｅ）濃度によるチャネル領域Ｃｈへの圧縮応力を比較したシミュレーション結果である。
このグラフに示すように、ダマシンゲートプロセスを用いることで、同じ圧縮応力を得るために必要なゲルマニウム濃度が低減されるため、混晶層８中のゲルマニウム濃度を低減し、結晶欠陥を確実に防止できることが示唆された。
このグラフに示すように、ダマシンゲートプロセスを用いることで、同じ圧縮応力を得るために必要なゲルマニウム濃度が低減されるため、混晶層８中のゲルマニウム濃度を低減し、結晶欠陥を確実に防止できることが示唆された。
次に、本発明の具体的な実施例と評価結果について説明する。
＜実施例１＞
上記実施形態と同様の方法で、ＰＭＯＳトランジスタを作製した。ただし、ゲート絶縁膜１４には、熱酸化法により、凹部１３の底部に露出されたシリコン基板１の表面を酸化した後、窒化処理を行うことで形成された窒化酸化シリコン膜を用い、ゲート電極１５には多結晶シリコン（Ｐｏｌｙ−Ｓｉ）を用いた。
＜実施例１＞
上記実施形態と同様の方法で、ＰＭＯＳトランジスタを作製した。ただし、ゲート絶縁膜１４には、熱酸化法により、凹部１３の底部に露出されたシリコン基板１の表面を酸化した後、窒化処理を行うことで形成された窒化酸化シリコン膜を用い、ゲート電極１５には多結晶シリコン（Ｐｏｌｙ−Ｓｉ）を用いた。
＜実施例２＞
上記実施形態と同様の方法で、ＰＭＯＳトランジスタを作製した。ただし、ゲート絶縁膜１４には、凹部１３の内壁を覆う状態で設けられた酸化ハフニウム（ＨｆＯ2）膜を用い、ゲート電極１５には窒化チタンを用いた。
上記実施形態と同様の方法で、ＰＭＯＳトランジスタを作製した。ただし、ゲート絶縁膜１４には、凹部１３の内壁を覆う状態で設けられた酸化ハフニウム（ＨｆＯ2）膜を用い、ゲート電極１５には窒化チタンを用いた。
＜比較例１＞
実施例１、２に対する比較例１として、混晶層８を形成しない以外は、実施例１と同様に、ＰＭＯＳトランジスタを作製した。
実施例１、２に対する比較例１として、混晶層８を形成しない以外は、実施例１と同様に、ＰＭＯＳトランジスタを作製した。
＜評価結果１＞
上記実施例１、２および比較例１のＰＭＯＳトランジスタについて、オン電流とオフ電流を測定し、その関係をプロットした結果を図７のグラフに示す。
このグラフに示すように、比較例１のＰＭＯＳトランジスタと比較して、本発明を適用した実施例１〜３のＰＭＯＳトランジスタは、オン／オフ比が顕著に増大することが示唆された。
また、実施例２のように、ゲート絶縁膜１４に高誘電率（Ｈｉｇｈ-ｋ）膜を用い、ゲート電極１５を金属ゲートとすることで、オン／オフ比はさらに増大することが確認された。
上記実施例１、２および比較例１のＰＭＯＳトランジスタについて、オン電流とオフ電流を測定し、その関係をプロットした結果を図７のグラフに示す。
このグラフに示すように、比較例１のＰＭＯＳトランジスタと比較して、本発明を適用した実施例１〜３のＰＭＯＳトランジスタは、オン／オフ比が顕著に増大することが示唆された。
また、実施例２のように、ゲート絶縁膜１４に高誘電率（Ｈｉｇｈ-ｋ）膜を用い、ゲート電極１５を金属ゲートとすることで、オン／オフ比はさらに増大することが確認された。
＜評価結果２＞
上記実施例１、２および比較例１のＰＭＯＳトランジスタについて、オン抵抗値を測定した結果を図８のグラフに示す。
このグラフに示すように、比較例１のＰＭＯＳと比較して、本発明を適用した実施例１、２のＰＭＯＳトランジスタは、オン抵抗値が顕著に低下することが確認された。
上記実施例１、２および比較例１のＰＭＯＳトランジスタについて、オン抵抗値を測定した結果を図８のグラフに示す。
このグラフに示すように、比較例１のＰＭＯＳと比較して、本発明を適用した実施例１、２のＰＭＯＳトランジスタは、オン抵抗値が顕著に低下することが確認された。
（第２実施形態）
次に、本発明の半導体装置の製造方法に係る実施形態の一例として、ＣＭＯＳトランジスタにおけるＰＭＯＳトランジスタの製造方法について、図９〜図１２の製造工程断面図を用いて説明する。
次に、本発明の半導体装置の製造方法に係る実施形態の一例として、ＣＭＯＳトランジスタにおけるＰＭＯＳトランジスタの製造方法について、図９〜図１２の製造工程断面図を用いて説明する。
図９（ａ）に示すように、シリコン（Ｓｉ）基板１の表面側にＳＴＩ（Shallow Trench Isolation）などの手法を用いて、素子分離領域（図示省略）を形成する。
次に、シリコン基板１中に不純物をイオン注入するためのチャネリング防止用の保護膜として、シリコン基板１の表面に、例えば酸化法により、酸化シリコン（ＳｉＯ２）膜を成膜する。
次に、イオン注入法により、素子分離およびしきい値調節を行うために、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域のそれぞれに対して不純物を導入する。
続いて、上記酸化シリコン膜を除去し、シリコン基板１の表面を露出させた後に、例えば高誘電体（High-k）絶縁膜を有するゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約１ｎｍ〜３ｎｍの膜厚で形成する。
次に、シリコン基板１中に不純物をイオン注入するためのチャネリング防止用の保護膜として、シリコン基板１の表面に、例えば酸化法により、酸化シリコン（ＳｉＯ２）膜を成膜する。
次に、イオン注入法により、素子分離およびしきい値調節を行うために、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域のそれぞれに対して不純物を導入する。
続いて、上記酸化シリコン膜を除去し、シリコン基板１の表面を露出させた後に、例えば高誘電体（High-k）絶縁膜を有するゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約１ｎｍ〜３ｎｍの膜厚で形成する。
上記高誘電体絶縁膜には、酸化シリコンよりも誘電率の高い、例えばハフニウム（Ｈｆ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｎ）、タンタル（Ｔａ）のうちから選択される１種の金属の金属酸化物、金属酸化珪化物、金属窒化酸化物、金属酸化窒化珪化物で形成される。その一例としては、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）等の金属酸化物、窒化酸化ハフニウム（ＨｆＯＮ）、窒化酸化アルミニウム（ＡｌＯＮ）等の金属窒化酸化物、ハフニウムシリケート（ＨｆＳｉＯ）を一例とする金属酸化珪化物、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）を一例とする金属酸化窒化珪化物等を用いることができる。
また、一例として、上記ゲート絶縁膜１７は、酸化シリコン膜、窒化シリコン膜等のシリコン系絶縁膜上に上記高誘電体絶縁膜を積層したものであってもよい。
また、一例として、上記ゲート絶縁膜１７は、酸化シリコン膜、窒化シリコン膜等のシリコン系絶縁膜上に上記高誘電体絶縁膜を積層したものであってもよい。
次に、例えばＣＶＤ法により、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極膜（図示省略）を１００ｎｍ〜２００ｎｍ程度の膜厚で成膜する。次いで、例えばＣＶＤ法により、ダミーゲート電極膜上に、ハードマスクとなるＳｉＮ膜を３０ｎｍ〜１００ｎｍ程度の膜厚で成膜する。続いて、上記ＳｉＮ膜上にレジストを塗布し、光リソグラフィ（ＫｒＦ、ＡｒＦ、Ｆ2）リソグラフィもしくは電子ビーム（ＥＢ）リソグラフィにより、このレジストをパターニングすることで、ゲート電極のパターンを有するレジストパターンを形成する。
続いて、このレジストパターンをマスクに用いたドライエッチングにより上記窒化シリコン膜を加工することで、ハードマスク４を形成する。この際、ゲート電極パターンを細く加工するために、このハードマスク４をレジストパターンよりも細い線幅にスリミングおよびトリミングする場合もある。
その後、上記レジストパターンを除去し、ハードマスク４をマスクとして、ダミーゲート電極膜のドライエッチングを行うことで、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極３を形成する。
ダミーゲート電極膜のエッチングは、高誘電体（High-k）絶縁膜と選択比を保ちながら行い、シリコン基板１がエッチングされないようにする。
その後、上記レジストパターンを除去するが、この後処理により、ダミーゲート電極３下を除くシリコン基板１の表面を覆うゲート絶縁膜１７は除去され、ダミーゲート電極３の下部のみに残す。この時のダミーゲート電極３の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
その後、上記レジストパターンを除去し、ハードマスク４をマスクとして、ダミーゲート電極膜のドライエッチングを行うことで、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極３を形成する。
ダミーゲート電極膜のエッチングは、高誘電体（High-k）絶縁膜と選択比を保ちながら行い、シリコン基板１がエッチングされないようにする。
その後、上記レジストパターンを除去するが、この後処理により、ダミーゲート電極３下を除くシリコン基板１の表面を覆うゲート絶縁膜１７は除去され、ダミーゲート電極３の下部のみに残す。この時のダミーゲート電極３の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
なお、ここでは、ダミーゲート電極３がＰｏｌｙ−Ｓｉで形成される例について説明したが、ダミーゲート電極３の形成材料としては、アモルファスシリコンを用いてもよい。また、ハードマスク４としては、上述したＳｉＮ以外の絶縁膜を用いてもよい。
次いで、図９（ｂ）に示すように、ゲート絶縁膜１７、ダミーゲート電極３およびハードマスク４の側壁に例えば窒化シリコン（ＳｉＮ）からなるオフセットスペーサー５を１ｎｍ〜１０ｎｍの膜厚で形成する。
続いて、図９（ｃ）に示すように、オフセットスペーサー５が設けられた状態のゲート絶縁膜１７、ダミーゲート電極３およびハードマスク４の両側に、例えば酸化シリコン（ＳｉＯ2）からなるダミーサイドウォール６を形成する。
ここで、ダミーサイドウォール６は、後工程で、オフセットスペーサー５に対して選択的にエッチング除去するため、オフセットスペーサー５の形成材料に対してエッチング選択比をとれる材料で形成することが好ましい。
ここで、ダミーサイドウォール６は、後工程で、オフセットスペーサー５に対して選択的にエッチング除去するため、オフセットスペーサー５の形成材料に対してエッチング選択比をとれる材料で形成することが好ましい。
次いで、図９（ｄ）に示すように、ダミーゲート電極３上のハードマスク４およびダミーサイドウォール６等をマスクにしたエッチングにより、シリコン基板１を掘り下げるリセスエッチングを行うことで、５０ｎｍ〜１００ｎｍ程度の深さのリセス領域７を形成する。
このリセスエッチングは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのどちらか１つのみを形成する場合と、両方順番に形成する場合がある。
このときには、シリコンゲルマニウム（ＳｉＧｅ）などＰＭＯＳトランジスタ用の混晶層形成時にはＮＭＯＳトランジスタ側を、また炭化シリコン（ＳｉＣ）などＮＭＯＳトランジスタ用の混晶層形成時にはＰＭＯＳトランジスタ側をそれぞれ、レジストパターニングし、上記チャネリング防止に用いた酸化シリコン（ＳｉＯ2）の保護膜を残しておく。
このリセスエッチングは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのどちらか１つのみを形成する場合と、両方順番に形成する場合がある。
このときには、シリコンゲルマニウム（ＳｉＧｅ）などＰＭＯＳトランジスタ用の混晶層形成時にはＮＭＯＳトランジスタ側を、また炭化シリコン（ＳｉＣ）などＮＭＯＳトランジスタ用の混晶層形成時にはＰＭＯＳトランジスタ側をそれぞれ、レジストパターニングし、上記チャネリング防止に用いた酸化シリコン（ＳｉＯ2）の保護膜を残しておく。
なお、ここでは、ダミーサイドウォール６が設けられた状態で、リセスエッチングを行う例について説明するが、ダミーサイドウォール６を設けずに、リセスエッチングを行う場合であっても、本発明は適用可能である。
次いで、図１０（ｅ）に示すように、リセス領域７の表面、すなわち掘り下げられたシリコン基板１の表面に、シリコン（Ｓｉ）とシリコン（Ｓｉ）とは格子定数の異なる原子とからなる混晶層８をエピタキシャル成長させる。この際、ＰＭＯＳトランジスタ側には、混晶層８としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の大きいゲルマニウム（Ｇｅ）とからなるシリコンゲルマニウム（以下ＳｉＧｅと記す）層をエピタキシャル成長させる。
このＳｉＧｅ層は不純物を導入することでソース・ドレイン領域として機能する。ここでは、ＳｉＧｅ層のエピタキシャル成長は、ホウ素（Ｂ）等のＰ型不純物を１×１０19／ｃｍ3〜５×１０20／ｃｍ3の濃度で導入しながら行うこととする。このときのゲルマニウム（Ｇｅ）濃度は１５ａｔ％から２０ａｔ％の範囲でエピタキシャル成長を行うが、ここでゲルマニウム（Ｇｅ）濃度を上げすぎると前述のように欠陥による悪影響がでるため、濃度を上げられないとう問題がある。
これにより、この混晶層８で挟まれたダミーゲート電極３直下のシリコン基板１の領域はチャネル領域として機能し、背景技術で前記図２３を用いて説明したように、上記混晶層８から圧縮応力（矢印Ａ）が印加される。これにより、シリコン基板１の法線方向にシリコン基板１の外側に向かって逃げる力（矢印Ｃ）が働くが、ダミーゲート電極３からの反作用（矢印Ｄ）により、逃げる力が抑えられ、圧縮応力の印加が抑制された状態となる。
このＳｉＧｅ層は不純物を導入することでソース・ドレイン領域として機能する。ここでは、ＳｉＧｅ層のエピタキシャル成長は、ホウ素（Ｂ）等のＰ型不純物を１×１０19／ｃｍ3〜５×１０20／ｃｍ3の濃度で導入しながら行うこととする。このときのゲルマニウム（Ｇｅ）濃度は１５ａｔ％から２０ａｔ％の範囲でエピタキシャル成長を行うが、ここでゲルマニウム（Ｇｅ）濃度を上げすぎると前述のように欠陥による悪影響がでるため、濃度を上げられないとう問題がある。
これにより、この混晶層８で挟まれたダミーゲート電極３直下のシリコン基板１の領域はチャネル領域として機能し、背景技術で前記図２３を用いて説明したように、上記混晶層８から圧縮応力（矢印Ａ）が印加される。これにより、シリコン基板１の法線方向にシリコン基板１の外側に向かって逃げる力（矢印Ｃ）が働くが、ダミーゲート電極３からの反作用（矢印Ｄ）により、逃げる力が抑えられ、圧縮応力の印加が抑制された状態となる。
一方、ここでの図示は省略したが、ＮＭＯＳトランジスタ側には、上記混晶層８としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の小さい炭素（Ｃ）とからなる炭化シリコン（ＳｉＣ）層をエピタキシャル成長させる。この炭化シリコン層のエピタキシャル成長は、砒素（Ａｓ）、リン（Ｐ）等のｎ型不純物を１×１０19／ｃｍ3〜５×１０20／ｃｍ3の濃度で導入しながら行うこととする。ここで、混晶層８を構成するＳｉＣ層中のＣ濃度は、炭化シリコン層の炭素（Ｃ）の高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、０．５ａｔｍ％〜１．５ａｔｍ％の濃度範囲とする。この濃度は、一般的に最適と報告されているゲルマニウム（Ｇｅ）濃度よりも低い濃度に設定する。これは後に述べる、ダマシンゲート構造による応力向上効果によるメリットである。
ここで、チャネル領域に効果的に応力を印加するため、混晶層８はシリコン基板１の表面から盛り上がった状態で形成することが好ましい。また、混晶層８を構成するＳｉＧｅ層中のＧｅ濃度は、ＳｉＧｅ層のＧｅの高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、１５ａｔｍ％〜２０ａｔｍ％の濃度範囲とする。
なお、ＮＭＯＳトランジスタ側も背景技術で図２４を用いて説明したにように、ダミーゲート電極３からの反作用により、逃げる力が抑えられ、引っ張り応力の印加が抑制された状態となる。
なお、ここでは、不純物を導入しながら混晶層８をエピタキシャル成長させる例について説明したが、不純物を導入せずに混晶層８をエピタキシャル成長させた後の工程で、イオン注入法により、不純物を導入してもよい。
また、各素子領域における混晶層８のエピタキシャル成長は、ＰＭＯＳトランジスタ領域の混晶層８を形成する際にはＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域の混晶層８を形成する際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
また、各素子領域における混晶層８のエピタキシャル成長は、ＰＭＯＳトランジスタ領域の混晶層８を形成する際にはＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域の混晶層８を形成する際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
次に、図１０（ｆ）に示すように、例えばウェットエッチングにより、ダミーサイドウォール６（前記図１０（ｅ）参照）を除去することで、オフセットスペーサー５とシリコン基板１の表面を露出させる。
次いで、図１０（ｇ）に示すように、ＰＭＯＳトランジスタ側に例えばイオン注入法により、ホウ素イオン（Ｂ+）やインジウムイオン(Ｉｎ+）等のＰ型不純物を導入することで、オフセットスペーサー５の両側のシリコン基板１の表面に、浅い接合のエクステンション領域９を形成する。
このとき、イオン注入の条件としては、１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
一方、図示はしていないが、ＮＭＯＳトランジスタ側にも砒素イオン（Ａｓ+）やリンイオン（Ｐ+）を、例えば１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
なお、各素子領域へのイオン注入は、ＰＭＯＳトランジスタ領域のイオン注入を行うときには、ＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域のイオン注入を行う際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
このとき、イオン注入の条件としては、１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
一方、図示はしていないが、ＮＭＯＳトランジスタ側にも砒素イオン（Ａｓ+）やリンイオン（Ｐ+）を、例えば１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
なお、各素子領域へのイオン注入は、ＰＭＯＳトランジスタ領域のイオン注入を行うときには、ＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域のイオン注入を行う際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
その後、図１０（ｈ）に示すように、オフセットスペーサー５の両側に、再び例えば窒化シリコンからなるサイドウォール１０を形成する。
次いで、イオン注入法により、ハードマスク４およびサイドウォール１０をマスクとして、混晶層８の表面に不純物を導入する。このイオン注入は、後工程で混晶層８の表面に形成するシリサイド層のコンタクト抵抗を低減するために行われる。
次いで、イオン注入法により、ハードマスク４およびサイドウォール１０をマスクとして、混晶層８の表面に不純物を導入する。このイオン注入は、後工程で混晶層８の表面に形成するシリサイド層のコンタクト抵抗を低減するために行われる。
次いで、例えばスパッタリング法により、ハードマスク４およびサイドウォール１０が設けられたダミーゲート電極３を覆う状態で、混晶層８上を含むシリコン基板１上の全域に、高融点金属膜（図示省略）を形成する。ここで、高融点金属としては、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはこれらの化合物が用いられる。
続いて、シリコン基板１を加熱することで、混晶層８の表面側がシリサイド化され、シリサイド層１１が形成される。
その後、素子分離領域（図示省略）上およびサイドウォール１０上に残存する未反応の高融点金属膜を選択的に除去する。
続いて、シリコン基板１を加熱することで、混晶層８の表面側がシリサイド化され、シリサイド層１１が形成される。
その後、素子分離領域（図示省略）上およびサイドウォール１０上に残存する未反応の高融点金属膜を選択的に除去する。
次に、図１１（ｉ）に示すように、ハードマスク４およびサイドウォール１０が設けられたダミーゲート電極３を覆う状態で、シリサイド層１１上を含むシリコン基板１上の全域に、例えば酸化シリコン（ＳｉＯ2）からなる層間絶縁膜１２を形成する。
このとき、コンタクトエッチングストップ用のライナー窒化シリコン（ＳｉＮ）膜を形成し、その上に酸化シリコン（ＳｉＯ2）などを積層で成膜して、上記層間絶縁膜１２を形成する場合もある。
その後、図１１（ｊ）に示すように、ＣＭＰ法により、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２の上部およびハードマスク４を除去する。図面では除去前の状態を示した。
このとき、コンタクトエッチングストップ用のライナー窒化シリコン（ＳｉＮ）膜を形成し、その上に酸化シリコン（ＳｉＯ2）などを積層で成膜して、上記層間絶縁膜１２を形成する場合もある。
その後、図１１（ｊ）に示すように、ＣＭＰ法により、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２の上部およびハードマスク４を除去する。図面では除去前の状態を示した。
次いで、図１１（ｋ）に示すように、ドライエッチングにより、ダミーゲート電極３（前記図１１（ｊ）参照）を選択的に除去することで、凹部１３を形成する。このとき、凹部１３の底部に高誘電体絶縁膜を有するゲート絶縁膜１７を残す。
例えば、上記ドライエッチングでは、エッチングガスに臭化水素（ＨＢｒ）と酸素（Ｏ2）の混合ガスを用いることで、ゲート絶縁膜１７に対してダミーゲート電極３を選択的にエッチング除去する。
これにより、ＰＭＯＳトランジスタでは混晶層８からダミーゲート電極３の直下のチャネル領域Ｃｈに印加される応力（矢印Ａ）が上記ダミーゲート電極３からの反作用により抑えられることが防止され、チャネル領域Ｃｈへの圧縮応力が増大する。また、ＮＭＯＳトランジスタでも同様にチャネル領域への引っ張り応力が増大する。
例えば、上記ドライエッチングでは、エッチングガスに臭化水素（ＨＢｒ）と酸素（Ｏ2）の混合ガスを用いることで、ゲート絶縁膜１７に対してダミーゲート電極３を選択的にエッチング除去する。
これにより、ＰＭＯＳトランジスタでは混晶層８からダミーゲート電極３の直下のチャネル領域Ｃｈに印加される応力（矢印Ａ）が上記ダミーゲート電極３からの反作用により抑えられることが防止され、チャネル領域Ｃｈへの圧縮応力が増大する。また、ＮＭＯＳトランジスタでも同様にチャネル領域への引っ張り応力が増大する。
続いて、ダミーゲート電極３が除去された状態のシリコン基板１に５００℃〜７００℃の熱処理を１０秒〜数分行う。
これにより、混晶層８によるチャネル領域Ｃｈへの応力がさらに増大し、さらにこの熱処理により、高誘電体（High-k）絶縁膜のダメージを回復させる効果も兼ねることができる。
上記熱処理は、５００℃未満では、低リーク化させる効果が小さく、また７００℃を超えると結晶化するために信頼性が得られにくくなる。このため、上記温度に設定している。
これにより、混晶層８によるチャネル領域Ｃｈへの応力がさらに増大し、さらにこの熱処理により、高誘電体（High-k）絶縁膜のダメージを回復させる効果も兼ねることができる。
上記熱処理は、５００℃未満では、低リーク化させる効果が小さく、また７００℃を超えると結晶化するために信頼性が得られにくくなる。このため、上記温度に設定している。
次いで、図１２（ｌ）に示すように、例えば化学気相成長（ＣＶＤ）法や原子層蒸着（ＡＬＤ）法や物理的気相成長（ＰＶＤ）法またはメッキ法により、により、ゲート絶縁膜１７が設けられた凹部１３を埋め込む状態で、ゲート絶縁膜１７上に、例えば窒化チタン（ＴｉＮ）からなるゲート電極膜１５’を形成する。このゲート電極膜１５’の形成材料としては、チタン（Ｔｉ）の他にルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属またはこれらのシリコン化合物、窒素（Ｎ）化合物等の金属化合物を用いることで、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極と比較して、ゲート電極の空乏化を防止することが可能となる。
ただし、ゲート電極膜１５’として多結晶シリコンを用いた場合であっても、本発明は適用可能である。
ただし、ゲート電極膜１５’として多結晶シリコンを用いた場合であっても、本発明は適用可能である。
ここで、上記ゲート絶縁膜１７およびゲート電極膜１５’を成膜する際には、成膜条件を制御することで、混晶層８からチャネル領域Ｃｈへの応力印加の状態が維持されるようにする。具体的には、成膜の際の圧力,パワー、ガス流量、または温度を制御する。
続いて、図１２（ｍ）に示すように、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、層間絶縁膜１２の表面が露出するまで、上記ゲート電極膜１５’（前記図１２（ｌ）参照）を除去することで、凹部１３内のゲート絶縁膜１７上にゲート電極１５を形成する。
以上のようにして、ＣＭＯＳＦＥＴが形成される。
その後、図１２（ｏ）に示すように、ゲート電極１５上を含む層間絶縁膜１２上に、さらに層間絶縁膜１６を形成し、コンタクトおよび金属配線形成を行うことで、半導体装置を作製する。
その後、図１２（ｏ）に示すように、ゲート電極１５上を含む層間絶縁膜１２上に、さらに層間絶縁膜１６を形成し、コンタクトおよび金属配線形成を行うことで、半導体装置を作製する。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、ダミーゲート電極３を除去することで凹部１３を形成するため、混晶層８からダミーゲート電極３の直下のチャネル領域Ｃｈに印加される応力が、上記ダミーゲート電極３からの反作用により抑えられることが防止される。その後、その応力の状態は維持されるように、凹部１３内のゲート絶縁膜１７上にゲート電極１５を形成することで、上記チャネル領域Ｃｈに効果的に応力が印加されるため、チャネル領域Ｃｈを歪ませて、キャリア移動度を向上させることが可能となる。
また、チャネル領域Ｃｈに効果的に応力が印加されることで、混晶層８中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層８中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
また、チャネル領域Ｃｈに効果的に応力が印加されることで、混晶層８中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層８中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
また、ゲート電極の側壁に高誘電体絶縁膜を有するゲート絶縁膜１７が形成されていると、ゲート電極の側壁とソース・ドレインとなる混晶層８との間の寄生容量が大きくなる。一方、本第２実施形態では、ゲート電極１５の側壁にゲート絶縁膜１７が形成されていないので、ゲート電極１５のフリンジ容量に対して、ゲート電極１５の側壁とソース・ドレインとなる混晶層８との間の寄生容量が小さくなる。これによって、ゲート電極１５の側壁にゲート絶縁膜１７が形成されている場合よりもＭＯＳトランジスタの動作速度を高めることができる。
したがって、トランジスタの特性を向上させることができる。
したがって、トランジスタの特性を向上させることができる。
（第３実施形態）
次に、本発明の半導体装置の製造方法に係る実施形態の一例として、ＣＭＯＳトランジスタにおけるＰＭＯＳトランジスタの製造方法について、図１３〜図１６の製造工程断面図を用いて説明する。
次に、本発明の半導体装置の製造方法に係る実施形態の一例として、ＣＭＯＳトランジスタにおけるＰＭＯＳトランジスタの製造方法について、図１３〜図１６の製造工程断面図を用いて説明する。
図１３（ａ）に示すように、シリコン（Ｓｉ）基板１の表面側にＳＴＩ（Shallow Trench Isolation）などの手法を用いて、素子分離領域（図示省略）を形成する。
次に、シリコン基板１中に不純物をイオン注入するためのチャネリング防止用の保護膜として、シリコン基板１の表面に、例えば酸化法により、酸化シリコン（ＳｉＯ２）膜を成膜する。
次に、イオン注入法により、素子分離およびしきい値調節を行うために、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域のそれぞれに対して不純物を導入する。
続いて、上記酸化シリコン膜を除去し、シリコン基板１の表面を露出させた後に、例えば高誘電体（High-k）絶縁膜を有するゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約１ｎｍ〜３ｎｍの膜厚で形成する。
次に、シリコン基板１中に不純物をイオン注入するためのチャネリング防止用の保護膜として、シリコン基板１の表面に、例えば酸化法により、酸化シリコン（ＳｉＯ２）膜を成膜する。
次に、イオン注入法により、素子分離およびしきい値調節を行うために、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域のそれぞれに対して不純物を導入する。
続いて、上記酸化シリコン膜を除去し、シリコン基板１の表面を露出させた後に、例えば高誘電体（High-k）絶縁膜を有するゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約１ｎｍ〜３ｎｍの膜厚で形成する。
上記高誘電体絶縁膜には、酸化シリコンよりも誘電率の高い、例えばハフニウム（Ｈｆ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｎ）、タンタル（Ｔａ）のうちから選択される１種の金属の金属酸化物、金属酸化珪化物、金属窒化酸化物、金属酸化窒化珪化物で形成される。その一例としては、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）等の金属酸化物、窒化酸化ハフニウム（ＨｆＯＮ）、窒化酸化アルミニウム（ＡｌＯＮ）等の金属窒化酸化物、ハフニウムシリケート（ＨｆＳｉＯ）を一例とする金属酸化珪化物、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）を一例とする金属酸化窒化珪化物等を用いることができる。
また、一例として、上記ゲート絶縁膜１７は、酸化シリコン膜、窒化シリコン膜等のシリコン系絶縁膜上に上記高誘電体絶縁膜を積層したものであってもよい。
また、一例として、上記ゲート絶縁膜１７は、酸化シリコン膜、窒化シリコン膜等のシリコン系絶縁膜上に上記高誘電体絶縁膜を積層したものであってもよい。
次に、上記ゲート絶縁膜１７上にキャップ膜１８を形成する。このキャップ膜１８は、後の工程で、キャップ膜１８上に形成されるダミーゲートを除去するときに、下地のゲート絶縁膜１７にエッチングダメージが入るのを防止するためのエッチングストッパとなるものであり、例えば窒化チタン（ＴｉＮ）膜で形成する。このキャップ膜１８は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約３ｎｍ〜１０ｎｍの膜厚で形成する。
次に、例えばＣＶＤ法により、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極膜４１を１００ｎｍ〜２００ｎｍ程度の膜厚で成膜する。
次いで、例えばＣＶＤ法により、ダミーゲート電極膜上に、ハードマスク形成膜４２となる窒化シリコン膜を３０ｎｍ〜１００ｎｍ程度の膜厚で成膜する。続いて、上記ＳｉＮ膜上にレジストを塗布し、光リソグラフィ（ＫｒＦ、ＡｒＦ、Ｆ2）リソグラフィもしくは電子ビーム（ＥＢ）リソグラフィにより、このレジストをパターニングすることで、ゲート電極のパターンを有するレジストパターンを形成する。
次いで、例えばＣＶＤ法により、ダミーゲート電極膜上に、ハードマスク形成膜４２となる窒化シリコン膜を３０ｎｍ〜１００ｎｍ程度の膜厚で成膜する。続いて、上記ＳｉＮ膜上にレジストを塗布し、光リソグラフィ（ＫｒＦ、ＡｒＦ、Ｆ2）リソグラフィもしくは電子ビーム（ＥＢ）リソグラフィにより、このレジストをパターニングすることで、ゲート電極のパターンを有するレジストパターンを形成する。
続いて、このレジストパターンをマスクに用いたドライエッチングにより上記ハードマスク形成膜４２を加工することで、ハードマスク４を形成する。この際、ゲート電極パターンを細く加工するために、このハードマスク４をレジストパターンよりも細い線幅にスリミングおよびトリミングする場合もある。
その後、上記レジストパターンを除去し、ハードマスク４をマスクとして、ダミーゲート電極膜４１のドライエッチングを行うことで、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極３を形成する。
ダミーゲート電極膜のエッチングは、キャップ膜１８もしくは高誘電体（High-k）絶縁膜のゲート絶縁膜１７と選択比を保ちながら行い、シリコン基板１がエッチングされないようにする。
その後、上記レジストパターンを除去するが、この後処理により、ダミーゲート電極３下を除くシリコン基板１の表面を覆うゲート絶縁膜１７は除去され、ダミーゲート電極３の下部のみに残す。この時のダミーゲート電極３の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
その後、上記レジストパターンを除去し、ハードマスク４をマスクとして、ダミーゲート電極膜４１のドライエッチングを行うことで、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極３を形成する。
ダミーゲート電極膜のエッチングは、キャップ膜１８もしくは高誘電体（High-k）絶縁膜のゲート絶縁膜１７と選択比を保ちながら行い、シリコン基板１がエッチングされないようにする。
その後、上記レジストパターンを除去するが、この後処理により、ダミーゲート電極３下を除くシリコン基板１の表面を覆うゲート絶縁膜１７は除去され、ダミーゲート電極３の下部のみに残す。この時のダミーゲート電極３の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
なお、ここでは、ダミーゲート電極３がＰｏｌｙ−Ｓｉで形成される例について説明したが、ダミーゲート電極３の形成材料としては、アモルファスシリコンを用いてもよい。また、ハードマスク４としては、上述したＳｉＮ以外の絶縁膜を用いてもよい。
次いで、図１３（ｃ）に示すように、ゲート絶縁膜１７、キャップ膜１８、ダミーゲート電極３およびハードマスク４の側壁に例えば窒化シリコン（ＳｉＮ）からなるオフセットスペーサー５を１ｎｍ〜１０ｎｍの膜厚で形成する。
続いて、オフセットスペーサー５が設けられた状態のゲート絶縁膜１７、キャップ膜１８、ダミーゲート電極３およびハードマスク４の両側に、上記オフセットスペーサ５を介して例えば酸化シリコン（ＳｉＯ2）からなるダミーサイドウォール６を形成する。
ここで、ダミーサイドウォール６は、後工程で、オフセットスペーサー５に対して選択的にエッチング除去するため、オフセットスペーサー５の形成材料に対してエッチング選択比をとれる材料で形成することが好ましい。
ここで、ダミーサイドウォール６は、後工程で、オフセットスペーサー５に対して選択的にエッチング除去するため、オフセットスペーサー５の形成材料に対してエッチング選択比をとれる材料で形成することが好ましい。
次いで、図１３（ｄ）に示すように、ダミーゲート電極３上のハードマスク４およびダミーサイドウォール６をマスクにしたエッチングにより、シリコン基板１を掘り下げるリセスエッチングを行うことで、５０ｎｍ〜１００ｎｍ程度の深さのリセス領域７を形成する。
このリセスエッチングは、ＮＭＯＳとＰＭＯＳのどちらか１つのみを形成する場合と、両方順番に形成する場合がある。
このときには、シリコンゲルマニウム（ＳｉＧｅ）などＰＭＯＳトランジスタ用の混晶層形成時にはＮＭＯＳトランジスタ側を、また炭化シリコン（ＳｉＣ）などＮＭＯＳトランジスタ用の混晶層形成時にはＰＭＯＳトランジスタ側をそれぞれ、レジストパターニングし、上記チャネリング防止に用いた酸化シリコン（ＳｉＯ2）の保護膜を残しておく。
このリセスエッチングは、ＮＭＯＳとＰＭＯＳのどちらか１つのみを形成する場合と、両方順番に形成する場合がある。
このときには、シリコンゲルマニウム（ＳｉＧｅ）などＰＭＯＳトランジスタ用の混晶層形成時にはＮＭＯＳトランジスタ側を、また炭化シリコン（ＳｉＣ）などＮＭＯＳトランジスタ用の混晶層形成時にはＰＭＯＳトランジスタ側をそれぞれ、レジストパターニングし、上記チャネリング防止に用いた酸化シリコン（ＳｉＯ2）の保護膜を残しておく。
なお、ここでは、ダミーサイドウォール６が設けられた状態で、リセスエッチングを行う例について説明するが、ダミーサイドウォール６を設けずに、リセスエッチングを行う場合であっても、本発明は適用可能である。
次いで、図１４（ｅ）に示すように、リセス領域７の表面、すなわち掘り下げられたシリコン基板１の表面に、シリコン（Ｓｉ）とシリコン（Ｓｉ）とは格子定数の異なる原子とからなる混晶層８をエピタキシャル成長させる。この際、ＰＭＯＳトランジスタ側には、混晶層８としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の大きいゲルマニウム（Ｇｅ）とからなるシリコンゲルマニウム（以下ＳｉＧｅと記す）層をエピタキシャル成長させる。
このＳｉＧｅ層は不純物を導入することでソース・ドレイン領域として機能する。ここでは、ＳｉＧｅ層のエピタキシャル成長は、ホウ素（Ｂ）等のＰ型不純物を１×１０19／ｃｍ3〜５×１０20／ｃｍ3の濃度で導入しながら行うこととする。このときのゲルマニウム（Ｇｅ）濃度は１５ａｔ％から２０ａｔ％の範囲でエピタキシャル成長を行うが、ここでゲルマニウム（Ｇｅ）濃度を上げすぎると前述のように欠陥による悪影響がでるため、濃度を上げられないとう問題がある。
これにより、この混晶層８で挟まれたダミーゲート電極３直下のシリコン基板１の領域はチャネル領域として機能し、前記背景技術で図２３を用いて説明したように、上記混晶層８から圧縮応力（矢印Ａ）が印加される。これにより、シリコン基板１の法線方向にシリコン基板１の外側に向かって逃げる力（矢印Ｃ）が働くが、ダミーゲート電極３からの反作用（矢印Ｄ）により、逃げる力が抑えられ、圧縮応力の印加が抑制された状態となる。
このＳｉＧｅ層は不純物を導入することでソース・ドレイン領域として機能する。ここでは、ＳｉＧｅ層のエピタキシャル成長は、ホウ素（Ｂ）等のＰ型不純物を１×１０19／ｃｍ3〜５×１０20／ｃｍ3の濃度で導入しながら行うこととする。このときのゲルマニウム（Ｇｅ）濃度は１５ａｔ％から２０ａｔ％の範囲でエピタキシャル成長を行うが、ここでゲルマニウム（Ｇｅ）濃度を上げすぎると前述のように欠陥による悪影響がでるため、濃度を上げられないとう問題がある。
これにより、この混晶層８で挟まれたダミーゲート電極３直下のシリコン基板１の領域はチャネル領域として機能し、前記背景技術で図２３を用いて説明したように、上記混晶層８から圧縮応力（矢印Ａ）が印加される。これにより、シリコン基板１の法線方向にシリコン基板１の外側に向かって逃げる力（矢印Ｃ）が働くが、ダミーゲート電極３からの反作用（矢印Ｄ）により、逃げる力が抑えられ、圧縮応力の印加が抑制された状態となる。
一方、ここでの図示は省略したが、ＮＭＯＳトランジスタ側には、上記混晶層８としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の小さい炭素（Ｃ）とからなる炭化シリコン（ＳｉＣ）層をエピタキシャル成長させる。この炭化シリコン層のエピタキシャル成長は、砒素（Ａｓ）、リン（Ｐ）等のｎ型不純物を１×１０19／ｃｍ3〜５×１０20／ｃｍ3の濃度で導入しながら行うこととする。ここで、混晶層８を構成するＳｉＣ層中のＣ濃度は、炭化シリコン層の炭素（Ｃ）の高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、０．５ａｔｍ％〜１．５ａｔｍ％の濃度範囲とする。この濃度は、一般的に最適と報告されているゲルマニウム（Ｇｅ）濃度よりも低い濃度に設定する。これは後に述べる、ダマシンゲート構造による応力向上効果によるメリットである。
ここで、チャネル領域に効果的に応力を印加するため、混晶層８はシリコン基板１の表面から盛り上がった状態で形成することが好ましい。また、混晶層８を構成するＳｉＧｅ層中のＧｅ濃度は、ＳｉＧｅ層のＧｅの高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、１５ａｔｍ％〜２０ａｔｍ％の濃度範囲とする。
なお、ＮＭＯＳトランジスタ側も、前記背景技術で図２４を用いて説明したにように、ダミーゲート電極３からの反作用により、逃げる力が抑えられ、引っ張り応力の印加が抑制された状態となる。
なお、ここでは、不純物を導入しながら混晶層８をエピタキシャル成長させる例について説明したが、不純物を導入せずに混晶層８をエピタキシャル成長させた後の工程で、イオン注入法により、不純物を導入してもよい。
また、各素子領域における混晶層８のエピタキシャル成長は、ＰＭＯＳトランジスタ領域の混晶層８を形成する際にはＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域の混晶層８を形成する際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
また、各素子領域における混晶層８のエピタキシャル成長は、ＰＭＯＳトランジスタ領域の混晶層８を形成する際にはＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域の混晶層８を形成する際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
次に、図１４（ｆ）に示すように、例えばウェットエッチングにより、ダミーサイドウォール６（前記図１４（ｅ）参照）を除去することで、オフセットスペーサー５とシリコン基板１の表面を露出させる。
次いで、図１４（ｇ）に示すように、ＰＭＯＳトランジスタ側に例えばイオン注入法により、ホウ素イオン（Ｂ+）やインジウムイオン(Ｉｎ+）等のＰ型不純物を導入することで、オフセットスペーサー５の両側のシリコン基板１の表面に、浅い接合のエクステンション領域９を形成する。
このとき、イオン注入の条件としては、１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
一方、ＮＭＯＳトランジスタ側にも砒素イオン（Ａｓ+）やリンイオン（Ｐ+）を、例えば１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
なお、各素子領域へのイオン注入は、ＰＭＯＳトランジスタ領域のイオン注入を行うときには、ＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域のイオン注入を行う際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
このとき、イオン注入の条件としては、１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
一方、ＮＭＯＳトランジスタ側にも砒素イオン（Ａｓ+）やリンイオン（Ｐ+）を、例えば１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
なお、各素子領域へのイオン注入は、ＰＭＯＳトランジスタ領域のイオン注入を行うときには、ＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域のイオン注入を行う際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
その後、図１４（ｈ）に示すように、ダミーゲート電極３の両側にオフセットスペーサー５を介して、再び例えば窒化シリコンからなるサイドウォール１０を形成する。
次いで、イオン注入法により、ハードマスク４およびサイドウォール１０をマスクとして、混晶層８の表面に不純物を導入する。このイオン注入は、後工程で混晶層８の表面に形成するシリサイド層のコンタクト抵抗を低減するために行われる。
次いで、イオン注入法により、ハードマスク４およびサイドウォール１０をマスクとして、混晶層８の表面に不純物を導入する。このイオン注入は、後工程で混晶層８の表面に形成するシリサイド層のコンタクト抵抗を低減するために行われる。
次いで、例えばスパッタリング法により、ハードマスク４およびサイドウォール１０が設けられたダミーゲート電極３を覆う状態で、混晶層８上を含むシリコン基板１上の全域に、高融点金属膜（図示省略）を形成する。ここで、高融点金属としては、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはこれらの化合物が用いられる。
続いて、シリコン基板１を加熱することで、混晶層８の表面側がシリサイド化され、シリサイド層１１が形成される。
その後、素子分離領域（図示省略）上およびサイドウォール１０上に残存する未反応の高融点金属膜を選択的に除去する。
続いて、シリコン基板１を加熱することで、混晶層８の表面側がシリサイド化され、シリサイド層１１が形成される。
その後、素子分離領域（図示省略）上およびサイドウォール１０上に残存する未反応の高融点金属膜を選択的に除去する。
次に、図１５（ｉ）に示すように、ハードマスク４およびサイドウォール１０が設けられたダミーゲート電極３を覆う状態で、シリサイド層１１上を含むシリコン基板１上の全域に、例えば酸化シリコン（ＳｉＯ2）からなる層間絶縁膜１２を形成する。
このとき、コンタクトエッチングストップ用のライナー窒化シリコン（ＳｉＮ）膜を形成し、その上に酸化シリコン（ＳｉＯ2）などを積層で成膜して、上記層間絶縁膜１２を形成する場合もある。
その後、図１５（ｊ）に示すように、ＣＭＰ法により、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２の上部およびハードマスク４（前記図１５（ｉ）参照）を除去する。この図面ではハードマスクを除去する前の状態を示した。
このとき、コンタクトエッチングストップ用のライナー窒化シリコン（ＳｉＮ）膜を形成し、その上に酸化シリコン（ＳｉＯ2）などを積層で成膜して、上記層間絶縁膜１２を形成する場合もある。
その後、図１５（ｊ）に示すように、ＣＭＰ法により、ダミーゲート電極３の表面が露出するまで、層間絶縁膜１２の上部およびハードマスク４（前記図１５（ｉ）参照）を除去する。この図面ではハードマスクを除去する前の状態を示した。
次いで、図１５（ｋ）に示すように、ドライエッチングにより、ダミーゲート電極３（前記図１５（ｊ）参照）を選択的に除去することで、凹部１３を形成する。このとき、凹部１３の底部のキャップ膜１８がエッチングストッパとなるので、ゲート絶縁膜１７にエッチングダメージが入らない。
例えば、上記ドライエッチングでは、エッチングガスに臭化水素（ＨＢｒ）と酸素（Ｏ2）の混合ガスを用いる。
例えば、上記ドライエッチングでは、エッチングガスに臭化水素（ＨＢｒ）と酸素（Ｏ2）の混合ガスを用いる。
さらに、図１５（ｌ）に示すように、下地にエッチングダメージを与えることが少ないウエットエッチングもしくはドライエッチングにより、キャップ膜１８（前記図１５（ｋ）参照）を選択的に除去することで、凹部１３の底部にゲート絶縁膜１７を残す。
例えば、キャップ膜１８が窒化チタンで形成されていてウエットエッチングで除去する場合、エッチング液にアンモニア過水溶液を用いる。
なお、上記キャップ膜１８は、このまま、金属ゲート用の仕事関数制御用の金属として使う場合もあり、除去せずに残しておく場合もある。さらに、デュアル金属ゲートのようにＮＭＯＳトランジスタとＰＭＯＳトランジスタの仕事関数制御用金属を作り分ける場合などは、どちらかのトランジスタにだけ残してもよい。
これにより、ＰＭＯＳトランジスタでは混晶層８からダミーゲート電極３の直下のチャネル領域Ｃｈに印加される応力が上記ダミーゲート電極３からの反作用により抑えられることが防止され、チャネル領域Ｃｈへの圧縮応力が増大する。また、ＮＭＯＳトランジスタでも同様にチャネル領域への引っ張り応力が増大する。
例えば、キャップ膜１８が窒化チタンで形成されていてウエットエッチングで除去する場合、エッチング液にアンモニア過水溶液を用いる。
なお、上記キャップ膜１８は、このまま、金属ゲート用の仕事関数制御用の金属として使う場合もあり、除去せずに残しておく場合もある。さらに、デュアル金属ゲートのようにＮＭＯＳトランジスタとＰＭＯＳトランジスタの仕事関数制御用金属を作り分ける場合などは、どちらかのトランジスタにだけ残してもよい。
これにより、ＰＭＯＳトランジスタでは混晶層８からダミーゲート電極３の直下のチャネル領域Ｃｈに印加される応力が上記ダミーゲート電極３からの反作用により抑えられることが防止され、チャネル領域Ｃｈへの圧縮応力が増大する。また、ＮＭＯＳトランジスタでも同様にチャネル領域への引っ張り応力が増大する。
続いて、ダミーゲート電極３が除去された状態のシリコン基板１に５００℃〜７００℃の熱処理を１０秒〜数分行う。
これにより、混晶層８によるチャネル領域Ｃｈへの応力がさらに増大し、さらにこの熱処理により、高誘電体（High-k）絶縁膜のダメージを回復させる効果も兼ねることができる。
上記熱処理は、５００℃未満では、低リーク化させる効果が小さく、また７００℃を超えると結晶化するために信頼性が得られにくくなる。このため、上記温度に設定している。
これにより、混晶層８によるチャネル領域Ｃｈへの応力がさらに増大し、さらにこの熱処理により、高誘電体（High-k）絶縁膜のダメージを回復させる効果も兼ねることができる。
上記熱処理は、５００℃未満では、低リーク化させる効果が小さく、また７００℃を超えると結晶化するために信頼性が得られにくくなる。このため、上記温度に設定している。
次いで、図１６（ｍ）に示すように、例えば化学気相成長（ＣＶＤ）法や原子層蒸着（ＡＬＤ）法や物理的気相成長（ＰＶＤ）法またはメッキ法により、により、ゲート絶縁膜１７が設けられた凹部１３を埋め込む状態で、ゲート絶縁膜１７上に、例えば窒化チタン（ＴｉＮ）からなるゲート電極膜１５’を形成する。このゲート電極膜１５’の形成材料としては、チタン（Ｔｉ）の他にルテニウム（Ｒｕ）、ハフニウム（Ｈｆ）、イリジウム（Ｉｒ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属またはこれらのシリコン化合物、窒素（Ｎ）化合物等の金属化合物を用いることで、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極と比較して、ゲート電極の空乏化を防止することが可能となる。
ただし、ゲート電極膜１５’として多結晶シリコンを用いた場合であっても、本発明は適用可能である。
ただし、ゲート電極膜１５’として多結晶シリコンを用いた場合であっても、本発明は適用可能である。
ここで、上記ゲート絶縁膜１７およびゲート電極膜１５’を成膜する際には、成膜条件を制御することで、混晶層８からチャネル領域Ｃｈへの応力印加の状態が維持されるようにする。具体的には、成膜の際の圧力,パワー、ガス流量、または温度を制御する。
続いて、図１６（ｎ）に示すように、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、層間絶縁膜１２の表面が露出するまで、上記ゲート電極膜１５’（前記図１６（ｍ）参照）を除去することで、凹部１３内のゲート絶縁膜１７上にゲート電極１５を形成する。
以上のようにして、ＣＭＯＳＦＥＴが形成される。
その後、図１６（ｏ）に示すように、ゲート電極１５上を含む層間絶縁膜１２上に、さらに層間絶縁膜１６を形成し、図示はしないが、コンタクトおよび金属配線形成を行うことで、半導体装置を作製する。
その後、図１６（ｏ）に示すように、ゲート電極１５上を含む層間絶縁膜１２上に、さらに層間絶縁膜１６を形成し、図示はしないが、コンタクトおよび金属配線形成を行うことで、半導体装置を作製する。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、ダミーゲート電極３を除去することで凹部１３を形成するため、混晶層８からダミーゲート電極３の直下のチャネル領域Ｃｈに印加される応力が、上記ダミーゲート電極３からの反作用により抑えられることが防止される。その後、その応力の状態は維持されるように、凹部１３内のゲート絶縁膜１４上にゲート電極１５を形成することで、上記チャネル領域Ｃｈに効果的に応力が印加されるため、チャネル領域Ｃｈを歪ませて、キャリア移動度を向上させることが可能となる。
また、チャネル領域Ｃｈに効果的に応力が印加されることで、混晶層８中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層８中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
したがって、トランジスタの特性を向上させることができる。
また、チャネル領域Ｃｈに効果的に応力が印加されることで、混晶層８中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層８中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
したがって、トランジスタの特性を向上させることができる。
（第４実施形態）
次に、本発明の半導体装置の製造方法に係る実施形態の一例として、ＣＭＯＳトランジスタにおけるＮＭＯＳトランジスタとＰＭＯＳトランジスタの製造方法について、図１７〜図１８の製造工程断面図を用いて説明する。
次に、本発明の半導体装置の製造方法に係る実施形態の一例として、ＣＭＯＳトランジスタにおけるＮＭＯＳトランジスタとＰＭＯＳトランジスタの製造方法について、図１７〜図１８の製造工程断面図を用いて説明する。
前記第３実施形態において、図１３（ａ）〜図１５（ｋ）によって説明したのと同様にして、以下の構成を形成する。
すなわち、図１７（ａ）に示すように、まず、シリコン（Ｓｉ）基板１の表面側にＳＴＩ（Shallow Trench Isolation）などの手法を用いて、素子分離領域（図示省略）を形成する。
次に、イオン注入法により、素子分離およびしきい値調節を行うために、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域のそれぞれに対して不純物を導入する。
続いて、シリコン基板１の表面に、例えば高誘電体（High-k）絶縁膜を有するゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約１ｎｍ〜３ｎｍの膜厚で形成する。
すなわち、図１７（ａ）に示すように、まず、シリコン（Ｓｉ）基板１の表面側にＳＴＩ（Shallow Trench Isolation）などの手法を用いて、素子分離領域（図示省略）を形成する。
次に、イオン注入法により、素子分離およびしきい値調節を行うために、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域のそれぞれに対して不純物を導入する。
続いて、シリコン基板１の表面に、例えば高誘電体（High-k）絶縁膜を有するゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約１ｎｍ〜３ｎｍの膜厚で形成する。
上記高誘電体絶縁膜には、酸化シリコンよりも誘電率の高い、例えばハフニウム（Ｈｆ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｎ）、タンタル（Ｔａ）のうちから選択される１種の金属の金属酸化物、金属酸化珪化物、金属窒化酸化物、金属酸化窒化珪化物で形成される。その一例としては、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）等の金属酸化物、窒化酸化ハフニウム（ＨｆＯＮ）、窒化酸化アルミニウム（ＡｌＯＮ）等の金属窒化酸化物、ハフニウムシリケート（ＨｆＳｉＯ）を一例とする金属酸化珪化物、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）を一例とする金属酸化窒化珪化物等を用いることができる。
また、一例として、上記ゲート絶縁膜１７は、酸化シリコン膜、窒化シリコン膜等のシリコン系絶縁膜上に上記高誘電体絶縁膜を積層したものであってもよい。
また、一例として、上記ゲート絶縁膜１７は、酸化シリコン膜、窒化シリコン膜等のシリコン系絶縁膜上に上記高誘電体絶縁膜を積層したものであってもよい。
次に、上記ゲート絶縁膜１７上にキャップ膜１８を形成する。
このキャップ膜１８は、後の工程で、キャップ膜１８上に形成されるダミーゲートを除去するときに、下地のゲート絶縁膜１７にエッチングダメージが入るのを防止するためのエッチングストッパとなるものであり、例えば窒化チタン（ＴｉＮ）膜で形成する。上記キャップ膜１８は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約３ｎｍ〜１０ｎｍの膜厚で形成する。
このキャップ膜１８は、後の工程で、キャップ膜１８上に形成されるダミーゲートを除去するときに、下地のゲート絶縁膜１７にエッチングダメージが入るのを防止するためのエッチングストッパとなるものであり、例えば窒化チタン（ＴｉＮ）膜で形成する。上記キャップ膜１８は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約３ｎｍ〜１０ｎｍの膜厚で形成する。
次に、例えばＣＶＤ法により、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極膜（図示省略）を１００ｎｍ〜２００ｎｍ程度の膜厚で成膜する。
次いで、例えばＣＶＤ法により、ダミーゲート電極膜上に、ハードマスクとなる窒化シリコン膜を３０ｎｍ〜１００ｎｍ程度の膜厚で成膜する。
続いて、レジストパターンをマスクに用いたドライエッチングにより上記窒化シリコン膜を加工することで、ハードマスク（図示せず）を形成する。
その後、上記レジストパターンを除去し、ハードマスクをマスクとして、ダミーゲート電極膜のドライエッチングを行うことで、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極（図示せず）を形成する。
ダミーゲート電極膜のエッチングは、キャップ膜１８もしくは高誘電体（High-k）絶縁膜のゲート絶縁膜１７と選択比を保ちながら行い、シリコン基板１がエッチングされないようにする。
その後、上記レジストパターンを除去するが、この後処理により、ダミーゲート電極下を除くシリコン基板１の表面を覆うゲート絶縁膜１７は除去され、ダミーゲート電極の下部のみに残す。この時のダミーゲート電極の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
次いで、例えばＣＶＤ法により、ダミーゲート電極膜上に、ハードマスクとなる窒化シリコン膜を３０ｎｍ〜１００ｎｍ程度の膜厚で成膜する。
続いて、レジストパターンをマスクに用いたドライエッチングにより上記窒化シリコン膜を加工することで、ハードマスク（図示せず）を形成する。
その後、上記レジストパターンを除去し、ハードマスクをマスクとして、ダミーゲート電極膜のドライエッチングを行うことで、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極（図示せず）を形成する。
ダミーゲート電極膜のエッチングは、キャップ膜１８もしくは高誘電体（High-k）絶縁膜のゲート絶縁膜１７と選択比を保ちながら行い、シリコン基板１がエッチングされないようにする。
その後、上記レジストパターンを除去するが、この後処理により、ダミーゲート電極下を除くシリコン基板１の表面を覆うゲート絶縁膜１７は除去され、ダミーゲート電極の下部のみに残す。この時のダミーゲート電極の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
次いでゲート絶縁膜１７、キャップ膜１８、ダミーゲート電極３およびハードマスクの側壁に例えば窒化シリコン（ＳｉＮ）からなるオフセットスペーサー５を１ｎｍ〜１０ｎｍの膜厚で形成する。
続いて、オフセットスペーサー５が設けられた状態のゲート絶縁膜１７、キャップ膜１８、ダミーゲート電極およびハードマスクの両側に、例えば酸化シリコン（ＳｉＯ2）からなるダミーサイドウォール（図示せず）を形成する。
ここで、ダミーサイドウォールは、後工程で、オフセットスペーサー５に対して選択的にエッチング除去するため、オフセットスペーサー５の形成材料に対してエッチング選択比をとれる材料で形成することが好ましい。
ここで、ダミーサイドウォールは、後工程で、オフセットスペーサー５に対して選択的にエッチング除去するため、オフセットスペーサー５の形成材料に対してエッチング選択比をとれる材料で形成することが好ましい。
次いで、ダミーゲート電極上のハードマスクおよびダミーサイドウォールをマスクにしたエッチングにより、シリコン基板１を掘り下げるリセスエッチングを行うことで、５０ｎｍ〜１００ｎｍ程度の深さのリセス領域７を形成する。
このリセスエッチングは、ＮＭＯＳとＰＭＯＳのどちらか１つのみを形成する場合と、両方順番に形成する場合がある。
このときには、シリコンゲルマニウム（ＳｉＧｅ）などＰＭＯＳトランジスタ用の混晶層形成時にはＮＭＯＳトランジスタ側を、また炭化シリコン（ＳｉＣ）などＮＭＯＳトランジスタ用の混晶層形成時にはＰＭＯＳトランジスタ側をそれぞれ、レジストパターニングし、上記チャネリング防止に用いた酸化シリコン（ＳｉＯ2）の保護膜を残しておく。
このリセスエッチングは、ＮＭＯＳとＰＭＯＳのどちらか１つのみを形成する場合と、両方順番に形成する場合がある。
このときには、シリコンゲルマニウム（ＳｉＧｅ）などＰＭＯＳトランジスタ用の混晶層形成時にはＮＭＯＳトランジスタ側を、また炭化シリコン（ＳｉＣ）などＮＭＯＳトランジスタ用の混晶層形成時にはＰＭＯＳトランジスタ側をそれぞれ、レジストパターニングし、上記チャネリング防止に用いた酸化シリコン（ＳｉＯ2）の保護膜を残しておく。
次いで、リセス領域７の表面、すなわち掘り下げられたシリコン基板１の表面に、シリコン（Ｓｉ）とシリコン（Ｓｉ）とは格子定数の異なる原子とからなる混晶層８（８ｐ）をエピタキシャル成長させる。
この際、ＰＭＯＳトランジスタ側には、混晶層８としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の大きいゲルマニウム（Ｇｅ）とからなるシリコンゲルマニウム（以下ＳｉＧｅと記す）層をエピタキシャル成長させる。
これにより、この混晶層８ｐで挟まれたダミーゲート電極直下のシリコン基板１の領域はチャネル領域として機能し、上記混晶層８ｐから圧縮応力が印加される。
この際、ＰＭＯＳトランジスタ側には、混晶層８としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の大きいゲルマニウム（Ｇｅ）とからなるシリコンゲルマニウム（以下ＳｉＧｅと記す）層をエピタキシャル成長させる。
これにより、この混晶層８ｐで挟まれたダミーゲート電極直下のシリコン基板１の領域はチャネル領域として機能し、上記混晶層８ｐから圧縮応力が印加される。
一方、ＮＭＯＳトランジスタ側には、上記混晶層８（８ｎ）としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の小さい炭素（Ｃ）とからなる炭化シリコン（ＳｉＣ）層をエピタキシャル成長させる。この炭化シリコン層のエピタキシャル成長は、砒素（Ａｓ）、リン（Ｐ）等のｎ型不純物を１×１０19／ｃｍ3〜５×１０20／ｃｍ3の濃度で導入しながら行うこととする。
ここで、混晶層８ｎを構成するＳｉＣ層中のＣ濃度は、炭化シリコン層の炭素（Ｃ）の高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、０．５ａｔｍ％〜１．５ａｔｍ％の濃度範囲とする。この濃度は、一般的に最適と報告されているゲルマニウム（Ｇｅ）濃度よりも低い濃度に設定する。これは後に述べる、ダマシンゲート構造による応力向上効果による利点である。
ここで、混晶層８ｎを構成するＳｉＣ層中のＣ濃度は、炭化シリコン層の炭素（Ｃ）の高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、０．５ａｔｍ％〜１．５ａｔｍ％の濃度範囲とする。この濃度は、一般的に最適と報告されているゲルマニウム（Ｇｅ）濃度よりも低い濃度に設定する。これは後に述べる、ダマシンゲート構造による応力向上効果による利点である。
ここで、チャネル領域に効果的に応力を印加するため、混晶層８はシリコン基板１の表面から盛り上がった状態で形成することが好ましい。
また、混晶層８ｐを構成するＳｉＧｅ層中のＧｅ濃度は、ＳｉＧｅ層のＧｅの高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、１５ａｔｍ％〜２０ａｔｍ％の濃度範囲とする。
また、混晶層８ｐを構成するＳｉＧｅ層中のＧｅ濃度は、ＳｉＧｅ層のＧｅの高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、１５ａｔｍ％〜２０ａｔｍ％の濃度範囲とする。
次に、例えばウェットエッチングにより、ダミーサイドウォールを除去することで、オフセットスペーサー５とシリコン基板１の表面を露出させる。
次いで、ＰＭＯＳトランジスタ側に例えばイオン注入法により、ホウ素イオン（Ｂ+）やインジウムイオン(Ｉｎ+）等のＰ型不純物を導入することで、オフセットスペーサー５の両側のシリコン基板１の表面に、浅い接合のエクステンション領域９（９ｐ）を形成する。
このとき、イオン注入の条件としては、１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
一方、ＮＭＯＳトランジスタ側にも砒素イオン（Ａｓ+）やリンイオン（Ｐ+）を、例えば１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合のエクステンション領域９（９ｎ）を形成する。
なお、各素子領域へのイオン注入は、ＰＭＯＳトランジスタ領域のイオン注入を行うときには、ＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域のイオン注入を行う際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
このとき、イオン注入の条件としては、１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
一方、ＮＭＯＳトランジスタ側にも砒素イオン（Ａｓ+）やリンイオン（Ｐ+）を、例えば１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合のエクステンション領域９（９ｎ）を形成する。
なお、各素子領域へのイオン注入は、ＰＭＯＳトランジスタ領域のイオン注入を行うときには、ＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域のイオン注入を行う際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
その後、オフセットスペーサー５の両側に、再び例えば窒化シリコンからなるサイドウォール１０を形成する。
次いで、イオン注入法により、ハードマスク４およびサイドウォール１０をマスクとして、各混晶層８の表面に、各混晶層８の伝導型に対応させた不純物を導入する。このイオン注入は、後工程で混晶層８の表面に形成するシリサイド層のコンタクト抵抗を低減するために行われる。
次いで、イオン注入法により、ハードマスク４およびサイドウォール１０をマスクとして、各混晶層８の表面に、各混晶層８の伝導型に対応させた不純物を導入する。このイオン注入は、後工程で混晶層８の表面に形成するシリサイド層のコンタクト抵抗を低減するために行われる。
次いで、例えばスパッタリング法により、ハードマスク４およびサイドウォール１０が設けられたダミーゲート電極３を覆う状態で、混晶層８上を含むシリコン基板１上の全域に、高融点金属膜（図示省略）を形成する。ここで、高融点金属としては、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはこれらの化合物が用いられる。
続いて、シリコン基板１を加熱することで、混晶層８の表面側がシリサイド化され、シリサイド層１１が形成される。
その後、素子分離領域（図示省略）上およびサイドウォール１０上に残存する未反応の高融点金属膜を選択的に除去する。
続いて、シリコン基板１を加熱することで、混晶層８の表面側がシリサイド化され、シリサイド層１１が形成される。
その後、素子分離領域（図示省略）上およびサイドウォール１０上に残存する未反応の高融点金属膜を選択的に除去する。
次に、ハードマスクおよびサイドウォール１０が設けられたダミーゲート電極を覆う状態で、シリサイド層１１上を含むシリコン基板１上の全域に、例えば酸化シリコン（ＳｉＯ2）からなる層間絶縁膜１２を形成する。
このとき、コンタクトエッチングストップ用のライナー窒化シリコン（ＳｉＮ）膜を形成し、その上に酸化シリコン（ＳｉＯ2）などを積層で成膜して、上記層間絶縁膜１２を形成する場合もある。
その後、ＣＭＰ法により、ダミーゲート電極の表面が露出するまで、層間絶縁膜１２およびハードマスクを除去する。
このとき、コンタクトエッチングストップ用のライナー窒化シリコン（ＳｉＮ）膜を形成し、その上に酸化シリコン（ＳｉＯ2）などを積層で成膜して、上記層間絶縁膜１２を形成する場合もある。
その後、ＣＭＰ法により、ダミーゲート電極の表面が露出するまで、層間絶縁膜１２およびハードマスクを除去する。
次いで、ドライエッチングにより、ダミーゲート電極を選択的に除去することで、凹部１３を形成する。このとき、凹部１３の底部のキャップ膜１８がエッチングストッパとなるので、ゲート絶縁膜１７にエッチングダメージが入らない。
例えば、上記ドライエッチングでは、エッチングガスに臭化水素（ＨＢｒ）と酸素（Ｏ2）の混合ガスを用いる。
例えば、上記ドライエッチングでは、エッチングガスに臭化水素（ＨＢｒ）と酸素（Ｏ2）の混合ガスを用いる。
次に、図１７（ｂ）に示すように、ＰＭＯＳトランジスタ側を被覆するように、レジストマスク３１を形成する。このレジストマスク３１は、通常のレジスト塗布技術およびリソグラフィー技術により形成される。
次いで、上記ＮＭＯＳトランジスタ側の上記キャップ膜１８（前記図１７（ａ）参照）を除去する。このキャップ膜１８のエッチングは、下地のゲート絶縁膜１７にエッチングダメージを与えることが少ないウエットエッチングもしくはドライエッチングにより選択的に除去することで、上記ＮＭＯＳトランジスタ側の凹部１３の底部にゲート絶縁膜１７を残す。
例えば、ウエットエッチングの場合、エッチング液にアンモニア過水溶液を用いる。
例えば、ウエットエッチングの場合、エッチング液にアンモニア過水溶液を用いる。
これにより、ＰＭＯＳトランジスタでは混晶層８からダミーゲート電極の直下のチャネル領域Ｃｈに印加される応力が上記ダミーゲート電極からの反作用により抑えられることが防止され、チャネル領域Ｃｈへの圧縮応力が増大する。また、ＮＭＯＳトランジスタでも同様にチャネル領域Ｃｈへの引っ張り応力が増大する。
続いて、ダミーゲート電極が除去された状態のシリコン基板１に５００℃〜７００℃の熱処理を１０秒〜数分行う。
これにより、混晶層８によるチャネル領域Ｃｈへの応力がさらに増大し、さらにこの熱処理により、高誘電体（High-k）絶縁膜のダメージを回復させる効果も兼ねることができる。
上記熱処理は、５００℃未満では、低リーク化させる効果が小さく、また７００℃を超えると結晶化するために信頼性が得られにくくなる。このため、上記温度に設定している。
これにより、混晶層８によるチャネル領域Ｃｈへの応力がさらに増大し、さらにこの熱処理により、高誘電体（High-k）絶縁膜のダメージを回復させる効果も兼ねることができる。
上記熱処理は、５００℃未満では、低リーク化させる効果が小さく、また７００℃を超えると結晶化するために信頼性が得られにくくなる。このため、上記温度に設定している。
次に、図１８（ｃ）に示すように、上記凹部１３の内面に仕事関数を制御する仕事関数制御膜１９を形成する。上記仕事関数制御膜１９は、化学気相成長（ＣＶＤ）法もしくは原子層蒸着（ＡＬＤ）法もしくは物理的気相成長（ＰＶＤ）法により形成され、例えばタンタル（Ｔａ）、ハフニウム（Ｈｆ）、ランタン（Ｌａ）、ニッケル（Ｎｉ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属で形成される。もしくは、これらの金属のシリコン化合物または窒化物で形成される。
次いで、例えば化学気相成長（ＣＶＤ）法や原子層蒸着（ＡＬＤ）法や物理的気相成長（ＰＶＤ）法またはメッキ法により仕事関数制御膜１９が設けられた凹部１３を埋め込む状態に、例えば金属からなるゲート電極膜１５’を形成する。このゲート電極膜１５’の形成材料としては、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の抵抗の低い金属を用いる。
ここで、上記仕事関数制御膜１９およびゲート電極膜１５’を成膜する際には、成膜条件を制御することで、混晶層８からチャネル領域Ｃｈへの応力印加の状態が維持されるようにする。具体的には、成膜の際の圧力,パワー、ガス流量、または温度を制御する。
次に、図１８（ｄ）に示すように、例えば化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法により、層間絶縁膜１２の表面が露出するまで、上記ゲート電極膜１５’（前記図１６（ｍ）参照）および仕事関数制御膜１９の一部を除去することで、ＮＭＯＳトランジスタでは、凹部１３内のゲート絶縁膜１７上に仕事関数制御膜１９を介してゲート電極１５を形成する。またＰＭＯＳトランジスタでは、凹部１３内のゲート絶縁膜１７およびキャップ膜１８上に仕事関数制御膜１９を介してゲート電極１５を形成する。
以上のようにして、ＣＭＯＳＦＥＴが形成される。
その後、図示はしないが、ゲート電極１５上を含む層間絶縁膜１２上に、さらに層間絶縁膜を形成し、図示はしないが、コンタクトおよび金属配線形成を行うことで、半導体装置を作製する。
その後、図示はしないが、ゲート電極１５上を含む層間絶縁膜１２上に、さらに層間絶縁膜を形成し、図示はしないが、コンタクトおよび金属配線形成を行うことで、半導体装置を作製する。
上記ゲート電極１５を形成するときに、密着層を形成することが好ましい。例えば、ゲート電極１５にタングステン（Ｗ）を用いた場合には密着層に窒化チタン（ＴｉＮ）膜を用い、ゲート電極１５にアルミニウム（Ａｌ）を用いた場合には密着層にチタン（Ｔｉ）膜を用い、ゲート電極１５に銅を用いた場合には密着層にタンタル（Ｔａ）膜を用いる。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、ダミーゲート電極を除去することで凹部１３を形成するため、混晶層８からダミーゲート電極の直下のチャネル領域Ｃｈに印加される応力が、上記ダミーゲート電極からの反作用により抑えられることが防止される。その後、その応力の状態は維持されるように、凹部１３内のゲート絶縁膜１４上にゲート電極１５を形成することで、上記チャネル領域Ｃｈに効果的に応力が印加されるため、チャネル領域Ｃｈを歪ませて、キャリア移動度を向上させることが可能となる。
また、チャネル領域Ｃｈに効果的に応力が印加されることで、混晶層８中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層８中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
また、仕事関数制御膜１９を設けたことにより、トランジスタの仕事関数が制御され、さらなるキャリア移動度の向上が図れる。
したがって、トランジスタの特性を向上させることができる。
また、チャネル領域Ｃｈに効果的に応力が印加されることで、混晶層８中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層８中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
また、仕事関数制御膜１９を設けたことにより、トランジスタの仕事関数が制御され、さらなるキャリア移動度の向上が図れる。
したがって、トランジスタの特性を向上させることができる。
（第５実施形態）
本発明の半導体装置の製造方法に係る実施形態の一例として、ＣＭＯＳトランジスタにおけるＮＭＯＳトランジスタとＰＭＯＳトランジスタの製造方法について、図１９〜図２０の製造工程断面図を用いて説明する。
本発明の半導体装置の製造方法に係る実施形態の一例として、ＣＭＯＳトランジスタにおけるＮＭＯＳトランジスタとＰＭＯＳトランジスタの製造方法について、図１９〜図２０の製造工程断面図を用いて説明する。
前記第３実施形態において、図１３（ａ）〜図１５（ｋ）によって説明したのと同様にして、以下の構成を形成する。
すなわち、図１９（ａ）に示すように、まず、シリコン（Ｓｉ）基板１の表面側にＳＴＩ（Shallow Trench Isolation）などの手法を用いて、素子分離領域（図示省略）を形成する。
次に、イオン注入法により、素子分離およびしきい値調節を行うために、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域のそれぞれに対して不純物を導入する。
続いて、シリコン基板１の表面に、例えば高誘電体（High-k）絶縁膜を有するゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約１ｎｍ〜３ｎｍの膜厚で形成する。
すなわち、図１９（ａ）に示すように、まず、シリコン（Ｓｉ）基板１の表面側にＳＴＩ（Shallow Trench Isolation）などの手法を用いて、素子分離領域（図示省略）を形成する。
次に、イオン注入法により、素子分離およびしきい値調節を行うために、ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域のそれぞれに対して不純物を導入する。
続いて、シリコン基板１の表面に、例えば高誘電体（High-k）絶縁膜を有するゲート絶縁膜１７を形成する。このゲート絶縁膜１７は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約１ｎｍ〜３ｎｍの膜厚で形成する。
上記高誘電体絶縁膜には、酸化シリコンよりも誘電率の高い、例えばハフニウム（Ｈｆ）、ランタン（Ｌａ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｎ）、タンタル（Ｔａ）のうちから選択される１種の金属の金属酸化物、金属酸化珪化物、金属窒化酸化物、金属酸化窒化珪化物で形成される。その一例としては、酸化ハフニウム（ＨｆＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）等の金属酸化物、窒化酸化ハフニウム（ＨｆＯＮ）、窒化酸化アルミニウム（ＡｌＯＮ）等の金属窒化酸化物、ハフニウムシリケート（ＨｆＳｉＯ）を一例とする金属酸化珪化物、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）を一例とする金属酸化窒化珪化物等を用いることができる。
また、一例として、上記ゲート絶縁膜１７は、酸化シリコン膜、窒化シリコン膜等のシリコン系絶縁膜上に上記高誘電体絶縁膜を積層したものであってもよい。
また、一例として、上記ゲート絶縁膜１７は、酸化シリコン膜、窒化シリコン膜等のシリコン系絶縁膜上に上記高誘電体絶縁膜を積層したものであってもよい。
次に、上記ゲート絶縁膜１７上にキャップ膜１８を形成する。
このキャップ膜１８は、後の工程で、キャップ膜１８上に形成されるダミーゲートを除去するときに、下地のゲート絶縁膜１７にエッチングダメージが入るのを防止するためのエッチングストッパとなるものであり、例えば窒化チタン（ＴｉＮ）膜で形成する。上記キャップ膜１８は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約３ｎｍ〜１０ｎｍの膜厚で形成する。
このキャップ膜１８は、後の工程で、キャップ膜１８上に形成されるダミーゲートを除去するときに、下地のゲート絶縁膜１７にエッチングダメージが入るのを防止するためのエッチングストッパとなるものであり、例えば窒化チタン（ＴｉＮ）膜で形成する。上記キャップ膜１８は、化学気相成長（ＣＶＤ）や原子層蒸着（ＡＬＤ）などの成膜方法で、例えば約３ｎｍ〜１０ｎｍの膜厚で形成する。
次に、例えばＣＶＤ法により、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極膜（図示省略）を１００ｎｍ〜２００ｎｍ程度の膜厚で成膜する。
次いで、例えばＣＶＤ法により、ダミーゲート電極膜上に、ハードマスクとなる窒化シリコン膜を３０ｎｍ〜１００ｎｍ程度の膜厚で成膜する。
続いて、レジストパターンをマスクに用いたドライエッチングにより上記窒化シリコン膜を加工することで、ハードマスク（図示せず）を形成する。
その後、上記レジストパターンを除去し、ハードマスクをマスクとして、ダミーゲート電極膜のドライエッチングを行うことで、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極（図示せず）を形成する。
ダミーゲート電極膜のエッチングは、キャップ膜１８もしくは高誘電体（High-k）絶縁膜のゲート絶縁膜１７と選択比を保ちながら行い、シリコン基板１がエッチングされないようにする。
その後、上記レジストパターンを除去するが、この後処理により、ダミーゲート電極下を除くシリコン基板１の表面を覆うゲート絶縁膜１７は除去され、ダミーゲート電極の下部のみに残す。この時のダミーゲート電極の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
次いで、例えばＣＶＤ法により、ダミーゲート電極膜上に、ハードマスクとなる窒化シリコン膜を３０ｎｍ〜１００ｎｍ程度の膜厚で成膜する。
続いて、レジストパターンをマスクに用いたドライエッチングにより上記窒化シリコン膜を加工することで、ハードマスク（図示せず）を形成する。
その後、上記レジストパターンを除去し、ハードマスクをマスクとして、ダミーゲート電極膜のドライエッチングを行うことで、Ｐｏｌｙ−Ｓｉからなるダミーゲート電極（図示せず）を形成する。
ダミーゲート電極膜のエッチングは、キャップ膜１８もしくは高誘電体（High-k）絶縁膜のゲート絶縁膜１７と選択比を保ちながら行い、シリコン基板１がエッチングされないようにする。
その後、上記レジストパターンを除去するが、この後処理により、ダミーゲート電極下を除くシリコン基板１の表面を覆うゲート絶縁膜１７は除去され、ダミーゲート電極の下部のみに残す。この時のダミーゲート電極の線幅は、最小で数ｎｍ〜十数ｎｍとなる。
次いでゲート絶縁膜１７、キャップ膜１８、ダミーゲート電極３およびハードマスクの側壁に例えば窒化シリコン（ＳｉＮ）からなるオフセットスペーサー５を１ｎｍ〜１０ｎｍの膜厚で形成する。
続いて、オフセットスペーサー５が設けられた状態のゲート絶縁膜１７、キャップ膜１８、ダミーゲート電極およびハードマスクの両側に、例えば酸化シリコン（ＳｉＯ2）からなるダミーサイドウォール（図示せず）を形成する。
ここで、ダミーサイドウォールは、後工程で、オフセットスペーサー５に対して選択的にエッチング除去するため、オフセットスペーサー５の形成材料に対してエッチング選択比をとれる材料で形成することが好ましい。
ここで、ダミーサイドウォールは、後工程で、オフセットスペーサー５に対して選択的にエッチング除去するため、オフセットスペーサー５の形成材料に対してエッチング選択比をとれる材料で形成することが好ましい。
次いで、ダミーゲート電極上のハードマスクおよびダミーサイドウォールをマスクにしたエッチングにより、シリコン基板１を掘り下げるリセスエッチングを行うことで、５０ｎｍ〜１００ｎｍ程度の深さのリセス領域７を形成する。
このリセスエッチングは、ＮＭＯＳとＰＭＯＳのどちらか１つのみを形成する場合と、両方順番に形成する場合がある。
このときには、シリコンゲルマニウム（ＳｉＧｅ）などＰＭＯＳトランジスタ用の混晶層形成時にはＮＭＯＳトランジスタ側を、また炭化シリコン（ＳｉＣ）などＮＭＯＳトランジスタ用の混晶層形成時にはＰＭＯＳトランジスタ側をそれぞれ、レジストパターニングし、上記チャネリング防止に用いた酸化シリコン（ＳｉＯ2）の保護膜を残しておく。
このリセスエッチングは、ＮＭＯＳとＰＭＯＳのどちらか１つのみを形成する場合と、両方順番に形成する場合がある。
このときには、シリコンゲルマニウム（ＳｉＧｅ）などＰＭＯＳトランジスタ用の混晶層形成時にはＮＭＯＳトランジスタ側を、また炭化シリコン（ＳｉＣ）などＮＭＯＳトランジスタ用の混晶層形成時にはＰＭＯＳトランジスタ側をそれぞれ、レジストパターニングし、上記チャネリング防止に用いた酸化シリコン（ＳｉＯ2）の保護膜を残しておく。
次いで、リセス領域７の表面、すなわち掘り下げられたシリコン基板１の表面に、シリコン（Ｓｉ）とシリコン（Ｓｉ）とは格子定数の異なる原子とからなる混晶層８（８ｐ）をエピタキシャル成長させる。
この際、ＰＭＯＳトランジスタ側には、混晶層８としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の大きいゲルマニウム（Ｇｅ）とからなるシリコンゲルマニウム（以下ＳｉＧｅと記す）層をエピタキシャル成長させる。
これにより、この混晶層８ｐで挟まれたダミーゲート電極直下のシリコン基板１の領域はチャネル領域として機能し、上記混晶層８ｐから圧縮応力が印加される。
この際、ＰＭＯＳトランジスタ側には、混晶層８としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の大きいゲルマニウム（Ｇｅ）とからなるシリコンゲルマニウム（以下ＳｉＧｅと記す）層をエピタキシャル成長させる。
これにより、この混晶層８ｐで挟まれたダミーゲート電極直下のシリコン基板１の領域はチャネル領域として機能し、上記混晶層８ｐから圧縮応力が印加される。
一方、ＮＭＯＳトランジスタ側には、上記混晶層８（８ｎ）としてシリコン（Ｓｉ）とシリコン（Ｓｉ）よりも格子定数の小さい炭素（Ｃ）とからなる炭化シリコン（ＳｉＣ）層をエピタキシャル成長させる。この炭化シリコン層のエピタキシャル成長は、砒素（Ａｓ）、リン（Ｐ）等のｎ型不純物を１×１０19／ｃｍ3〜５×１０20／ｃｍ3の濃度で導入しながら行うこととする。
ここで、混晶層８ｎを構成するＳｉＣ層中のＣ濃度は、炭化シリコン層の炭素（Ｃ）の高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、０．５ａｔｍ％〜１．５ａｔｍ％の濃度範囲とする。この濃度は、一般的に最適と報告されているゲルマニウム（Ｇｅ）濃度よりも低い濃度に設定する。これは後に述べる、ダマシンゲート構造による応力向上効果による利点である。
ここで、混晶層８ｎを構成するＳｉＣ層中のＣ濃度は、炭化シリコン層の炭素（Ｃ）の高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、０．５ａｔｍ％〜１．５ａｔｍ％の濃度範囲とする。この濃度は、一般的に最適と報告されているゲルマニウム（Ｇｅ）濃度よりも低い濃度に設定する。これは後に述べる、ダマシンゲート構造による応力向上効果による利点である。
ここで、チャネル領域に効果的に応力を印加するため、混晶層８はシリコン基板１の表面から盛り上がった状態で形成することが好ましい。
また、混晶層８ｐを構成するＳｉＧｅ層中のＧｅ濃度は、ＳｉＧｅ層のＧｅの高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、１５ａｔｍ％〜２０ａｔｍ％の濃度範囲とする。
また、混晶層８ｐを構成するＳｉＧｅ層中のＧｅ濃度は、ＳｉＧｅ層のＧｅの高濃度化による結晶欠陥を防ぐとともに、チャネル領域に効果的に応力を印加するため、１５ａｔｍ％〜２０ａｔｍ％の濃度範囲とする。
次に、例えばウェットエッチングにより、ダミーサイドウォールを除去することで、オフセットスペーサー５とシリコン基板１の表面を露出させる。
次いで、ＰＭＯＳトランジスタ側に例えばイオン注入法により、ホウ素イオン（Ｂ+）やインジウムイオン(Ｉｎ+）等のＰ型不純物を導入することで、オフセットスペーサー５の両側のシリコン基板１の表面に、浅い接合のエクステンション領域９（９ｐ）を形成する。
このとき、イオン注入の条件としては、１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
一方、ＮＭＯＳトランジスタ側にも砒素イオン（Ａｓ+）やリンイオン（Ｐ+）を、例えば１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合のエクステンション領域９（９ｎ）を形成する。
なお、各素子領域へのイオン注入は、ＰＭＯＳトランジスタ領域のイオン注入を行うときには、ＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域のイオン注入を行う際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
このとき、イオン注入の条件としては、１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合を形成する。
一方、ＮＭＯＳトランジスタ側にも砒素イオン（Ａｓ+）やリンイオン（Ｐ+）を、例えば１００ｅＶ〜３００ｅＶの注入エネルギーで、５×１０14／ｃｍ2〜２×１０15／ｃｍ2のドーズ量で注入を行い、浅い接合のエクステンション領域９（９ｎ）を形成する。
なお、各素子領域へのイオン注入は、ＰＭＯＳトランジスタ領域のイオン注入を行うときには、ＮＭＯＳトランジスタ領域をレジスト等の保護膜で覆い、ＮＭＯＳトランジスタ領域のイオン注入を行う際にはＰＭＯＳトランジスタ領域をレジスト等の保護膜で覆った状態で行う。
その後、オフセットスペーサー５の両側に、再び例えば窒化シリコンからなるサイドウォール１０を形成する。
次いで、イオン注入法により、ハードマスク４およびサイドウォール１０をマスクとして、各混晶層８の表面に、各混晶層８の伝導型に対応させた不純物を導入する。このイオン注入は、後工程で混晶層８の表面に形成するシリサイド層のコンタクト抵抗を低減するために行われる。
次いで、イオン注入法により、ハードマスク４およびサイドウォール１０をマスクとして、各混晶層８の表面に、各混晶層８の伝導型に対応させた不純物を導入する。このイオン注入は、後工程で混晶層８の表面に形成するシリサイド層のコンタクト抵抗を低減するために行われる。
次いで、例えばスパッタリング法により、ハードマスク４およびサイドウォール１０が設けられたダミーゲート電極３を覆う状態で、混晶層８上を含むシリコン基板１上の全域に、高融点金属膜（図示省略）を形成する。ここで、高融点金属としては、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはこれらの化合物が用いられる。
続いて、シリコン基板１を加熱することで、混晶層８の表面側がシリサイド化され、シリサイド層１１が形成される。
その後、素子分離領域（図示省略）上およびサイドウォール１０上に残存する未反応の高融点金属膜を選択的に除去する。
続いて、シリコン基板１を加熱することで、混晶層８の表面側がシリサイド化され、シリサイド層１１が形成される。
その後、素子分離領域（図示省略）上およびサイドウォール１０上に残存する未反応の高融点金属膜を選択的に除去する。
次に、ハードマスクおよびサイドウォール１０が設けられたダミーゲート電極を覆う状態で、シリサイド層１１上を含むシリコン基板１上の全域に、例えば酸化シリコン（ＳｉＯ2）からなる層間絶縁膜１２を形成する。
このとき、コンタクトエッチングストップ用のライナー窒化シリコン（ＳｉＮ）膜を形成し、その上に酸化シリコン（ＳｉＯ2）などを積層で成膜して、上記層間絶縁膜１２を形成する場合もある。
その後、ＣＭＰ法により、ダミーゲート電極の表面が露出するまで、層間絶縁膜１２およびハードマスクを除去する。
このとき、コンタクトエッチングストップ用のライナー窒化シリコン（ＳｉＮ）膜を形成し、その上に酸化シリコン（ＳｉＯ2）などを積層で成膜して、上記層間絶縁膜１２を形成する場合もある。
その後、ＣＭＰ法により、ダミーゲート電極の表面が露出するまで、層間絶縁膜１２およびハードマスクを除去する。
次いで、ドライエッチングにより、ダミーゲート電極を選択的に除去することで、凹部１３を形成する。このとき、凹部１３の底部のキャップ膜１８がエッチングストッパとなるので、ゲート絶縁膜１７にエッチングダメージが入らない。
例えば、上記ドライエッチングでは、エッチングガスに臭化水素（ＨＢｒ）と酸素（Ｏ2）の混合ガスを用いる。
例えば、上記ドライエッチングでは、エッチングガスに臭化水素（ＨＢｒ）と酸素（Ｏ2）の混合ガスを用いる。
これにより、ＰＭＯＳトランジスタでは混晶層８からダミーゲート電極の直下のチャネル領域Ｃｈに印加される応力が上記ダミーゲート電極からの反作用により抑えられることが防止され、チャネル領域Ｃｈへの圧縮応力が増大する。また、ＮＭＯＳトランジスタでも同様にチャネル領域への引っ張り応力が増大する。
続いて、ダミーゲート電極が除去された状態のシリコン基板１に５００℃〜７００℃の熱処理を１０秒〜数分行う。
これにより、混晶層８によるチャネル領域Ｃｈへの応力がさらに増大し、さらにこの熱処理により、高誘電体（High-k）絶縁膜のダメージを回復させる効果も兼ねることができる。
上記熱処理は、５００℃未満では、低リーク化させる効果が小さく、また７００℃を超えると結晶化するために信頼性が得られにくくなる。このため、上記温度に設定している。
これにより、混晶層８によるチャネル領域Ｃｈへの応力がさらに増大し、さらにこの熱処理により、高誘電体（High-k）絶縁膜のダメージを回復させる効果も兼ねることができる。
上記熱処理は、５００℃未満では、低リーク化させる効果が小さく、また７００℃を超えると結晶化するために信頼性が得られにくくなる。このため、上記温度に設定している。
次に、図１９（ｂ）に示すように、上記凹部１３の少なくとも底部に上記キャップ膜１８と反応させる金属膜２０を形成する。この金属膜２０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、銅（Ｃｕ）、ランタン（Ｌａ）等の金属で形成される。その成膜方法は、例えば化学気相成長（ＣＶＤ）法もしくは原子層蒸着（ＡＬＤ）法を用いることができる。
次に、図２０（ｃ）に示すように、ＮＭＯＳトランジスタ側を被覆するように、レジストマスク３２を形成する。このレジストマスク３２は、通常のレジスト塗布技術およびリソグラフィー技術により形成される。
次いで、上記ＰＭＯＳトランジスタ側の上記金属膜２０（前記図１９（ｂ）参照）を除去する。この金属膜２０のエッチングは、下地のキャップ膜１８にエッチングダメージを与えることが少ないウエットエッチングもしくはドライエッチングにより選択的に除去することで、上記ＰＭＯＳトランジスタ側の凹部１３の底部にキャップ膜１８を残す。
次に、図２０（ｄ）に示すように、上記金属膜２０と上記キャップ膜１８（前記図１９（ｂ）参照）とを反応させて仕事関数を制御する膜２２を形成する。例えば、上記キャップ膜に窒化チタンを用い、上記金属膜２０にアルミニウム、銅、ランタンのいずれかを用いた場合には、上記熱処理は、例えば、窒素ガスもしくは希ガスのような不活性な雰囲気で３００℃〜５００℃の温度で行う。
なお、高誘電体絶縁膜を有するゲート絶縁膜１７およびキャップ膜１８が金属系材料で形成されていることから、ゲート絶縁膜１７が反応しないように、５００℃以下の温度で行う必要がある。また、３００℃より低い温度では金属膜２０とキャップ膜１８との反応性が低くなるので、３００℃以上の温度で行う。
なお、高誘電体絶縁膜を有するゲート絶縁膜１７およびキャップ膜１８が金属系材料で形成されていることから、ゲート絶縁膜１７が反応しないように、５００℃以下の温度で行う必要がある。また、３００℃より低い温度では金属膜２０とキャップ膜１８との反応性が低くなるので、３００℃以上の温度で行う。
次いで、前記図１８（ｄ）で説明したのと同様にして、凹部１３内部にゲート電極１５を形成する。このようにして、ＮＭＯＳトランジスタでは、凹部１３内のゲート絶縁膜１７上に仕事関数を制御する膜２２を介してゲート電極１５が形成される。またＰＭＯＳトランジスタでは、凹部１３内のゲート絶縁膜１７およびキャップ膜１８上にゲート電極１５が形成される。
上記ゲート電極１５を形成するときに、密着層（図示せず）を形成することが好ましい。例えば、ゲート電極１５にタングステン（Ｗ）を用いた場合には密着層に窒化チタン（ＴｉＮ）膜を用い、ゲート電極１５にアルミニウム（Ａｌ）を用いた場合には密着層にチタン（Ｔｉ）膜を用い、ゲート電極１５に銅を用いた場合には密着層にタンタル（Ｔａ）膜を用いる。
以上のようにして、ＣＭＯＳＦＥＴが形成される。
その後、図示はしないが、ゲート電極１５上を含む層間絶縁膜１２上に、さらに層間絶縁膜を形成し、図示はしないが、コンタクトおよび金属配線形成を行うことで、半導体装置を作製する。
その後、図示はしないが、ゲート電極１５上を含む層間絶縁膜１２上に、さらに層間絶縁膜を形成し、図示はしないが、コンタクトおよび金属配線形成を行うことで、半導体装置を作製する。
このような半導体装置の製造方法およびこれにより得られる半導体装置によれば、ダミーゲート電極を除去することで凹部１３を形成するため、混晶層８からダミーゲート電極の直下のチャネル領域Ｃｈに印加される応力が、上記ダミーゲート電極からの反作用により抑えられることが防止される。その後、その応力の状態は維持されるように、凹部１３内のゲート絶縁膜１４上にゲート電極１５を形成することで、上記チャネル領域Ｃｈに効果的に応力が印加されるため、チャネル領域Ｃｈを歪ませて、キャリア移動度を向上させることが可能となる。
また、チャネル領域Ｃｈに効果的に応力が印加されることで、混晶層８中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層８中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
また、仕事関数制御膜２２を設けたことにより、ＮＭＯＳトランジスタの仕事関数が制御され、さらなるキャリア移動度の向上が図れる。
したがって、トランジスタの特性を向上させることができる。
また、チャネル領域Ｃｈに効果的に応力が印加されることで、混晶層８中のシリコン（Ｓｉ）とは格子定数が異なる原子の濃度を低減させることが可能となる。これにより、混晶層８中に上記原子を高濃度で含有させることによる結晶欠陥を確実に防止することができる。
また、仕事関数制御膜２２を設けたことにより、ＮＭＯＳトランジスタの仕事関数が制御され、さらなるキャリア移動度の向上が図れる。
したがって、トランジスタの特性を向上させることができる。
１…シリコン基板、２…ダミーゲート絶縁膜、３…ダミーゲート電極、８…混晶層、１２…層間絶縁膜、１３…凹部、１４…ゲート絶縁膜、１５…ゲート電極
Claims (18)
- シリコン基板上にゲート絶縁膜と該ゲート絶縁膜上に設けたキャップ膜を介してダミーゲート電極を形成する第１工程と、
前記ダミーゲート電極をマスクにしたリセスエッチングにより、前記シリコン基板を掘り下げてリセス領域を形成する第２工程と、
前記リセス領域の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第３工程と、
前記ダミーゲート電極を覆う状態で、前記混晶層上に、絶縁膜を形成し、当該ダミーゲート電極の表面が露出するまで、当該絶縁膜を除去する第４工程と、
露出された前記ダミーゲート電極を除去することで、前記絶縁膜に凹部を形成する第５工程と、
前記凹部内に前記ゲート絶縁膜を介してゲート電極を形成する第６工程とを有し、
前記ダミーゲート電極を除去する工程で、前記キャップ膜をエッチングストッパとして前記ダミーゲート電極を除去した後に前記キャップ膜を除去する
ことを特徴とする半導体装置の製造方法。 - 半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜と該ゲート絶縁膜上に設けたキャップ膜を介してダミーゲート電極を形成する第１工程と、
前記ダミーゲート電極をマスクにしたリセスエッチングにより、前記シリコン基板を掘り下げてリセス領域を形成する第２工程と、
前記リセス領域の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第３工程と、
前記ダミーゲート電極を覆う状態で、前記混晶層上に、絶縁膜を形成し、当該ダミーゲート電極の表面が露出するまで、当該絶縁膜を除去する第４工程と、
露出された前記ダミーゲート電極を除去することで、前記絶縁膜に凹部を形成する第５工程と、
前記凹部内に前記ゲート絶縁膜を介してゲート電極を形成する第６工程とを有し、
前記半導体装置は、ｐ型の電界効果トランジスタとｎ型の電界効果トランジスタとからなり、
前記ダミーゲート電極を除去する工程で、前記ダミーゲート電極を除去した後に、前記ｎ型の電界効果トランジスタのゲート絶縁膜上に形成された前記キャップ膜および前記ｐ型の電界効果トランジスタのゲート絶縁膜上に形成された前記キャップ膜のうちいずれか一方のキャップ膜のみを除去する
ことを特徴とする半導体装置の製造方法。 - 半導体装置の製造方法であって、
シリコン基板上にゲート絶縁膜と該ゲート絶縁膜上に設けたキャップ膜を介してダミーゲート電極を形成する第１工程と、
前記ダミーゲート電極をマスクにしたリセスエッチングにより、前記シリコン基板を掘り下げてリセス領域を形成する第２工程と、
前記リセス領域の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第３工程と、
前記ダミーゲート電極を覆う状態で、前記混晶層上に、絶縁膜を形成し、当該ダミーゲート電極の表面が露出するまで、当該絶縁膜を除去する第４工程と、
露出された前記ダミーゲート電極を除去することで、前記絶縁膜に凹部を形成する第５工程と、
前記凹部内に前記ゲート絶縁膜を介してゲート電極を形成する第６工程とを有し、
前記半導体装置は、ｐ型の電界効果トランジスタとｎ型の電界効果トランジスタとからなり、
前記ダミーゲート電極を除去する工程で、前記ｎ型の電界効果トランジスタのゲート絶縁膜上に形成された前記キャップ膜を、前記ダミーゲート電極を除去した後に除去し、
前記ｐ型の電界効果トランジスタのゲート絶縁膜上に形成された前記キャップ膜を、前記ダミーゲート電極を除去する工程で、前記ダミーゲート電極を除去した後に残し、
その後に前記ゲート電極を形成する前に前記凹部内面に仕事関数を制御する仕事関数制御膜を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記混晶層を形成した後で前記絶縁膜を形成する前に、前記混晶層表面にシリサイド層を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記半導体装置はｐ型の電界効果トランジスタであり、前記混晶層はシリコンとゲルマニウムとからなる
ことを特徴とする半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記半導体装置はｎ型の電界効果トランジスタであり、前記混晶層はシリコンと炭素とからなる
ことを特徴とする半導体装置の製造方法。 - 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記第５工程の後で、かつ前記第６工程で前記ゲート電極を形成する前に、
熱処理を行う
ことを特徴とする半導体装置の製造方法。 - 請求項１〜３のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート絶縁膜は高誘電体絶縁膜を有する
ことを特徴とする半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法において、
前記高誘電体絶縁膜は、ハフニウム、ランタン、アルミニウム、ジルコニウム、タンタルのうちから選択される１種の金属の金属酸化物、金属酸化珪化物、金属窒化酸化物、金属酸化窒化珪化物からなる
ことを特徴とする半導体装置の製造方法。 - 請求項９記載の半導体装置の製造方法において、
前記ダミーゲート電極の除去は、臭化水素と酸素の混合ガスをエッチングガスに用いたドライエッチングによる
ことを特徴とする半導体装置の製造方法。 - シリコン基板上にゲート絶縁膜と該ゲート絶縁膜上に設けたキャップ膜を介してダミーゲート電極を形成する第１工程と、
前記ダミーゲート電極をマスクにしたリセスエッチングにより、前記シリコン基板を掘り下げてリセス領域を形成する第２工程と、
前記リセス領域の表面に、シリコンとシリコンとは格子定数の異なる原子とからなる混晶層をエピタキシャル成長させる第３工程と、
前記ダミーゲート電極を覆う状態で、前記混晶層上に、絶縁膜を形成し、当該ダミーゲート電極の表面が露出するまで、当該絶縁膜を除去する第４工程と、
露出された前記ダミーゲート電極を除去することで、前記絶縁膜に前記キャップ膜を露出する凹部を形成する第５工程と、
前記凹部の少なくとも底部に前記キャップ膜と反応させる金属膜を形成する第６工程と、
前記金属膜と前記キャップ膜とを反応させて仕事関数を制御する膜を形成する第７工程と、
前記凹部内に前記ゲート絶縁膜および前記仕事関数を制御する膜を介してゲート電極を形成する第８工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記半導体装置は、ｐ型の電界効果トランジスタとｎ型の電界効果トランジスタとからなり、
前記金属膜と前記キャップ膜とを反応させて仕事関数を制御する膜を形成する工程で、
前記ｎ型の電界効果トランジスタのゲート絶縁膜上に形成された前記キャップ膜は、前記金属膜と反応させて仕事関数を制御する膜に形成され、
前記ｐ型の電界効果トランジスタのゲート絶縁膜上に形成された前記キャップ膜は、そのまま残される
ことを特徴とする半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記混晶層を形成した後で前記絶縁膜を形成する前に、前記混晶層表面にシリサイド層を形成する
ことを特徴とする半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記半導体装置はｐ型の電界効果トランジスタであり、前記混晶層はシリコンとゲルマニウムとからなる
ことを特徴とする半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記半導体装置はｎ型の電界効果トランジスタであり、前記混晶層はシリコンと炭素とからなる
ことを特徴とする半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記第５工程の後で、かつ前記第８工程で前記ゲート電極を形成する前に、
熱処理を行う
ことを特徴とする半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記ゲート絶縁膜は高誘電体絶縁膜を有する
ことを特徴とする半導体装置の製造方法。 - 請求項１７記載の半導体装置の製造方法において、
前記高誘電体絶縁膜は、ハフニウム、ランタン、アルミニウム、ジルコニウム、タンタルのうちから選択される１種の金属の金属酸化物、金属酸化珪化物、金属窒化酸化物、金属酸化窒化珪化物からなる
ことを特徴とする半導体装置の製造方法。
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| CN103311281B (zh) * | 2012-03-14 | 2016-03-30 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US8847315B2 (en) * | 2012-05-07 | 2014-09-30 | Qualcomm Incorporated | Complementary metal-oxide-semiconductor (CMOS) device and method |
| US20140004677A1 (en) * | 2012-06-29 | 2014-01-02 | GlobalFoundries, Inc. | High-k Seal for Protection of Replacement Gates |
| US9093298B2 (en) * | 2013-08-22 | 2015-07-28 | Texas Instruments Incorporated | Silicide formation due to improved SiGe faceting |
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| WO2019098298A1 (ja) * | 2017-11-15 | 2019-05-23 | 株式会社Flosfia | 半導体装置 |
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|---|---|---|---|---|
| US6054355A (en) * | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
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| KR20010004598A (ko) * | 1999-06-29 | 2001-01-15 | 김영환 | 반도체 소자의 게이트 형성방법 |
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| US6171910B1 (en) | 1999-07-21 | 2001-01-09 | Motorola Inc. | Method for forming a semiconductor device |
| JP2001044421A (ja) * | 1999-07-27 | 2001-02-16 | Mitsubishi Electric Corp | Ｍｉｓｆｅｔの製造方法 |
| TW514992B (en) | 1999-12-17 | 2002-12-21 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
| US7391087B2 (en) * | 1999-12-30 | 2008-06-24 | Intel Corporation | MOS transistor structure and method of fabrication |
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| JP2002198521A (ja) * | 2000-12-25 | 2002-07-12 | Nec Corp | 半導体装置の製造方法 |
| US6631367B2 (en) * | 2000-12-28 | 2003-10-07 | Intel Corporation | Method and apparatus to search for information |
| EP1428262A2 (en) * | 2001-09-21 | 2004-06-16 | Amberwave Systems Corporation | Semiconductor structures employing strained material layers with defined impurity gradients and methods for fabricating same |
| JP3939952B2 (ja) | 2001-10-05 | 2007-07-04 | オークマ株式会社 | レゾルバ付きモータ |
| JP2004031753A (ja) * | 2002-06-27 | 2004-01-29 | Renesas Technology Corp | 半導体装置の製造方法 |
| US7358121B2 (en) | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| US20040036129A1 (en) | 2002-08-22 | 2004-02-26 | Micron Technology, Inc. | Atomic layer deposition of CMOS gates with variable work functions |
| US20070108514A1 (en) | 2003-04-28 | 2007-05-17 | Akira Inoue | Semiconductor device and method of fabricating the same |
| US7545001B2 (en) * | 2003-11-25 | 2009-06-09 | Taiwan Semiconductor Manufacturing Company | Semiconductor device having high drive current and method of manufacture therefor |
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| US7569443B2 (en) * | 2005-06-21 | 2009-08-04 | Intel Corporation | Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate |
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| US7229873B2 (en) * | 2005-08-10 | 2007-06-12 | Texas Instruments Incorporated | Process for manufacturing dual work function metal gates in a microelectronics device |
| US7326601B2 (en) * | 2005-09-26 | 2008-02-05 | Advanced Micro Devices, Inc. | Methods for fabrication of a stressed MOS device |
| US7410859B1 (en) * | 2005-11-07 | 2008-08-12 | Advanced Micro Devices, Inc. | Stressed MOS device and method for its fabrication |
| US8159030B2 (en) * | 2005-11-30 | 2012-04-17 | Globalfoundries Inc. | Strained MOS device and methods for its fabrication |
| US8101485B2 (en) * | 2005-12-16 | 2012-01-24 | Intel Corporation | Replacement gates to enhance transistor strain |
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