JP5195421B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものであり、特に、メタルシリサイドで形成されたゲート電極を有するＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に関する技術である。
近時、トランジスタの微細化が進む先端ＣＭＯＳ（相補型ＭＯＳ）デバイスの開発において、ゲート電極の空乏化による駆動電流の劣化が問題となっている。そのため、駆動能力の向上を目的として、従来の多結晶シリコンに代えて金属系材料を用いる技術、いわゆるメタルゲート技術が検討されている。
一方、トランジスタの微細化に伴い、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そのため、消費電力の低減を目的として、ゲート絶縁膜に高誘電率材料（Ｈｉｇｈ−ｋ材料）を用いて物理膜厚を厚くすることでゲートリーク電流を低減することが検討されている。
メタルゲート電極に用いる材料として、純金属、金属窒化物又はシリサイド材料等が検討されているが、いずれの場合においても、（１）メタルゲート電極を形成する際に、ゲート絶縁膜の劣化を引き起こさないこと、（２）Ｎ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴのしきい値電圧（Ｖｔｈ）を適切な値に設定可能であることが必要である。
低電力動作のデバイス用のＣＭＯＳトランジスタにおいて±０．５ｅＶ以下のＶｔｈを実現するためには、Ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．５ｅＶ以下の材料を、Ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．７ｅＶ以上の材料をゲート電極に用いることが求められる。
これらを実現する手段として、Ｎ型ＭＯＳＦＥＴのゲート電極及びＰ型ＭＯＳＦＥＴのゲート電極にそれぞれ最適な仕事関数を持った金属あるいは合金を用い、作り分けることでトランジスタのＶｔｈを制御する方法（デュアルメタルゲート技術）が提案されている。
例えば、非特許文献１には、ＳｉＯ２上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数変調が可能であると述べられている。
しかしながら、デュアルメタルゲート技術は、異なる仕事関数を持った異種の金属あるいは合金からなるメタル層を基板上に作り分ける必要があるため、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのいずれか一方のゲート絶縁膜上に堆積されたメタル層をエッチング除去するプロセスが行われ、そのエッチング除去の際にゲート絶縁膜の品質が低下し、結果、素子の特性や信頼性が損なわれるといった問題がある。
一方、非特許文献２及び特許文献１には、多結晶シリコンからなるゲートパターンをニッケル（Ｎｉ）で完全にシリサイド化して得られるシリサイドゲート電極に関する技術が開示されている。この技術では、ＣＭＯＳのソース・ドレイン拡散領域の不純物活性化のための高温熱処理を行った後に、多結晶シリコンからなるゲートパターンをサリサイドプロセスによってシリサイド化をすることができる。このため、従来のＣＭＯＳプロセスと整合性が高い。また、デュアルメタルゲート技術のようにゲート絶縁膜上に堆積した膜をエッチング除去する工程を行わなくても、互いに異なる仕事関数をもつシリサイドからなるゲート電極を作り分けることができる。このため、ゲート絶縁膜へのダメージを防止できる。
具体的には、ゲート絶縁膜としてＨｆＳｉＯＮ高誘電率膜を有し、ゲート電極として完全にシリサイド化されたＮｉシリサイド電極を有するＭＯＳＦＥＴの作製において、結晶相の形成を利用してＮｉシリサイドの組成を制御することにより、広範囲な実効仕事関数の制御が可能であることが記載され、特に、Ｎｉ３Ｓｉ相、ＮｉＳｉ相及びＮｉＳｉ２相の形成を利用して±０．３ＶのＶｔｈを実現できることが記載されている。
国際公開第２００６／００１２７１号パンフレット インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００２，ｐ．３５９ インターナショナル・エレクトロン・デバイス・ミーティング・テクニカルダイジェスト（Ｉｎｔｅｒｎａｔｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｄｅｖｉｃｅｓ ｍｅｅｔｉｎｇ ｔｅｃｈｎｉｃａｌ ｄｉｇｅｓｔ）２００４，ｐ．９１
しかしながら、このような技術においても、ゲート電極から層間絶縁膜へのＮｉの拡散現象に伴う電極組成の変動及び層間絶縁膜の絶縁性低下、並びにゲート電極と層間絶縁膜との密着性の観点から改善の余地があり、また、簡便な製造プロセスも求められている。
本発明の目的は、高性能で信頼性に優れた半導体装置を提供することにある。
本発明に係る半導体装置は、
シリコン基板と、
前記シリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、このゲート電極の両側面に形成された側壁絶縁膜、及び前記ゲート電極両側の基板に形成されたソース・ドレイン領域を有する電界効果トランジスタと、
前記電界効果トランジスタ上に形成された層間絶縁膜と、を有し、
前記ゲート電極は、メタルシリサイドであり、このメタルシリサイド電極上部のみに接する第１のバリア層を有し、
前記ソース・ドレイン領域上に形成されたメタルシリサイド領域と、このメタルシリサイド領域上部のみに接する第２のバリア層を有し、
前記第１のバリア層の上部および前記第２のバリア層の上部がそれぞれ前記層間絶縁膜と接し、
前記第１のバリア層は、前記メタルシリサイド電極に含まれる金属とシリコンの酸化物、又は窒化物のいずれかからなり、
前記メタルシリサイド電極はニッケルシリサイドであることを特徴とする。
前記メタルシリサイド電極がＮｉ ３ Ｓｉ相を有するニッケルシリサイドであることが好ましい。
前記メタルシリサイド電極がＮｉＳｉ ２ 相を有するニッケルシリサイドであることが好ましい。
前記メタルシリサイド電極は、前記ゲート絶縁膜に接する下部層と、この下部層に接し、前記第１のバリア層に接する上部層からなり、
前記メタルシリサイド電極の下部層は組成式Ｎｉ Ｘ Ｓｉ １−Ｘ （０＜Ｘ＜１）で表されるニッケルシリサイドであり、
前記メタルシリサイド電極の上部層は、前記下部層より抵抗の低いニッケルシリサイドであることが好ましい。
前記ニッケルシリサイド電極の上部層は、ＮｉＳｉ（ニッケルモノシリサイド）相を有するニッケルシリサイドであることが好ましい。
前記ソース・ドレイン領域のメタルシリサイド領域上に形成された第２のバリア層は、前記メタルシリサイド領域に含まれる金属とシリコンの酸化物、又は窒化物のいずれかからなることが好ましい。
本明細書において「高誘電率（Ｈｉｇｈ−ｋ）絶縁膜」とは、一般にゲート絶縁膜として従来用いられていた二酸化ケイ素（ＳｉＯ２）からなる絶縁膜と区別する意味において用いられるものであり、二酸化ケイ素の誘電率よりも誘電率が高いことを意味し、その具体的数値が限定されるものではない。
また、本明細書において、ゲート電極の「実効仕事関数」とは、一般にＣＶ測定によるフラットバンド電圧より求められるものであり、ゲート電極本来の仕事関数の他に、絶縁膜中の固定電荷、界面に形成される双極子、フェルミレベルピンニング等の影響を受ける。ゲート電極を構成する材料本来の「仕事関数」とは区別される。
本発明によれば、高性能で信頼性に優れた半導体装置を簡便に提供することができる。すなわち、ゲート電極上部に設けたバリア層領域によって、シリサイドの金属元素がゲート電極から層間絶縁膜へ拡散することを防止することができる。結果、ゲート電極の組成変動や層間絶縁膜の絶縁性低下を防止でき、素子の長期信頼性を向上することができる。また、ゲート電極と層間絶縁膜との密着性が向上し、剥がれや異物混入等に起因する素子性能の低下や歩留まりの低下を抑えることができる。さらに、製造時において、バリア層領域をシリサイド化のマスクとして利用することができるため、従来の方法に比べて工程数を削減でき、互いに異なる実効仕事関数をもつシリサイドゲート電極を容易に作り分けることができる。
本発明の半導体装置の第１の実施形態を示す模式的断面図である。 本発明の半導体装置の第２の実施形態を示す模式的断面図である。 （ａ）乃至（ｃ）は本発明に係る半導体装置（第１の実施形態）の製造方法を工程順に示す断面図である。 （ａ）乃至（ｃ）は本発明に係る半導体装置（第１の実施形態）の製造方法を工程順に示す断面図である。 （ｄ），（ｅ）は本発明に係る半導体装置（第１の実施形態）の製造方法を工程順に示す断面図である。 （ｆ）乃至（ｈ）は本発明に係る半導体装置（第１の実施形態）の製造方法を工程順に示す断面図である。 （ｉ）乃至（ｋ）は本発明に係る半導体装置（第１の実施形態）の製造方法を工程順に示す断面図である。 （ｌ）乃至（ｎ）は本発明に係る半導体装置（第１の実施形態）の製造方法を工程順に示す断面図である。 （ａ）乃至（ｃ）は本発明に係る半導体装置（第２の実施形態）の製造方法を工程順に示す断面図である。 （ｄ），（ｅ）は本発明に係る半導体装置（第２の実施形態）の製造方法を工程順に示す断面図である。 （ｆ）、（ｇ）は本発明に係る半導体装置（第２の実施形態）の製造方法を工程順に示す断面図である。 （ｈ）乃至（ｊ）は本発明に係る半導体装置（第２の実施形態）の製造方法を工程順に示す断面図である。 （ｋ）乃至（ｍ）は本発明に係る半導体装置（第２の実施形態）の製造方法を工程順に示す断面図である。
符号の説明
１ シリコン基板
２ 素子分離領域
３ａ ゲート絶縁膜（ＳｉＯ２膜）
３ｂ ゲート絶縁膜（ＨｆＳｉＯＮ膜）
４ エクステンション拡散領域
５ ソース・ドレイン拡散領域
６ シリサイド層
７ ゲート側壁
８ Ｎｉシリサイド電極
９ Ｎｉシリサイド電極
１０ 層間絶縁膜
１１ バリア層領域
１２ 低抵抗層領域
１３ バリア層領域
１４ 多結晶シリコン膜
１５ ＳｉＯ２マスク
１６ Ｎｉ膜
１７ レジストマスク
１８ Ｓｉ膜
本発明は、メタルシリサイドで形成されたゲート電極を有するＭＯＳ型電界効果トランジスタ（以下「ＭＯＳＦＥＴ」）に好適であり、特にＰチャネル型電界効果トランジスタ（以下「Ｐ型ＭＯＳＦＥＴ」）及びＮチャネル型電界効果トランジスタ（以下「Ｎ型ＭＯＳＦＥＴ」）を備えた半導体装置、例えば相補型ＭＯＳ（以下「ＣＭＯＳ」）構造を有する半導体装置に好適である。
図１に、本発明の半導体装置の第１の実施形態を説明するための模式的断面図を示す。図中の符号１はシリコン基板、２は素子分離領域、３ａ及び３ｂはゲート絶縁膜（３ａ：ＳｉＯ２膜、３ｂ：ＨｆＳｉＯＮ膜）、４はエクステンション拡散領域、５はソース・ドレイン拡散領域、６はシリサイド層、７はゲート側壁、８及び９はＮｉシリサイド電極、１０は層間絶縁膜、１１及び１３はバリア層領域を示す。
本実施形態の半導体装置は、Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴにおいてゲート絶縁膜に高誘電率絶縁膜（ＨｆＳｉＯＮ膜３ｂ）が用いられ、ゲート電極にＮｉシリサイドが用いられている。ゲート電極を構成するＮｉシリサイド電極８、９は、トランジスタ間で組成が異なり、各トランジスタは所定のしきい値に設定されている。
本発明の特徴の一つは、上記の例に示されるように、ゲート電極の上層部にニッケル（Ｎｉ）の拡散防止のためのバリア層領域１１を有することにある。このバリア層領域１１は、ゲート電極を構成するＮｉシリサイド電極８，９の上層部を酸化又は窒化して形成することができる。
このようなバリア層領域を有することにより、ゲート電極のシリサイドから層間絶縁膜へのＮｉの拡散を防止でき、シリサイド組成の安定化、層間絶縁膜の絶縁性を確保することができ、結果、素子の長期信頼性を高めることができる。また、ゲート電極と層間絶縁膜との密着性が向上し、製造時の剥がれや異物混入等に起因する素子性能の低下や歩留まりの低下を抑えることができる。
このバリア層領域の厚さは、ゲート電極の配線抵抗の増加を抑える点から、１０ｎｍ以下が好ましく、５ｎｍ以下がより好ましく、３ｎｍ程度であっても十分なバリア効果や密着性を得ることができる。一方、十分なバリア効果や密着性を得る点から０．５ｎｍ以上が好ましく、１ｎｍ以上がより好ましい。
このバリア層領域としては、シリサイドの酸化あるいは窒化により形成された領域を使用できる。酸化領域である場合は、ＳｉＯ２成分、ニッケル酸化物成分を含み、窒化領域である場合は、ＳｉＮ成分、ニッケル窒化物成分を含む。ニッケル酸化物成分あるいはニッケル窒化物成分の含有比率は、密着性及びバリア効果の点から、Ｓｉ元素に対するＮｉ元素換算で２０原子％以上であることが好ましく、３０原子％以上であることがより好ましい。一方、密着性及びコンタクトホール形成時のドライエッチング加工の容易性の点から、８０原子％以下が好ましく、７０原子％以下がより好ましい。
本発明において、本実施形態のように、ソース・ドレイン拡散領域上にシリサイド層６を形成する場合は、このシリサイド層上にバリア層領域１３を形成することが好ましい。これにより、シリサイド層６から層間絶縁膜１０へのＮｉの拡散が防止され、また、シリサイド層６と層間絶縁膜１０との密着性を向上することができる。ソース・ドレイン拡散領域上のバリア層領域１３は、前述のゲート電極上層部のバリア層領域と同様に、シリサイドの酸化又は窒化により形成することができる。ソース・ドレイン拡散領域上のバリア層領域１３の厚さ及び組成は、密着性やバリア効果の点から、前述のゲート電極上層部のバリア層領域１１と同様であることが好ましい。
シリサイド電極８、９は、ゲート絶縁膜に接し、ゲート電極下面を含むゲート電極本体を構成している。シリサイド電極８、９の厚さは、使用したシリサイドによって本来得られる実効仕事関数が確保できる以上の厚さが必要であり、例えば１０ｎｍ以上、好ましくは２０ｎｍ以上に設定できる。一方、微細化及びフルシリサイド化の均一性の確保の点から１２０ｎｍ以下、好ましくは１００ｎｍ以下、例えば４０ｎｍ以下に設定できる。
図２に、本発明の半導体装置の第２の実施形態を説明するための模式的断面図を示す。図中の符号１はシリコン基板、２は素子分離領域、３ａ及び３ｂはゲート絶縁膜（３ａ：ＳｉＯ２膜、３ｂ：ＨｆＳｉＯＮ膜）、４はエクステンション拡散領域、５はソース・ドレイン拡散領域、６はシリサイド層、７はゲート側壁、８及び９はＮｉシリサイド電極、１０は層間絶縁膜、１１及び１３はバリア層領域、１２は低抵抗層領域を示す。
第２の実施形態は、Ｐ型ＭＯＳＦＥＴのゲート電極及びＮ型ＭＯＳＦＥＴのゲート電極において、バリア層領域１１に接する部分にその下方部より抵抗の低い低抵抗層領域１２を有し、それ以外は第１の実施形態と同様な構造を有する。このような低抵抗層領域１２を有することにより、ゲート電極の配線抵抗及びコンタクト抵抗を低減することができる。上層配線とゲート電極とを接続するためのコンタクト形成に際して、低抵抗層領域１２上のバリア層領域１１は容易に除去可能であり、特に、前述のようにバリア層領域中のＳｉ元素に対する金属原子の含有量が８０原子％以下であれば、デバイス動作に支障をきたすことなく除去することができる。
低抵抗層領域１２は、製造の容易さと組成制御の観点から、ゲート電極下面を含むゲート電極下層部を構成するシリサイドの金属と同種の金属のシリサイドで形成されていることが好ましい。加えて、Ｐ型ＭＯＳＦＥＴの低抵抗層領域１２とＮ型ＭＯＳＦＥＴの低抵抗層領域１２とを同じ組成比のシリサイドで形成することが好ましい。さらに、ソース・ドレイン領域のシリサイド層と同じ組成であることが好ましい。このような低抵抗層領域の上層部を酸化あるいは窒化してバリア層領域を形成することにより、トランジスタ間で組成が均一なバリア層領域を形成でき、結果、素子性能の均一なトランジスタを形成できる。
低抵抗層領域１２の厚さは、ゲート絶縁膜に接するゲート電極下層部を構成するシリサイドによって決定される実効仕事関数の値に影響を及ぼさない範囲で、十分に厚いことが好ましい。低抵抗層領域１２の厚さは、十分に低い抵抗を得る点から例えば１０ｎｍ以上、好ましくは２０ｎｍ以上に設定でき、一方、実効仕事関数への影響や、形成のし易さの点から例えば１２０ｎｍ以下、好ましくは１００ｎｍ以下、例えば４０ｎｍ以下に設定することができる。ＣＭＯＳ構造を有するデバイスにおいては、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴのゲート配線抵抗が等しくなるように、トランジスタ間で異なる厚さに設定してもよい。
第２の実施形態のゲート電極下層部８、９の厚さは、第１の実施形態のシリサイド電極８、９と同様な範囲に設定することができる。
第１の実施形態のシリサイド電極８、９、第２の実施形態のゲート電極下層部８、９及びその上に形成された低抵抗層領域１２は、これらを構成するシリサイドが主結晶相の組成に対応する化学量論組成又はそれに近い組成を有することが望ましい。ゲート電極を構成するシリサイドが化学量論組成又はそれに近い組成を有することで、安定なシリサイドを形成でき、結果、素子性能のバラツキを抑えることができる。第２の実施形態において、ゲート電極下層部をＮｉシリサイドで形成する場合、その上に形成される低抵抗層領域１２は、材料の抵抗値及び組成の安定性、製造の容易さの点から、Ｎｉモノシリサイド（ＮｉＳｉ）を主結晶成分として含むことが望ましい。
上記の第１及び第２の実施形態に示されるように、本発明におけるゲート電極は、しきい値電圧の制御や導電性の向上の点から、ゲート絶縁膜に接するシリサイド領域を有する。ゲート電極内の空乏化を防止し、駆動性能を向上する点、抵抗及び製造の容易さの点などから、ゲート絶縁膜に接する部分からバリア層領域に接する部分にわたる全体がシリサイドで形成されていることが好ましい。
本発明におけるゲート電極（バリア層領域を含む）のサイズは、微細化の点から、高さ（基板に垂直方向の長さ）が２００ｎｍ以下、好ましくは１００ｎｍ以下に設定できる。動作性能の確保、製造精度の点からは２０ｎｍ以上が好ましく、４０ｎｍ以上がより好ましい。ゲート長は、例えば１０〜１００ｎｍの範囲に設定することができる。
ゲート電極を構成するシリサイドの金属は、サリサイド技術によりシリサイドを形成し得る金属を用いることができ、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、バナジウム（Ｖ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃｒ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）が挙げられる。これらの中でもＮｉが好ましい。Ｎｉは、比較的低温下（７００℃以下）で、ゲート電極用に形成された多結晶シリコン層を完全にシリサイド化できる。そのため、ソース・ドレイン拡散領域の不純物の再拡散、及びソース・ドレイン拡散領域上のシリサイド層の抵抗の増大を抑えることができる。また、Ｎｉを用いたシリサイド化によれば、Ｎｉの供給量に応じて段階的に組成の異なる結晶相が形成され、自己整合的に組成が決定される。その結果、組成が安定し、プロセスのバラツキを抑えることができる。
ゲート電極を構成するシリサイドとして好適なＮｉシリサイドは、しきい値制御の点から、Ｐ型ＭＯＳＦＥＴにおいては、ＮｉＸＳｉ１−Ｘ（０．５５≦Ｘ＜１）で表される組成を持つことが好ましく、０．６＜Ｘ＜０．９を満たすことがより好ましく、０．６＜Ｘ＜０．７、又は０．７＜Ｘ＜０．８を満たすことが特に好ましく、Ｎ型ＭＯＳＦＥＴでは、ＮｉＸＳｉ１−Ｘ（０＜Ｘ＜０．５５）で表される組成を持つことが好ましく、０．２５＜Ｘ＜０．５５を満たすことがより好ましく、０．２５＜Ｘ＜０．４若しくは０．４５＜Ｘ＜０．５５を満たすことが特に好ましい。即ち、Ｐ型ＭＯＳＦＥＴのゲート電極を構成するシリサイドは、Ｎｉ３Ｓｉ相又はＮｉ２Ｓｉ相を主成分とすることが好ましく、特にＮｉ３Ｓｉ相を主成分とすることが好ましく、Ｎ型ＭＯＳＦＥＴのゲート電極を構成するシリサイドは、ＮｉＳｉ相又はＮｉＳｉ２相を主成分とすることが好ましい。Ｎｉ３Ｓｉ相、ＮｉＳｉ相、ＮｉＳｉ２相は、自己整合的に組成が決定され容易に形成することができ、またその組成が安定なため、プロセスのバラツキを抑えることができる。ＨｆＳｉＯＮ膜上のＮｉシリサイドの実効仕事関数は、Ｎｉ３Ｓｉ相では約４．８ｅＶ、ＮｉＳｉ相では約４．５ｅＶ、ＮｉＳｉ２相では約４．４ｅＶであるため、Ｎｉ３Ｓｉ相をＰ型ＭＯＳＦＥＴのゲート電極に、ＮｉＳｉ相又はＮｉＳｉ２相をＮ型ＭＯＳＦＥＴのゲート電極に適用することが好ましい。
Ｎｉシリサイドの結晶相は、主として、ＮｉＳｉ２、ＮｉＳｉ、Ｎｉ３Ｓｉ２、Ｎｉ２Ｓｉ、Ｎｉ３１Ｓｉ２１、Ｎｉ３Ｓｉ等に分類され、これらの混合物も形成可能である。そのため、ゲート電極を構成するシリサイドの平均的な組成が化学量論組成から外れることあるが、上記の組成範囲にあることが望ましい。素子性能のバラツキを抑える点から、ゲート電極を構成するシリサイドは、ゲート絶縁膜に接する少なくとも下層部分において、できるだけ単一の結晶からなり、これを反映した一定の組成を有することが望ましい。
本発明におけるゲート絶縁膜としては、シリコン酸化膜、シリコン酸窒化膜、高誘電率絶縁膜、シリコン酸化膜もしくはシリコン酸窒化膜とその上に積層された高誘電率絶縁膜とを含む積層膜を挙げることができる。リーク電流の抑制による待機電力の低減、物理膜厚の確保による信頼性の向上、シリサイド電極との組み合わせによるしきい値電圧の制御の点から、高誘電率絶縁膜又はこれを含む積層膜を用いることが好ましい。
高誘電率絶縁膜は、二酸化シリコン（ＳｉＯ２）の比誘電率より大きな比誘電率をもつ材料からなり、その材料としては、金属酸化物、金属シリケート、窒素が導入された金属酸化物、窒素が導入された金属シリケートが挙げられる。結晶化が抑えられ、信頼性が向上する点から、窒素が導入されたものが好ましい。高誘電率材料中の金属元素としては、膜の耐熱性及び膜中の固定電荷抑制の観点から、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）が好ましく、Ｈｆが特に好ましい。このような高誘電体率材料としては、Ｈｆ又はＺｒとＳｉとを含む金属酸化物、この金属酸化物にさらに窒素を含む金属酸窒化物が好ましく、ＨｆＳｉＯ、ＨｆＳｉＯＮがより好ましく、ＨｆＳｉＯＮが特に好ましい。
高誘電率絶縁膜は、ゲート電極と接するように設けられることが好ましい。ゲート電極とこれに接する高誘電率絶縁膜との組み合わせにより、トランジスタのしきい値電圧を広範囲に制御できる。このとき、シリコン基板とゲート絶縁膜との界面の界面準位を減らし、高誘電率絶縁膜中の固定電荷の影響をより小さくするため、高誘電率絶縁膜とシリコン基板界面にシリコン酸化膜もしくはシリコン酸窒化膜を設けてもよい。
高誘電率絶縁膜は、膜中の金属元素Ｍ（例えばＨｆ）とＳｉとの原子数比Ｍ／（Ｍ＋Ｓｉ）が０．３以上０．７以下であることが好ましい。この比が０．３以上であるとデバイス動作時に高誘電率絶縁膜中を流れるリーク電流を効果的に抑えることができ、消費電力をより十分に低減することができる。一方、この比が０．７以下であると、高誘電率絶縁膜の耐熱性を確保でき、デバイスの製造プロセス中における高誘電率絶縁膜の結晶化や欠陥の発生が抑えられ、ゲート絶縁膜としての性能劣化を抑えることができる。
以下に、第１の実施形態の半導体装置の製造方法について説明する。
ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術により形成された素子分離領域２、並びにｐ型活性領域及びｎ型活性領域を有するシリコン基板１を用意し、以下の工程に従って、シリコン基板上に図３（ａ）に示される積層構造を形成する。
まず、素子分離されたシリコン基板上にゲート絶縁膜３ａ、３ｂを形成する。本実施形態のゲート絶縁膜は、シリコン酸化膜３ａ及びＨｆＳｉＯＮ膜３ｂから形成されている。ゲート絶縁膜中においてＨｆ濃度が深さ方向（基板に垂直方向）に変化していて、ゲート電極とゲート絶縁膜との界面付近におけるＨｆの濃度が最も高く、シリコン基板側へ向かって濃度が低くなっている。ＨｆＳｉＯＮ膜中の平均Ｈｆ原子数比Ｈｆ／（Ｈｆ＋Ｓｉ）は０．５である。ゲート絶縁膜中において、シリコン基板とゲート絶縁膜との界面付近がシリコン熱酸化膜（ＳｉＯ２膜）の領域である。
このようなゲート絶縁膜は次のようにして形成することができる。まず、厚さ２ｎｍのシリコン熱酸化膜を形成し、次いで厚さ０．５ｎｍのＨｆ膜をロングスロースパッタ法で堆積する。次に、酸素中で５００℃１分、続いて窒素中で８００℃３０秒の２段階の熱処理を行って、シリコン基板に接する領域にＳｉＯ２膜が残るように、Ｈｆを下地のシリコン熱酸化膜中へ固相拡散させることによりＨｆＳｉＯ膜を形成する。その後、ＮＨ３雰囲気中９００℃１０分の窒化アニールを行って、厚さ３ｎｍのＨｆＳｉＯＮ膜を形成することができる。
次に、ゲート絶縁膜３ｂ上に、厚さ６０ｎｍの多結晶シリコン膜１４をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積し、次いで厚さ１５ｎｍ程度のシリコン酸化膜からなるＳｉＯ２マスク１５を形成する。
以上のようにして図３（ａ）に示す積層膜を形成した後、図３（ｂ）に示すように、この積層膜（ゲート絶縁膜３ａ、３ｂ、多結晶シリコン膜１４、ＳｉＯ２マスク１５）をリソグラフィー技術及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲートパターンに加工する。続いて、このゲートパターンをマスクとしてイオン注入を行い、エクステンション拡散領域４を自己整合的に形成する。
次に、図３（ｃ）に示すように、ＣＶＤ法によりゲートパターンを覆うようにシリコン窒化膜（図示せず）及びシリコン酸化膜を堆積し、その後エッチバックすることによってゲート側壁７を形成する。次いで、再度イオン注入を行い、その後に活性化アニールを行ってソース・ドレイン拡散領域５を形成する。
エクステンション拡散領域及びソース・ドレイン領域は、ｐ型活性領域とｎ型活性領域の一方をマスクした状態で、それぞれの活性領域に反対導電型の不純物をイオン注入して形成することができる。
以上の工程にしたがって、シリコン基板上のｐ型活性領域及びｎ型活性領域上に、図３（ｃ）に対応する図４（ａ）に示す構造を形成することができる。
次に、図４（ｂ）に示すように、ニッケル膜１６をスパッタにより全面に堆積し、次いで図４（ｃ）に示すように、サリサイド技術により、ゲートパターン、ゲート側壁及び素子分離領域をマスクとして、ソース・ドレイン拡散領域上のみに厚さ２０ｎｍ程度のシリサイド層６を形成する。本実施形態では、このシリサイド層６として、コンタクト抵抗を最も低くすることができるＮｉモノシリサイド（ＮｉＳｉ）層を形成する。このＮｉモノシリサイド層の代わりにＣｏシリサイド層又はＴｉシリサイド層を形成してもよい。
次に、図５（ｄ）に示すように、余剰のＮｉを硫酸と過酸化水素水の混合溶液を用いてウェットエッチングにより除去する。
次に、図５（ｅ）に示すように、ソース・ドレイン領域５上のシリサイド層６の上層部を酸化して厚さ３ｎｍ程度のバリア層領域１３を形成する。この酸化処理は、ラジカル酸化処理や、低温酸化処理（酸素雰囲気中、例えば４００〜５００℃）により行うことができる。この酸化処理に代えて、ラジカル窒化処理等の窒化処理によりバリア層領域を形成してもよい。ラジカル酸化処理は、例えば、０．７Ｔｏｒｒの酸素雰囲気中に４５０ＷのＲＦ電力を供給することで、酸素プラズマを発生させ、これにウェハーを９０分間さらすことにより行うことができる。ラジカル窒化処理は、例えば、０．９Ｔｏｒｒの窒素雰囲気中に４００ＷのＲＦ電力を供給し、窒素プラズマを発生させ、これにウェハーを６０分間さらすことにより行うことができる。これらの処理において、ウェハーへのプラズマダメージを最小限に抑えるために、ＲＦ電力を供給する電極とウェハーの距離を１５ｃｍ程度に設定することが好ましい。また、酸素プラズマあるいは窒素プラズマを安定に発生させるために、プロセスガスを酸素あるいは窒素と希ガスの混合ガスとしてもよい。このとき、プロセスガス中の酸素あるいは窒素濃度は３〜５％とすることが好ましい。希ガスとしてはＡｒやＨｅ、Ｋｒを用いることができる。
次に、図６（ｆ）に示すように、リソグラフィー技術を用いて、Ｐ型ＭＯＳＦＥＴ領域を覆い、Ｎ型ＭＯＳＦＥＴ領域を露出させるレジストマスク１７を形成し、次いでドライエッチングを行ってＮ型ＭＯＳＦＥＴ領域のゲートパターン上のＳｉＯ２マスク膜１５を除去する。その際、レジストマスク１７によってＰ型ＭＯＳＦＥＴ領域の全部が保護され、バリア層領域１３によってＮ型ＭＯＳＦＥＴ領域のシリサイド層６及びソース・ドレイン拡散領域５が保護される。
次に、レジストマスクを除去した後、図６（ｇ）に示すようにＮｉ膜１６をスパッタにより全面に堆積し、次いで図６（ｈ）に示すように、熱処理を行って、Ｎ型ＭＯＳＦＥＴ領域のゲートパターンを構成する多結晶シリコンをゲート絶縁膜に達するまでシリサイド化（即ち、厚さ方向に多結晶シリコン全体をシリサイド化）してＮｉシリサイド電極８を形成する。その際、バリア層領域１３によってシリサイド層６及びソース・ドレイン拡散領域５が保護され、ＳｉＯ２マスク１５によってＰ型ＭＯＳＦＥＴのゲートパターンを構成するシリサイドが保護される。このＮｉシリサイド電極８のＮｉ組成比は、シリサイド化におけるＮｉ膜の厚さによりニッケル供給量を調整して、温度条件と組み合わせて、制御することができる。
このシリサイド化は、ソース・ドレイン拡散領域上のシリサイド層６の抵抗が増大しない温度条件下で行うことが望ましい。ソース・ドレイン拡散領域上のシリサイド層６がＮｉモノシリサイド（ＮｉＳｉ）で形成されている場合は、ＮｉＳｉ２相への相変化による高抵抗化を防止する点から、シリサイド化の熱処理条件を窒素ガス雰囲気中３５０〜５００℃で１〜２０分に設定することが望ましく、例えば４００℃で２〜５分に設定することができる。このような熱処理条件下では、ソース・ドレイン拡散領域上のシリサイド層６の高抵抗化を防止しながら、ＮｉＳｉ相を主結晶成分として含むＮｉシリサイド電極を良好に形成することができる。
ＮｉＳｉ相を主結晶成分として含むＮｉシリサイド電極を形成する場合、Ｎｉ膜の厚さは、厚さ６０ｎｍ程度の多結晶シリコン膜に対して４０ｎｍ程度に設定できる。
一方、ＮｉＳｉ相に代えてＮｉＳｉ２相を主結晶成分として含むＮｉシリサイド電極を形成する場合は、Ｎｉ膜の厚さは、厚さ６０ｎｍ程度の多結晶シリコン膜に対して２０ｎｍ程度に設定できる。熱処理条件は、例えば窒素ガス雰囲気中６５０℃、１分程度に設定できる。熱処理条件を比較的高温に設定する場合は、ソース・ドレイン拡散領域上のシリサイド層６を耐熱性が高いＣｏシリサイド層又はＴｉシリサイド層で形成することが望ましい。
ＮｉＳｉ２相を主結晶成分として含むＮｉシリサイド電極は、上記のシリサイド化方法に代えて、比較的低温でシリサイド化可能なＣＶＤ法を用いた方法によっても形成することができる。即ち、図６（ｆ）に示す状態において、多結晶シリコンからなるゲートパターン上にＣＶＤでＮｉを堆積しながら、ＣＶＤ時の温度（例えば２００℃から４００℃）下でシリサイド化を行うことができる。この方法によれば、比較的低温下でシリサイド化を行うことができるため、ソース・ドレイン領域上のシリサイド層６（Ｎｉモノシリサイド）の抵抗増大を防止しながら、ＮｉＳｉ２相を主結晶成分として含むＮｉシリサイド電極を良好に形成することができる。例えば、原料ガスとして、Ｎｉ（ＰＦ３）４又はＮｉ（ＢＦ２）４を用い、キャリアガスとして窒素を用いる。圧力を２．５Ｔｏｒｒに保った真空容器に基板温度３００℃に設定されたウェハーを設置し、この原料ガスを、２ｓｃｃｍから１００ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ ／ ｍｉｎ）の範囲で１０〜２０分間供給することにより、膜厚６０ｎｍの多結晶シリコンをすべてシリサイド化して、ＮｉＳｉ２相を形成することができる。
次に、図７（ｉ）に示すように、余剰のＮｉを硫酸と過酸化水素水の混合溶液を用いてウェットエッチングにより除去する。
次に、図７（ｊ）に示すように、Ｎ型ＭＯＳＦＥＴ領域のＮｉシリサイド電極８の上層部を酸化して厚さ３ｎｍ程度のバリア層領域１１を形成する。この酸化処理は、ラジカル酸化処理や、低温酸化処理（酸素雰囲気中、例えば４００〜５００℃）により行うことができる。この酸化処理に代えて、ラジカル窒化処理等の窒化処理によりバリア層領域を形成してもよい。これらのラジカル酸化処理やラジカル窒化処理は、ソース・ドレイン領域のシリサイド層領域上のバリア層領域と同様の前述の処理条件を用いることができる。
次に、図７（ｋ）に示すように、Ｐ型ＭＯＳＦＥＴ領域のゲートパターン上のＳｉＯ２マスク１５を希フッ酸溶液により除去する。このマスク１５の除去はドライエッチングにより行ってもよい。
次に、図８（ｌ）に示すように、スパッタにより厚さ１１０ｎｍ程度のＮｉ膜１６を全面に堆積し、次いで図８（ｍ）に示すように、熱処理を行ってＰ型ＭＯＳＦＥＴ領域のゲートパターンを構成する多結晶シリコンをゲート絶縁膜に達するまでシリサイド化（すなわち厚さ方向に多結晶シリコン全体をシリサイド化）してＮｉシリサイド電極９を形成する。その際、バリア層領域１３によってシリサイド層６及びソース・ドレイン拡散領域５が保護され、バリア層領域１１によってＮ型ＭＯＳＦＥＴのＮｉシリサイド電極８が保護される。
このシリサイド化は、ソース・ドレイン拡散領域上のシリサイド層６の抵抗が増大しない温度条件下で行うことが望ましい。ソース・ドレイン拡散領域上のシリサイド層６がＮｉモノシリサイド（ＮｉＳｉ）で形成されている場合は、ＮｉＳｉ２相への相変化による高抵抗化を防止する点から、シリサイド化の熱処理条件を窒素ガス雰囲気中３５０〜５００℃で１〜２０分に設定することが望ましく、例えば４００℃で２〜５分に設定することができる。このような熱処理条件下では、ソース・ドレイン拡散領域上のシリサイド層６の高抵抗化を防止しながら、Ｎｉ３Ｓｉ相を主結晶成分として含むＮｉシリサイド電極９を良好に形成することができる。Ｎｉ２Ｓｉ相は、例えば３００℃以下の比較的低温下で形成することができる。このＮｉシリサイド電極９のＮｉ組成比は、シリサイド化におけるＮｉ膜の厚さによりニッケル供給量を調整して、温度条件と組み合わせて、制御することができる。
次に、余剰のＮｉを硫酸と過酸化水素水の混合溶液を用いてウェットエッチングにより除去する。
次に、図８（ｎ）に示すように、前述のＮ型ＭＯＳＦＥＴ領域におけるバリア層１１の形成と同様にして、Ｐ型ＭＯＳＦＥＴ領域のＮｉシリサイド電極９の上層部を酸化又は窒化してバリア層領域１１を形成する。
次に、全面に、通常の方法に従って層間絶縁膜を形成する。以降、通常のプロセスに従って所望の半導体装置を形成することができる。
以下に、第２の実施形態の半導体装置の製造方法を説明する。
上述の半導体装置（第１の実施形態）の製造方法に従って、図７（ｉ）に対応する図９（ａ）に示す構造を形成する。ここで、Ｎ型ＭＯＳＦＥＴ領域のＮｉシリサイド電極８は、ＮｉＳｉ２相を主結晶成分として含むシリサイドからなる。
次に、図９（ｂ）に示すように、スパッタにより厚さ１０ｎｍ程度のＮｉ膜１６を全面に堆積し、次いで図９（ｃ）に示すように、熱処理を行ってＮ型ＭＯＳＦＥＴ領域のＮｉシリサイド電極８の上層部をシリサイド化して低抵抗層領域１２を形成する。その際、バリア層領域１３によってシリサイド層６及びソース・ドレイン拡散領域５が保護され、ＳｉＯ２マスク１５によってＰ型ＭＯＳＦＥＴのゲートパターンを構成する多結晶シリコンが保護される。
このシリサイド化は、ソース・ドレイン拡散領域上のシリサイド層６の抵抗が増大しない温度条件下で行うことが望ましい。ソース・ドレイン拡散領域上のシリサイド層６がＮｉモノシリサイド（ＮｉＳｉ）で形成されている場合は、ＮｉＳｉ２相への相変化による高抵抗化を防止する点から、シリサイド化の熱処理条件を窒素ガス雰囲気中３５０〜５００℃で１〜２０分に設定することが望ましく、例えば４００℃で２〜５分に設定することができる。このような熱処理条件下では、ソース・ドレイン拡散領域上のシリサイド層６の高抵抗化を防止しながら、Ｎｉモノシリサイド相を主結晶成分として含む低抵抗層領域１２を良好に形成することができる。シリサイド化のためのＮｉ膜の厚さは、所定の熱処
理条件下でＮｉモノシリサイド相を主結晶成分として含むシリサイドが上層部に形成され、ゲート絶縁膜に接する領域までモノシリサイド化されない厚さに設定する。
次に、図１０（ｄ）に示すように、余剰のＮｉを硫酸と過酸化水素水の混合溶液を用いてウェットエッチングにより除去する。
次に、図１０（ｅ）に示すように、前述の半導体装置（第１の実施形態）の製造方法におけるバリア層１１の形成と同様にして、Ｎ型ＭＯＳＦＥＴ領域における低抵抗層領域１２の上層部を酸化又は窒化してバリア層領域１１を形成する。
次に、図１１（ｆ）に示すように、Ｐ型ＭＯＳＦＥＴ領域のゲートパターン上のＳｉＯ２マスク１５を希フッ酸溶液により除去する。このマスク１５の除去はドライエッチングにより行ってもよい。
次に、図１１（ｇ）に示すように、スパッタによりＮｉ膜１６を全面に堆積し、次いで図１２（ｈ）に示すように、熱処理を行ってＰ型ＭＯＳＦＥＴ領域のゲートパターンを構成する多結晶シリコンをゲート絶縁膜に達するまでシリサイド化（即ち、厚さ方向に多結晶シリコン全体をシリサイド化）してＮｉシリサイド電極９を形成する。その際、バリア層領域１３によってシリサイド層６及びソース・ドレイン拡散領域５が保護され、バリア層領域１１によってＮ型ＭＯＳＦＥＴの低抵抗層領域１２及びＮｉシリサイド電極８が保護される。ここでは、前述の半導体装置（実施形態１）の製造方法におけるＮｉシリサイド電極９の形成方法と同様にして、Ｎｉ３Ｓｉ相を主結晶成分として含むＮｉシリサイド電極９を形成する。
次に、図１２（ｉ）に示すように、余剰のＮｉを硫酸と過酸化水素水の混合溶液を用いてウェットエッチングにより除去する。
次に、図１２（ｊ）に示すように、スパッタにより厚さ６０ｎｍ程度のシリコン（Ｓｉ）膜１８を全面に形成する。
次に、図１３（ｋ）に示すように、熱処理を行ってＰ型ＭＯＳＦＥＴ領域のＮｉシリサイド電極の上層部とＳｉ膜１８を反応させて低抵抗層領域１２を形成する。その際、バリア層領域１３によってシリサイド層６及びソース・ドレイン拡散領域５が保護され、バリア層領域１１によってＮ型ＭＯＳＦＥＴのＮｉ低抵抗層領域１２及びシリサイド電極８が保護される。
この熱処理は、ソース・ドレイン拡散領域上のシリサイド層６の抵抗が増大しない温度条件下で行うことが望ましい。ソース・ドレイン拡散領域上のシリサイド層６がＮｉモノシリサイド（ＮｉＳｉ）で形成されている場合は、ＮｉＳｉ２相への相変化による高抵抗化が生じない条件下で行うことが望ましい。また、Ｎｉシリサイド電極９のＮｉ３Ｓｉ相からＳｉ膜１８へ拡散したＮｉにより形成されるシリサイドが、Ｎｉモノシリサイド相を主結晶成分として含有するように形成される条件であることが必要である。このような熱処理条件は、不活性ガス雰囲気中で３５０〜５００℃で１〜２０分に設定することが望ましく、例えば窒素雰囲気中で４００℃で２〜５分に設定することができる。
次に、図１３（ｌ）に示すように、余剰のＳｉ膜をウェットエッチング又はドライエッチングにより除去する。
次に、図１３（ｍ）に示すように、前述の半導体装置（第１の実施形態）の製造方法におけるバリア層１１の形成と同様にして、Ｐ型ＭＯＳＦＥＴ領域における低抵抗層領域１２の上層部を酸化又は窒化してバリア層領域１１を形成する。
次に、全面に、通常の方法に従って層間絶縁膜を形成する。以降、通常のプロセスに従って所望の半導体装置を形成することができる。
本発明は、メタルシリサイドで形成されたゲート電極を有するＭＯＳ型電界効果トランジスタとして有用である。

Claims (6)

  1. シリコン基板と、
    前記シリコン基板上のゲート絶縁膜、このゲート絶縁膜上のゲート電極、このゲート電極の両側面に形成された側壁絶縁膜、及び前記ゲート電極両側の基板に形成されたソース・ドレイン領域を有する電界効果トランジスタと、
    前記電界効果トランジスタ上に形成された層間絶縁膜と、を有し、
    前記ゲート電極は、メタルシリサイドであり、このメタルシリサイド電極上部のみに接する第１のバリア層を有し、
    前記ソース・ドレイン領域上に形成されたメタルシリサイド領域と、このメタルシリサイド領域上部のみに接する第２のバリア層を有し、
    前記第１のバリア層の上部および前記第２のバリア層の上部がそれぞれ前記層間絶縁膜と接し、
    前記第１のバリア層は、前記メタルシリサイド電極に含まれる金属とシリコンの酸化物、又は窒化物のいずれかからなり、
    前記メタルシリサイド電極はニッケルシリサイドであることを特徴とする半導体装置。
  2. 前記メタルシリサイド電極がＮｉ３Ｓｉ相を有するニッケルシリサイドであることを特徴とする請求項１に記載の半導体装置。
  3. 前記メタルシリサイド電極がＮｉＳｉ２相を有するニッケルシリサイドであることを特徴とする請求項１に記載の半導体装置。
  4. 前記メタルシリサイド電極は、前記ゲート絶縁膜に接する下部層と、この下部層に接し、前記第１のバリア層に接する上部層からなり、
    前記メタルシリサイド電極の下部層は組成式ＮｉＸＳｉ１−Ｘ（０＜Ｘ＜１）で表されるニッケルシリサイドであり、
    前記メタルシリサイド電極の上部層は、前記下部層より抵抗の低いニッケルシリサイドであることを特徴とする請求項１に記載の半導体装置。
  5. 前記ニッケルシリサイド電極の上部層は、ＮｉＳｉ（ニッケルモノシリサイド）相を有するニッケルシリサイドであることを特徴とする請求項４に記載の半導体装置。
  6. 前記ソース・ドレイン領域のメタルシリサイド領域上に形成された第２のバリア層は、前記メタルシリサイド領域に含まれる金属とシリコンの酸化物、又は窒化物のいずれかからなることを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
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