JP2010165823A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】
メタルゲートを有するｐチャネルＭＩＳトランジスタとメタルゲートを有するｎチャネルＭＩＳトランジスタとを、少ない工程数で形成する。
【解決手段】
半導体装置は、シリコン層を有する半導体基板と、半導体基板に画定されたｎ型活性領域とｐ型活性領域と、ｎ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有し、表面にＡｌを含有する第１高誘電率ゲート絶縁膜と、ｐ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有する第２高誘電率ゲート絶縁膜と、第１高誘電率ゲート絶縁膜および第２高誘電率ゲート絶縁膜の各々の上に形成され、ｎチャネルトランジスタに適した仕事関数を有する金属又は金属化合物を含む材料で形成された、第１ゲート電極および第２ゲート電極と、を有することを特徴とする。
【選択図】 図１

Description

本発明は半導体装置とその製造方法に関し、特に高誘電率のゲート絶縁膜とメタルゲートとを有する半導体装置とその製造方法に関する。

ＭＩＳトランジスタのスケールダウンと共に、酸化シリコンで形成するゲート絶縁膜の膜厚も減少している。ゲート絶縁膜の膜厚が薄くなると、ゲート電極とチャネル領域間のリーク電流が増大する。ゲートリーク電流を抑制するため、ゲート絶縁膜の酸化シリコン膜を窒化したり、酸化シリコン膜の上に高誘電率絶縁膜を積層したゲート絶縁膜が開発されている。高誘電率絶縁体とは、酸化シリコンより高い誘電率を有する絶縁体を指し、例えばＨｆＳｉＯやＨｆＳｉＯＮが開発されている。

ゲート長がサブミクロンサイズのＣＭＩＳ（complementary metal insulator semiconductor, 相補型ＭＩＳ）装置において、シリコンゲート電極に代わる構成が望まれている。シリコンゲート電極は、不純物をドープしたシリコンで形成される。シリコン中の不純物の固溶限界は、１×１０^２０ｃｍ^−３程度である。ｎチャネルＭＩＳトランジスタのゲート電極はｎ型多結晶シリコンで形成され、正極性のゲート電圧を印加される。ｐチャネルＭＩＳトランジスタのゲート電極はｐ型多結晶シリコンで形成され、負極性のゲート電圧を印加される。ゲート電圧は、シリコンゲートに対する逆バイアスであるため、ゲート絶縁膜との界面側に空乏層が生じる。ゲート絶縁膜による容量に、空乏層による容量が直列接続され、チャネルに対するゲート容量が減少する。空乏層の厚さは、酸化シリコン層の厚さに換算すると、約０．３ｎｍ〜０．５ｎｍとなる。これにより、トランジスタの電流駆動力が低下する。空乏層を防止するため、金属あるいは金属化合物でゲート電極（メタルゲート）を形成する構成が開発されている。

金属あるいは金属化合物でメタルゲートを形成し、高誘電率絶縁体でゲート絶縁膜を形成する構成が有望視されている。ゲート電極とゲート絶縁膜とが、ｎチャネルトランジスタとｐチャネルトランジスタとで共通の場合、両トランジスタに同時に適切な閾値電圧を得ることができない。両トランジスタに同時に適切な閾値を得るためには、仕事関数の異なる２種のゲート電極材料を採用することになる。

特開２００７−１３４６５０号は、ｐチャネルＭＩＳトランジスタのゲート電極を、５．０ｅＶ程度の仕事関数を有するルテニウム（Ｒｕ），白金（Ｐｔ），ロジウム（Ｒｈ）のいずれかで形成し、ｎチャネルＭＩＳトランジスタのゲート電極を、３．９ｅＶ程度の仕事関数を有する、Ｒｕ，Ｐｔ，Ｒｈのいずれかとエルビウム（Ｅｒ）等の希土類金属との合金で形成すること、ｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタ共通にＲｕ，Ｐｔ，Ｒｈのいずれかのゲート電極層を形成し、ｎチャネルＭＩＳトランジスタ領域のみ、ゲート電極層の上にＥｒ等の希土類金属層を形成し、固相反応によって合金を形成することによってゲート電極を形成することを提案する。ｐチャネルトランジスタとｎチャネルトランジスタとは異なる２種類のメタルゲート電極を有する。

特開２００７−２５１０３０号は、ｐチャネルＭＩＳトランジスタ、ｎチャネルＭＩＳトランジスタ共通にＳｉ膜上に、Ｎｉ（またはＰｔ，Ｒｕ，Ｉｒ，Ｐｄ，Ｃｏから選択した第１金属）膜を形成し、熱処理によりフルシリサイデーションを行なって、第１ゲート電極を形成し、ｎチャネルＭＩＳトランジスタの第１ゲート電極上にＡｌ（またはＨｆ，Ｔｉ，Ｚｒ，Ｔａから選択した第２金属）膜により第２ゲート電極を形成し、熱処理により第１金属と第２金属を反応させて、仕事関数の低いゲート電極とすることを提案する。ｐチャネルトランジスタとｎチャネルトランジスタとは異なる２種類のメタルゲート電極を有する。

2005 Symposium on VLSI Technology, Digest of Technical Papers 232は、ＨｆＳｉＯ膜上にＡｌＯ膜を原子層成長し、その上に多結晶シリコン層を堆積することにより、ｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタに対称的な閾値を得たことを報告する。

図６Ａは、2005 Symposium on VLSI Technology, Digest of Technical Papers 232において報告された、ＭＩＰＳ(metal inserted poly-silicon stack,金属層挿入多結晶シリコン積層)構造を示す概略断面図である。シリコン基板１０１の上にＨｆＳｉＯＮの高誘電率ゲート絶縁膜１０２が形成され、その上にＴａＮメタル層１０４、ポリシリコン層１０５が堆積されている。従来のポリシリコンゲートと比べると、ＭＩＰＳ構造のゲート空乏層は飛躍的に減少すると報告されている。

図６Ｂは、同発表において報告された内容であり、ＨｆＳｉＯ層の上に、ポリシリコン層を堆積する前に、ＡｌＯ層を原子層成長により、０層、１層、３層、６層堆積したときの印加電圧に対する容量変化を示すグラフである。横軸が印加電圧を単位Ｖで示し、縦軸が容量を単位Ｆで示す。左側がｎＭＩＳトランジスタの特性、右側がｐＭＩＳトランジスタの特性を示す。ＨｆＳｉＯ高誘電率ゲート絶縁膜の上にＡｌＯ層を１原子層から６原子層まで堆積した後、ポリシリコンゲート電極を堆積すると、特性がｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタ共に、正極性側に変化することが示されている。特にｐＭＩＳトランジスタの特性の変化が大きい。容量特性から閾値を推察することができる。この報告は、同一ゲート電極構造で、ｎチャネルＭＩＳトランジスタ、ｐチャネルＭＩＳトランジスタに対称的な閾値を得ることを報告している。

2008 Applied Physics Letters 92, 132907(2008) では、ＰＭＯＳトランジスタにおいてＴａＮをゲート電極として用い、ゲート絶縁膜としてＡｌ_２Ｏ_３／ＨｆＯ_２／ＳｉＯ_２の積層構造を用い、ＨｆＯ_２膜厚を変化させることにより、フラットバンド電圧（Ｖ_ＦＢ）が変化することが報告されている。具体的には、ＨｆＯ２膜の膜厚を小さくすることにより、Ｖ_ＦＢ電圧が高くなるという実験結果が示された。

特開２００７−１３４６５０号公報 特開２００７−２５１０３０号公報

2005 Symposium on VLSI Technology, Digest of Technical Papers 232 2008 Applied Physics Letters 92, 132907(2008)

メタルゲートを有するｐチャネルＭＩＳトランジスタとメタルゲートを有するｎチャネルＭＩＳトランジスタの両方を形成する場合に、各トランジスタの閾値電圧を適切な値とするために、それぞれのトランジスタに適したメタルをゲート電極材として選択して作り分ける等の工夫が必要となり、工程数が増加するという問題があった。

本発明は、メタルゲートを有するｐチャネルＭＩＳトランジスタとメタルゲートを有するｎチャネルＭＩＳトランジスタとを、少ない工程数で形成することを目的とする。

本発明の１観点によれば、
シリコン層を有する半導体基板と、
前記半導体基板に画定されたｎ型活性領域とｐ型活性領域と、
前記ｎ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有し、表面にＡｌを含有する第１高誘電率ゲート絶縁膜と、
前記ｐ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有する第２高誘電率ゲート絶縁膜と、
前記第１高誘電率ゲート絶縁膜および前記第２高誘電率ゲート絶縁膜の各々の上に形成され、ｎチャネルトランジスタに適した仕事関数を有する金属化合物で形成された、第１ゲート電極および第２ゲート電極と、
を有することを特徴とする半導体装置
が提供される。

本発明の他の観点によれば、
シリコン層を有する半導体基板に画定されたｎ型活性領域とｐ型活性領域の各々の上方に、酸化シリコンより高い誘電率を有する第１高誘電率ゲート絶縁膜および第２高誘電率ゲート絶縁膜を形成する工程と、
前記第１高誘電率ゲート絶縁膜および前記第２高誘電率ゲート絶縁膜の各々の上に、ｎチャネルトランジスタに適した仕事関数を有する金属化合物でゲート電極層を形成する工程と、
前記ゲート電極層をエッチングして、前記第１高誘電率ゲート絶縁膜上に第１ゲート電極を、前記第２高誘電率ゲート絶縁膜上に第２ゲート電極を形成する工程と、
前記第１ゲート電極上方よりＡｌを拡散させ、前記第１高誘電率ゲート絶縁膜に到達させる工程と、
を含む半導体装置の製造方法
が提供される。

高誘電率ゲート電極にＡｌを拡散させることにより、トランジスタの閾値電圧を変調することができる。

図１は、第１の実施例によるＣＭＩＳ装置の用部を示す断面図である。 、 、および 図２Ａ〜２Ｈは、図１に示すＣＭＩＳ装置の製造方法の主要工程を示す半導体基板の断面図である。 図３Ａ，３Ｂは、アニール前後におけるＡｌ分布を示す、ＳＩＭＳ分析の結果を示すグラフである。 図４Ａ，４Ｂは、変形例を示す半導体基板の断面図である。 図５は、更なる変形例を示す半導体基板の断面図である。 図６Ａは、ＭＩＰＳ（metal inserted poly-silicon stack,金属層挿入多結晶シリコン積層）構造を示す概略断面図、図６Ｂは、ＨｆＳｉＯ層とポリシリコン層との間に、原子層成長によるＡｌＯ層を挿入した時の、印加電圧に対する容量変化を示すグラフである。

本発明者は、2005 Symposium on VLSI Technology, Digest of Technical Papers 232の報告内容に対し、以下のように考察した。ＨｆＳｉＯ層上にＡｌＯ層を原子層単位で堆積した時、ＡｌＯ原子層はバルクＡｌＯの特性は示さないであろう。下地のＨｆＳｉＯ層も酸化物であり、酸化物であるＡｌＯ層との馴染みはよいであろう。ＨｆＳｉＯ層の上に１原子層のＡｌＯ層を堆積した時、ＡｌＯ層はＨｆＳｉＯ層に交じり合った層を形成している可能性が高い。原子層単位のＡｌＯ層を表面に堆積したＨｆＳｉＯ層は、Ａｌが拡散された表面層を有している状態と考えられよう。すると、ＡｌＯの分子式にはさほど意味がなく、ＨｆＳｉＯ層の表面層にＡｌを添加することでこの現象が生じると考えられる。ｐＭＩＳトランジスタを対象とすると、ＨｆＳｉＯ又はＨｆＳｉＯＮを含む高誘電率ゲート絶縁膜にＡｌを添加することにより、ｐＭＩＳトランジスタの閾値を大きく正極性側に変化させることが可能であろう。
また、2008 Applied Physics Letter 92, 132907-1(2008)の報告は、Ａｌ_２Ｏ_３／ＨｆＯ_２のスタックにおいてＨｆＯ_２の膜厚を減らすとＶ_ＦＢが正方向にシフトしており、ＨｆＯ_２膜上のAl量を調整することにより見かけ上の仕事関数を変調させることができると考えられる。より具体的には、ＨｆＯ_２膜上のAl量を高くすることによりＶ_ＦＢが高く（正方向にシフトする）なり、ＰＭＯＳトランジスタのＶｔｈを正方向にシフトさせることができると考えられる。
メタルゲートＣＭＩＳ構造において、ｎＭＩＳトランジスタのメタルゲート電極をＴａＳｉＮ、またはＴａＮ，ＴａＣＮで形成すると、ｎＭＩＳトランジスタの閾値は適正に制御できる。この時、ｐＭＩＳトランジスタの閾値は高くなりすぎてしまう。本発明者は、ｐＭＩＳトランジスタのメタルゲート電極を介してＨｆＳｉＯ又はＨｆＳｉＯＮを有する高誘電率ゲート絶縁膜にＡｌを拡散させて、閾値を調整することを考えた。以下、実施例に沿って説明する。

図１は、第１の実施例によるＣＭＩＳ装置の要部を示す断面図である。シャロートレンチアイソレーションで形成された素子分離領域ＳＴＩにより、シリコン基板１０１に複数の活性領域が画定され、活性領域にｐ型ウェルＰＷ，ｎ型ウェルＮＷが形成されている。活性領域表面に、酸化シリコン（ＳｉＯ）膜１１ｐ、ＨｆＳｉＯＮ膜１１ｍを含むゲート絶縁膜１１が形成され、ゲート絶縁膜１１上にｎチャネルＭＩＳトランジスタに適した仕事関数を有するＴａＳｉＮの仕事関数制御用ゲート電極１２、ＷまたはＳｉの配線用ゲート電極１３の積層を含むゲート電極Ｇｎ、Ｇｐが形成されている。

ｎチャネルＭＩＳトランジスタ（以下ｎＭＩＳＴ）のゲート電極Ｇｎの上には例えば窒化シリコンの絶縁保護膜１４が形成されている。ｐチャネルＭＩＳトランジスタ（以下ｐＭＩＳＴ）においては、ゲート電極Ｇｐの上の絶縁保護膜１４が除去された形状になっている。

ゲート電極側壁上には例えばＳｉＮのサイドウォールスペーサＳＷが形成されている。ｎＭＩＳＴにおいてはゲート電極Ｇｎ両側の活性領域にｎ型エクステンション領域Ｅｘｎ、ｐＭＩＳＴにおいてはゲート電極Ｇｐ両側の活性領域にｐ型エクステンション領域Ｅｘｐが形成されている。ｎＭＩＳＴにおいてはサイドウォールスペーサＳＷ両側の活性領域にｎ型ソース／ドレイン拡散領域Ｄｆｎが形成され、ｐＭＩＳＴにおいてはサイドウォールスペーサＳＷ両側の活性領域にｐ型ソース／ドレイン拡散領域Ｄｆｐが形成されている。ソース／ドレイン拡散領域Ｄｆは、エクステンション領域Ｅｘより深い接合深さを有し、その表面にサリサイドプロセスによりＮｉシリサイドのシリサイド層ＳＣが形成されている。なお、シリサイド層は、Ｎｉシリサイドの他、Ｔｉ，Ｗ，Ｃｏのシリサイドを用いることも可能である。サイドウォールスペーサＳＷを囲むように、例えば酸化シリコンの第１下部層間絶縁膜１６が形成されている。絶縁保護膜１４の表面は第１下部層間絶縁膜１６から露出している。

ｐＭＩＳＴのゲート電極Ｇｐの表面に接し、第１下部層間絶縁膜１６上に延在するようにＡｌまたはＡｌ合金の金属層１８が形成されている。ｐＭＩＳＴにおいては、ゲート絶縁膜１１のＨｆＳｉＯＮ膜１１ｍに上方から拡散したＡｌが添加されている。金属層１８中のＡｌ原子は、配線用ゲート電極１３のＷまたはＳｉ，仕事関数制御用ゲート電極１２のＴａＳｉＮと化学反応せず、低温で容易に拡散する。Ａｌ又はＡｌ合金は、ゲート絶縁膜１１のＨｆＳｉＯＮ膜１１ｍまで拡散する。

なお、ｎチャネルＭＩＳトランジスタに適した仕事関数とは、Ｓｉのコンダクションバンドの位置に近い仕事関数であり、より具体的には４．１ｅＶ〜４．６ｅＶの仕事関数である。仕事関数制御用ゲート電極層１２は仕事関数４．１ｅＶ〜４．６ｅＶを持つ金属であり、ＴａＳｉＮの他、ＴａＮ，ＴａＣＮ等を用いることもできる。

Ａｌは、ＨｆＳｉＯＮ等の高誘電率ゲート絶縁膜に添加されると、ｐＭＩＳＴの閾値を正極性に変化させる。ｎＭＩＳＴに適した仕事関数を有するゲート電極を形成したとき、ｐＭＩＳＴの閾値は絶対値の大きな負電圧になる。Ａｌの添加で閾値を正極性に変調することにより、ｐＭＩＳＴの閾値を好適な値に調整できる。

以下、図２Ａ〜２Ｈを参照して、図１に示すＣＭＩＳ装置の製造方法を説明する。

図２Ａに示すように、シリコン基板１０１に、活性領域を画定する素子分離領域ＳＴＩをシャロートレンチアイソレーションで形成する。活性領域表面を、約１０００℃でドライ酸化し、厚さ０．５ｎｍ〜２．０ｎｍ、例えば厚さ１ｎｍ、の酸化シリコン膜１１ｐを成長する。酸化シリコン膜１１ｐ形成後、シリコン基板１０１を有機金属化学気相堆積（ＭＯＣＶＤ）装置内に搬入し、例えばＳｉソースとしてジシラン（Ｓｉ_２Ｈ_６）、ＨｆソースとしてＨＴＢ（hafnium-tetra-ｔ-butoxide）、酸素あるいはオゾン、不活性ガスとしてＨｅ／Ｎ_２を用い、温度３００℃〜６００℃、圧力０．３torr〜１．０torrのＭＯＣＶＤで、厚さ１．５ｎｍ〜４．０ｎｍ、例えば厚さ２ｎｍ、のＨｆＳｉＯ膜を堆積する。

窒素を含む窒素ないしアンモニアのプラズマ中、温度１５０℃〜３００℃、圧力０．０３torr〜０．１torrでＨｆＳｉＯ膜をプラズマ窒化し、さらに９００℃〜１１００℃で窒化後アニール（post nitridation anneal, PNA）を行なって、ＨｆＳｉＯＮ膜１１ｍを形成する。ＨｆＳｉＯＮ膜は酸化シリコンより高い誘電率を有する高誘電率絶縁膜である。

高誘電率絶縁膜としては、Ｈｆ，Ｚｒ等の金属シリケートを用いることができる。成膜法は、ＭＯＣＶＤの他、ＡＬＤ（atomic layer deposition），ＭＢＥ（molecular beam epitaxy），ＰＶＤ（physical vapor deposition）等を用いることもできる。酸化シリコン膜１１ｐは、必ずしも必須の構成要件ではないが、少なくとも現在は、酸化シリコン膜の全く存在しないＳｉ表面を得ることは容易でなく、安定な酸化シリコン膜を形成した方が、工程が安定化し、歩留まりが向上する。

シリコン基板をスパッタリング装置に搬入し、ゲート絶縁膜１１上にＴａＳｉＮ等のｎチャネルＭＩＳＴに適した仕事関数を有する仕事関数制御用ゲート電極層１２を堆積する。例えば、ＴａＳｉターゲットを用い、圧力１×１０^−４toor〜１×１０^−５toorのＡｒ／Ｎ_２雰囲気中でリアクティブスパッタリングを行い、厚さ５ｎｍ〜２０ｎｍのＴａＳｉＮ膜を堆積する。また、ＰＤＭＡＴ（pentakis-dimethylamino-tantalum）、Ｓｉ_２Ｈ_６、ＮＨ_３を用い、０．１toor〜１０toorの圧力、３５０℃〜５００℃の温度でＭＯＣＶＤを行ない、厚さ５ｎｍ〜２０ｎｍのＴａＳｉＮ膜を堆積することもできる。

仕事関数制御用ゲート電極層１２の上に、Ｗの配線用ゲート電極層１３をスパッタリングする。例えば、室温〜３００℃の温度で、圧力１×１０^−４toor〜１×１０^−５toorのＡｒ雰囲気中でＷターゲットをスパッタリングし、厚さ３０ｎｍ〜１００ｎｍ、例えば厚さ５０ｎｍ、のＷ層を堆積する。Ｗ層の代わりに、Ｓｉ層を堆積してもよい。例えば、室温〜３００℃の温度で、圧力１×１０^−４toor〜１×１０^−５ToorのＡｒ雰囲気中でＳｉターゲットをスパッタリングし、厚さ３０ｎｍ〜１００ｎｍのＳｉ層を堆積する。または、ＳｉＨ_４，Ｎ_２を用い、５５０℃〜７００℃の温度でＣＶＤを行ない、厚さ３０ｎｍ〜１００ｎｍのポリＳｉ層を堆積する。但し、Ｗ層又はＳｉ層は、ゲート電極の抵抗を下げる目的で形成されるものであり、必須の構成要件ではない。

配線用ゲート電極層１３の上に、絶縁性のゲート保護膜１４を形成する。例えば、ＤＣＳ(di-chloro-silane)、ＮＨ_３を用い、温度６５０℃〜８００℃のＣＶＤで、厚さ３０ｎｍ〜６０ｎｍのＳｉＮ膜１４を堆積する。

図２Ｂに示すように、ゲート保護膜１４上に形成したレジストパターンＲＰ１をマスクとし、ゲート電極Ｇｎ，Ｇｐをパターニングする。例えば、レジストパターンＲＰ１をマスクとしたＲＩＥ（reactive ion etching）によりゲート保護膜１４をエッチングし、パターニングされたゲート保護膜１４をマスクとしてその下の配線用ゲート電極層１３、仕事関数制御用ゲート電極層１２、ゲート絶縁膜１１をＲＩＥによりパターニングする。レジストパターンＲＰ１が残っている場合は除去する。ゲート電極Ｇｎ，Ｇｐは、例えば２５ｎｍ〜４０ｎｍのゲート長を有する。

図２Ｃに示すように、ゲート電極Ｇｎ、Ｇｐの両側の活性領域にエクステンション領域Ｅｘｎ，Ｅｘｐをイオン注入する。例えば、ｎ型活性領域ＮＷをレジストマスクで覆い、ｐ型活性領域ＰＷに対し、パターニングされたゲート電極Ｇｎをマスクとし、ｎ型不純物Ａｓを加速エネルギ１ｋｅＶ、ドーズ量５×１０^１４ａｔｏｍｓ／ｃｍ^２〜２×１０^１５ａｔｏｍｓ／ｃｍ^２でイオン注入し、ｎ型エクステンション領域Ｅｘｎを形成する。ｐ型活性領域ＰＷをレジストマスクで覆い、ｎ型活性領域ＮＷに対し、パターニングされたゲート電極Ｇｐをマスクとし、ｐ型不純物Ｂを加速エネルギ０．３ｋｅＶ〜０．６ｋｅＶ、ドーズ量５×１０^１４ａｔｏｍｓ／ｃｍ^２〜２×１０^１５ａｔｏｍｓ／ｃｍ^２でイオン注入し、ｐ型エクステンション領域Ｅｘｐを形成する。

エクステンション領域をイオン注入した後、例えば、ＨＣＤ（hexa-chloro-disilane），ＮＨ_３を用いた温度４５０℃〜６００℃のＭＯＣＶＤにより、基板全面上に厚さ４０ｎｍ〜７０ｎｍのＳｉＮ膜を堆積する。続いてＣＦ_４，ＣＨＦ_３，Ｏ_２，Ａｒを用い、圧力０．０１toor〜０．１toor、電力４００Ｗ〜７００ＷのＲＩＥにより、平坦部上のＳｉＮ膜を除去し、ゲート電極Ｇｎ、Ｇｐ側壁上にのみＳｉＮのサイドウォールスペーサＳＷとして残す。次に、サイドウォールスペーサＳＷ両側の活性領域にソース／ドレイン拡散層Ｄｆｎ、Ｄｆｐをイオン注入する。例えば、ｎ型活性領域ＮＷをレジストマスクで覆い、ｐ型活性領域ＰＷに対し、ゲート電極Ｇｎとその側壁上のサイドウォールスペーサＳＷをマスクとし、ｎ型不純物Ａｓを加速エネルギ１０ｋｅＶ〜２０ｋｅＶ、ドーズ量３×１０^１５ａｔｏｍｓ／ｃｍ^２〜２×１０^１６ａｔｏｍｓ／ｃｍ^２でイオン注入し、ｎ型ソース／ドレイン拡散領域Ｄｆｎを形成する。ｐ型活性領域ＰＷをレジストマスクで覆い、ｎ型活性領域ＮＷに対し、ゲート電極Ｇｐ、その側壁上のサイドウォールスペーサＳＷをマスクとし、ｐ型不純物ＢＦ_２を加速エネルギ１０ｋｅＶ〜２０ｋｅＶ、ドーズ量３×１０^１４ａｔｏｍｓ／ｃｍ^２〜２×１０^１６ａｔｏｍｓ／ｃｍ^２でイオン注入し、ｐ型ソース／ドレイン拡散領域Ｄｆｐを形成する。エクステンション領域Ｅｘとソース／ドレイン拡散領域Ｄｆが、ソース／ドレイン領域Ｓ／Ｄを構成する。

シリコン基板上に厚さ約１０ｎｍのＮｉ層をスパッタリングする。Ｎ_２，Ｈｅ，Ａｒ，Ｎｅ，Ｘｅ等の不活性雰囲気中で、基板をアニールする。Ｎｉ層が下地Ｓｉ表面とシリサイド反応を生じる、サリサイド処理である。アニール条件は、３５０℃〜６００℃で、６０秒間〜１０秒間程度とする。厚さ約２０ｎｍのＮｉシリサイド層ＳＣが得られる。Ｎｉシリサイド形成後は、６００℃を越える熱処理は好ましくない。シリサイド層の変化、不純物分布の変化などが生じ得る。３５０℃未満では、十分なシリサイド反応が生じにくい。未反応のＮｉ層はＨ_２ＳＯ_４／過酸化水素系水溶液で除去する。なお、アニール時間をより短時間として、より高温のアニールを行なうことも可能である。不活性雰囲気はＮｉの酸化を防ぐ。Ｎｉ層の上にＴｉＮ等の保護膜を設けてもよい。

図２Ｄに示すように、シリコン基板全面上にＳｉＮ等のエッチストッパ層１６ｅｓとＳｉＯ等の絶縁膜１６ｍの積層による第１下部層間絶縁膜１６を堆積する。例えば、ＳｉＨ_４，ＮＨ_３を用い、温度３００℃〜４５０℃のプラズマ促進（ＰＥ）ＣＶＤにより、厚さ４０ｎｍ〜８０ｎｍのＳiＮエッチストッパ層１６eｓを堆積し、次にＳｉＨ_４とＯ_２を用い、温度３００℃〜４５０℃のＰＥＣＶＤで厚さ４００ｎｍ〜７００ｎｍのアンドープＳｉＯ膜１６ｍを堆積し、第１下部層間絶縁膜１６を形成する。

ＳｉＮのゲート保護膜１４をストッパとして第１下部層間絶縁膜１６に対してＣＭＰ（chemical mechanical polishing）を行ない、ゲート保護膜１４を露出する。アンドープＳｉＯ膜１６ｍを研磨し、ＳｉＮゲート保護膜１４でエッチングをストップさせる。ゲート保護膜１４上のＳiＮエッチストッパ層１６eｓは、残っても、除去されても構わない。

図２Ｅに示すように、ｎＭＩＳＴを覆うレジストパターンＲＰ２を形成し、ｐＭＩＳＴのゲート保護膜１４をＳｉＮに対する選択的ＲＩＥによりエッチングし、除去する。例えば、ＣＦ_４／ＣＨＦ_３／Ｏ_２／Ａｒ混合ガスを用い、圧力０．０１ｔｏｒｒ〜０．１ｔｏｒｒ、高周波電力５０Ｗ〜２００ＷのＲＩＥで、ゲート保護膜１４を除去する。ゲート保護膜１４上にＳiＮエッチストッパ層１６eｓが残っている場合は、同時に除去される。配線用ゲート電極１３が露出する。その後、レジストパターンＲＰ２は除去する。

図２Ｆに示すように、ｐＭＩＳＴの配線用ゲート電極上に、第１下部層間絶縁膜上に延在する、Ａｌの金属層１８をスパッタリングで厚さ３０ｎｍ以上堆積する。必要に応じて、その上にＴｉＮ保護膜を堆積する。

図２Ｇに示すように、ｐＭＩＳＴのゲート電極Ｇｐを内包する領域を画定するレジストパターンＲＰ３を用い、例えばＣｌ_２を用いたＲＩＥにより不要部分の金属層１８を除去する。その後、レジストパターンＲＰ３は除去する。

４００℃〜６００℃の温度でアニールを行ない、金属層１８からＡｌを拡散させ、配線用ゲート電極１３、仕事関数制御用ゲート電極１２を通り抜け、ゲート絶縁膜１１に到達させる。４００℃未満では十分な拡散が生じにくい。６００℃を超えると、シリサイド層の変化や不純物分布の変化が生じ得る。配線用ゲート電極１３のＷまたはＳｉ、仕事関数制御用ゲート電極１２のＴａＳｉＮは、Ａｌと反応せず、Ａｌの拡散を許す。Ａｌの拡散路中にＡｌと反応する物質が存在すると、Ａｌと反応し、Ａｌの拡散を妨げる。ＨｆＳｉＯＮの高誘電率絶縁膜１１ｍは、Ａｌが拡散された表面層を有する。配線用ゲート電極１３、仕事関数制御用ゲート電極１２それぞれにもＡｌが拡散する。

図３Ａは、アニール前のゲート電極部の深さ方向のＳＩＭＳ（２次イオン質量分析）による分析結果の例を示すグラフである。横軸が深さを任意単位で示し、縦軸が信号強度を任意単位で示す。Ａｌ分布は一定深さで急激に減少している。Ｗ層表面にＡｌ層が載った構成を示す。

図３Ｂは、６００℃のアニールを行った後のＳＩＭＳの分析結果を示すグラフである。Ａｌ分布が深く延長され、ＨｆＳｉＯＮ層に達している。６００℃で、Ａｌの拡散が十分生じていることがわかる。Ｗ層中のＡｌ分布は上から下に向かって減少し、Ａｌが拡散したことを示している。ＨｆＳｉＯＮ層にＡｌが添加されることにより、ｐＭＩＳＴの閾値電圧が正極性側に変化すると考えられる。

図２Ｈに示すように、金属層１８を覆って第１下部層間絶縁膜１６上に、窒化シリコンのエッチストッパ膜１９ｅｓ、酸化シリコンの絶縁膜１９ｍを堆積して第２下部層間絶縁膜１９を形成する。ソース／ドレイン領域Ｓ／Ｄに対して第２下部層間絶縁膜１９、第１下部層間絶縁膜１６を貫通するコンタクト孔、ゲート電極Ｇに対して第２下部層間絶縁膜１９を貫通するコンタクト孔を形成し、ＴｉＮバリアメタル層、Ｗ層を形成し、第２下部層間絶縁膜上の不要金属層をＣＭＰで除去してＷプラグＰＬを形成する。

ＷプラグＰＬを埋め込んだ第２下部層間絶縁膜上にＳｉＯ等の第１層間絶縁膜ＩＬ１を堆積し、配線トレンチをエッチングする。トレンチを埋め込むようにＴｉＮ等のバリア層と銅層を形成する。不要金属層をＣＭＰで除去して、シングルダマシンの第１銅配線ＣＷ１を形成する。

第１層間絶縁膜ＩＬ１上に第２層間絶縁膜ＩＬ２を堆積する。第２層間絶縁膜に配線トレンチ、配線トレンチ底面から第２層間絶縁膜下面に達し、第１銅配線ＣＷ１を露出するビア孔を形成する。配線トレンチ、ビア孔を埋め込むようにバリアメタル層、銅層を形成し、不要部をＣＭＰで除去して、デュアルダマシンの第２銅配線ＣＷ２を形成する。必要に応じて、層間絶縁膜形成工程、配線形成工程を繰り返し、多層配線を形成する。なお、金属層１８は、他の形態を採用することもできる。

本実施例によれば、ゲート絶縁膜、ゲート電極を、ｐＭＩＳＴ，ｎＭＩＳＴで共通の構成とすることができ、ゲート電極上方からゲート絶縁膜にＡｌを拡散させることにより、ｐＭＩＳＴ，ｎＭＩＳＴ共に適切な閾値を提供できる。共通の構成を採用できるので、製造工程が過度に増加せず、条件の制御が過度に複雑化しない。

図４Ａ，４Ｂは、変形例を示す半導体基板の断面図である。上述の実施例の製造方法と同一工程で図２Ｆの工程までを行う。レジストパターンを用いたＲＩＥの代わりにＣＭＰを行なう。

図４Ａは、第１下部層間絶縁膜１６平坦部上の金属層１８をＣＭＰにより除去した状態を示す。金属層１８が、ゲート電極Ｇｐ上のリセスに埋め込まれた形状となる。ゲート保護膜１４の厚さが金属層１８の厚さを規定するので、十分なＡｌ層厚を確保できるように、ゲート保護膜１４の厚さを選定する。但し、ボイドの発生を防止するため、ゲート保護膜の幅に対する厚さのアスペクト比は１以下とすることが好ましい。その後、Ａｌ拡散用のアニールを上述の実施例同様に行なう。Ａｌの拡散は、上述の実施例と代わらない。平坦な表面が残るので、その後のフォトリソグラフィが容易になる。

図４Ｂに示すように、実施例同様の工程で多層配線を形成する。

図５は、更なる変形例を示す半導体基板の断面図である。上述の実施例、または変形例に従いＡｌ拡散工程まで行ない、その後、金属層１８をエッチングして除去する。拡散源を除去することにより、その後の工程で予期せざるＡｌ拡散が生じることを防止できる。その後、上述の実施例同様の工程で第１層間絶縁膜、導電性プラグを形成する。ｐＭＩＳＴにおけるゲート電極用導電性プラグＰＬは、配線用ゲート電極１３に接続される。その後、上述の実施例同様の工程で多層配線を形成する。

以上実施例に沿って、本発明を説明したが、本発明はこれらに制限されるものではない。例えば、サイドウォールスペーサは、窒化シリコン膜の他、酸化シリコン膜や酸化シリコン膜と窒化シリコン膜の積層などで形成してもよい。酸化シリコン膜は、例えば、ＳｉＨ_４とＯ_２を用い、３００℃〜４５０℃のＰＥ（（plasma enhanced）ＣＶＤで厚さ４０ｎｍ〜７０ｎｍに堆積できる。金属層１８以外の公知の構成要件として、種々の公知の構成を採用することが可能である。その他種々の変更、置換、改良、組合せなどが可能なことは当業者に自明であろう。

１１ ゲート絶縁膜、
１１ｐ 酸化シリコン膜、
１１ｍ （ＨｆＳｉＯＮ）高誘電率絶縁膜、
１１ｍ：Ａｌ （ＡＬを添加したＨｆＳｉＯＮの）高誘電率絶縁膜、
１２ 仕事関数制御用ゲート電極、
１３ 配線用ゲート電極、
１４ 絶縁保護膜、
１８ 金属層。

Claims (9)

1. シリコン層を有する半導体基板と、
   前記半導体基板に画定されたｎ型活性領域とｐ型活性領域と、
   前記ｎ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有し、表面にＡｌを含有する第１高誘電率ゲート絶縁膜と、
   前記ｐ型活性領域の上方に形成され、酸化シリコンより高い誘電率を有する第２高誘電率ゲート絶縁膜と、
   前記第１高誘電率ゲート絶縁膜および前記第２高誘電率ゲート絶縁膜の各々の上に形成され、ｎチャネルトランジスタに適した仕事関数を有する金属又は金属化合物を含む材料で形成された、第１ゲート電極および第２ゲート電極と、
   を有することを特徴とする半導体装置。
2. 前記第１高誘電率ゲート絶縁膜および前記第２高誘電率ゲート絶縁膜は、ＨｆとＳｉと酸素を含み、前記第１ゲート電極および前記第２ゲート電極はＴａ化合物を含む請求項１記載の半導体装置。
3. 前記第１ゲート電極上に配置され、ＡｌまたはＡｌ合金を含む金属層を有する請求項１または２記載の半導体装置。
4. シリコン層を有する半導体基板に画定されたｎ型活性領域とｐ型活性領域の各々の上方に、酸化シリコンより高い誘電率を有する第１高誘電率ゲート絶縁膜および第２高誘電率ゲート絶縁膜を形成する工程と、
   前記第１高誘電率ゲート絶縁膜および前記第２高誘電率ゲート絶縁膜の各々の上に、ｎチャネルトランジスタに適した仕事関数を有する金属又は金属化合物でゲート電極層を形成する工程と、
   前記ゲート電極層をエッチングして、前記第１高誘電率ゲート絶縁膜上に第１ゲート電極を、前記第２高誘電率ゲート絶縁膜上に第２ゲート電極を形成する工程と、
   前記第１ゲート電極上方よりＡｌを拡散させ、前記第１高誘電率ゲート絶縁膜に到達させる工程と、
   を含む半導体装置の製造方法。
5. 前記第１ゲート電極を形成する工程の後、
   前記第１ゲート電極を覆う層間絶縁膜を形成する工程と、
   前記層間絶縁膜から前記第１ゲート電極を露出させる工程と、
   を有し、前記第１ゲート電極上方よりＡｌを拡散させ、前記第１高誘電率ゲート絶縁膜に到達させる工程が、
   前記第１ゲート電極上にＡｌまたはＡｌ合金を含む金属層を形成する工程と、
   熱処理により、前記金属層から前記第１高誘電率ゲート絶縁膜に達するまで前記Ａｌを拡散させる工程と、
   を有する請求項４記載の半導体装置の製造方法。
6. 前記ゲート電極層を形成する工程の後、前記ゲート電極層の上に絶縁保護膜を形成する工程を有し、
   前記第１ゲート電極をパターニングする工程が、前記絶縁保護膜、前記ゲート電極層をエッチングし、
   前記層間絶縁膜を形成する工程が、
   前記絶縁保護膜を覆うように前記層間絶縁膜を堆積する工程と、
   前記絶縁保護膜をストッパとして、前記層間絶縁膜を化学機械研磨する工程と、
   前記第１ゲート電極上方の前記絶縁保護膜をエッチングして除去する工程と、
   を含む請求項５記載の半導体装置の製造方法。
7. 前記第１ゲート電極上に前記金属層を形成する工程が、
   前記絶縁保護膜をエッチングして除去する工程の後、前記層間絶縁膜上にＡｌ層またはＡｌ合金層を堆積する工程と、
   前記Ａｌ層または前記Ａｌ合金層をエッチングして、前記金属層を形成する工程と、
   を含む請求項６記載の半導体装置の製造方法。
8. 前記第１ゲート電極上に前記金属層を形成する工程が、
   前記絶縁保護膜をエッチングして除去する工程の後、前記層間絶縁膜上にＡｌ層またはＡｌ合金層を堆積する工程と、
   前記Ａｌ層または前記Ａｌ合金層を化学機械研磨して、前記第１ゲート電極上に前記金属層を残す工程と、
   を含む請求項６記載の半導体装置の製造方法。
9. 前記第１高誘電率ゲート絶縁膜および前記第２高誘電率ゲート絶縁膜はＨｆとＳｉと酸素を含み、前記第１ゲート電極および前記第２ゲート電極はＴａ化合物を含む請求項４〜８のいずれか１項記載の半導体装置の製造方法。

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