JP2006013270A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2006013270A
JP2006013270A JP2004190589A JP2004190589A JP2006013270A JP 2006013270 A JP2006013270 A JP 2006013270A JP 2004190589 A JP2004190589 A JP 2004190589A JP 2004190589 A JP2004190589 A JP 2004190589A JP 2006013270 A JP2006013270 A JP 2006013270A
Authority
JP
Japan
Prior art keywords
metal
film
gate electrode
misfet
work function
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004190589A
Other languages
English (en)
Inventor
Masaru Kadoshima
勝 門島
Toshihide Namatame
俊秀 生田目
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2004190589A priority Critical patent/JP2006013270A/ja
Priority to US11/142,796 priority patent/US20050285206A1/en
Publication of JP2006013270A publication Critical patent/JP2006013270A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology

Abstract

【課題】 半導体装置の信頼性や性能を向上させる。
【解決手段】 ＣＭＩＳＦＥＴを有する半導体装置において、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを、ＮｉとＮｉの仕事関数よりも低い仕事関数を有する金属とＳｉとを含有する金属シリサイドにより形成し、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを、ＮｉとＮｉの仕事関数よりも低い仕事関数を有する金属とＳｉとを含有する金属シリサイドにより形成する。ゲート電極３１ａにＮｉの仕事関数よりも低い仕事関数を有する金属を含有させ、ゲート電極３１ｂにＮｉの仕事関数よりも高い仕事関数を有する金属を含有させることで、ｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方で低しきい値電圧化が可能になる。また、ゲート電極３１ａ，３１ｂはノンドープのシリコン膜を金属膜と反応させることで形成される。
【選択図】 図１２

Description

本発明は、半導体装置およびその製造方法に関し、特に、金属シリサイドによりＭＩＳＦＥＴのゲート電極を形成した半導体装置およびその製造技術に適用して有効な技術に関する。
半導体基板上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、イオン注入などによりソース・ドレイン領域を形成することで、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ電界効果トランジスタ、ＭＩＳトランジスタ）を形成することができる。
また、ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）においては、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方において低いしきい値電圧を実現するために、互いに異なる仕事関数（ポリシリコンの場合、フェルミ準位）を有する材料を使用してゲート電極を形成する、いわゆるデュアルゲート化が行われている。つまり、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのゲート電極を形成しているポリシリコン膜に対して、それぞれｎ型不純物とｐ 型不純物を導入することにより、ｎチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの伝導帯近傍にするとともにｐチャネル型ＭＩＳＦＥＴのゲート電極材料の仕事関数（フェルミ準位）をシリコンの価電子帯近傍にして、しきい値電圧の低下を図っている。
しかしながら、近年、ＣＭＩＳＦＥＴ素子の微細化に伴いゲート絶縁膜の薄膜化が進み、ポリシリコン膜をゲート電極に使用した場合におけるゲート電極の空乏化の影響が無視できなくなってきている。このため、ゲート電極としてメタルゲート電極を用いてゲート電極の空乏化現象を抑制する技術がある。
米国特許第６５９９８３１ Ｂ１号明細書には、ドーパントをドープしたポリシリコン膜を、その上のニッケル層と反応させて、ニッケルシリサイドからなるゲート電極を形成する技術が記載されている（特許文献１参照）。
米国特許第６５９９８３１ Ｂ１号明細書
本発明者の検討によれば、次のような問題があることを見出した。
ＭＩＳＦＥＴのゲート電極としてポリシリコン膜を用いた場合、ポリシリコンからなるゲート電極中の空乏化の影響が生じ得るが、ゲート電極をニッケルシリサイドのような金属材料により形成することで、ゲート電極の空乏化現象を抑制し、寄生容量をなくすことができる。このため、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になる。
しかしながら、ゲート電極材料としてニッケルシリサイドのような金属膜を使用する場合においても、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴの両方で低しきい値電圧化を図って半導体装置の性能を向上することが望まれ、そのためには、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴのゲート電極の仕事関数を制御することが必要になる。
また、ドーパントをドープしたポリシリコン膜を、その上のニッケル層と反応させて、ニッケルシリサイドからなるゲート電極を形成する技術では、ドーパントによってしきい値電圧を制御できるが、不純物の活性化アニールなどの熱処理工程において、ｐチャネル型ＭＩＳＦＥＴのゲート電極形成用のポリシリコン膜にドープしたホウ素（Ｂ）が、ゲート絶縁膜を突き抜けてゲート絶縁膜下のチャネル領域に拡散し、形成されたＣＭＩＳＦＥＴの特性や信頼性に影響を与える可能性がある。
本発明の目的は、半導体装置の性能を向上させることができる技術を提供することにある。
本発明の他の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、ｎチャネル型の第１ＭＩＳＦＥＴと、ｐチャネル型の第２ＭＩＳＦＥＴとを備え、第１ＭＩＳＦＥＴの第１ゲート電極は、ＮｉとＮｉの仕事関数よりも低い仕事関数を有する第１金属とＳｉとを含有する金属シリサイドからなり、第２ＭＩＳＦＥＴの第２ゲート電極は、ＮｉとＮｉの仕事関数よりも高い仕事関数を有する第２金属とＳｉとを含有する金属シリサイドからなるものである。
また、本発明は、ｎチャネル型の第１ＭＩＳＦＥＴとｐチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上にゲート絶縁膜用の第１絶縁膜を形成する工程と、（ｃ）第１絶縁膜上にシリコン膜を形成する工程と、（ｄ）シリコン膜をパターニングして第１ＭＩＳＦＥＴの第１ダミー電極および第２ＭＩＳＦＥＴの第２ダミー電極を形成する工程と、（ｅ）第１ダミー電極上に、ＮｉとＮｉの仕事関数よりも低い仕事関数を有する第１金属とを含有する第１の金属膜を形成する工程と、（ｆ）第１ダミー電極を構成するシリコン膜と第１の金属膜とを反応させて、Ｎｉと第１金属とＳｉとを含有する金属シリサイドからなる第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程と、（ｇ）第２ダミー電極上に、ＮｉとＮｉの仕事関数よりも高い仕事関数を有する第２金属とを含有する第２の金属膜を形成する工程と、（ｈ）第２ダミー電極を構成するシリコン膜と第２の金属膜とを反応させて、Ｎｉと第２金属とＳｉとを含有する金属シリサイドからなる第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程とを有するものである。
また、本発明は、ｎチャネル型の第１ＭＩＳＦＥＴとｐチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上にゲート絶縁膜用の第１絶縁膜を形成する工程と、（ｃ）第１絶縁膜上にシリコン膜を形成する工程と、（ｄ）シリコン膜をパターニングして第１ＭＩＳＦＥＴの第１ダミー電極および第２ＭＩＳＦＥＴの第２ダミー電極を形成する工程と、（ｅ）第１ダミー電極および第２ダミー電極上に、ニッケルを主成分とする金属膜を形成する工程と、（ｆ）イオン注入により、Ｎｉの仕事関数よりも低い仕事関数を有する第１金属を第１ダミー電極上の金属膜に導入し、Ｎｉの仕事関数よりも高い仕事関数を有する第２金属を第２ダミー電極上の金属膜に導入する工程と、（ｇ）第１ダミー電極を構成するシリコン膜と第１金属を導入した金属膜とを反応させてＮｉと第１金属とＳｉとを含有する金属シリサイドからなる第１ＭＩＳＦＥＴの第１ゲート電極を形成し、第２ダミー電極を構成するシリコン膜と第２金属を導入した金属膜とを反応させてＮｉと第２金属とＳｉとを含有する金属シリサイドからなる第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程とを有するものである。
また、本発明は、ｎチャネル型の第１ＭＩＳＦＥＴとｐチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、（ａ）半導体基板を準備する工程と、（ｂ）半導体基板上にゲート絶縁膜用の第１絶縁膜を形成する工程と、（ｃ）第１絶縁膜上にシリコン膜を形成する工程と、（ｄ）シリコン膜をパターニングして第１ＭＩＳＦＥＴの第１ダミー電極および第２ＭＩＳＦＥＴの第２ダミー電極を形成する工程と、（ｅ）第１ダミー電極および第２ダミー電極上に、ニッケルを主成分とする金属膜を形成する工程と、（ｆ）第１ダミー電極を構成するシリコン膜と金属膜とを反応させてニッケルシリサイドからなる第１ＭＩＳＦＥＴの第１ゲート電極を形成し、第２ダミー電極を構成するシリコン膜と金属膜とを反応させてニッケルシリサイドからなる第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、（ｇ）イオン注入により、Ｎｉの仕事関数よりも低い仕事関数を有する第１金属を第１ゲート電極に導入し、Ｎｉの仕事関数よりも高い仕事関数を有する第２金属を第２ゲート電極に導入する工程とを有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置の性能を向上させることができる。
また、半導体装置の信頼性を向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１〜図１２は、本発明の一実施の形態である半導体装置、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）、の製造工程中の要部断面図である。
図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、ｎチャネル型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されるｎチャネル型ＭＩＳＦＥＴ形成領域１Ａと、ｐチャネル型のＭＩＳＦＥＴが形成されるｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂとを有している。そして、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどの絶縁体からなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。
次に、半導体基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域（ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａ）にｐ型ウエル３を形成し、ｐチャネル型ＭＩＳＦＥＴを形成する領域（ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂ）にｎ型ウエル４を形成する。ｐ型ウエル３は、例えばホウ素（Ｂ）などのｐ型の不純物をイオン注入することなどによって形成され、ｎ型ウエル４は、例えばリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することなどにより形成される。
次に、図２に示されるように、ｐ型ウエル３およびｎ型ウエル４の表面にゲート絶縁膜５を形成する。ゲート絶縁膜５は、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜５が酸化シリコン膜の場合、膜厚は例えば２〜４ｎｍ程度にすることができる。また、ゲート絶縁膜５として、酸窒化シリコン膜を用いることもできる。また、ゲート絶縁膜５として、例えば、酸化ハフニウム（ＨｆＯ2）、ハフニウムアルミネ−ト（ＨｆＡｌＯx）、ハフニウムシリケート（ＨｆＳｉＯx）、ジルコニア（酸化ジルコニウム）、ジルコニウムアルミネ−ト（ＺｒＡｌＯx）、ジルコニウムシリケート（ＺｒＳｉＯx）、酸化ランタン（Ｌａ2Ｏ3）、ランタンシリケート（ＬａＳｉＯx）などのいわゆるＨｉｇｈ−ｋ膜（高誘電率膜）などを用いることもできる。
次に、ゲート絶縁膜５上にシリコン膜６を形成する。シリコン膜６は、例えば多結晶シリコン膜であり、ＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。シリコン膜６の成膜法としてＣＶＤ法を用いれば、ゲート絶縁膜５などにダメージを与えることなくシリコン膜６を形成することができる。シリコン膜６の膜厚は、例えば２０〜３０ｎｍ程度にすることができる。また、シリコン膜６として、アモルファスシリコン（非晶質シリコン）膜を用いることも可能である。また、シリコン膜６は、不純物を導入していないノンドープ（アンドープ）のシリコン膜（ノンドープポリシリコン膜またはノンドープアモルファスシリコン膜）であることが、より好ましい。なお、本実施の形態では、ノンドープとは、不純物を意図的には導入（添加）しないことを言い、意図しない微量の不純物が含まれている場合も、ノンドープに含むものとする。
次に、シリコン膜６上に酸化シリコンなどからなる絶縁膜（ハードマスク層）７を形成する。絶縁膜７の膜厚は、例えば５０〜１００ｎｍ程度にすることができる。
次に、図３に示されるように、フォトリソグラフィ法およびドライエッチング法などを用いて、シリコン膜６および絶縁膜７からなる積層膜をパターニング（パターン化、加工、選択的に除去）する。例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などを用いてパターニングすることができる。パターニングされたシリコン膜６により、擬似的なゲート電極（ダミー電極、ダミーゲート電極）１１ａ，１１ｂが形成される。すなわち、ｐ型ウエル３の表面のゲート絶縁膜５上のシリコン膜６により、ｎチャネル型ＭＩＳＦＥＴ用の擬似的なゲート電極１１ａが形成され、ｎ型ウエル３の表面のゲート絶縁膜５上のシリコン膜６により、ｐチャネル型ＭＩＳＦＥＴ用の擬似的なゲート電極１１ｂが形成される。このゲート電極１１ａ，１１ｂは、後述するシリサイド化の工程（サリサイド工程）を経て、ＭＩＳＦＥＴの金属ゲート電極（ゲート電極３１ａ，３１ｂ）となる。
次に、図４に示されるように、ｐ型ウエル３のゲート電極１１ａの両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極１１ａに整合して（一対の）ｎ-型半導体領域１２を形成し、ｎ型ウエル４のゲート電極１１ｂの両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル４のゲート電極１１ｂに整合して（一対の）ｐ-型半導体領域１３を形成する。これらのイオン注入工程では、ゲート電極１１ａ，１１ｂ上には絶縁膜７が存在し、この絶縁膜７がマスクとして機能するので、ゲート電極１１ａ，１１ｂへは不純物イオンは導入されない。
次に、ゲート電極１１ａ，１１ｂの側壁上に、例えば窒化シリコンなどの絶縁体からなるサイドウォール（側壁スペーサ、側壁絶縁膜）１４を形成する。サイドウォール１４は、例えば、半導体基板１上に窒化シリコン膜を堆積し、この窒化シリコン膜を異方性エッチングすることによって形成することができる。
サイドウォール１４の形成後、（一対の）ｎ+型半導体領域１５（ソース、ドレイン）が、例えば、ｐ型ウエル３のゲート電極１１ａおよびサイドウォール１４の両側の領域にリン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｐ型ウエル３のゲート電極１１ａのサイドウォール１４に整合して形成され、（一対の）ｐ+型半導体領域１６（ソース、ドレイン）が、例えば、ｎ型ウエル４のゲート電極１１ｂおよびサイドウォール１４の両側の領域にホウ素（Ｂ）などのｐ型の不純物をイオン注入することにより、ｎ型ウエル４のゲート電極１１ｂのサイドウォール１４に整合して形成される。これらのイオン注入工程では、ゲート電極１１ａ，１１ｂ上には絶縁膜７が存在し、この絶縁膜７がマスクとして機能するので、ゲート電極１１ａ，１１ｂへは不純物イオンは導入されない。
イオン注入後、導入した不純物の活性化のためのアニール処理（活性化アニール、熱処理）を行う。例えば９５０℃程度のアニール処理を行うことで、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入された不純物を活性化することができる。シリコン膜６が成膜時にアモルファスシリコン膜であった場合には、このアニール処理などにより、アモルファスシリコン膜からなるシリコン膜６が多結晶シリコン膜になり得る。
また、ゲート電極１１ａ，１１ｂを構成するシリコン膜６が不純物を導入したシリコン膜の場合、特に、ゲート電極１１ｂを構成するシリコン膜６がＢ（ホウ素、ボロン）を導入したシリコン膜（例えばＢドープトポリシリコン膜）の場合、このアニール工程でＢ（ホウ素）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散する可能性があるが、本実施の形態では、上記のように、ゲート電極１１ａ，１１ｂを構成するシリコン膜６として、不純物を導入していないノンドープのシリコン膜を用いることで、このアニール工程で、Ｂ（ホウ素）などの不純物がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散するのを防止することができる。
上記アニール処理（活性化アニール）により、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入された不純物が活性化される。これにより、ｎチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｎ型の半導体領域（不純物拡散層）が、ｎ+型半導体領域１５およびｎ-型半導体領域１２により形成され、ｐチャネル型ＭＩＳＦＥＴのソースまたはドレインとして機能するｐ型の半導体領域（不純物拡散層）が、ｐ+型半導体領域１６およびｐ-型半導体領域１３により形成される。ｎ+型半導体領域１５は、ｎ-型半導体領域１２よりも不純物濃度が高く、ｐ+型半導体領域１６は、ｐ-型半導体領域１３よりも不純物濃度が高い。
次に、図５に示されるように、必要に応じてエッチング（例えば希フッ酸などを用いたウェットエッチング）を行ってｎ+型半導体領域１５およびｐ+型半導体領域１６の表面を露出させた後（この際、ゲート電極１１ａ，１１ｂ上の絶縁膜７は残存させ、ゲート電極１１ａ，１１ｂの表面は露出させない）、ｎ+型半導体領域１５およびｐ+型半導体領域１６上を含む半導体基板１上に例えばコバルト（Ｃｏ）膜などの金属膜を堆積して熱処理することによって、ｎ+型半導体領域１５およびｐ+型半導体領域１６の表面に、それぞれ金属シリサイド膜（コバルトシリサイド膜）２１を形成する。これにより、ソース、ドレインの拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応の金属膜（コバルト膜）は除去する。この際、ゲート電極１１ａ，１１ｂ上には絶縁膜７が存在しているので、ゲート電極１１ａ，１１ｂの表面には金属シリサイド膜は形成されない。ｎ+型半導体領域１５およびｐ+型半導体領域１６の表面に金属シリサイド膜２１を形成することにより、拡散抵抗やコンタクト抵抗を低抵抗化することができるが、不要であれば金属シリサイド膜２１の形成を省略することもできる。
次に、半導体基板１上に絶縁膜２２を形成する。すなわち、ゲート電極１１ａ，１１ｂを覆うように、半導体基板１上に絶縁膜２２を形成する。絶縁膜２２は、例えば酸化シリコン膜（例えばＴＥＯＳ（Tetraethoxysilane）酸化膜）からなる。絶縁膜２２の成膜工程が比較的高温の場合は、上記金属シリサイド膜２１はコバルトシリサイド膜であることが好ましいが、絶縁膜２２の成膜工程があまり高くない場合は、上記金属シリサイド膜２１をニッケルシリサイド膜とすることもできる。
次に、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などによる絶縁膜２２の上面の平坦化処理を行い、絶縁膜７の表面を露出させる。これにより、図５の構造が得られる。
次に、図６に示されるように、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂを覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａを露出するような絶縁膜（エッチングマスク層）２３を絶縁膜２２上に形成した後、エッチングを行ってゲート電極１１ａ上の絶縁膜７を除去し、ゲート電極１１ａの表面（上面）を露出させる。例えばフッ酸などを用いたウェットエッチングにより、ゲート電極１１ａ上の絶縁膜７を除去することができる。絶縁膜７の膜厚よりも絶縁膜２２の膜厚の方が厚いので、ゲート電極１１ａ上の絶縁膜７をエッチングにより除去した際に、絶縁膜２２は残存している。また、サイドウォール１４を絶縁膜７と異なる材料により形成することで、例えば、絶縁膜７を酸化シリコン膜により形成し、サイドウォール１４を窒化シリコン膜により形成することで、ゲート電極１１ａ上の絶縁膜７をエッチングにより除去した際に、サイドウォール１４を残存させることができる。また、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂは絶縁膜２３で覆われているので、ゲート電極１１ｂ上の絶縁膜７は除去されない。
次に、図７に示されるように、絶縁膜２３を除去した後、半導体基板１上に金属膜２５ａを形成する。すなわち、ゲート電極１１ａの上面上を含む半導体基板１上に金属膜２５ａを形成する。金属膜２５ａは、例えばスパッタリング法などを用いて形成することができる。上記のように、ゲート電極１１ａ上の絶縁膜７を除去してゲート電極１１ａの表面（上面）を露出させた後に金属膜２５ａを形成しているので、シリコン膜６からなるゲート電極１１ａの上面は金属膜２５ａに接触している。
金属膜２５ａは、Ｎｉ（ニッケル）の仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）を固溶したＮｉ（ニッケル）膜からなる。すなわち、金属膜２５ａは、Ｎｉ（ニッケル）の仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）と、Ｎｉ（ニッケル）とを含有する（構成元素とする）金属膜であり、例えば、Ｎｉの仕事関数よりも低い仕事関数を有する金属とＮｉとの合金膜である。
金属膜２５ａの形成後、図８に示されるように、熱処理を行うことにより、金属膜２５ａとゲート電極１１ａ（シリコン膜６）とを反応させて、金属シリサイド膜（導電体膜）２６ａを形成する。例えば窒素ガス雰囲気中で４００℃程度の熱処理を行うことにより、金属膜２５ａとゲート電極１１ａ（シリコン膜６）とを反応させて、金属シリサイド膜２６ａを形成することができる。この際、ゲート電極１１ａを構成するシリコン膜６の全部が金属膜２５ａと反応して金属シリサイド膜２６ａになるようにする。その後、未反応の金属膜２５ａは除去する。例えば、ＳＰＭ処理（硫酸過水（Ｈ2ＳＯ4／Ｈ2Ｏ2／Ｈ2Ｏ）を用いた処理）などにより、未反応の金属膜２５ａを除去することができる。
上記のように、金属膜２５ａは、Ｎｉの仕事関数よりも低い仕事関数を有する金属（金属元素）を固溶したＮｉ膜からなるので、この金属膜２５ａがゲート電極１１ａを構成するシリコン膜６と反応することにより形成された金属シリサイド膜２６ａは、Ｎｉ（ニッケル）と、Ｎｉの仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）と、Ｓｉ（シリコン）とを含有する（構成元素とする）金属シリサイド膜からなり、例えばＮｉの仕事関数よりも低い仕事関数を有する金属とＮｉとＳｉとの合金からなる。すなわち、金属シリサイド膜２６ａは、Ｎｉの仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）が固溶したニッケルシリサイドからなる。Ｎｉの仕事関数よりも低い仕事関数を有する金属（金属元素）は、例えばニッケルシリサイドのニッケルサイトに固溶すると考えられるので、金属シリサイド膜２６ａは、例えばＮｉ1-xＭxＳｉy膜（ここで、ＭはＮｉの仕事関数よりも低い仕事関数を有する金属）からなる。この金属シリサイド膜２６ａは、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａとなる。ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、（金属伝導を示す）金属シリサイド膜２６ａからなるので、金属ゲート電極（メタルゲート電極）である。
次に、図９に示されるように、ゲート電極３１ａ上を含むｎチャネル型ＭＩＳＦＥＴ形成領域１Ａを覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂを露出するような絶縁膜３３を絶縁膜２２上に形成した後、エッチングを行ってゲート電極１１ｂ上の絶縁膜７を除去し、ゲート電極１１ｂの表面（上面）を露出させる。例えばフッ酸などを用いたウェットエッチングにより、ゲート電極１１ｂ上の絶縁膜７を除去することができる。ゲート電極１１ｂ上の絶縁膜７をエッチングにより除去した際に、絶縁膜２２およびサイドウォール１４が残存するのは、上記ゲート電極１１ａ上の絶縁膜７のエッチング工程と同様である。また、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａは絶縁膜３３で覆われているので、ゲート電極３１ａがエッチングによりダメージを受けることは無い。また、エッチング工程のゲート電極３１ａへの影響が問題とならない場合には、絶縁膜３３の形成を省略することもできる。
次に、図１０に示されるように、半導体基板１上に金属膜２５ｂを形成する。すなわち、ゲート電極１１ｂの上面上を含む半導体基板１上に金属膜２５ｂを形成する。金属膜２５ｂは、例えばスパッタリング法などを用いて形成することができる。上記のように、ゲート電極１１ｂ上の絶縁膜７を除去してゲート電極１１ｂの表面（上面）を露出させた後に金属膜２５ｂを形成しているので、シリコン膜６からなるゲート電極１１ｂの上面は金属膜２５ｂに接触している。
金属膜２５ｂは、Ｎｉ（ニッケル）の仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）を固溶したＮｉ（ニッケル）膜からなる。すなわち、金属膜２５ｂは、Ｎｉ（ニッケル）の仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）と、Ｎｉ（ニッケル）とを含有（構成元素とする）金属膜からなり、例えばＮｉの仕事関数よりも高い仕事関数を有する金属とＮｉとの合金膜である。
金属膜２５ｂの形成後、図１１に示されるように、熱処理を行うことにより、金属膜２５ｂとゲート電極１１ｂ（シリコン膜６）とを反応させて、金属シリサイド膜（導電体膜）２６ｂを形成する。例えば窒素ガス雰囲気中で４００℃程度の熱処理を行うことにより、金属膜２５ｂとゲート電極１１ｂ（シリコン膜６）とを反応させて、金属シリサイド膜２６ｂを形成することができる。この際、ゲート電極１１ｂを構成するシリコン膜６の全部が金属膜２５ｂと反応して金属シリサイド膜２６ｂになるようにする。その後、未反応の金属膜２５ｂは除去する。例えば、ＳＰＭ処理などにより、未反応の金属膜２５ｂを除去することができる。
上記のように、金属膜２５ｂは、Ｎｉの仕事関数よりも高い仕事関数を有する金属（金属元素）を固溶したＮｉ膜からなるので、この金属膜２５ｂがゲート電極１１ｂを構成するシリコン膜６と反応することにより形成された金属シリサイド膜２６ｂは、Ｎｉ（ニッケル）と、Ｎｉの仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）と、Ｓｉ（シリコン）とを含有する（構成元素とする）金属シリサイド膜からなり、例えばＮｉの仕事関数よりも高い仕事関数を有する金属とＮｉとＳｉとの合金からなる。すなわち、金属シリサイド膜２６ｂは、Ｎｉの仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）が固溶したニッケルシリサイドからなる。Ｎｉの仕事関数よりも高い仕事関数を有する金属（金属元素）は、例えばニッケルシリサイドのニッケルサイトに固溶すると考えられるので、金属シリサイド膜２６ｂは、例えばＮｉ1-xＭxＳｉy膜（ここで、ＭはＮｉの仕事関数よりも高い仕事関数を有する金属）からなる。この金属シリサイド膜２６ｂは、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂとなる。ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、（金属伝導を示す）金属シリサイド膜２６ｂからなるので、金属ゲート電極（メタルゲート電極）である。
なお、本実施の形態では、ゲート電極１１ａ，１１ｂのうち、先にゲート電極１１ａを金属膜２５ａと反応させてゲート電極３１ａを形成してから、ゲート電極１１ｂを金属膜２５ｂと反応させてゲート電極３１ｂを形成しているが、他の形態として、ゲート電極３１ａ，３１ｂの形成順を逆にし、先にゲート電極１１ｂを金属膜２５ｂと反応させてゲート電極３１ｂを形成した後で、ゲート電極１１ａを金属膜２５ａと反応させてゲート電極３１ａを形成することもできる。
また、更に他の形態として、ゲート電極１１ａの上面上を含む半導体基板１上に金属膜２５ａを形成した後、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属膜２５ａを除去してから（この際ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属膜２５ａは残存させる）、ゲート電極１１ｂの上面上を含む半導体基板１上に金属膜２５ｂを形成し、その後、同じ熱処理工程により、ゲート電極１１ａと金属膜２５ａを反応させてゲート電極３１ａを形成しかつゲート電極１１ｂと金属膜２５ｂを反応させてゲート電極３１ｂを形成することもできる。
次に、図１２に示されるように、半導体基板１上に絶縁膜４１を形成する。すなわち、ゲート電極３１ａ，３１ｂを覆うように、半導体基板１上（絶縁膜２２上）に絶縁膜４１を形成する。絶縁膜３３を除去した後に絶縁膜４１を形成してもよい。絶縁膜４１は、例えば酸化シリコン膜（例えばＴＥＯＳ酸化膜）からなる。それから、必要に応じてＣＭＰ法などを用いて絶縁膜４１の上面を平坦化する。
次に、フォトリソグラフィ法を用いて絶縁膜４１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜２２，３３，４１をドライエッチングすることにより、ｎ+型半導体領域１５（ソース、ドレイン）、ｐ+型半導体領域１６（ソース、ドレイン）およびゲート電極３１ａ，３１ｂの上部などにコンタクトホール（開口部）４２を形成する。コンタクトホール４２の底部では、半導体基板１の主面の一部、例えばｎ+型半導体領域１５（の表面上の金属シリサイド膜２１）の一部、ｐ+型半導体領域１６（の表面上の金属シリサイド膜２１）の一部またはゲート電極３１ａ，３１ｂの一部などが露出される。なお、図１２の断面図においては、ｎ+型半導体領域１５（の表面上の金属シリサイド膜２１）の一部とｐ+型半導体領域１６（の表面上の金属シリサイド膜２１）の一部とがコンタクトホール４２の底部で露出しているが、図示しない領域（断面）において、ゲート電極３１ａ，３１ｂ上にもコンタクトホール４２が形成され、ゲート電極３１ａ，３１ｂの一部がそのコンタクトホール４２の底部で露出する。
次に、コンタクトホール４２内に、タングステン（Ｗ）などからなるプラグ４３を形成する。プラグ４３は、例えば、コンタクトホール４２の内部を含む絶縁膜４１上にバリア膜（例えば窒化チタン膜）４３ａを形成した後、タングステン膜をＣＶＤ法などによってバリア膜４３ａ上にコンタクトホール４２を埋めるように形成し、絶縁膜４１上の不要なタングステン膜およびバリア膜４３ａをＣＭＰ法またはエッチバック法などによって除去することにより形成することができる。
次に、プラグ４３が埋め込まれた絶縁膜４１上に、配線（第１配線層）４４を形成する。例えば、チタン膜４４ａ、窒化チタン膜４４ｂ、アルミニウム膜４４ｃ、チタン膜４４ｄおよび窒化チタン膜４４ｅをスパッタリング法などによって順に形成し、フォトリソグラフィ法およびドライエッチング法などを用いてパターニングすることで、配線４４を形成することができる。アルミニウム膜４４ｃは、アルミニウム（Ａｌ）単体またはアルミニウム合金などのアルミニウムを主成分とする導電体膜である。配線４４はプラグ４３を介して、ｎチャネル型ＭＩＳＦＥＴ３０ａのソースまたはドレイン用のｎ+型半導体領域１５、ｐチャネル型ＭＩＳＦＥＴ３０ｂのソースまたはドレイン用のｐ+型半導体領域１６、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａまたはｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂなどと電気的に接続される。配線４４は、上記のようなアルミニウム配線に限定されず種々変更可能であり、例えばタングステン配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。第２層配線以降はダマシン法により形成した埋込銅配線とすることもできる。
上記のようにして製造された本実施の形態の半導体装置は、半導体基板１の主面に形成されたｎチャネル型ＭＩＳＦＥＴ３０ａおよびｐチャネル型ＭＩＳＦＥＴ３０ｂを備えたＣＭＩＳＦＥＴを有しており、それらＭＩＳＦＥＴ３０ａ，３０ｂのゲート電極３１ａ，３１ｂは、金属シリサイド膜２６ａ，２６ｂからなる金属ゲート電極である。
ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（すなわち金属シリサイド膜２６ａ）は、上記のように、Ｎｉの仕事関数よりも低い仕事関数を有する金属（金属元素）を固溶した（含有する）Ｎｉ膜である金属膜２５ａと、ゲート電極１１ａを構成するシリコン膜６とを反応させることにより形成されており、Ｎｉ（ニッケル）と、Ｎｉの仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）と、Ｓｉ（シリコン）とを含有（構成元素とする）金属シリサイドからなり、例えばＮｉの仕事関数よりも低い仕事関数を有する金属とＮｉとＳｉとの合金からなる。すなわち、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、Ｎｉの仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）が固溶したニッケルシリサイドからなる。Ｎｉの仕事関数よりも低い仕事関数を有する金属（金属元素）は、例えばニッケルシリサイドのニッケルサイトに固溶すると考えられるので、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、例えばＮｉ1-xＭxＳｉy膜（ここで、ＭはＮｉの仕事関数よりも低い仕事関数を有する金属）からなる。
一方、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（すなわち金属シリサイド膜２６ｂ）は、上記のように、Ｎｉの仕事関数よりも高い仕事関数を有する金属（金属元素）を固溶した（含有する）Ｎｉ膜である金属膜２５ｂと、ゲート電極１１ｂを構成するシリコン膜６とを反応させることにより形成されており、Ｎｉ（ニッケル）と、Ｎｉの仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）と、Ｓｉ（シリコン）とを含有する（構成元素とする）金属シリサイド膜からなり、例えばＮｉの仕事関数よりも高い仕事関数を有する金属とＮｉとＳｉとの合金からなる。すなわち、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、Ｎｉの仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）が固溶したニッケルシリサイドからなる。Ｎｉの仕事関数よりも高い仕事関数を有する金属（金属元素）は、例えばニッケルシリサイドのニッケルサイトに固溶すると考えられるので、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂは、例えばＮｉ1-xＭxＳｉy膜（ここで、ＭはＮｉの仕事関数よりも高い仕事関数を有する金属）からなる。
このように、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（金属シリサイド膜２６ａ）は、Ｎｉの仕事関数よりも低い仕事関数を有する金属（金属元素）を含有（固溶）しているので、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａ（金属シリサイド膜２６ａ）の仕事関数は、ニッケルシリサイド（ＮｉＳｉy）の仕事関数よりも低くなる。一方、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（金属シリサイド膜２６ｂ）は、Ｎｉの仕事関数よりも高い仕事関数を有する金属（金属元素）を含有（固溶）しているので、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂ（金属シリサイド膜２６ｂ）の仕事関数は、ニッケルシリサイド（ＮｉＳｉy）の仕事関数よりも高くなる。従って、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａの仕事関数は、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂの仕事関数よりも低くなる。
図１３は、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａにおいて、Ｎｉの仕事関数よりも低い仕事関数を有する金属の一種（一例）であるＴｉをニッケルシリサイドに対して固溶させたときの、Ｔｉの固溶度とフラットバンド電圧の変化との相関を示すグラフである。図１４は、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂにおいて、Ｎｉの仕事関数よりも高い仕事関数を有する金属の一種（一例）であるＰｔをニッケルシリサイドに対して固溶させたときの、Ｐｔの固溶度とフラットバンド電圧の変化との相関を示すグラフである。図１３の横軸はＴｉの固溶度に対応し、図１４の横軸はＰｔの固溶度に対応する。また、図１３および図１４の縦軸はフラットバンド電圧の変化に対応し、ニッケルシリサイド（ＴｉおよびＰｔが固溶していない場合）のフラットバンド電圧を基準にして、Ｔｉ（図１３）またはＰｔ（図１４）を固溶させることでフラットバンド電圧がどの位変化したかが示されている。このフラットバンドの変化量はＭＩＳＦＥＴのしきい値電圧の変化量にほぼ対応する。すなわち、図１３でｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａにＴｉを固溶させたことによりフラットバンド電圧が−０．２Ｖ変化した場合は、ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧が−０．２Ｖ程度変化し（この場合、ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧は正の値なので、ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧の絶対値が０．２Ｖ程度低下して低しきい値電圧化することになる）、図１４でｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂにＰｔを固溶させたことによりフラットバンド電圧が０．２Ｖ変化した場合は、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧が０．２Ｖ程度変化する（この場合、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧は負の値なので、ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧の絶対値が０．２Ｖ程度低下して低しきい値電圧化することになる）。
ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａにおけるＮｉの仕事関数よりも低い仕事関数を有する金属の固溶度Ｓ31a（図１３のグラフの横軸に対応）は、Ｓ31a＝ＮM1／（ＮM1＋ＮNi）×１００％と表すことができる。ここで、ＮM1は、ゲート電極３１ａ中のＮｉの仕事関数よりも低い仕事関数を有する金属（図１３の場合はＴｉ）の原子数に対応し、ＮNiは、ゲート電極３１ａ中のＮｉの原子数に対応する。すなわち、ゲート電極３１ａにおけるＮｉの仕事関数よりも低い仕事関数を有する金属（図１３の場合はＴｉ）の固溶度Ｓ31aは、ゲート電極３１ａにおけるＮｉ原子数ＮNiとＮｉの仕事関数よりも低い仕事関数を有する金属（図１３の場合はＴｉ）の原子数ＮM1の和（ＮM1＋ＮNi）に対する、Ｎｉの仕事関数よりも低い仕事関数を有する金属の原子数ＮM1の割合に対応する。また、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａを構成する金属シリサイド膜２６ａを、Ｎｉ1-xＭxＳｉy膜（ここで、ＭはＮｉの仕事関数よりも低い仕事関数を有する金属）と表したとき、この金属Ｍの割合ｘを百分率表示に換算したものが金属Ｍの固溶度Ｓ31aに対応する（すなわちＳ31a＝ｘ×１００％）。
同様に、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂにおけるＮｉの仕事関数よりも高い仕事関数を有する金属の固溶度Ｓ31b（図１４のグラフの横軸に対応）は、Ｓ31b＝ＮM2／（ＮM2＋ＮNi）×１００％と表すことができる。ここで、ＮM2は、ゲート電極３１ｂ中のＮｉの仕事関数よりも高い仕事関数を有する金属（図１４の場合はＰｔ）の原子数に対応し、ＮNiは、ゲート電極３１ｂ中のＮｉの原子数に対応する。すなわち、ゲート電極３１ｂにおけるＮｉの仕事関数よりも低い仕事関数を有する金属（図１４の場合はＰｔ）の固溶度Ｓ31bは、ゲート電極３１ｂにおけるＮｉ原子数ＮNiとＮｉの仕事関数よりも高い仕事関数を有する金属（図１４の場合はＰｔ）の原子数ＮM2の和（ＮM2＋ＮNi）に対する、Ｎｉの仕事関数よりも高い仕事関数を有する金属の原子数ＮM2の割合に対応する。また、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂを構成する金属シリサイド膜２６ｂを、Ｎｉ1-xＭxＳｉy膜（ここで、ＭはＮｉの仕事関数よりも高い仕事関数を有する金属）と表したとき、この金属Ｍの割合ｘを百分率表示に換算したものが金属Ｍの固溶度Ｓ31bに対応する（すなわちＳ31b＝ｘ×１００％）。
図１３に示されるように、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａに、Ｎｉの仕事関数よりも低い仕事関数を有する金属（図１３ではＴｉ）を固溶（含有）させることで、ゲート電極３１ａのフラットバンド電圧（仕事関数）を低くすることができ、それによってｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧の絶対値を低下させること（低しきい値電圧化）が可能になる。また、図１４に示されるように、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂに、Ｎｉの仕事関数よりも低い仕事関数を有する金属（図１４ではＰｔ）を固溶（含有）させることで、ゲート電極３１ｂのフラットバンド電圧（仕事関数）を高くすることができ、それによってｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧の絶対値を低下させること（低しきい値電圧化）が可能になる。
また、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａにおいて、Ｎｉの仕事関数よりも低い仕事関数を有する金属の固溶度Ｓ31a（すなわちゲート電極３１ａにおけるＮｉ原子数ＮNiとＮｉの仕事関数よりも低い仕事関数を有する金属の原子数ＮM1の和に対するＮｉの仕事関数よりも低い仕事関数を有する金属の原子数ＮM1の割合）は、０．１〜２０％の範囲内であることがより好ましく、０．２〜１０％の範囲内であれば更に好ましい。ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａにおいて、Ｎｉの仕事関数よりも低い仕事関数を有する金属の固溶度Ｓ31aをより好ましくは０．１％以上、更に好ましくは０．２％以上にすることで、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａのフラットバンド電圧（仕事関数）を的確に低下させることができ、それによってｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧の絶対値を的確に低下させることが可能になる。また、金属膜２５ａのＮｉ濃度（Ｎｉ含有率）が低すぎると、ゲート電極１１ａを構成するシリコン膜６と金属膜２５ａとを反応させてゲート電極３１ａを形成する際に、シリサイド化の反応が抑制され、ゲート電極３１ａ中に未反応のシリコンなどが残存してしまう可能性があるが、金属膜２５ａのＮｉ濃度（Ｎｉ含有率）をある程度以上（より好ましくは８０原子％以上、更に好ましくは９０原子％以上）に制御し、それによってｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａにおけるＮｉの仕事関数よりも低い仕事関数を有する金属の固溶度Ｓ31aをより好ましくは２０％以下、更に好ましくは１０％以下に制御することで、ゲート電極１１ａを構成するシリコン膜６と金属膜２５ａとを反応させてゲート電極３１ａを形成する際に、シリサイド化の反応がより的確に行われるようになり、ゲート電極３１ａ中に未反応のシリコンなどが残存してしまうのを防止することができる。また、比較的低い温度でシリコン膜６と金属膜２５ａとを十分に反応させてゲート電極３１ａを形成できるので、この工程中にゲート絶縁膜５と半導体基板１とが反応したりゲート絶縁膜５とシリコン膜６とが反応したりするのを防止することができる。
また、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂにおいて、Ｎｉの仕事関数よりも高い仕事関数を有する金属の固溶度Ｓ31b（すなわちゲート電極３１ｂにおけるＮｉ原子数ＮNiとＮｉの仕事関数よりも高い仕事関数を有する金属の原子数ＮM2の和に対するＮｉの仕事関数よりも高い仕事関数を有する金属の原子数ＮM2の割合）は、０．１〜２０％の範囲内であることがより好ましく、０．２〜１０％の範囲内であれば更に好ましい。ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂにおいて、Ｎｉの仕事関数よりも低い仕事関数を有する金属の固溶度Ｓ31bをより好ましくは０．１％以上、更に好ましくは０．２％以上にすることで、ｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂのフラットバンド電圧（仕事関数）を的確に高めることができ、それによってｎチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧の絶対値を的確に低下させることが可能になる。また、金属膜２５ｂのＮｉ濃度（Ｎｉ含有率）が低すぎると、ゲート電極１１ｂを構成するシリコン膜６と金属膜２５ｂとを反応させてゲート電極３１ｂを形成する際に、シリサイド化の反応が抑制され、ゲート電極３１ｂ中に未反応のシリコンなどが残存してしまう可能性があるが、金属膜２５ｂのＮｉ濃度（Ｎｉ含有率）をある程度以上（より好ましくは８０原子％以上、更に好ましくは９０原子％以上）に制御し、それによってｐチャネル型ＭＩＳＦＥＴ３０ｂのゲート電極３１ｂにおけるＮｉの仕事関数よりも低い仕事関数を有する金属の固溶度Ｓ31bをより好ましくは２０％以下、更に好ましくは１０％以下に制御することで、ゲート電極１１ｂを構成するシリコン膜６と金属膜２５ｂとを反応させてゲート電極３１ｂを形成する際に、シリサイド化の反応がより的確に行われるようになり、ゲート電極３１ｂ中に未反応のシリコンなどが残存してしまうのを防止することができる。また、比較的低い温度でシリコン膜６と金属膜２５ｂとを十分に反応させてゲート電極３１ｂを形成できるので、この工程中にゲート絶縁膜５と半導体基板１とが反応したりゲート絶縁膜５とシリコン膜６とが反応したりするのを防止することができる。
このように、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ３０ａについては、ニッケルシリサイドをベースとするゲート電極３１ａにＮｉの仕事関数よりも低い仕事関数を有する金属を含有（固溶）させることで、ゲート電極３１ａの仕事関数（フラットバンド電圧）を調節して（ニッケルシリサイドよりも低下させて）ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧を制御（低しきい値電圧化）し、ｐチャネル型ＭＩＳＦＥＴ３０ｂについては、ニッケルシリサイドをベースとするゲート電極３１ｂにＮｉの仕事関数よりも高い仕事関数を有する金属を含有（固溶）させることで、ゲート電極３１ｂの仕事関数（フラットバンド電圧）を調節して（ニッケルシリサイドよりも高くして）ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧を制御（低しきい値電圧化）することができる。これにより、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方で低しきい値電圧化が可能になり、ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。また、高いオン電流を有し、かつしきい値電圧が低いＣＭＩＳＦＥＴを有する半導体装置を得ることができる。また、ミッドギャップを基点に対称性に優れたゲート電極３１ａおよびゲート電極３１ｂを形成することもでき、優れた特性のＣＭＩＳＦＥＴを得ることができる。
また、本実施の形態とは異なり、ｐチャネル型ＭＩＳＦＥＴのゲート電極１１ｂを構成するシリコン膜６がｐ型不純物、特にＢ（ホウ素、ボロン）を導入（ドープ）したシリコン膜（例えばＢドープトポリシリコン膜）の場合、このシリコン膜６やｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入した不純物を活性化するためのアニール工程において、ｐチャネル型ＭＩＳＦＥＴのゲート電極１１ｂを構成するシリコン膜中のｐ型不純物（ホウ素）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散する可能性がある。これは、半導体装置の性能や信頼性を低下させる可能性がある。
それに対して、本実施の形態では、ｎチャネル型ＭＩＳＦＥＴ３０ａについては、シリコン膜６をＮｉの仕事関数よりも低い仕事関数を有する金属を含有（固溶）したＮｉ膜である金属膜２５ａと反応させてゲート電極３１ａを形成することで、ゲート電極３１ａにＮｉの仕事関数よりも低い仕事関数を有する金属を含有（固溶）させ、それによって、ゲート電極３１ａの仕事関数（フラットバンド電圧）を調節して（ニッケルシリサイドよりも低下させて）ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧を制御（低しきい値電圧化）し、ｐチャネル型ＭＩＳＦＥＴ３０ｂについては、シリコン膜６をＮｉの仕事関数よりも高い仕事関数を有する金属を含有（固溶）したＮｉ膜である金属膜２５ｂと反応させてゲート電極３１ｂを形成することで、ゲート電極３１ｂにＮｉの仕事関数よりも高い仕事関数を有する金属を含有（固溶）させ、それによって、ゲート電極３１ｂの仕事関数（フラットバンド電圧）を調節して（ニッケルシリサイドよりも低下させて）ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧を制御（低しきい値電圧化）することができる。このため、シリコン膜６として不純物を導入していないノンドープのシリコン膜（例えばノンドープポリシリコン膜またはノンドープアモルファスシリコン膜）を用いることができる。シリコン膜６として不純物を導入していないノンドープのシリコン膜を用いることで、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入した不純物を活性化するためのアニール工程などにおいて、ｐ型不純物（ホウ素など）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散するのを防止することができる。従って、半導体装置の性能や信頼性を向上させることができる。
また、本実施の形態では、金属膜２５ａにおけるＮｉの仕事関数よりも低い仕事関数を有する金属の含有率（濃度）を調節することで、ゲート電極３１ａにおけるＮｉの仕事関数よりも低い仕事関数を有する金属の固溶度Ｓ31aを調整でき、金属膜２５ｂにおけるＮｉの仕事関数よりも高い仕事関数を有する金属の含有率（濃度）を調節することで、ゲート電極３１ｂにおけるＮｉの仕事関数よりも高い仕事関数を有する金属の固溶度Ｓ31bを調整できるので、ｎチャネル型ＭＩＳＦＥＴ３０ａおよびｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧の制御が容易である。
また、本実施の形態とは異なり、ゲート絶縁膜５上にスパッタリング法などを用いて金属膜を直接形成する場合、ゲート絶縁膜５にダメージが与えられる可能性があるが、本実施の形態では、ゲート絶縁膜５上にＣＶＤ法などを用いてシリコン膜６を形成し、このシリコン膜６をその上に形成した金属膜２５ａ，２５ｂと反応させて金属シリサイド膜２６ａ，２６ｂからなるゲート電極３１ａ，３１ｂを形成しているので、ゲート絶縁膜５にダメージが与えられるのを防止することができる。
また、本実施の形態では、金属膜２５ａ，２５ｂにＮｉ（ニッケル）をベースにしたＮｉ含有金属（Ｎｉ合金）を用いているので、比較的低い熱処理温度でのフルシリサイド化反応が可能になる。すなわち、シリコン膜６（ゲート電極１１ａ，１１ｂ）と金属膜２５ａ，２５ｂとを反応させて金属シリサイド膜２６ａ，２６ｂ（ゲート電極３１ａ，３１ｂ）を形成するための熱処理工程の熱処理温度を比較的低くすることができ、また、ゲート電極１１ａ，１１ｂを構成するシリコン膜６の全部を金属膜２５ａ，２５ｂと反応させて金属シリサイド膜２６ａ，２６ｂ（ゲート電極３１ａ，３１ｂ）を形成でき、ゲート絶縁膜５上に未反応のシリコン膜６が残存するのを防止できる。また、熱処理工程におけるゲート絶縁膜５と半導体基板１との反応やゲート絶縁膜５とシリコン膜６との反応を抑制または防止できる。従って、半導体装置の性能や信頼性を向上することができる。
また、本実施の形態とは異なり、金属ゲート電極形成後にソース・ドレイン領域を形成した場合、ソース・ドレイン領域にイオン注入法で導入した不純物を活性化させるための高温のアニール（活性化アニール）工程によって、ゲート電極を構成している金属とゲート絶縁膜が反応したり、ゲート電極がゲート絶縁膜から剥離したり、あるいはゲート絶縁膜さらにはシリコン基板へゲート電極の金属原子が拡散するなどして、ＭＩＳＦＥＴの電気的特性が劣化してしまう可能性がある。本実施の形態では、ＭＩＳＦＥＴのソース・ドレイン領域（ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６）に導入（イオン注入）した不純物を活性化させるためのアニール処理を行った後に、シリコン膜６（ゲート電極１１ａ，１１ｂ）をその上に形成した金属膜２５ａ，２５ｂと反応させて金属シリサイド膜２６ａ，２６ｂからなるゲート電極３１ａ，３１ｂを形成しているので、不純物の活性化アニール工程でゲート電極とゲート絶縁膜が反応したり、ゲート電極がゲート絶縁膜から剥離したり、あるいはゲート電極の金属原子がゲート絶縁膜やシリコン基板へ拡散したりするのを防止でき、ＭＩＳＦＥＴの電気的特性が劣化するのを防止することができる。
また、本実施の形態では、シリコン膜６からなるゲート電極１１ａ，１１ｂを形成し、その後、金属膜２５ａ，２５ｂと反応させて金属シリサイド膜２６ａ，２６ｂからなるゲート電極３１ａ，３１ｂを形成しているので、従来のポリシリコンゲート電極構造の半導体装置の製造ラインや製造装置を踏襲でき、容易かつ安価に金属ゲート電極構造の半導体装置を製造することができる。
（実施の形態２）
図１５〜図２０は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図５までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図５に続く製造工程について説明する。
上記実施の形態１と同様にして図５の構造が得られた後、図１５に示されるように、エッチングを行ってゲート電極１１ａ，１１ｂ上の絶縁膜７を除去し、ゲート電極１１ａ，１１ｂの表面（上面）を露出させる。例えばフッ酸などを用いたウェットエッチングにより、ゲート電極１１ａ，１１ｂ上の絶縁膜７を除去することができる。
次に、図１６に示されるように、半導体基板１上に、金属膜（Ｎｉ膜）２５ｃを形成する。すなわち、ゲート電極１１ａ，１１ｂの上面上を含む半導体基板１上に、金属膜（Ｎｉ膜）２５ｃを形成する。金属膜２５ｃは、ニッケル（Ｎｉ）を主成分とする金属膜であり、ニッケル（Ｎｉ）膜であればより好ましい。金属膜２５ｃは、例えばスパッタリング法などを用いて形成することができる。上記のように、ゲート電極１１ａ，１１ｂ上の絶縁膜７を除去してゲート電極１１ａ，１１ｂの表面（上面９を露出させた後に金属膜２５ｃを形成しているので、シリコン膜６からなるゲート電極１１ａ，１１ｂの上面は金属膜２５ｃに接触している。
次に、図１７に示されるように、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂを覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａを露出するようなマスク層（例えばフォトレジストパターン）５１を金属膜２５ｃ上に形成した後、イオン注入５２を行って、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属膜２５ｃ中に、Ｎｉ（ニッケル）の仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）を導入（イオン注入）する。この際、マスク層５１により、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属膜２５ｃ中には、Ｎｉ（ニッケル）の仕事関数よりも低い仕事関数を有する金属は導入されない。
次に、図１８に示されるように、マスク層５１を除去してから、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａを覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂを露出するようなマスク層（例えばフォトレジストパターン）５３を絶縁膜２２上に形成した後、イオン注入５４を行って、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属膜２５ｃ中に、Ｎｉ（ニッケル）の仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）を導入（イオン注入）する。この際、マスク層５３により、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属膜２５ｃ中には、Ｎｉ（ニッケル）の仕事関数よりも高い仕事関数を有する金属は導入されない。その後、マスク層５３を除去する。
なお、本実施の形態では、先にｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属膜２５ｃ中にイオン注入５２を行ってから、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属膜２５ｃ中にイオン注入５４を行っているが、他の形態として、先にｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属膜２５ｃ中にイオン注入５４を行った後で、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属膜２５ｃ中にイオン注入５２を行うこともできる。
次に、図１９に示されるように、熱処理を行うことにより、金属膜２５ｃとゲート電極１１ａ，１１ｂ（シリコン膜６）とを反応させて、金属シリサイド膜２６ｃ，２６ｄを形成する。例えば窒素ガス雰囲気中で４００℃程度の熱処理を行うことにより、金属膜２５ｃとゲート電極１１ａ，１１ｂ（シリコン膜６）とを反応させて、金属シリサイド膜２６ｃ，２６ｄを形成することができる。この際、ゲート電極１１ａ，１１ｂを構成するシリコン膜６の全部が金属膜２５ｃと反応して金属シリサイド膜２６ｃ，２６ｄになるようにする。その後、未反応の金属膜２５ｃは除去する。例えば、ＳＰＭ処理などにより、未反応の金属膜２５ｃを除去することができる。
上記のように、イオン注入５２によってｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属膜２５ｃ中には、Ｎｉ（ニッケル）の仕事関数よりも低い仕事関数を有する金属（金属元素）が導入されており、このＮｉ（ニッケル）の仕事関数よりも低い仕事関数を有する金属が導入された金属膜（Ｎｉ膜）２５ｃが、ゲート電極１１ａを構成するシリコン膜６と反応することにより、金属シリサイド膜２６ｃが形成される。このため、金属シリサイド膜２６ｃは、Ｎｉ（ニッケル）と、Ｎｉの仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）と、Ｓｉ（シリコン）とを含有する（構成元素とする）金属シリサイドからなり、例えばそれら構成元素の合金からなる。すなわち、金属シリサイド膜２６ｃは、Ｎｉの仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）が固溶したニッケルシリサイドからなる。Ｎｉの仕事関数よりも低い仕事関数を有する金属（金属元素）は、例えばニッケルシリサイドのニッケルサイトに固溶すると考えられるので、金属シリサイド膜２６ｃは、例えばＮｉ1-xＭxＳｉy膜（ここで、ＭはＮｉの仕事関数よりも低い仕事関数を有する金属）からなる。この金属シリサイド膜２６ｃは、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａとなる。従って、ｎチャネル型ＭＩＳＦＥＴ３０ａのゲート電極３１ａは、（金属伝導を示す）金属シリサイド膜２６ｃからなるので、金属ゲート電極（メタルゲート電極）である。
また、上記のように、イオン注入５４によってｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属膜２５ｃ中には、Ｎｉ（ニッケル）の仕事関数よりも高い仕事関数を有する金属（金属元素）が導入されており、このＮｉ（ニッケル）の仕事関数よりも高い仕事関数を有する金属が導入された金属膜（Ｎｉ膜）２５ｃが、ゲート電極１１ｂを構成するシリコン膜６と反応することにより、金属シリサイド膜２６ｄが形成される。このため、金属シリサイド膜２６ｄは、Ｎｉ（ニッケル）と、Ｎｉの仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）と、Ｓｉ（シリコン）とを含有する（構成元素とする）金属シリサイドからなり、例えばそれら構成元素の合金からなる。すなわち、金属シリサイド膜２６ｄは、Ｎｉの仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）が固溶したニッケルシリサイドからなる。Ｎｉの仕事関数よりも高い仕事関数を有する金属（金属元素）は、例えばニッケルシリサイドのニッケルサイトに固溶すると考えられるので、金属シリサイド膜２６ｄは、例えばＮｉ1-xＭxＳｉy膜（ここで、ＭはＮｉの仕事関数よりも高い仕事関数を有する金属）からなる。この金属シリサイド膜２６ｄは、ｐチャネル型ＭＩＳＦＥＴのゲート電極３１ｂとなる。従って、ｐチャネル型ＭＩＳＦＥＴのゲート電極３１ｂは、（金属伝導を示す）金属シリサイド膜２６ｄからなるので、金属ゲート電極（メタルゲート電極）である。
また、本実施の形態では、Ｎｉ膜からなる金属膜２５ｃに対してイオン注入５２，５４を行ってからシリコン膜６と金属膜２５ｃとを反応させることでゲート電極３１ａ，３１ｂを形成するので、Ｎｉの仕事関数よりも低い仕事関数を有する金属を含有するゲート電極３１ａとＮｉの仕事関数よりも高い仕事関数を有する金属を含有するゲート電極３１ｂとを比較的簡略な製造工程で形成することができる。
その後の製造工程は、上記実施の形態１とほぼ同様である。すなわち、図２０に示されるように、半導体基板１上に絶縁膜４１を形成し、ＣＭＰ法などを用いて絶縁膜４１の上面を平坦化する。それから、上記実施の形態１と同様にして、コンタクトホール４２、プラグ４３、配線４４などを形成する。
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、ｎチャネル型ＭＩＳＦＥＴ３０ａについては、ニッケルシリサイドをベースとするゲート電極３１ａにＮｉの仕事関数よりも低い仕事関数を有する金属を含有させることで、ゲート電極３１ａの仕事関数（フラットバンド電圧）を調節して（ニッケルシリサイドよりも低下させて）ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧を制御（低しきい値電圧化）し、ｐチャネル型ＭＩＳＦＥＴ３０ｂについては、ニッケルシリサイドをベースとするゲート電極３１ｂにＮｉの仕事関数よりも高い仕事関数を有する金属を含有させることで、ゲート電極３１ｂの仕事関数（フラットバンド電圧）を調節して（ニッケルシリサイドよりも高くして）ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧を制御（低しきい値電圧化）することができる。これにより、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方で低しきい値電圧化が可能になり、ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。また、高いオン電流を有し、かつしきい値電圧が低いＣＭＩＳＦＥＴを有する半導体装置を得ることができる。また、ミッドギャップを基点に対称性に優れたゲート電極３１ａおよびゲート電極３１ｂを形成することもでき、優れた特性のＣＭＩＳＦＥＴを得ることができる。また、シリコン膜６として不純物を導入していないノンドープのシリコン膜を用いることができるので、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入した不純物を活性化するためのアニール工程などにおいて、ｐ型不純物（ホウ素など）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散するのを防止することができる。従って、半導体装置の性能や信頼性を向上させることができる。
（実施の形態３）
図２１〜図２６は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。図５までの製造工程は上記実施の形態１と同様であるので、ここではその説明は省略し、図５に続く製造工程について説明する。
上記実施の形態１と同様にして図５の構造が得られた後、図２１に示されるように、エッチングを行ってゲート電極１１ａ，１１ｂ上の絶縁膜７を除去し、ゲート電極１１ａ，１１ｂの表面（上面）を露出させる。例えばフッ酸などを用いたウェットエッチングにより、ゲート電極１１ａ，１１ｂ上の絶縁膜７を除去することができる。
次に、図２２に示されるように、半導体基板１上に、金属膜（Ｎｉ膜）２５ｅを形成する。すなわち、ゲート電極１１ａ，１１ｂの上面上を含む半導体基板１上に、金属膜（Ｎｉ膜）２５ｅを形成する。金属膜２５ｅは、ニッケル（Ｎｉ）を主成分とする金属膜であり、ニッケル（Ｎｉ）膜であればより好ましい。金属膜２５ｅは、例えばスパッタリング法などを用いて形成することができる。上記のように、ゲート電極１１ａ，１１ｂ上の絶縁膜７を除去してゲート電極１１ａ，１１ｂの表面（上面）を露出させた後に金属膜２５ｅを形成しているので、シリコン膜６からなるゲート電極１１ａ，１１ｂの上面は金属膜２５ｅに接触している。ここまでの工程は、上記実施の形態２とほぼ同様である。
次に、図２３に示されるように、熱処理を行うことにより、金属膜２５ｅとゲート電極１１ａ，１１ｂ（シリコン膜６）とを反応させて、金属シリサイド膜２６ｅ，２６ｆを形成する。例えば窒素ガス雰囲気中で４００℃程度の熱処理を行うことにより、金属膜２５ｅとゲート電極１１ａ，１１ｂ（シリコン膜６）とを反応させて、金属シリサイド膜２６ｅ，２６ｆを形成することができる。この際、ゲート電極１１ａ，１１ｂを構成するシリコン膜６の全部が金属膜２５ｅと反応して金属シリサイド膜２６ｅ，２６ｆになるようにする。上記のように金属膜２５ｅはＮｉ膜（ニッケル膜）であるので、金属シリサイド膜２６ｅ，２６ｆは、ニッケルシリサイド（ＮｉＳｉy）膜である。その後、未反応の金属膜２５ｅは除去する。例えば、ＳＰＭ処理などにより、未反応の金属膜２５ｅを除去することができる。
次に、図２４に示されるように、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂを覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａを露出するようなマスク層（例えばフォトレジストパターン）６１を絶縁膜２２上に形成した後、イオン注入６２を行って、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ｅ中に、Ｎｉ（ニッケル）の仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）を導入（イオン注入）する。この際、マスク層６１により、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｆ中には、Ｎｉ（ニッケル）の仕事関数よりも低い仕事関数を有する金属は導入されない。
次に、図２５に示されるように、マスク層６１を除去してから、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａを覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂを露出するようなマスク層（例えばフォトレジストパターン）６３を絶縁膜２２上に形成した後、イオン注入６４を行って、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｆ中に、Ｎｉ（ニッケル）の仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）を導入（イオン注入）する。この際、マスク層６３により、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ｅ中には、Ｎｉ（ニッケル）の仕事関数よりも高い仕事関数を有する金属は導入されない。その後、マスク層６３を除去する。その後、必要に応じてアニール処理（熱処理）を行い、金属シリサイド膜２６ｅ，２６ｆにイオン注入で導入した金属の分布を均一化させることもできる。
上記のように、イオン注入６２によってｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ｅ中に、Ｎｉ（ニッケル）の仕事関数よりも低い仕事関数を有する金属（金属元素）を導入しているので、この金属シリサイド膜２６ｅは、Ｎｉ（ニッケル）と、Ｎｉの仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）と、Ｓｉ（シリコン）とを含有する（構成元素とする）金属シリサイドからなる。すなわち、金属シリサイド膜２６ｅは、Ｎｉの仕事関数よりも低い仕事関数を有する金属（例えばＴｉ（チタン）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔａ（タンタル）など）を導入（固溶、含有）したニッケルシリサイドからなる。この金属シリサイド膜２６ｅは、ｎチャネル型ＭＩＳＦＥＴのゲート電極３１ａとなる。従って、ｎチャネル型ＭＩＳＦＥＴのゲート電極３１ａは、（金属伝導を示す）金属シリサイド膜２６ｅからなるので、金属ゲート電極（メタルゲート電極）である。
また、上記のように、イオン注入６４によってｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｆ中に、Ｎｉ（ニッケル）の仕事関数よりも高い仕事関数を有する金属（金属元素）を導入しているので、この金属シリサイド膜２６ｆは、Ｎｉ（ニッケル）と、Ｎｉの仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）と、Ｓｉ（シリコン）とを含有する（構成元素とする）金属シリサイドからなる。すなわち、金属シリサイド膜２６ｆは、Ｎｉの仕事関数よりも高い仕事関数を有する金属（例えばＰｔ（白金）、Ｉｒ（イリジウム）、Ｒｕ（ルテニウム）など）を導入（固溶、含有）したニッケルシリサイドからなる。この金属シリサイド膜２６ｆは、ｐチャネル型ＭＩＳＦＥＴのゲート電極３１ｂとなる。従って、ｐチャネル型ＭＩＳＦＥＴのゲート電極３１ｂは、（金属伝導を示す）金属シリサイド膜２６ｆからなるので、金属ゲート電極（メタルゲート電極）である。
なお、本実施の形態では、先にｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ｅ中にイオン注入６２を行ってから、ｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｆ中にイオン注入６４を行っているが、他の形態として、先にｐチャネル型ＭＩＳＦＥＴ形成領域１Ｂの金属シリサイド膜２６ｆ中にイオン注入６４を行った後に、ｎチャネル型ＭＩＳＦＥＴ形成領域１Ａの金属シリサイド膜２６ｅ中にイオン注入６２を行うこともできる。
本実施の形態では、シリコン膜６とＮｉ膜からなる金属膜２５ｅとを反応させることでゲート電極３１ａ，３１ｂを形成してから、ゲート電極３１ａにイオン注入６２を行い、ゲート電極３１ｂにイオン注入６４を行っているので、Ｎｉの仕事関数よりも低い仕事関数を有する金属を含有するゲート電極３１ａとＮｉの仕事関数よりも高い仕事関数を有する金属を含有するゲート電極３１ｂとを比較的簡略な製造工程で形成することができる。
その後の製造工程は、上記実施の形態１とほぼ同様である。すなわち、図２６に示されるように、半導体基板１上に絶縁膜４１を形成し、ＣＭＰ法などを用いて絶縁膜４１の上面を平坦化する。それから、上記実施の形態１と同様にして、コンタクトホール４２、プラグ４３、配線４４などを形成する。
本実施の形態においても、上記実施の形態１とほぼ同様の効果を得ることができる。例えば、ｎチャネル型ＭＩＳＦＥＴ３０ａについては、ニッケルシリサイドをベースとするゲート電極３１ａにＮｉの仕事関数よりも低い仕事関数を有する金属を含有させることで、ゲート電極３１ａの仕事関数（フラットバンド電圧）を調節して（ニッケルシリサイドよりも低下させて）ｎチャネル型ＭＩＳＦＥＴ３０ａのしきい値電圧を制御（低しきい値電圧化）し、ｐチャネル型ＭＩＳＦＥＴ３０ｂについては、ニッケルシリサイドをベースとするゲート電極３１ｂにＮｉの仕事関数よりも高い仕事関数を有する金属を含有させることで、ゲート電極３１ｂの仕事関数（フラットバンド電圧）を調節して（ニッケルシリサイドよりも高くして）ｐチャネル型ＭＩＳＦＥＴ３０ｂのしきい値電圧を制御（低しきい値電圧化）することができる。これにより、ＣＭＩＳＦＥＴのｎチャネル型ＭＩＳＦＥＴ３０ａとｐチャネル型ＭＩＳＦＥＴ３０ｂの両方で低しきい値電圧化が可能になり、ＣＭＩＳＦＥＴを有する半導体装置の性能を向上させることができる。また、高いオン電流を有し、かつしきい値電圧が低いＣＭＩＳＦＥＴを有する半導体装置を得ることができる。また、ミッドギャップを基点に対称性に優れたゲート電極３１ａおよびゲート電極３１ｂを形成することもでき、優れた特性のＣＭＩＳＦＥＴを得ることができる。また、シリコン膜６として不純物を導入していないノンドープのシリコン膜を用いることができるので、ｎ-型半導体領域１２、ｐ-型半導体領域１３、ｎ+型半導体領域１５およびｐ+型半導体領域１６に導入した不純物を活性化するためのアニール工程などにおいて、ｐ型不純物（ホウ素など）がゲート絶縁膜５を突き抜けてゲート絶縁膜５下のチャネル領域に拡散するのを防止することができる。従って、半導体装置の性能や信頼性を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、金属シリサイドによりＭＩＳＦＥＴのゲート電極を形成した半導体装置およびその製造技術に適用して有効である。
本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中における要部断面図である。 図２に続く半導体装置の製造工程中における要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 図６に続く半導体装置の製造工程中における要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 Ｔｉの固溶度とフラットバンド電圧の変化との相関を示すグラフである。 Ｐｔの固溶度とフラットバンド電圧の変化との相関を示すグラフである。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 図１８に続く半導体装置の製造工程中における要部断面図である。 図１９に続く半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中における要部断面図である。 図２２に続く半導体装置の製造工程中における要部断面図である。 図２３に続く半導体装置の製造工程中における要部断面図である。 図２４に続く半導体装置の製造工程中における要部断面図である。 図２５に続く半導体装置の製造工程中における要部断面図である。
符号の説明
１ 半導体基板
２ 素子分離領域
３ ｐ型ウエル
４ ｎ型ウエル
５ ゲート絶縁膜
６ シリコン膜
７ 絶縁膜
１１ａ ゲート電極
１１ｂ ゲート電極
１２ ｎ-型半導体領域
１３ ｐ-型半導体領域
１４ サイドウォール
１５ ｎ+型半導体領域
１６ ｐ+型半導体領域
２１ 金属シリサイド膜
２２ 絶縁膜
２３ 絶縁膜
２５ａ 金属膜
２５ｂ 金属膜
２５ｃ 金属膜
２５ｅ 金属膜
２６ａ 金属シリサイド膜
２６ｂ 金属シリサイド膜
２６ｃ 金属シリサイド膜
２６ｄ 金属シリサイド膜
２６ｅ 金属シリサイド膜
２６ｆ 金属シリサイド膜
３０ａ ｎチャネル型ＭＩＳＦＥＴ
３０ｂ ｐチャネル型ＭＩＳＦＥＴ
３１ａ ゲート電極
３１ｂ ゲート電極
４１ 絶縁膜
４２ コンタクトホール
４３ プラグ
４３ａ バリア膜
４４ 配線
４４ａ チタン膜
４４ｂ 窒化チタン膜
４４ｃ アルミニウム膜
４４ｄ チタン膜
４４ｅ 窒化チタン膜

Claims (12)

  1. ｎチャネル型の第１ＭＩＳＦＥＴと、
    ｐチャネル型の第２ＭＩＳＦＥＴとを備え、
    前記第１ＭＩＳＦＥＴの第１ゲート電極は、ＮｉとＮｉの仕事関数よりも低い仕事関数を有する第１金属とＳｉとを含有する金属シリサイドからなり、
    前記第２ＭＩＳＦＥＴの第２ゲート電極は、ＮｉとＮｉの仕事関数よりも高い仕事関数を有する第２金属とＳｉとを含有する金属シリサイドからなることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１ＭＩＳＦＥＴの前記第１ゲート電極は、前記第１金属が固溶したニッケルシリサイドからなり、
    前記第２ＭＩＳＦＥＴの前記第２ゲート電極は、前記第２金属が固溶したニッケルシリサイドからなることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１ＭＩＳＦＥＴの前記第１ゲート電極の仕事関数は、前記第２ＭＩＳＦＥＴの前記第２ゲート電極の仕事関数よりも低いことを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１ＭＩＳＦＥＴの前記第１ゲート電極では、Ｎｉ原子数と前記第１金属の原子数の和に対する前記第１金属の原子数の割合が０．１〜２０％の範囲内であり、
    前記第２ＭＩＳＦＥＴの前記第２ゲート電極では、Ｎｉ原子数と前記第２金属の原子数の和に対する前記第２金属の原子数の割合が０．１〜２０％の範囲内であることを特徴とする半導体装置。
  5. ｎチャネル型の第１ＭＩＳＦＥＴとｐチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
    （ａ）半導体基板を準備する工程と、
    （ｂ）前記半導体基板上にゲート絶縁膜用の第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上にシリコン膜を形成する工程と、
    （ｄ）前記シリコン膜をパターニングして前記第１ＭＩＳＦＥＴの第１ダミー電極および前記第２ＭＩＳＦＥＴの第２ダミー電極を形成する工程と、
    （ｅ）前記第１ダミー電極上に、ＮｉとＮｉの仕事関数よりも低い仕事関数を有する第１金属とを含有する第１の金属膜を形成する工程と、
    （ｆ）前記第１ダミー電極を構成する前記シリコン膜と前記第１の金属膜とを反応させて、Ｎｉと前記第１金属とＳｉとを含有する金属シリサイドからなる前記第１ＭＩＳＦＥＴの第１ゲート電極を形成する工程と、
    （ｇ）前記第２ダミー電極上に、ＮｉとＮｉの仕事関数よりも高い仕事関数を有する第２金属とを含有する第２の金属膜を形成する工程と、
    （ｈ）前記第２ダミー電極を構成する前記シリコン膜と前記第２の金属膜とを反応させて、Ｎｉと前記第２金属とＳｉとを含有する金属シリサイドからなる前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記第１の金属膜は、前記第１金属が固溶したニッケル膜からなり、
    前記第２の金属膜は、前記第２金属が固溶したニッケル膜からなり、
    前記第１ゲート電極は、前記第１金属が固溶したニッケルシリサイドからなり、
    前記第２ゲート電極は、前記第２金属が固溶したニッケルシリサイドからなることを特徴とする半導体装置の製造方法。
  7. 請求項５記載の半導体装置の製造方法において、
    前記シリコン膜は、ノンドープのシリコン膜であることを特徴とする半導体装置の製造方法。
  8. ｎチャネル型の第１ＭＩＳＦＥＴとｐチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
    （ａ）半導体基板を準備する工程と、
    （ｂ）前記半導体基板上にゲート絶縁膜用の第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上にシリコン膜を形成する工程と、
    （ｄ）前記シリコン膜をパターニングして前記第１ＭＩＳＦＥＴの第１ダミー電極および前記第２ＭＩＳＦＥＴの第２ダミー電極を形成する工程と、
    （ｅ）前記第１ダミー電極および前記第２ダミー電極上に、ニッケルを主成分とする金属膜を形成する工程と、
    （ｆ）イオン注入により、Ｎｉの仕事関数よりも低い仕事関数を有する第１金属を前記第１ダミー電極上の前記金属膜に導入し、Ｎｉの仕事関数よりも高い仕事関数を有する第２金属を前記第２ダミー電極上の前記金属膜に導入する工程と、
    （ｇ）前記第１ダミー電極を構成する前記シリコン膜と前記第１金属を導入した前記金属膜とを反応させてＮｉと前記第１金属とＳｉとを含有する金属シリサイドからなる前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２ダミー電極を構成する前記シリコン膜と前記第２金属を導入した前記金属膜とを反応させてＮｉと前記第２金属とＳｉとを含有する金属シリサイドからなる前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
  9. 請求項８記載の半導体装置の製造方法において、
    前記第１ゲート電極は、前記第１金属が固溶したニッケルシリサイドからなり、
    前記第２ゲート電極は、前記第２金属が固溶したニッケルシリサイドからなることを特徴とする半導体装置の製造方法。
  10. 請求項８記載の半導体装置の製造方法において、
    前記シリコン膜は、ノンドープのシリコン膜であることを特徴とする半導体装置の製造方法。
  11. ｎチャネル型の第１ＭＩＳＦＥＴとｐチャネル型の第２ＭＩＳＦＥＴとを有する半導体装置の製造方法であって、
    （ａ）半導体基板を準備する工程と、
    （ｂ）前記半導体基板上にゲート絶縁膜用の第１絶縁膜を形成する工程と、
    （ｃ）前記第１絶縁膜上にシリコン膜を形成する工程と、
    （ｄ）前記シリコン膜をパターニングして前記第１ＭＩＳＦＥＴの第１ダミー電極および前記第２ＭＩＳＦＥＴの第２ダミー電極を形成する工程と、
    （ｅ）前記第１ダミー電極および前記第２ダミー電極上に、ニッケルを主成分とする金属膜を形成する工程と、
    （ｆ）前記第１ダミー電極を構成する前記シリコン膜と前記金属膜とを反応させてニッケルシリサイドからなる前記第１ＭＩＳＦＥＴの第１ゲート電極を形成し、前記第２ダミー電極を構成する前記シリコン膜と前記金属膜とを反応させてニッケルシリサイドからなる前記第２ＭＩＳＦＥＴの第２ゲート電極を形成する工程と、
    （ｇ）イオン注入により、Ｎｉの仕事関数よりも低い仕事関数を有する第１金属を前記第１ゲート電極に導入し、Ｎｉの仕事関数よりも高い仕事関数を有する第２金属を前記第２ゲート電極に導入する工程と、
    を有することを特徴とする半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記シリコン膜は、ノンドープのシリコン膜であることを特徴とする半導体装置の製造方法。
JP2004190589A 2004-06-29 2004-06-29 半導体装置およびその製造方法 Pending JP2006013270A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004190589A JP2006013270A (ja) 2004-06-29 2004-06-29 半導体装置およびその製造方法
US11/142,796 US20050285206A1 (en) 2004-06-29 2005-06-02 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004190589A JP2006013270A (ja) 2004-06-29 2004-06-29 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2006013270A true JP2006013270A (ja) 2006-01-12

Family

ID=35504727

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004190589A Pending JP2006013270A (ja) 2004-06-29 2004-06-29 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20050285206A1 (ja)
JP (1) JP2006013270A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344836A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007266290A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 半導体装置、および半導体装置の製造方法。
JP2007266293A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 半導体装置、および半導体装置の製造方法。
WO2008099499A1 (ja) * 2007-02-16 2008-08-21 Fujitsu Limited Ｐ型ｍｏｓトランジスタの製造方法、そのｐ型ｍｏｓトランジスタを含むｃｍｏｓ型の半導体装置の製造方法、及び、その製造方法によって製造されたｃｍｏｓ型の半導体装置
JP2008218622A (ja) * 2007-03-02 2008-09-18 Toshiba Corp 半導体装置およびその製造方法
JP2008227522A (ja) * 2008-04-14 2008-09-25 Toshiba Corp 半導体装置およびその製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157744A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 半導体装置および半導体装置の製造方法
US7750471B2 (en) * 2007-06-28 2010-07-06 Intel Corporation Metal and alloy silicides on a single silicon wafer
JP2010278319A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3264264B2 (ja) * 1999-03-01 2002-03-11 日本電気株式会社 相補型集積回路とその製造方法
US6475908B1 (en) * 2001-10-18 2002-11-05 Chartered Semiconductor Manufacturing Ltd. Dual metal gate process: metals and their silicides
US6599831B1 (en) * 2002-04-30 2003-07-29 Advanced Micro Devices, Inc. Metal gate electrode using silicidation and method of formation thereof
US6689688B2 (en) * 2002-06-25 2004-02-10 Advanced Micro Devices, Inc. Method and device using silicide contacts for semiconductor processing
JP2004152995A (ja) * 2002-10-30 2004-05-27 Toshiba Corp 半導体装置の製造方法
JP4197607B2 (ja) * 2002-11-06 2008-12-17 株式会社東芝 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法
JP4209206B2 (ja) * 2003-01-14 2009-01-14 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006344836A (ja) * 2005-06-09 2006-12-21 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007266290A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 半導体装置、および半導体装置の製造方法。
JP2007266293A (ja) * 2006-03-28 2007-10-11 Fujitsu Ltd 半導体装置、および半導体装置の製造方法。
WO2008099499A1 (ja) * 2007-02-16 2008-08-21 Fujitsu Limited Ｐ型ｍｏｓトランジスタの製造方法、そのｐ型ｍｏｓトランジスタを含むｃｍｏｓ型の半導体装置の製造方法、及び、その製造方法によって製造されたｃｍｏｓ型の半導体装置
JP5146326B2 (ja) * 2007-02-16 2013-02-20 富士通株式会社 Ｐ型ｍｏｓトランジスタの製造方法、そのｐ型ｍｏｓトランジスタを含むｃｍｏｓ型の半導体装置の製造方法、及び、その製造方法によって製造されたｃｍｏｓ型の半導体装置
US8470653B2 (en) 2007-02-16 2013-06-25 Fujitsu Limited Method for manufacturing a P-type MOS transistor, method for manufacturing a CMOS-type semiconductor apparatus having the P-type MOS transistor, and CMOS-type semiconductor apparatus manufactured using the manufacturing method
JP2008218622A (ja) * 2007-03-02 2008-09-18 Toshiba Corp 半導体装置およびその製造方法
JP2008227522A (ja) * 2008-04-14 2008-09-25 Toshiba Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US20050285206A1 (en) 2005-12-29

Similar Documents

Publication Publication Date Title
KR101027107B1 (ko) 완전 변환된 반도체 금속 합금에 의한 금속 게이트ｍｏｓｆｅｔ
KR101710763B1 (ko) 터널 전계효과 트랜지스터 및 이를 제조하는 방법
US7202539B2 (en) Semiconductor device having misfet gate electrodes with and without GE or impurity and manufacturing method thereof
JP5147471B2 (ja) 半導体装置
JP2007251030A (ja) 半導体装置の製造方法および半導体装置
JP2009540603A (ja) 低接触抵抗ｃｍｏｓ回路およびその製造方法
TWI449132B (zh) Manufacturing method of semiconductor device
US20050285206A1 (en) Semiconductor device and manufacturing method thereof
US20150255564A1 (en) Method for manufacturing a semiconductor device
KR20210132563A (ko) 다중 게이트 디바이스들을 위한 게이트 패턴화 공정
JP2012044013A (ja) 半導体装置の製造方法
US20030151098A1 (en) Semiconductor device having dual-gate structure and method of manufacturing the same
JP2005217275A (ja) 半導体装置およびその製造方法
US7755145B2 (en) Semiconductor device and manufacturing method thereof
US8471341B2 (en) Semiconductor device and method for fabricating the same
JP2006108355A (ja) 半導体装置およびその製造方法
JP2009117621A (ja) 半導体装置及びその製造方法
JP2005294799A (ja) 半導体装置およびその製造方法
JP2008117842A (ja) 半導体装置、およびその製造方法
JP2013118323A (ja) 半導体装置およびその製造方法
TWI446456B (zh) 具有金屬閘極之電晶體及其製作方法
JP2007287793A (ja) 半導体装置の製造方法
JP2005243664A (ja) 半導体装置およびその製造方法
JP2013008787A (ja) 半導体装置およびその製造方法
JP2009123991A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060407

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060418

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060612

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070717