KR20210132563A - 다중 게이트 디바이스들을 위한 게이트 패턴화 공정 - Google Patents

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KR20210132563A
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룽쿤 추
충웨이 쉬
지아니 위
꾸어청 치앙
치하오 왕
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Abstract

방법은 p형 영역 및 n형 영역에 각각 제1 및 제2 채널층을 제공하고, 제1 및 제2 채널층 주위에 게이트 유전층을 형성하고, 게이트 유전층 주위에 희생층을 형성하는 단계를 포함한다. 희생층은 제1 채널층 사이와 제2 채널층 사이의 공간에서 합쳐진다. 상기 방법은 제1 채널층 사이 및 제2 채널층 사이의 공간에 있는 희생층의 일부만이 남겨지도록 희생층을 에칭하고, p형 영역을 덮고 n형 영역을 노출시키는 마스크를 형성하고, n형 영역으로부터의 희생층을 제거하고, 마스크를 제거하고, n형 영역에서 게이트 유전체 층 주위에 그리고 p형에서 게이트 유전체 층 및 희생층 위에 n형 일함수 금속층을 형성하는 단계를 더 포함한다.

Description

다중 게이트 디바이스들을 위한 게이트 패턴화 공정{GATE PATTERNING PROCESS FOR MULTI-GATE DEVICES}
본 발명은 다중 게이트 디바이스들을 위한 게이트 패턴화 공정에 관한 것이다.
전자 산업은 점점 더 복잡하고 정교한 기능을 더 많이 지원할 수 있는 더 작고 더 빠른 전자 디바이스에 대해 지속적으로 증가하는 요구를 경험하고 있다. 이러한 요구를 충족시키기 위해, 집적 회로(IC) 산업에서 저비용, 고성능 및 저전력 IC를 제조하려는 추세가 계속되고 있다. 지금까지 이러한 목표는 IC 크기(예, 최소 IC 특징부 크기)를 감소시켜 생산 효율성을 높이고 관련 비용을 줄임으로써 크게 달성되어 왔다. 그러나, 이러한 크기 축소는 IC 제조 공정의 복잡성을 증가시켰다. 따라서, IC 디바이스 및 그 성능의 지속적인 발전을 실현하기 위해서는 IC 제조 공정 및 기술에서의 유사한 발전을 필요로 한다.
최근, 게이트 제어를 향상시키기 위해 다중 게이트 디바이스가 도입되었다. 다중 게이트 디바이스는 게이트 채널 커플링을 증가시키고, OFF-상태 전류를 감소시키고 및/또는 단채널 효과(short-channel effects: SCE)를 감소시키는 것으로 관찰되었다. 하나의 이러한 다중 게이트 디바이스는 게이트-올-어라운드(GAA) 디바이스이며, 이 GAA 디바이스는 적어도 양측에서 채널 영역에 접근하도록 채널 영역 주위로 부분적으로 또는 완전히 연장될 수 있는 게이트 구조체를 포함한다. GAA 디바이스는 IC 기술의 적극적인 축소를 가능케 하여 게이트 제어를 유지하고 SCE를 완화하면서 통상적인 IC 제조 공정과 완벽하게 통합할 수 있다. GAA 디바이스가 계속 축소됨에 따라, p형 금속 게이트와 경계를 공유하는 n형 금속 게이트를 포함하는 GAA 디바이스용 게이트 구조체의 제조시 문제가 발생했으며, 이 문제는 GAA 디바이스 성능을 저하시키고 GAA 처리 복잡성을 증가시키는 것으로 관찰되었다. 따라서, 기존의 GAA 디바이스 및 그 제조 방법은 대체로 그 의도된 목적에 적합하였지만, 모든 측면에서 전적으로 만족스러운 것은 아니었다.
본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아니며 예시의 목적으로만 사용된다는 것을 강조한다. 실제, 다양한 특징부의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
도 1a 및 도 1b는 본 개시 내용의 다양한 양태에 따른 다중 게이트 디바이스를 제조하는 방법의 흐름도이다.
도 2a, 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a 및 17a는 본 개시 내용의 다양한 양태에 따른 다양한 제조 단계(예, 도 1a 및도 1b의 방법과 관련된 것)에서의 다중 게이트 디바이스의 부분적인 상면도이다.
도 2b, 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b 및 17b는 본 개시 내용의 다양한 양태에 따른 다양한 제조 단계(예, 도 1a 및도 1b의 방법과 관련된 것)에서의 다중 게이트 디바이스의 부분적인 단면도이다.
도 2c, 3c, 4c, 5c, 6c, 7c, 8c, 9c, 10c, 11c, 12c, 13c, 14c, 15c, 16c 및 17c는 본 개시 내용의 다양한 양태에 따른 다양한 제조 단계(예, 도 1a 및도 1b의 방법과 관련된 것)에서의 다중 게이트 디바이스의 부분적인 단면도이다.
도 2d, 3d, 4d, 5d, 6d, 7d, 8d, 9d, 10d, 11d, 12d, 13d, 14d, 15d, 16d 및 17d는 본 개시 내용의 다양한 양태에 따른 다양한 제조 단계(예, 도 1a 및도 1b의 방법과 관련된 것)에서의 다중 게이트 디바이스의 부분적인 단면도이다.
도 18a, 18b, 18c, 18d, 19a, 19b 및 19c는 본 개시 내용의 다양한 양태에 따른 다중 게이트 디바이스의 부분 개략도이다.
다음의 개시 내용은 제공된 주제의 여러 가지 다른 특징부의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 특징부가 직접 접촉되지 않을 수 있게 추가의 특징부가 제1 및 제2 특징부 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래", "위" 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다. 또한, 수치 또는 수치의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 달리 언급되지 않으면 여기 개시된 특정 기술을 참조로 당업자의 지식에 따라 기재된 수치의 특정 변형(예, +/-10%) 내에 있는 수치를 포함한다. 예를 들어, 용어 "약 5 nm"라는 표현은 4.5 nm 내지 5.5 nm의 치수 범위를 포함할 수 있다.
본 개시 내용은 개괄적으로 집적 회로 디바이스에 관한 것으로, 특히 게이트-올-어라운드(GAA) 디바이스와 같은 다중 게이트 디바이스에 관한 것이다. 더 구체적으로, 본 개시 내용은 NMOS 및 PMOS GAA 디바이스에 각각 적절한 임계 전압(Vt)을 제공하기 위해 GAA 디바이스에 대한 게이트 일함수(WF) 금속층(들)을 패턴화하는 것에 관한 것이다. 프로세스에서 다중 임계 전압을 제공하는 것은 많은 응용 분야에서 바람직하다. 그러나, 게이트 WF 금속층의 패턴화(또는 게이트 패턴화)는 인접한 채널 반도체 층 사이의 좁은 공간으로 인해 GAA 디바이스의 경우 상당한 난관이 있다. 게이트 패턴화에 대한 고려 사항은 특히 n형 및 p형 일함수 금속 사이의 금속 확산 및 패턴화 공정으로부터 얻어진 금속 잔류물에 의해 야기되는 Vt의 변화를 포함한다. 본 개시 내용의 목적은 Vt 변화를 감소시키고 기존의 CMOS 공정 흐름과 호환되는 게이트 패턴화 방법을 제공하는 것이다.
도 1a 및 도 1b는 본 개시 내용의 다양한 양태에 따른 다중 게이트 디바이스를 제조하는 방법(100)의 흐름도이다. 일부 실시예에서, 방법(100)은 p형 GAA 트랜지스터 및 n형 GAA 트랜지스터를 포함하는 다중 게이트 디바이스를 제조한다. 방법(100)은 아래에서 간략하게 설명된다.
102 단계에서, 초기 구조체가 제공된다. 초기 구조체는 p형 디바이스 영역 내의 한 쌍의 p형 소스/드레인(S/D) 특징부 사이에서 부유된 제1 채널 반도체 층(또는 제1 채널층)과 n형 디바이스 영역 내의 한 쌍의 n형 소스/드레인(S/D) 특징부 사이에서 부유된 제2 채널 반도체 층(또는 제2 채널층)을 포함한다. 제1 채널층 및 제2 채널층은 더미 게이트의 제거로 형성된 게이트 트렌치에 노출된다. 104 단계에서, 게이트 유전체 층이 게이트 트렌치 내에서 제1 채널층 주위 및 제2 채널층 주위에 형성된다. 게이트 유전체 층은 계면층 및 하이-k 유전체 층을 포함할 수 있다. 게이트 유전체 층은 인접한 제1 채널층 사이 및 인접한 제2 채널층 사이의 갭을 부분적으로 채운다. 106 단계에서, 희생층이 p형 디바이스 영역 및 n형 디바이스 영역 모두의 게이트 트렌치 내의 게이트 유전체 층 위에 형성된다. 희생층은 인접한 제1 채널층 사이 및 인접한 제2 채널층 사이의 갭의 임의의 나머지 부분을 완전히 채운다. 108 단계에서, 희생층은 인접한 제1 채널층 사이, 인접한 제2 채널층 사이, 제1 채널층과 기판 사이 및 제2 채널층과 기판 사이의 갭에서 희생층의 일부 이외의 부분이 제거되도록 에칭된다.
110 단계에서, p형 디바이스 영역의 구조체를 덮고 n형 디바이스 영역의 구조체를 노출시키는 제1 마스크가 형성된다. 112 단계에서, 제1 마스크가 제자리에 있는 상태에서, 희생층이 에칭되고 n형 디바이스 영역으로부터 완전히 제거된다. 114 단계에서, 제1 마스크가 제거된다.
116 단계에서, n형 일함수 금속층이 p형 디바이스 영역 및 n형 디바이스 영역 모두에 있는 게이트 유전체 층 위의 게이트 트렌치에 형성된다. n형 일함수 금속층은 n형 디바이스 영역에서 인접한 제2 채널층 사이 및 제2 채널층과 기판 사이의 갭을 부분적으로 또는 완전히 채울 수 있다. p형 디바이스 영역에서, 희생층은 여전히 인접한 제1 채널층 사이 및 제1 채널층과 기판 사이의 갭을 채운다. 118 단계에서, p형 디바이스 영역과 n형 디바이스 영역 모두에서 n형 일함수 금속층 위에 패시베이션 층이 형성된다. 패시베이션 층은 선택적이다. 그러나, 패시베이션 층을 구비하면, n형 GAA 트랜지스터에서 Vt 균일성이 향상된다. 이 패시베이션 층은 n형 일함수 금속층 바로 위에 형성되기 때문에, NMG 패시베이션으로도 지칭된다.
120 단계에서, n형 디바이스 영역의 구조체를 덮고 p형 디바이스 영역의 구조체를 노출시키는 제2 마스크가 형성된다. 제2 마스크가 제자리에 있는 상태에서, 122 단계는 p형 디바이스 영역으로부터 NMG 패시베이션을 제거하고, 124 단계는 p형 디바이스 영역으로부터 n형 일함수 금속층을 제거하고, 126 단계는 p형 디바이스 영역으로부터 희생층을 제거한다. 이후, 제2 마스크는 128 단계에서 제거된다.
130 단계에서, p형 일함수 금속층이 p형 디바이스 영역의 게이트 유전체 층과 n형 디바이스 영역 내의 n형 일함수 금속층 및 선택적 NMG 패시베이션 위의 게이트 트렌치에 형성된다. 다른 선택적인 패시베이션 층, 즉 PMG 패시베이션이 p형 디바이스 영역 및 n형 디바이스 영역 모두에서 p형 일함수 금속층 위에 형성될 수 있다. 132 단계에서, n형 디바이스 영역 및 p형 디바이스 영역 모두에서 p형 일함수 층 및 선택적 PMG 패시베이션 위의 게이트 트렌치에 벌크 금속층이 형성된다. 벌크 금속층, 선택적 PMG 패시베이션, p형 일함수 층, 선택적 NMG 패시베이션, n형 일함수 층 및 게이트 유전체 층에 대해 평탄화 공정이 수행되어 p형 디바이스 영역에 p형 금속 게이트를 형성하고 n형 디바이스 영역에 n형 금속 게이트를 형성할 수 있다. 방법(100)은 이어서 134 블록으로 진행되어 콘택트 형성과 같은 추가의 단계를 수행한다. 방법(100)의 실시예는 n형 일함수 층의 잔류물 없이 p형 금속 게이트를 형성함으로써 p형 GAA 트랜지스터에서 Vt 균일성을 개선할 수 있다. 또한, 방법(100)의 실시예는 각각의 제2 채널층 주위에 n형 일함수 층이 균일하게 분포된 n형 금속 게이트를 형성함으로써, n형 GAA 트랜지스터에서 Vt 균일성을 향상시킬 수 있다. 추가의 처리가 본 개시 내용에 의해 고려된다. 방법(100)의 이전, 도중 및 이후에 추가의 단계가 제공될 수 있고, 설명된 단계 중 일부는 방법(100)의 추가 실시예에서 이동, 교체 또는 제거될 수 있다. 다음의 논의는 방법(100)에 따라 제조될 수 있는 나노시트 기반 집적 회로의 다양한 실시예들 예시한다.
도 2a-17a. 도 2b-17b, 도 2c-17c 및 도 2d-17d는 본 개시 내용의 다양한 양태에 따른 다양한 제조 단계(예, 도 1a 및 도 1b의 방법(100)과 관련된 것)에서 부분적으로 또는 전체적으로 다중 게이트(또는 멀티게이트) 디바이스(200)의 단편적인 개략도이다. 특히, 도 2a-17a는 X-Y 평면에서의 다중 게이트 디바이스(200)의 상면도이고; 도 2b-17b는 각각 도 2a-17a의 B-B' 라인을 따른 X-Z 평면에서의 다중 게이트 디바이스(200)의 개략적인 단면도이고; 도 2c-17c는 각각 도 2a-17a의 C-C' 라인을 따른 Y-Z 평면에서의 다중 게이트 디바이스(200)의 개략적인 단면도이고; 도 2d-17d는 각각 도 2a-17a의 D-D' 라인을 따른 Y-Z 평면에서의 다중 게이트 디바이스(200)의 개략적인 단면도이다.
다중 게이트 디바이스(200)는 마이크로프로세서, 메모리 및/또는 다른 IC 디바이스에 포함될 수 있다. 일부 실시예에서, 다중 게이트 디바이스(200)는 IC 칩의 일부, 시스템 온 칩(SoC) 또는 그 일부이며, 이는 저항, 커패시터, 인덕터, 다이오드, p형 전계 효과 트랜지스터(PFET), n형 전계 효과 트랜지스터(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보적 금속 산화물 반도체(CMOS) 트랜지스터, 양극 접합 트랜지스터(BJT), 측방 확산 MOS(LDMOS) 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 다른 적절한 구성 요소 또는 이들의 조합과 같은 다양한 수동 및 능동 마이크로전자 디바이스를 포함한다. 일부 실시예에서, 다중 게이트 디바이스(200)는 비휘발성 랜덤 액세스 메모리(NVRAM), 플래시 메모리, 전기적으로 소거 가능한 프로그램 가능 판독 전용 메모리(EEPROM), 전기적으로 프로그램 가능한 판독 전용 메모리(EPROM), 다른 적절한 메모리 유형 또는 이들의 조합과 같은 비휘발성 메모리에 포함된다. 도 2a-17a. 도 2b-17b, 도 2c-17c 및 도 2d-17d는 본 개시 내용의 창의적 개념을 더 잘 이해하도록 명확성을 위해 단순화되었다. 추가의 특징부가 다중 게이트 디바이스(200)에 추가될 수 있고, 후술되는 특징부 중 일부는 다중 게이트 디바이스(200)의 다른 실시예에서 대체, 변형 또는 제거될 수 있다. 디바이스(200)의 제조는 방법(100)의 실시예와 관련하여 후술된다.
방법(100)(도 1a)은 102 단계에서 디바이스(200)의 초기 구조체를 제공한다. 도 2a-2d를 참조하면, 디바이스(200)는 기판(예, 웨이퍼)(202)을 포함한다. 예시된 실시예에서, 기판(202)은 실리콘을 포함한다. 대안적으로 또는 추가적으로, 기판(202)은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소화물, 갈륨 인화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 실리콘 게르마늄(SiGe), GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP와 같은 합금 반도체; 또는 이들의 조합을 포함한다. 대안적으로, 기판(202)은 실리콘-온-절연체(SOI) 기판, 실리콘 게르마늄-온-절연체(SGOI) 기판 또는 게르마늄-온-절연체(GOI) 기판과 같은 반도체-온-절연체 기판이다. 반도체-온-절연체 기판은 산소 주입 분리(SIMOX), 웨이퍼 본딩 및/또는 다른 적절한 방법을 이용하여 제조될 수 있다. 기판(202)은 디바이스(200)의 설계 요건에 따라 다양한 도핑 영역을 포함할 수 있다. 예시된 실시예에서, 기판(202)은 n형 GAA 트랜지스터용으로 구성될 수 있는 p형 도핑 영역(204A)(예, p형 우물 및 p형 GAA 트랜지스터용으로 구성될 수 있는 n형 도핑 영역(204B)(예, n형 우물)을 포함한다. n형 우물(204B)과 같은 n형 도핑 영역은 인, 비소, 다른 n형 도펀트 또는 이들의 조합과 같은 n형 도펀트로 도핑된다. p형 우물(204A)과 같은 p형 도핑 영역은 붕소, 인듐, 다른 p형 도펀트 또는 이들의 조합과 같은 p형 도펀트로 도핑된다. 일부 구현예에서, 기판(202)은 p형 도펀트와 n형 도펀트의 조합으로 형성된 도핑 영역을 포함한다. 다양한 도핑 영역은 예를 들어, p형 우물 구조, n형 우물 구조, 이중-우물 구조, 돌출 구조 또는 이들의 조합을 제공하도록 기판(202) 상에 및/또는 기판(202) 내에 직접 형성될 수 있다. 다양한 도핑 영역을 형성하기 위해 이온 주입 공정, 확산 공정 및/또는 다른 적절한 도핑 공정이 수행될 수 있다. 디바이스(200)는 n형 GAA 디바이스를 형성하기 위한 영역(240-1) 및 p형 GAA 디바이스를 형성하기 위한 영역(240-2)을 포함한다. 따라서, 영역(240-1)은 n형 디바이스 영역(240-1)으로도 지칭되고, 영역(240-2)은 p형 디바이스 영역(240-2)으로도 지칭된다.
디바이스(200)는 n형 디바이스 영역(240-1) 내의 n형 소스/드레인 특징부(260A) 및 p형 디바이스 영역(240-2) 내의 p형 소스/드레인 특징부(260B)를 더 포함한다. 소스/드레인 특징부(260A, 260B) 각각은 예를 들어, CVD 증착 기술(예, 기상 에피택시), 분자빔 에피택시, 다른 적절한 에피택셜 성장 공정, 또는 이들의 조합을 이용하여 디바이스(200)의 트렌치를 채우도록 반도체 재료(들)(예, Si, SiGe)를 에피택셜 성장시킴으로써 형성될 수 있다. 소스/드레인 특징부(260A, 260B)는 적절한 n형 도펀트 및/또는 p형 도펀트로 도핑된다. 예를 들어, 소스/드레인 특징부(260A)는 실리콘을 포함할 수 있고, 탄소, 인, 비소, 다른 n형 도펀트 또는 이들의 조합으로 도핑될 수 있으며; 소스/드레인 특징부(260B)는 실리콘 게르마늄 또는 게르마늄을 포함할 수 있고, 붕소, 다른 p형 도펀트 또는 이들의 조합으로 도핑될 수 있다.
디바이스(200)는 n형 디바이스 영역(240-1)의 한 쌍의 소스/드레인 특징부(260A) 사이에서 부유된 반도체 층(215)들의 스택과 p형 디바이스 영역(240-2)의 한 쌍의 소스/드레인 특징부(260B) 사이에서 부유된 반도체 층(215)들의 다른 스택을 더 포함한다. n형 디바이스 영역(240-1)에서의 반도체 층(215)들의 스택은 n형 GAA 디바이스를 위한 트랜지스터 채널로서 기능하고, p형 디바이스 영역(240-2)의 반도체 층(215)들의 스택은 p형 GAA 디바이스를 위한 트랜지스터 채널로서 기능한다. 따라서, 반도체 층(215)은 채널층(215)으로도 지칭된다. 채널층(215)은 내부의 더미 게이트의 제거에 의해 형성된 게이트 트렌치(275)에 노출된다. 채널층(215)은 단결정 실리콘을 포함할 수 있다. 대안적으로, 채널층(215)은 게르마늄, 실리콘 게르마늄 또는 다른 적절한 반도체 재료(들)를 포함할 수 있다. 초기에, 채널층(215)은 채널층(215) 및 상이한 재료의 다른 반도체 층을 포함하는 반도체 층 스택의 일부로서 형성된다. 반도체 층 스택은 이중 패턴화 또는 다중 패턴화 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 기판(202) 위로 돌출된 핀의 형태로 패턴화된다. 게이트 트렌치(275)가 형성된 후, 반도체 층 스택은 다른 반도체 층들을 제거하도록 선택적으로 에칭됨으로써 기판(202) 위에 그리고 각각의 소스/드레인 특징부(260A, 260B) 사이에서 부유된 채널층(215)을 남긴다.
n형 디바이스 영역(240-1)의 채널층(215)은 갭(277A)에 의해 서로로부터 그리고 기판(202)으로부터 분리된다. p형 디바이스 영역(240-2)의 채널층(215)은 갭(277B)에 의해 서로로부터 그리고 기판(202)으로부터 분리된다. n형 디바이스 영역(240-1)에서 z-방향을 따라 채널층(215) 사이에 간격(s1)이 형성되고, p형 디바이스 영역(240-2)에서 z-방향을 따라 채널층(215) 사이에 간격(s2)이 형성된다. 간격(s1, s2)은 각각 갭(277A)과 갭(277B)의 폭에 대응한다. 예시된 실시예에서, 간격(s1)은 대략 간격(s2)과 동일하지만, 본 개시 내용은 간격(s1)과 간격(s2)이 상이한 실시예를 고려한다. 또한, n형 디바이스 영역(240-1)의 채널층(215)은 x-방향을 따른 길이(l1) 및 y-방향을 따른 폭(w1)을 가지며, p형 디바이스 영역(240-2)의 채널층(215)은 y-방향을 따른 길이(l2) 및 x-방향을 따른 폭(w2)을 가진다. 예시된 실시예에서, 길이(l1)는 대략 길이(l2)와 동일하고, 폭(w1)은 대략 폭(w2)과 동일하지만, 본 개시 내용은 길이(l1)가 길이(l2)와 다르고 및/또는 폭(w1)이 폭(w2)과 다른 실시예를 고려한다. 일부 실시예에서, 길이(l1) 및/또는 길이(l2)는 약 10 nm 내지 약 50 nm이다. 일부 실시예에서, 폭(w1) 및/또는 폭(w2)은 약 4 nm 내지 약 10 nm이다. 일부 실시예에서, 각각의 채널층(215)은 나노미터 크기의 치수를 가지며, "나노와이어"로 지칭될 수 있는데, 이는 개괄적으로 금속 게이트가 채널층의 적어도 2개의 측면과 물리적으로 접촉되게 하고 GAA 트랜지스터에서는 금속 게이트가 채널층의 적어도 4개 측면과 물리적으로 접촉되게(즉, 채널층을 둘러싸도록) 할 수 있는 방식으로 부유된 채널층을 지칭한다. 이러한 실시예에서, 부유된 채널층들의 수직 스택을 나노구조체로 지칭할 수 있다. 일부 실시예에서, 채널층(215)은 원통형(예, 나노와이어), 직사각형(예, 나노바), 시트형(예, 나노시트) 등일 수 있거나, 다른 적절한 형상을 가질 수 있다.
디바이스(200)는 다양한 도핑 영역(204A, 204B)과 같은 다양한 영역을 분리하기 위한 분리 특징부(들)(230)를 더 포함한다. 분리 특징부(230)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적절한 분리 재료(예, 실리콘, 산소, 질소, 탄소 또는 다른 적절한 분리 성분을 포함), 또는 이들의 조합을 포함한다. 분리 특징부(230)는 얕은 트렌치 분리(STI) 구조체, 깊은 트렌치 분리(DTI) 구조체 및/또는 실리콘 국부 산화(LOCOS) 구조체와 같은 상이한 구조체를 포함할 수 있다. 분리 특징부(230)는 다층의 절연 재료층을 포함할 수 있다.
디바이스(200)는 소스/드레인 특징부(260A, 260B)에 인접하게 게이트 스페이서(247)를 더 포함한다. 게이트 스페이서(247)는 실리콘, 산소, 탄소, 질소, 다른 적절한 재료 또는 이들의 조합(예, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), 실리콘 탄화물, 실리콘 탄소 질화물(SiCN), 실리콘 산탄화물(SiOC), 실리콘 산탄 질화물(SiOCN))을 포함할 수 있다. 일부 실시예에서, 게이트 스페이서(247)는 실리콘 질화물을 포함하는 제1 유전체 층 및 실리콘 산화물을 포함하는 제2 유전체 층과 같은 다층 구조체를 포함한다. 디바이스(200)는 인접한 채널층(215) 사이에 수직으로 그리고 소스/드레인 특징부(260A, 260B)에 인접하게 내부 스페이서(255)를 더 포함한다. 내부 스페이서(255)는 실리콘, 산소, 탄소, 질소, 다른 적절한 재료 또는 이들의 조합(예, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물 또는 실리콘 산탄질화물)을 포함하는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 내부 스페이서(255)는 로우-k 유전체 재료를 포함한다. 게이트 스페이서(247) 및 내부 스페이서(255)는 증착(예, CVD, PVD, ALD 등) 및 에칭 공정(예, 건식 에칭)에 의해 형성된다. 게이트 트렌치(275)는 대향하는 게이트 스페이서(247)와 대향하는 내부 스페이서(255) 사이에 제공된다.
디바이스(200)는 분리 특징부(230), 에피택셜 소스/드레인 특징부(260A, 260B) 및 게이트 스페이서(247) 위에 층간유전체(ILD) 층(270)을 더 포함한다. ILD 층(270)은 CVD, 유동성 CVD(FCVD) 또는 다른 적절한 방법과 같은 증착 공정에 의해 형성될 수 있다. FCVD 공정은 디바이스(200) 위에 유동성 재료(예, 액체 화합물)를 성막하고, 열적 어닐링 및/또는 자외선 처리에 의해 유동성 재료를 고체 재료로 변환하는 단계를 포함할 수 있다. ILD 층(270)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS 형성된 산화물, PSG, BPSG, 로우-k 유전체 재료, 다른 적절한 유전체 재료 또는 이들의 조합을 포함하는 유전체 재료를 포함한다. ILD 층(270)은 다중 유전체 재료를 갖는 다층 구조체를 포함할 수 있다. 일부 실시예에서, 접촉 에칭 정지층(CESL)(미도시)이 ILD 층(270)과 분리 특징부(230), 에피택셜 소스/드레인 특징부(260A, 260B) 및 게이트 스페이서(247) 사이에 배치된다. CESL은 ILD 층(270)과 다른 유전체 재료를 포함한다. 예를 들어, ILD 층(270)이 로우-k 유전체 재료를 포함하는 경우, CESL은 실리콘 질화물 또는 실리콘 산질화물과 같은 실리콘 및 질소를 포함한다.
방법(100)(도 1a)은 104 단계에서 채널층(215) 주위에 게이트 유전체 층(279)을 형성한다. 도 3a-3d를 참조하면, 예시된 실시예에서, 게이트 유전체 층(279)은 채널층(215) 위의 계면층(280) 및 계면층(280) 위의 하이-k 유전체 층(282)을 포함한다. 예시된 실시예에서 추가로, 계면층(280)과 하이-k 유전체 층(282)은 갭(277A)을 부분적으로 채우고 갭(277B)을 부분적으로 채운다. 일부 실시예에서, 계면층(280) 및/또는 하이-k 유전체 층(282)은 기판(202), 분리 특징부(230) 및/또는 게이트 스페이서(247) 상에 배치된다. 계면층(280)은 SiO2, HfSiO, SiON, 다른 실리콘 함유 유전체 재료, 다른 적절한 유전체 재료 또는 이들의 조합을 포함한다. 하이-k 유전체 층(282)은 HfO2, HfSiO, HfSiO4, HfSiON, HfLaO, HfTaO, HfTiO, HfZrO, HfAlOx, ZrO, ZrO2, ZrSiO2, AlO, AlSiO, Al2O3, TiO, TiO2, LaO, LaSiO, Ta2O3, Ta2O5, Y2O3, SrTiO3, BaZrO, BaTiO3(BTO), (Ba, Sr)TiO3(BST), Si3N4, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료, 또는 이들의 조합과 같은 하이-k 유전체 재료를 포함한다. 하이-k 유전체 재료는 일반적으로 예를 들어, 실리콘 산화물(k≒3.9)보다 높은 유전율을 가지는 유전체 재료를 말한다. 계면층(280)은 열 산화, 화학적 산화, ALD, CVD, 다른 적절한 공정 또는 이들의 조합과 같은 여기에 기술된 임의의 공정에 의해 형성된다. 일부 실시예에서, 계면층(280)은 약 0.5 nm 내지 약 3 nm의 두께를 가진다. 하이-k 유전체 층(282)은 ALD, CVD, PVD, 산화 기반 증착 공정, 다른 적절한 공정 또는 이들의 조합과 같은 본 명세서에 기술된 임의의 공정에 의해 형성된다. 일부 실시예에서, 하이-k 유전체 층(282)은 약 1 nm 내지 약 2 nm의 두께를 가진다. 대안적인 실시예에서, 게이트 유전체 층(279)은 추가의 유전체 층을 포함할 수 있거나 계면층(280)을 생략할 수 있다.
방법(100)(도 1a)은 106 단계에서 게이트 유전체 층(279) 위에 희생층(또는 더미 하드 마스크)(284)을 형성한다. 도 4a-4d를 참조하면, 예시된 실시예에서, 희생층(284)은 게이트 트렌치(275)를 부분적으로 채우고 n형 디바이스 영역(240-1) 및 p형 디바이스 영역(240-2) 모두에서 채널층(215) 주위를 덮는다(둘러싼다). 희생층(284)은 ALD, CVD, PVD, 다른 적절한 공정 또는 이들의 조합과 같은 본 명세서에 기술된 임의의 공정에 의해 게이트 유전체 층(279) 상에 성막될 수 있다. 희생층(284)의 두께는 게이트 트렌치(275)를 채우지 않고(즉, 갭(277A, 277B)의 임의의 부분은 게이트 유전체 층(279)에 의해 채워지지 않음) n형 디바이스 영역(240-1)에서 인접한 채널층(215) 사이의 갭(277A)의 임의의 나머지 부분과 p형 디바이스 영역(240-2)의 인접한 채널층(215) 사이의 갭(277B)의 임의의 나머지 부분을 채우도록 구성된다. 일부 실시예에서, 희생층(284)의 두께는 약 0.5 nm 내지 약 5 nm이다.
희생층(284)은 에칭 공정 중에 희생층(284)과 하이-k 유전체 층(282) 사이의 에칭 선택비를 달성하기 위해 하이-k 유전체 재료와 다른 재료를 포함함으로써 희생층(284)은 하이-k 유전체 층(292)이 최소로 에칭되게(에칭되지 않게) 에칭될 수 있다. 희생층(284)의 재료는 에칭 공정 중에 희생층(284)과 n형 일함수 층 사이의 에칭 선택비를 달성하기 위해 (도 9b의 n형 일함수 금속층(340)과 같은) n형 일함수 금속층의 재료와도 상이함으로써 희생층(284)은 n형 일함수 층이 최소로 에칭되게(에칭되지 않게) 선택적으로 에칭되거나 그 반대로 될 수 있다. 일부 실시예에서, 희생층(284)의 재료는 에칭 공정 중에 희생층(284)과 패시베이션 층 사이의 에칭 선택비를 달성하기 위해 (도 10b의 n형 일함수 금속층(340) 위의 패시베이션 층(342)과 같은) n형 일함수 금속층 위의 패시베이션 층의 재료와 상이함으로써 희생층(284)은 패시베이션 층이 최소로 에칭되게(에칭되지 않게) 선택적으로 에칭되거나 그 반대로 할 수 있다. 희생층(284)의 재료는 또한 에칭 공정 중에 희생층(284)과 ILD 층(270)의 것과 같은 로우-k 유전체 재료 사이의 에칭 선택비를 달성하기 위해 로우-k 유전체 재료와 상이함으로써 희생층(284)은 ILD 층(270)이 최소로 에칭되게(에칭되지 않게) 선택적으로 에칭될 수 있다. 또한, 희생층(284)의 재료는 습식 에천트에 의해 용이하게 에칭되도록 설계된다. 일부 실시예에서, 희생층(284)은 알루미늄 및 산소(예, AlOx 또는 알루미나(Al2O3))와 같은 금속 및 산소를 포함한다(따라서, 금속 산화물 층으로 지칭될 수 있음). 일부 실시예에서, 희생층(284)은 티타늄 질화물(TiN) 또는 실리콘 산탄화물(SiOC)을 포함한다. 본 개시 내용은 본 명세서에 기술된 바와 같이 원하는 에칭 선택비를 제공할 수 있는 다른 반도체 재료 및/또는 다른 유전체 재료를 포함하는 희생층(284)을 고려한다.
방법(100)(도 1a)은 108 단계에서 희생층(284)을 에칭하여 부분적으로 제거한다. 도 5a-5d를 참조하면, 희생층(284)이 부분적으로 제거되고 희생층(284)의 나머지 부분은 n형 디바이스 영역(240-1) 및 p형 디바이스 영역(240-2) 모두에서 채널층(215) 사이와 채널층(215)과 기판(202) 사이에서 희생(더미) 특징부(284')가 된다. 편의상, 희생(더미) 특징부(284')는 때로 희생(더미) 층(284)으로 지칭된다. 일부 실시예에서, 에칭 공정은 하이-k 유전체 층(292)에 대한 희생층(284)과 관련하여 에칭 선택비가 높은 에천트을 사용하는 습식 에칭 공정이다. 일부 실시예에서, 에천트은 약 10 내지 약 100의 에칭 선택비(즉, 에천트에 대한 희생층(284)의 에칭 속도 대 에천트에 대한 하이-k 유전체 층(292)의 에칭 속도의 비율)를 나타낸다. 일부 실시예에서, 에칭 선택비는 100 이상이다.
일부 실시예에서, 108 단계에서의 습식 에칭 공정은 NH4OH-기반 습식 에천트을 구현한다. 일부 실시예에서, 108 단계에서의 습식 에칭 공정은 자기-제한(self-limited) 산화에 이은 산화물 제거 공정을 포함하는 디지털 에칭 공정을 구현한다. 예를 들어, 자기-제한 산화는 HPM(HCl, H2O2 및 H2O의 혼합물), H2O2 또는 오존화된 탈염(DI)수(DI-O3)로 구현되고; 산화물 제거 공정은 HCl, NH4OH, 희석된 HF 또는 다른 적절한 화학 물질을 사용할 수 있다. 에칭 공정의 파라미터(예, 에칭 온도, 에천트 농도, 에칭 시간, 다른 적절한 습식 에칭 파라미터, 또는 이들의 조합)는 하이-k 유전체 층(292)이 최소로 에칭되게(에칭되지 않게) 채널층(215)의 측벽 및 분리 특징부(230)의 상부로부터 희생층(284)을 제거하도록 조절(조정)된다. 예를 들어, 에칭 시간(즉, 희생층(284)이 암모니아계 습식 에천트에 노출되는 시간)은 채널층(215)의 측벽 및 하이-k 유전체 층(282)의 최상부(즉, 최상부 채널층(215)의 상부면 위에 배치된 하이-k 유전체 층(282)의 일부)를 따라 희생층(284)을 제거하도록 조절된다. 상기 예에서 추가로, 에칭 시간은 희생 특징부(284')의 폭(여기서는, x-방향을 따른 폭)이 채널층(215)의 폭 및 게이트 유전체의 두께의 합(즉, 계면층(292)의 두께와 하이-k 유전체 층(284)의 두께의 합)보다 작아질 때까지 희생층(284)의 측방 에칭(예, x-방향 및/또는 y-방향을 따른 애칭)을 달성하도록 추가로 조절된다. 일부 실시예에서, 희생 특징부(284')의 폭은 채널층(215)의 폭과 실질적으로 동일하다. 따라서, 희생 특징부(284')의 측벽은 하이-k 유전체 층(282)의 측벽에 대해 x-방향을 따라 거리(d)만큼 리세싱된다. 일부 실시예에서, 거리(d)는 0보다 크고, 예를 들어 약 0.5 nm 내지 약 5 nm이다. 일부 실시예에서, 측벽은 거리(d)가 0과 같도록 하이-k 유전체 층(282)의 측벽에 대해 x-방향을 따라 리세싱되지 않는다.
방법(100)(도 1a)은 110, 112 및 114 단계로 진행하여, p형 디바이스 영역(240-2)에 희생 특징부(284')를 유지하면서 n형 디바이스 영역(240-1)으로부터 희생층(284)(즉, 희생 특징부(284'))을 완전히 제거한다.
도 6a-6d를 참조하면, 110 단계에서, 방법(100)(도 1a)은 하나 이상의 개구(292)를 갖는 마스크(또는 에칭 마스크)(290)를 형성한다. 마스크(290)는 p형 디바이스 영역(240-2)을 포함하는 p형 GAA 트랜지스터 영역을 덮고 개구(292)를 통해 n형 디바이스 영역(240-1)을 포함하는 n형 GAA 트랜지스터 영역을 노출시킨다. 마스크(290)는 희생 특징부(284')의 제거 중에 에칭 선택비를 달성하기 위해 희생 특징부(284')의 재료와 다른 재료를 포함한다. 예를 들어, 마스크(290)는 레지스트 재료를 포함할 수 있다(따라서, 패턴화된 레지스트 층 및/또는 패턴화된 포토레지스트 층으로 지칭될 수 있음). 일부 실시예에서, 마스크(290)는 반사 방지 코팅(ARC) 층 위에 배치된 레지스트 층과 같은 다층 구조를 가진다. 본 개시 내용은 희생 특징부(284')의 제거 중에 에칭 선택비가 달성되는 한, 마스크(290)에 대해 다른 재료를 고려한다. 일부 실시예에서, 110 단계는 디바이스(200) 위에 레지스트 층을 형성하고(예, 스핀 코팅에 의해), 노광전 베이킹 공정을 수행하고, 포토마스크를 사용하여 노광 공정을 수행하고, 노광후 베이킹 공정을 수행하고, 현상액 내에 노출된 레지스트 층을 현상하는 것을 포함하는 리소그래피 공정을 포함한다. 현상 후, 패턴화된 레지스트 층(예, 패턴화된 마스크(290))은 포토마스크에 대응하는 레지스트 패턴을 포함하고, 패턴화된 레지스트 층은 p형 디바이스 영역(240-2)을 포함하는 p형 GAA 트랜지스터 영역을 덮고 n형 디바이스 영역(240-1)을 포함하는 n형 GAA 트랜지스터 영역을 노출시킨다. 대안적으로, 노광 공정은 마스크리스 리소그래피, e-빔 기록, 이온-빔 기록, 또는 이들의 조합과 같은 다른 방법에 의해 구현되거나 대체될 수 있다.
도 7a-7d를 참조하면, 112 단계에서, 방법(100)(도 1a)은 마스크(290)의 개구(292)를 통해 n형 디바이스 영역(240-1)의 희생 특징부(284')를 에칭한다. p형 디바이스 영역(240-2)의 희생 특징부(284')는 마스크(290)에 의해 에칭 공정으로부터 보호된다. 에칭 공정은 n형 디바이스 영역(240-1)에서 채널층(215) 사이 및 채널층(215)과 기판(202) 사이의 희생 특징부(284')를 완전히 제거함으로써, n형 디바이스 영역(240-1)의 게이트 유전체 층(279)(하이-k 유전체 층(282)을 포함)을 노출시킨다. 에칭 공정은 본질적으로 n형 디바이스 영역(240-1) 내의 갭(277A)의 일부를 재생하거나 재형성한다. 일부 실시예에서, 에칭 공정은 하이-k 유전체 층(282)에 대해 희생 특징부(284')와 관련하여 에칭 선택비가 높은 에천트을 사용하는 습식 에칭 공정이다. 일부 실시예에서, 에천트은 약 10 내지 약 100의 에칭 선택비를 나타낸다. 일부 실시예에서, 에칭 선택비는 100 이상이다. 일부 실시예에서, 습식 에칭 공정은 NH4OH-기반 습식 에천트을 구현한다. 에칭 공정의 파라미터(예, 에칭 온도, 에천트 농도, 에칭 시간, 다른 적절한 습식 에칭 파라미터, 또는 이들의 조합)는 n형 디바이스 영역(240-1) 내의 희생 특징부(284')의 완전한 제거를 보장하도록 조절된다. 예를 들어, 에칭 시간(즉, 희생 특징부(284')가 암모니아계 습식 에천트에 노출되는 시간)은 하이-k 유전체 층(282)이 최소로 에칭되게(에칭되지 않게) 희생 특징부(284')를 완전히 제거하도록 조절된다. 일부 실시예에서, 에천트은 추가로 마스크(290)에 대해 희생 특징부(284')와 관련되어 에칭 선택비를 가진다. 일부 실시예에서, 에칭 공정은 마스크(290)를 부분적으로 에칭한다.
에칭 공정 후에, 마스크(290)는 예를 들어, 방법(100)(도 1a)의 114 단계에서의 레지스트 스트리핑 공정 또는 다른 적절한 공정에 의해 제거된다. 도 8a-8d를 참조하면, 희생 특징부(284')는 여전히 p형 디바이스 영역(240-2)에서 채널층(215) 사이 및 채널층(215)과 기판(202) 사이에 잔류하며, n형 디바이스 영역(240-1)에는 존재하지 않는다.
도 9a-9d를 참조하면, 116 단계에서, 방법(100)(도 1a)은 게이트 유전체 층(279)(본 실시예에서 층(280 및 282)을 포함함) 및 희생 특징부(284') 위에 n형 일함수 금속층(340)을 형성한다. 특히, n형 일함수 금속층(340)은 n형 디바이스 영역(240-1) 내의 각 채널층(215) 주위를 덮는다(둘러싼다). p형 디바이스 영역(240-2)에서는 희생 특징부(284')로 인해, n형 일함수 금속층(340)은 임의의 채널층(215)을 둘러싸지 않는다. 또한, 도 9b 및 도 9c에 예시된 바와 같이, n형 일함수 금속층(340)의 두께는 n형 디바이스 영역(240-1)에서 인접한 채널층(215) 사이 및 채널층(215)과 기판(202) 사이의 갭(277A)을 완전히 채우지 않도록 설계된다. 이에 의해, n형 디바이스 영역(240-1)의 각 채널층(215)을 n형 일함수 금속층(340)과 동일한 두께로 둘러싸일 수 있어서 채널층(215) 사이의 Vt의 균일성을 향상시킬 수 있다. 도 9ba에 예시된 대안적인 실시예에서, n형 일함수 금속층(340)의 두께는 n형 디바이스 영역(240-1)에서 인접한 채널층(215) 사이 및 채널층(215)과 기판(202) 사이의 갭(277A)을 완전히 채우도록 설계된다. 일부 실시예에서, n형 일함수 금속층(340)은 약 1 nm 내지 약 5 nm, 예컨대 약 2 nm 내지 약 4 nm의 두께를 가진다. n형 일함수 금속층(340)은 Ti, Al, Ag, Mn, Zr, TiC, TiAl, TiAlC, TiAlSiC, TaC, TaCN, TaSiN, TaAl, TaAlC, TaSiAlC, TiAlN, 다른 n형 일함수 재료 또는 이들의 조합과 같은 임의의 적절한 n형 일함수 재료를 포함한다. 예시된 실시예에서, n형 일함수 금속층(340)은 알루미늄을 포함한다. 예를 들어, n형 일함수 금속층(340)은 TiAl, TiAlC, TaAlC, TiSiAlC 또는 TiAlC 및 TiN의 이중층을 포함한다. n형 일함수 금속층(340)은 CVD, PVD, ALD, 다른 증착 공정 또는 이들의 조합과 같은 다른 적절한 증착 공정을 이용하여 형성될 수 있다.
도 10a-10d를 참조하면, 118 단계에서, 방법(100)(도 1a)은 n형 일함수 금속층(340) 위에 패시베이션 층(342)을 형성한다. 특히, 도 10b에 예시된 실시예에서, 패시베이션 층(342)은 각각의 채널층(215) 주위를 덮고(둘러싸고) n형 디바이스 영역(240-1)에서 인접한 채널층(215) 사이 및 채널층(215)과 기판(202) 사이의 갭(277A)의 나머지 공간을 채운다. 패시베이션 층(342)의 재료는 예를 들어, n형 일함수 금속층(340) 내로의 재료의 확산을 방지함으로써 n형 일함수 금속층(340)을 보호하도록 선택된다. 또한, 상기 재료는 또한 n형 일함수 금속층(340)으로부터의 재료(특히, 알루미늄)가 확산되는 것을 방지한다. 이는 n형 일함수 금속층(340)을 안정화시키고 n형 디바이스 영역(240-1)에서 채널층(215) 사이의 Vt 균일성을 보장한다. 또한, 패시베이션 층(342)의 재료는 전술한 바와 같이 희생 특징부(284')에 대해 높은 에칭 선택비를 가진다. 일부 실시예에서, 패시베이션 층(342)은 반도체 재료, 유전체 재료, 반도체 재료 및 유전체 재료의 이중층 또는 다른 적절한 재료를 포함한다. 예를 들어, 패시베이션 층(342)은 실리콘(예, 폴리실리콘 또는 비정질 실리콘)의 층, 실리콘 이산화물의 층, 실리콘 층 및 실리콘 이산화물 층을 가지는 이중층, 알루미나 층, 또는 다른 적절한 재료를 포함할 수 있다. 패시베이션 층(342)은 게이트 트렌치(275)의 측벽 및 n형 일함수 금속층(340) 위에 실질적으로 균일한 두께를 가지도록 성막된다. 패시베이션 층(342)은 약 1 nm 내지 2 nm의 두께를 가질 수 있다. 일 실시예에서, 패시베이션 층(342) 및 n형 일함수 금속층(340)은 인-시튜(즉, 동일한 공정 챔버 또는 동일한 클러스터 툴에서) 형성된다.
n형 일함수 금속층(340)이 n형 디바이스 영역(240-1)에서 인접한 채널층(215) 사이 및 채널층(215)과 기판(202) 사이의 갭(277A)을 완전히 채우는 대안적인 실시예에서, 패시베이션 층(342)은 도 10ba에 예시된 바와 같이 n형 일함수 금속층(340) 위에 성막되고 각각의 채널층(215) 주위를 감싸지 않는다. 그러나, n형 디바이스 영역(240-1)(예, 도 10b)에서 패시베이션 층(342)이 각각의 채널층(215) 주위를 감싸는 것은 도 10ba의 실시예에 비해 일반적으로 채널층(215) 사이의 Vt 균일성을 향상시킨다(본질적으로, 각각의 채널층(215)은 대략 동일한 임계 전압에서 온/오프 작동됨). 일부 실시예에서, 방법(100)은 118 단계를 생략하고 (예를 들어, 도 18d에 예시된 바와 같이) n형 일함수 금속층(340) 위에 패시베이션 층(342)을 형성하지 않는다. 그러나, 패시베이션 층(342)을 갖는 것은 일반적으로 패시베이션 층(342)이 생략된 실시예에 비해 n형 디바이스 영역(240-1)에서 채널층(215) 사이의 Vt 균일성을 향상시킨다.
방법(100)(도 1a)은 120, 122, 124, 126 및 128 단계로 진행하여, p형 디바이스 영역(240-2)으로부터 패시베이션 층(342), n형 일함수 금속층(340) 및 희생 특징부(284')를 제거한다.
도 11a-11d를 참조하면, 120 단계에서, 방법(100)(도 1b)은 하나 이상의 개구(346)를 갖는 마스크(또는 에칭 마스크)(345)를 형성한다. 마스크(345)는 n형 디바이스 영역(240-1)을 포함하는 n형 GAA 트랜지스터 영역을 덮고 개구(346)를 통해 p형 디바이스 영역(240-2)을 포함하는 p형 GAA 트랜지스터 영역을 노출시킨다. 마스크(345)는 희생 특징부(284'), 패시베이션 층(342) 및 n형 일함수 금속층(340)의 각각의 재료와 상이하여 상기 층들(284', 342 및 340)의 제거 중에 에칭 선택비를 달성하는 재료를 포함한다. 예를 들어, 마스크(345)는 레지스트 재료를 포함 할 수 있다(따라서 패턴화된 레지스트 층 및/또는 패턴화된 포토레지스트 층으로 지칭될 수 있다). 일부 실시예에서, 마스크(345)는 반사 방지 코팅(ARC) 층 위에 배치된 레지스트 층과 같은 다층 구조를 가진다. 본 개시 내용은 전술한 바와 같이 층들(284', 340 및 342)의 제거 중에 에칭 선택비가 달성되는 한, 마스크(345)에 대해 다른 재료를 고려한다. 일부 실시예에서, 120 단계는 디바이스(200) 위에 레지스트 층을 형성하고(예, 스핀 코팅에 의해), 노광전 베이킹 공정을 수행하고, 포토마스크를 사용하여 노광 공정을 수행하고, 노광후 베이킹 수행을 수행하고, 현상액 내에 노출된 레지스트 층을 현상하는 것을 포함하는 리소그래피 공정을 포함한다. 현상 후, 패턴화된 레지스트 층(예, 패턴화된 마스크(345))은 포토마스크에 대응하는 레지스트 패턴을 포함하고, 패턴화된 레지스트 층은 n형 디바이스 영역(240-1)을 포함하는 n형 GAA 트랜지스터 영역을 덮고 p형 디바이스 영역(240-2)을 포함하는 p형 GAA 트랜지스터 영역을 노출시킨다. 대안적으로, 노광 공정은 마스크리스 리소그래피, e-빔 기록, 이온-빔 기록, 또는 이들의 조합과 같은 다른 방법에 의해 구현되거나 대체될 수 있다.
도 12a-12d를 참조하면, 120 단계에서, 방법(100)(도 1b)은 하나 이상의 에칭 공정을 이용하여 개구(346)를 통해 p형 디바이스 영역으로부터 패시베이션 층(342)을 제거한다. 예를 들어, 122 단계는 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 구현할 수 있다. 에천트는 패시베이션 층(342)의 재료를 제거하도록 조절되지만 마스크(345)를 에칭하지는 않는다(또는 크게 에칭하지 않는다).
도 13a-13d를 참조하면, 124 단계에서, 방법(100)(도 1b)은 하나 이상의 에칭 공정을 이용하여 개구(346)를 통해 p형 디바이스 영역으로부터 n형 일함수 금속층(340)을 제거한다. 예를 들어, 124 단계는 건식 에칭 공정, 습식 에칭 공정 또는 이들의 조합을 구현할 수 있다. 에천트는 n형 일함수 금속층(340)의 재료를 제거하도록 조절되지만 마스크(345)를 에칭하지는 않는다(또는 크게 에칭하지 않는다).
122 및 124 단계의 경우, 건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예, CF4, SF6, CH2F2, CHF3 및/또는 C2F6), 염소 함유 가스(예, Cl2, CHCl3, CCl4 및/또는 BCl3), 브롬 함유 가스(예, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다. 또한, 습식 에칭 공정은 희석된 불산(DHF); 수산화 칼륨(KOH) 용액; 암모니아; 불화수소산(HF), 질산(HNO3) 및/또는 아세트산(CH3COOH)을 함유하는 용액; 또는 다른 적절한 습식 에천트에서의 에칭을 포함할 수 있다.
일부 실시예에서, 122 및 124 단계는 패시베이션 층(342) 및 n형 일함수 금속층(340) 모두를 에칭하는 하나의 에칭 공정으로 결합될 수 있다. 또한, 122 및 124 단계는 마스크(345) 아래의 패시베이션 층(342) 및 n형 일함수 금속층(340)의 측면 오버-에칭이 최소로 존재하거나 존재하지 않도록 조절된다. 122 및 124 단계의 결과, 게이트 유전체 층(279)(하이-k 유전체 층(282) 및 계면층(280)을 포함함) 및 희생 특징부(284')는 게이트 트렌치(275)에 그리고 p형 디바이스 영역(240-2)의 개구(346)를 통해 노출된다.
도 14a-14d를 참조하면, 126 단계에서, 방법(100)(도 1b)은 개구(346)를 통해 p형 디바이스 영역(240-2)으로부터 희생 특징부(284')를 제거한다. 126 단계는 112 단계에 사용된 것과 동일한 에칭 공정을 이용할 수 있다. 대안적으로, 126 단계는 112 단계서 사용된 것과 다른 에칭 공정을 이용할 수 있다. 에칭 공정은 p형 디바이스 영역(240-2) 내의 채널층(215) 사이 및 채널층(215)과 기판(202) 사이에서 희생 특징부(284')를 완전히 제거하여 p형 디바이스 영역(240-2)에서 게이트 유전체 층(279)(하이-k 유전체 층(282)을 포함함)을 노출시킨다. 에칭 공정은 본질적으로 p형 디바이스 영역(240-2)에서 갭(277B)의 일부를 재생 또는 재형성한다. 도 14b 및 도 14d에 예시된 바와 같이, 갭(277B)은 p형 디바이스 영역(240-2)에서 인접한 채널층(215) 사이 및 채널층(215)과 기판(202) 사이에 다시 나타난다. 일부 실시예에서, 에칭 공정은 하이-k 유전체 층(282)에 대해 희생 특징부(284')와 관련하여 높은 에칭 선택비를 갖는 에천트을 사용하는 습식 에칭 공정이다. 일부 실시예에서, 에천트은 약 10 내지 약 100의 에칭 선택비를 나타낸다. 일부 실시예에서, 에칭 선택비는 100 이상이다. 일부 실시예에서, 습식 에칭 공정은 NH4OH-기반 습식 에천트을 구현한다. 에칭 공정의 파라미터(예, 에칭 온도, 에천트 농도, 에칭 시간, 다른 적절한 습식 에칭 파라미터, 또는 이들의 조합)는 p형 디바이스 영역(240-2) 내의 희생 특징부(284')의 완전한 제거를 보장하도록 조절된다. 예를 들어, 에칭 시간(즉, 희생 특징부(284')가 암모니아계 습식 에천트에 노출되는 시간)은 하이-k 유전체 층(282)이 최소로 에칭되게(에칭되지 않게) 희생 특징부(284')를 완전히 제거하도록 조절된다. 일부 실시예에서, 에천트은 추가로 마스크(345)에 대해 희생 특징부(284')와 관련되어 에칭 선택비를 가진다.
또한, 126 단계는 마스크(345) 아래의 패시베이션 층(342) 및 n형 일함수 금속층(340)의 측방 오버-에칭이 최소로 존재하거나 존재하지 않도록 조절된다. 일부 실시예에서, 마스크(345) 아래의 패시베이션 층(342) 및 n형 일함수 금속층(340)의 측방 리세스는 5 nm 이하이다. 임의의 경우, 패시베이션 층(342) 및 n형 일함수 금속층(340)의 말단부는 여전히 분리 특징부(230)의 바로 위에 남겨진다. 갭(277B)이 희생 특징부(284') 대신에 n형 일함수 금속층(들)로 채워지는 접근법에 비해, 본 실시예는 일함수 금속층(들)이 일반적으로 희생 특징부(284')의 재료(들)보다 더 에칭되기 어렵기 때문에 마스크(345) 아래의 패시베이션 층(342) 및 n형 일함수 금속층(340)의 측방 리세스를 감소시킬 수 있다. 또한, 본 실시예는 갭(277B)에 n형 일함수 금속층(들)의 어떤 잔류물도 남기지 않는다. n형 일함수 금속층의 잔류물은 전형적으로 알루미늄을 포함하며, 후속으로 갭(277B)에 성막된 p형 일함수 금속층으로 확산될 것이다. 이러한 잔류물이 없으면 p형 GAA 디바이스에서의 Vt 균일성이 향상된다.
에칭 공정 후에, 마스크(345)는 예를 들어, 방법(100)(도 1b)의 단계(128)에서의 레지스트 스트리핑 공정 또는 다른 적절한 공정에 의해 제거된다. 도 15a-15d를 참조하면, p형 디바이스 영역(240-2)에서, 게이트 유전체 층(279)은 게이트 트렌치(275)에 노출되고, 갭(277B)은 인접한 채널층(215) 사이 및 채널층(215)과 기판(202) 사이에 나타난다. n형 디바이스 영역(240-1)에서, n형 일함수 금속층(340) 및 패시베이션 층(342)은 게이트 트렌치(275)에 노출된다. 또한, n형 일함수 금속층(340) 및 패시베이션 층(342)은 채널층(215) 주위를 감싸고(뚤러싸고), 인접한 채널층(215) 사이 및 채널층(215)과 기판(202) 사이의 공간을 채운다.
도 16a-16d를 참조하면, 130 단계에서, 방법(100)(도 1b)은 p형 디바이스 영역(240-2)에서 게이트 유전체 층(279)(본 실시예에서 층(280 및 282)을 포함함) 위에 그리고 n형 디바이스 영역(240-1)에서 n형 일함수 금속층(340) 및 패시베이션 층(342) 위에 p형 일함수 금속층(300)을 형성한다. 특히, p형 일함수 금속층(300)은 p형 디바이스 영역(240-2)에서 각각의 채널층(215) 주위를 감싸고(둘러싸고), 인접하는 채널층(215) 사이 및 채널층(215)과 기판(202) 사이의 갭(277B)의 임의의 나머지 부분을 채운다. n형 디바이스 영역(240-1)에서, n형 일함수 금속층(340) 및 패시베이션 층(342)은 이미 갭(277A)을 채우고 있으므로, p형 일함수 금속층(300)은 게이트 트렌치(275)의 바닥면 및 측벽면뿐만 아니라 n형 일함수 금속층(340) 및 패시베이션 층(342)의 상부 및 측면에만 성막된다. 일부 실시예에서, p형 일함수 금속층(300)은 약 2 nm 내지 약 5 nm의 두께를 가진다. p형 일함수 금속층(300)은 TiN, TaN, TaSN, Ru, Mo, Al, WN, WCN, ZrSi2, MoSi2, TaSi2, NiSi2, 다른 p형 일함수 재료, 또는 이들의 조합과 같은 임의의 적절한 p형 일함수 재료를 포함한다. 예시된 실시예에서, p형 일함수 금속층(300)은 TiN과 같은 티타늄 및 질소를 포함한다. p형 일함수 금속층(300)은 CVD, PVD, ALD 또는 이들의 조합과 같은 임의의 적절한 증착 공정을 이용하여 형성될 수 있다. 도 16b는 n형 및 p형 디바이스 영역의 경계에서 분리 특징부(230) 위의 p형 일함수 금속층(300)의 스텝부(301)를 예시한다. 스텝부(301)의 높이(n형 디바이스 영역(240-1)의 스텝부(301)의 상부면으로부터 p형 디바이스 영역(240-2)의 스텝부(301)의 상부면까지의 거리)는 n형 일함수 금속층(340)(약 1 nm 내지 5 nm, 예컨대 2 nm 내지 4 nm) 및 패시베이션 층(342)(약 1 nm 내지 2 nm)의 두께와 대략 동일하다.
도 17a-17d를 참조하면, 132 단계에서, 방법(100)(도 1b)은 n형 디바이스 영역(240-1) 및 p형 디바이스 영역(240-2) 모두에서 p형 일함수 층(300) 위에 벌크 금속층(350)을 형성한다. 예를 들어, CVD 공정 또는 PVD 공정에 의해 게이트 트렌치(275)의 임의의 나머지 부분을 채우도록 벌크 금속층(350)이 성막된다. 벌크 금속층(350)은 Al, W 및/또는 Cu와 같은 적절한 도전 재료를 포함한다. 벌크 금속층(350)은 추가로 또는 집합적으로 다른 금속, 금속 산화물, 금속 질화물, 다른 적절한 재료 또는 이들의 조합을 포함할 수 있다. 일부 구현예에서, 패시베이션 층(또는 차단층)(352)(예, 도 18b에 예시됨)이 벌크 금속층(350)을 형성하기 전에 p형 일함수 층(300) 위에 (예를 들어, ALD에 의해) 선택적으로 형성됨으로써, 벌크 금속층(350)은 차단층 상에 배치된다. 패시베이션 층(352)은 실질적으로 균일한 두께를 가질 수 있고, 벌크 금속층(350) 및 p형 일함수 금속층(300)과 같은 게이트 층들 사이의 확산을 차단 및/또는 감소시키는 재료를 포함한다. 일부 실시예에서, 132 단계가 생략되어 디바이스(200)에서 벌크 금속층(350)이 성막되지 않고 생략된다.
벌크 금속층(350)이 성막된 후, 평탄화 공정을 수행하여 디바이스(200)로부터 과잉의 게이트 재료를 제거할 수 있다. 예를 들어, ILD 층(270)의 상부면이 도달(노출)될 때까지 CMP 공정이 수행된다. 예시된 실시예에서, 디바이스(200)는 2개의 상이한 금속 게이트 부분 - 즉, n형 디바이스 영역(240-1)의 n형 금속 게이트(360A) 및 p형 디바이스 영역(240-2)의 p형 금속 게이트(360B) - 으로 구성된다. 게이트(360A, 360B)의 상부면은 ILD 층(270)의 상부면과 실질적으로 평면이다. n형 금속 게이트(360A)는 게이트 유전체 층(279)(예, 계면층(280) 및 하이-k 유전체 층(282)을 포함함) 및 게이트 전극(예, n형 일함수 금속층(340), 패시베이션 층(342), p형 일함수 금속층(300) 및 벌크 금속층(350)을 포함함)을 포함한다. p형 금속 게이트(360B)는 게이트 유전체 층(279)(예, 계면층(280) 및 하이-k 유전체 층(282)을 포함함) 및 게이트 전극(예, p형 일함수 금속층(300) 및 벌크 금속층(350)을 포함함)을 포함한다. 따라서, 디바이스(200)는 각각의 채널층(215) 주위를 감싸고 각각의 에피택셜 소스/드레인 특징부(260A) 사이에 배치된 금속 게이트(360A)를 갖는 n형 GAA 트랜지스터 및 각각의 채널층(215) 주위를 감싸고 각각의 에피택셜 소스/드레인 특징부(260B) 사이에 배치된 금속 게이트(360B)를 갖는 p형 GAA 트랜지스터를 포함한다.
도 18a-18d는 도 17a의 B-B' 라인을 따른 디바이스(200)의 다양한 실시예를 예시한다. 도 18a는 예를 들어, 도 16b를 참조로 전술한 바와 같이, n형 디바이스 영역(240-1) 및 p형 디바이스 영역(240-2) 모두에서 다양한 층(215, 280, 282, 340, 342 및 300)을 추가로 예시한다. 도 18b는 도 18에 예시된 동일한 구조체를 예시하며, 벌크 금속층(350) 및 p형 일함수 금속층(300)과 벌크 금속층(350) 사이의 패시베이션 층(352)을 추가로 예시한다. 패시베이션 층(352)은 패시베이션 층(342)과 동일하거나 유사한 재료를 포함할 수 있다. 도 18b에 예시된 실시예에서. 패시베이션 층(352)은 p형 디바이스 영역(240-2)에서 각 채널층(215) 주위를 감싸도록(둘러싸도록) 형성된다. 대안적인 실시예(미도시)에서, p형 일함수 금속층(300)은 인접한 채널층(215) 사이 및 채널층(215)과 기판(202) 사이의 임의의 갭을 완전히 채우고(예컨대, 도 16b에 예시됨), 패시베이션 층(352)은 p형 일함수 금속층(300) 위에 형성되지만 채널층(215) 주위를 둘러싸지는 않는다.
도 18c는 n형 일함수 금속층(340)이 n형 디바이스 영역(240-1)에서 인접한 채널층(215) 사이 및 채널층(215)과 기판(202) 사이의 임의의 갭을 완전히 채우는 실시예를 예시한다. 결국, 패시베이션 층(342)은 n형 일함수 금속층(340) 위에 형성되지만 채널층(215) 주위를 둘러싸지는 않는다. 도 18d는 디바이스(200)에서 패시베이션 층(342)이 생략된 실시예를 예시한다. 도 18d의 다른 양태는 도 18c의 양태와 동일하다.
도 19a-19b는 도 17a의 C-C' 라인을 따른 디바이스(200)의 다양한 실시예를 더 상세히 예시한다. 도 19a는 도 17c에 예시된 실시예의 부분도이다. 도 19a를 참조하면, 채널층(215)은 한 쌍의 소스/드레인 특징부(260A) 사이에서 부유되어 그곳에 연결된다. 내부 스페이서(255)는 채널층(215) 사이에 수직으로 그리고 소스/드레인 특징부(260A)와 n형 금속 게이트(360A) 사이에 측방으로 배치되고, n형 금속 게이트는 계면층(280), 하이-k 유전체 층(282), n형 일함수 금속층(340) 및 패시베이션 층(342)을 포함한다. 상기 층들(280, 282, 340 및 342)은 2개의 채널층(215) 사이의 공간을 집합적으로 충전한다. 도 19b에 예시된 실시예에서, 패시베이션 층(342)은 생략되고 상기 층들(280, 282 및 340)은 2개의 채널층(215) 사이의 공간을 집합적으로 충전한다. 도 19b의 실시예는 도 18c에 예시된 실시예에 대응한다. 도 19c는 도 17a의 D-D' 라인을 따른 디바이스(200)의 실시예를 더 상세하게 예시한다. 도 19c는 도 17d에 예시된 실시예의 부분도이다. 도 19c를 참조하면, 채널층(215)은 한 쌍의 소스/드레인 특징부(260B) 사이에서 부유되어 그곳에 연결된다. 내부 스페이서(255)는 채널층(215) 사이에 수직으로 그리고 소스/드레인 특징부(260B)와 p형 금속 게이트(360B) 사이에 측방으로 배치되고, p형 금속 게이트는 계면층(280), 하이-k 유전체 층(282) 및 p형 일함수 금속층(300)을 포함한다. 상기 층들(280, 282 및 300)은 집합적으로 2개의 채널층(215) 사이의 공간을 충전한다.
방법(100)(도 1b)은 134 단계에서 추가의 제조 단계를 수행할 수 있다. 예를 들어, n형 GAA 트랜지스터 및 p형 GAA 트랜지스터의 동작을 가능케 하기 위해 다양한 접촉부가 형성될 수 있다. 예를 들어, ILD 층(270)과 유사한 하나 이상의 ILD 층 및/또는 CESL 층이 기판(202) 위에(특히, ILD 층(270) 및 게이트 구조체(360A, 360B) 위에) 형성될 수 있다. 이어서, 접촉부가 ILD 층(270) 및/또는 ILD 층(270) 위에 배치된 ILD 층에 형성될 수 있다. 예를 들어, 접촉부는 게이트 구조체(360A, 360B) 및 n형 GAA 트랜지스터와 p형 GAA 트랜지스터의 소스/드레인 영역(특히, 에피택셜 소스/드레인 특징부(260A, 260B))과 각각 전기적으로 및/또는 물리적으로 결합된다. 접촉부는 금속과 같은 도전 재료를 포함한다. 금속은 알루미늄, 알루미늄 합금(예, 알루미늄/실리콘/구리 합금), 구리, 구리 합금, 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 텅스텐, 다결정 실리콘, 금속 실리사이드, 다른 적절한 금속 또는 이들의 조합을 포함한다. 금속 실리사이드는 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 탄탈 실리사이드, 티타늄 실리사이드, 백금 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드 또는 이들의 조합을 포함할 수 있다. 일부 구현예에서, ILD 층(270) 위에 배치된 ILD 층 및 접촉부(예, ILD 층(270) 및/또는 다른 ILD 층들을 통해 연장됨)는 다층 상호 접속 특징부의 일부이다.
비제한적인 예시로서, 본 개시 내용의 하나 이상의 실시예는 반도체 디바이스 및 그 형성에 많은 장점을 제공한다. 예를 들어, 본 개시 내용의 실시예는 CMOS 디바이스용 n형 금속 게이트 및 p형 금속 게이트를 패턴화하는 공정을 제공한다. 공정은 인접한 채널층 사이 및 채널층과 기판 사이의 갭을 채우는 희생 특징부를 형성한다. 그런 다음, n형 일함수 금속층을 성막하고, p형 일함수 금속층을 성막하기 전에 이를 패턴화한다. 이것은 n형 일함수 금속층의 금속이 p형 일함수 금속층으로 확산되어 p형 디바이스의 임계 전압에 영향을 주는 것을 방지한다. 본 실시예는 기존의 CMOS 제조 공정에 쉽게 통합될 수 있다.
하나의 예시적인 양태에서, 본 개시 내용은 방법에 관한 것이다. 이 방법은 p형 영역 및 n형 영역을 가지는 구조체를 제공하는 단계 - 상기 p형 영역은 제1 채널층을 가지고, 상기 n형 영역은 제2 채널층을 가짐 - 를 포함한다. 방법은 상기 제1 채널층 주위와 상기 제2 채널층 주위에 게이트 유전체 층을 형성하는 단계 및 상기 p형 영역 및 상기 n형 영역 모두에서 상기 게이트 유전체 층 주위에 희생층을 형성하는 단계 - 상기 희생층은 상기 제1 채널층 사이의 공간에서 합쳐지고 상기 제2 채널층 사이의 공간에서 합쳐짐 - 를 더 포함한다. 방법은 상기 제1 채널층 사이의 공간 및 상기 제2 채널층 사이의 공간에 있는 상기 희생층의 부분만이 남겨지도록 상기 희생층을 에칭하는 단계; 상기 p형 영역을 덮고 상기 n형 영역을 노출시키는 제1 마스크를 형성하는 단계; 상기 제1 마스크를 제자리에 두고, 상기 n형 영역으로부터 상기 희생층을 제거하는 단계; 및 상기 제1 마스크를 제거하는 단계를 더 포함한다. 방법은 상기 제1 마스크를 제거한 후, 상기 n형 영역에서 상기 게이트 유전체 층 주위에 그리고 상기 p형 영역에서 상기 게이트 유전체 층 및 상기 희생층 위에 n형 일함수 금속층을 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 방법은 상기 n형 일함수 금속층을 형성한 후에 상기 n형 영역을 덮고 상기 p형 영역을 노출시키는 제2 마스크를 형성하고, 상기 제2 마스크를 제자리에 두고 상기 p형 영역으로부터 상기 n형 일함수 금속층을 제거하고 상기 p형 영역으로부터 상기 희생층을 제거하는 단계를 더 포함한다. 방법은 상기 제2 마스크를 제거하고, 상기 n형 영역 내의 상기 n형 일함수 금속층 위에 그리고 상기 p형 영역 내의 상기 게이트 유전체 층 주위에 p형 일함수 금속층을 형성하는 단계를 더 포함한다. 추가의 실시예에서, 상기 방법은 상기 n형 영역 및 상기 p형 영역 모두에서 상기 p형 일함수 금속층 위에 게이트 전극을 형성하는 단계를 더 포함한다. 다른 추가의 실시예에서, 상기 방법은 상기 n형 일함수 금속층을 형성한 후에 상기 n형 영역 및 상기 p형 영역 모두에서 상기 n형 일함수 금속층 위에 패시베이션 층을 형성하고, 상기 p형 영역으로부터 상기 n형 일함수 금속층을 제거함과 동시에 또는 그 이전에 상기 p형 영역으로부터 상기 패시베이션 층을 제거하는 단계를 더 포함한다. 일부 실시예에서, 상기 패시베이션 층은 알루미나 층, 실리콘 층, 실리콘 이산화물 층, 또는 실리콘 층 위의 실리콘 이산화물 층을 포함한다. 일부 실시예에서, 상기 패시베이션 층은 상기 제2 채널층 사이의 공간에서 합쳐진다.
본 방법의 일부 실시예에서, 상기 게이트 유전체 층은 계면층 및 상기 계면층 위의 하이-k 유전체 층을 포함한다. 상기 방법의 일부 실시예에서, 상기 희생층은 알루미나, 티타늄 질화물 또는 실리콘 산탄화물을 포함한다. 상기 방법의 일부 실시예에서, 상기 n형 일함수 금속층은 TiAlC, TiAl, TiC, TaAlC, TiSiAlC, 또는 TiAlC 및 TiN의 이중층을 포함한다.
다른 예시적인 양태에서, 본 개시 내용은 방법에 관한 것이다. 이 방법은 p형 영역에 제1 채널층 및 n형 영역에 제2 채널층을 가지는 구조체를 제공하는 단계; 상기 제1 채널층 주위 및 상기 제2 채널층 주위에 하이-k 유전체 층을 형성하는 단계; 상기 p형 영역과 상기 n형 영역 모두에서 상기 하이-k 유전체 층 주위에 희생층을 형성하는 단계 - 상기 희생층은 상기 제1 채널층 사이의 공간에서 합쳐지고 상기 제2 채널층 사이의 공간에서 합쳐짐 -; 상기 제1 채널층 사이의 공간 및 상기 제2 채널층 사이의 공간에 있는 상기 희생층의 일부만이 남겨지도록 상기 희생층을 에칭하는 단계; 및 상기 p형 영역을 덮고 상기 n형 영역을 노출시키는 제1 마스크를 형성하는 단계를 포함한다. 상기 방법은 상기 n형 영역으로부터 상기 희생층을 제거하는 단계; 상기 제1 마스크를 제거하는 단계; 상기 n형 영역에서 상기 하이-k 유전체 층 주위에 그리고 상기 p형 영역에서 상기 하이-k 유전체 층 및 상기 희생층 위에 n형 일함수 금속층을 형성하는 단계; 및 상기 n형 영역 및 상기 p형 영역 모두에서 상기 n형 일함수 금속층 위에 패시베이션 층을 형성하는 단계 - 상기 패시베이션 층은 상기 제2 채널층 사이의 공간에서 합쳐짐 -;를 더 포함한다.
본 방법의 일부 실시예에서, 상기 n형 일함수 금속층은 TiAlC, TiAl, TiC, TaAlC, TiSiAlC, 또는 TiAlC 및 TiN의 이중층을 포함한다. 추가의 실시예에서, 상기 패시베이션 층은 실리콘 층, 실리콘 이산화물 층, 또는 실리콘 층 위의 실리콘 이산화물 층을 포함한다. 일부 실시예에서, 상기 희생층은 알루미나 또는 티타늄 질화물, 또는 실리콘 산탄화물을 포함한다.
일부 실시예에서, 방법은 상기 패시베이션 층의 형성 후에 상기 n형 영역을 덮고 상기 p형 영역을 노출시키는 제2 마스크를 형성하는 단계; 상기 p형 영역으로부터 상기 패시베이션 층, 상기 n형 일함수 금속층 및 상기 희생층을 제거하는 단계; 상기 제2 마스크를 제거하는 단계; 및 상기 n형 영역에서 상기 n형 일함수 금속층 위에 그리고 상기 p형 영역에서 상기 하이-k 유전체 층 주위에 p형 일함수 금속층을 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 방법은 상기 하이-k 유전체 층을 형성하기 전에 상기 제1 채널층 주위 및 상기 제2 채널층 주위에 계면층을 형성하는 단계를 더 포함하고, 상기 하이-k 유전체 층은 상기 계면층 주위에 형성된다.
또 다른 예시적인 양태에서, 본 개시 내용은 디바이스에 관한 것으로, 해당 디바이스는 p형 영역 및 n형 영역을 가지는 기판; 상기 p형 영역 위의 제1 채널층 및 상기 n형 영역 위의 제2 채널층; 상기 제1 채널층 주위 및 상기 제2 채널층 주위의 게이트 유전체 층; 상기 제2 채널층 주위에 있는 상기 게이트 유전체 층 주위의 n형 일함수 금속층 - 상기 n형 일함수 금속층은 상기 제1 채널층 주위에 있는 상기 게이트 유전체 층 위에 배치되지 않음 -; 및 상기 제1 채널층 주위에 있는 상기 게이트 유전체 층 주위에 그리고 상기 n형 일함수 금속층 위에 배치된 p형 일함수 금속층을 포함한다.
일부 실시예에서, 디바이스는 상기 n형 일함수 금속층과 상기 p형 일함수 금속층 사이에 패시베이션 층을 더 포함하며, 상기 패시베이션 층은 상기 제2 채널층 사이의 공간에서 합쳐진다. 추가의 실시예에서, 상기 패시베이션 층은 알루미나 층, 실리콘 층, 실리콘 이산화물 층, 또는 실리콘 층 위의 실리콘 이산화물 층을 포함한다.
디바이스의 일부 실시예에서, 상기 p형 일함수 금속층은 상기 제1 채널층 사이의 공간에서 합쳐진다. 디바이스의 일부 실시예에서, 상기 n형 일함수 금속층은 상기 제2 채널층 사이의 공간에서 합쳐진다.
이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징부들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
p형 영역 및 n형 영역을 가지는 구조체를 제공하는 단계 - 상기 p형 영역은 제1 채널층들을 가지고, 상기 n형 영역은 제2 채널층들을 가짐 -;
상기 제1 채널층들 주위와 상기 제2 채널층들 주위에 게이트 유전체 층을 형성하는 단계;
상기 p형 영역 및 상기 n형 영역 모두에서 상기 게이트 유전체 층 주위에 희생층을 형성하는 단계 - 상기 희생층은 상기 제1 채널층들 사이의 공간에서 합쳐지고 상기 제2 채널층들 사이의 공간에서 합쳐짐 -;
상기 제1 채널층들 사이의 공간 내와 상기 제2 채널층들 사이의 공간 내에 있는 상기 희생층의 일부분들만이 남겨지도록 상기 희생층을 에칭하는 단계;
상기 p형 영역을 덮고 상기 n형 영역을 노출시키는 제1 마스크를 형성하는 단계;
상기 제1 마스크를 제자리에 두고, 상기 n형 영역으로부터 상기 희생층을 제거하는 단계;
상기 제1 마스크를 제거하는 단계; 및
상기 제1 마스크의 제거 후, 상기 n형 영역에서의 상기 게이트 유전체 층 주위에 그리고 상기 p형 영역에서의 상기 게이트 유전체 층 및 상기 희생층 위에 n형 일함수 금속층을 형성하는 단계
를 포함하는 방법.
실시예 2. 실시예 1에 있어서,
상기 n형 일함수 금속층의 형성 후, 상기 n형 영역을 덮고 상기 p형 영역을 노출시키는 제2 마스크를 형성하는 단계;
상기 제2 마스크를 제자리에 두고, 상기 p형 영역으로부터 상기 n형 일함수 금속층을 제거하는 단계;
상기 제2 마스크를 제자리에 두고, 상기 p형 영역으로부터 상기 희생층을 제거하는 단계;
상기 제2 마스크를 제거하는 단계; 및
상기 제2 마스크의 제거 후, 상기 n형 영역에서의 상기 n형 일함수 금속층 위에 그리고 상기 p형 영역에서의 상기 게이트 유전체 층 주위에 p형 일함수 금속층을 형성하는 단계
를 더 포함하는 방법.
실시예 3. 실시예 2에 있어서,
상기 n형 영역과 상기 p형 영역 모두에서 상기 p형 일함수 금속층 위에 게이트 전극을 형성하는 단계
를 더 포함하는 방법.
실시예 4. 실시예 2에 있어서,
상기 n형 일함수 금속층의 형성 후, 상기 n형 영역과 상기 p형 영역 모두에서 상기 n형 일함수 금속층 위에 패시베이션 층을 형성하는 단계; 및
상기 p형 영역으로부터 상기 n형 일함수 금속층을 제거함과 동시에 또는 그 이전에 상기 p형 영역으로부터 상기 패시베이션 층을 제거하는 단계
를 더 포함하는 방법.
실시예 5. 실시예 4에 있어서,
상기 패시베이션 층은 알루미나 층, 실리콘 층, 실리콘 이산화물 층, 또는 실리콘 층 위의 실리콘 이산화물 층을 포함하는 것인 방법.
실시예 6. 실시예 4에 있어서,
상기 패시베이션 층은 상기 제2 채널층들 사이의 공간에서 합쳐지는 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 게이트 유전체 층은 계면층 및 상기 계면층 위의 하이-k 유전체 층을 포함하는 것인 방법.
실시예 8. 실시예 1에 있어서,
상기 희생층은 알루미나, 티타늄 질화물 또는 실리콘 산탄화물을 포함하는 것인 방법.
실시예 9. 실시예 1에 있어서,
상기 n형 일함수 금속층은 TiAlC, TiAl, TiC, TaAlC, TiSiAlC, 또는 TiAlC와 TiN의 이중층을 포함하는 것인 방법.
실시예 10. 방법에 있어서,
p형 영역에서 제1 채널층들을 갖고 n형 영역에서 제2 채널층들을 갖는 구조체를 제공하는 단계;
상기 제1 채널층들 주위와 상기 제2 채널층들 주위에 하이-k 유전체 층을 형성하는 단계;
상기 p형 영역과 상기 n형 영역 모두에서 상기 하이-k 유전체 층 주위에 희생층을 형성하는 단계 - 상기 희생층은 상기 제1 채널층들 사이의 공간에서 합쳐지고 상기 제2 채널층들 사이의 공간에서 합쳐짐 -;
상기 제1 채널층들 사이의 공간 내와 상기 제2 채널층들 사이의 공간 내에 있는 상기 희생층의 일부분들만이 남겨지도록 상기 희생층을 에칭하는 단계;
상기 p형 영역을 덮고 상기 n형 영역을 노출시키는 제1 마스크를 형성하는 단계;
상기 제1 마스크를 제자리에 두고, 상기 n형 영역으로부터 상기 희생층을 제거하는 단계;
상기 제1 마스크를 제거하는 단계;
상기 제1 마스크의 제거 후, 상기 n형 영역에서의 상기 하이-k 유전체 층 주위에 그리고 상기 p형 영역에서의 상기 하이-k 유전체 층 및 상기 희생층 위에 n형 일함수 금속층을 형성하는 단계; 및
상기 n형 영역과 상기 p형 영역 모두에서 상기 n형 일함수 금속층 위에 패시베이션 층을 형성하는 단계 - 상기 패시베이션 층은 상기 제2 채널층들 사이의 공간에서 합쳐짐 -;
를 포함하는 방법.
실시예 11. 실시예 10에 있어서,
상기 n형 일함수 금속층은 TiAlC, TiAl, TiC, TaAlC, TiSiAlC, 또는 TiAlC와 TiN의 이중층을 포함하는 것인 방법.
실시예 12. 실시예 11에 있어서,
상기 패시베이션 층은 실리콘 층, 실리콘 이산화물 층, 또는 실리콘 층 위의 실리콘 이산화물 층을 포함하는 것인 방법.
실시예 13. 실시예 10에 있어서,
상기 패시베이션 층의 형성 후, 상기 n형 영역을 덮고 상기 p형 영역을 노출시키는 제2 마스크를 형성하는 단계;
상기 제2 마스크를 제자리에 두고, 상기 p형 영역으로부터 상기 패시베이션 층, 상기 n형 일함수 금속층 및 상기 희생층을 제거하는 단계;
상기 제2 마스크를 제거하는 단계; 및
상기 제2 마스크의 제거 후, 상기 n형 영역에서의 상기 n형 일함수 금속층 위에 그리고 상기 p형 영역에서의 상기 하이-k 유전체 층 주위에 p형 일함수 금속층을 형성하는 단계
를 더 포함하는 방법.
실시예 14. 실시예 10에 있어서,
상기 희생층은 알루미나 또는 티타늄 질화물, 또는 실리콘 산탄화물을 포함하는 것인 방법.
실시예 15. 실시예 10에 있어서,
상기 하이-k 유전체 층의 형성 전에, 상기 제1 채널층들 주위에 그리고 상기 제2 채널층들 주위에 계면층을 형성하는 단계
를 더 포함하고,
상기 하이-k 유전체 층은 상기 계면층 주위에 형성된 것인 방법.
실시예 16. 디바이스에 있어서,
p형 영역 및 n형 영역을 가지는 기판;
상기 p형 영역 위의 제1 채널층들 및 상기 n형 영역 위의 제2 채널층들;
상기 제1 채널층들 주위와 상기 제2 채널층들 주위의 게이트 유전체 층;
상기 제2 채널층들 주위에 있는 상기 게이트 유전체 층 주위의 n형 일함수 금속층 - 상기 n형 일함수 금속층은 상기 제1 채널층들 주위에 있는 상기 게이트 유전체 층 위에는 배치되지 않음 -; 및
상기 제1 채널층들 주위에 있는 상기 게이트 유전체 층 주위에 그리고 상기 n형 일함수 금속층 위의 p형 일함수 금속층
을 포함하는 디바이스.
실시예 17. 실시예 16에 있어서,
상기 n형 일함수 금속층과 상기 p형 일함수 금속층 사이의 패시베이션 층
을 더 포함하고,
상기 패시베이션 층은 상기 제2 채널층들 사이의 공간에서 합쳐진 것인 디바이스.
실시예 18. 실시예 17에 있어서,
상기 패시베이션 층은 알루미나 층, 실리콘 층, 실리콘 이산화물 층, 또는 실리콘 층 위의 실리콘 이산화물 층을 포함하는 것인 디바이스.
실시예 19. 실시예 16에 있어서,
상기 p형 일함수 금속층은 상기 제1 채널층들 사이의 공간에서 합쳐진 것인 디바이스.
실시예 20. 실시예 16에 있어서,
상기 n형 일함수 금속층은 상기 제2 채널층들 사이의 공간에서 합쳐진 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    p형 영역 및 n형 영역을 가지는 구조체를 제공하는 단계 - 상기 p형 영역은 제1 채널층들을 가지고, 상기 n형 영역은 제2 채널층들을 가짐 -;
    상기 제1 채널층들 주위와 상기 제2 채널층들 주위에 게이트 유전체 층을 형성하는 단계;
    상기 p형 영역 및 상기 n형 영역 모두에서 상기 게이트 유전체 층 주위에 희생층을 형성하는 단계 - 상기 희생층은 상기 제1 채널층들 사이의 공간에서 합쳐지고 상기 제2 채널층들 사이의 공간에서 합쳐짐 -;
    상기 제1 채널층들 사이의 공간 내와 상기 제2 채널층들 사이의 공간 내에 있는 상기 희생층의 일부분들만이 남겨지도록 상기 희생층을 에칭하는 단계;
    상기 p형 영역을 덮고 상기 n형 영역을 노출시키는 제1 마스크를 형성하는 단계;
    상기 제1 마스크를 제자리에 두고, 상기 n형 영역으로부터 상기 희생층을 제거하는 단계;
    상기 제1 마스크를 제거하는 단계; 및
    상기 제1 마스크의 제거 후, 상기 n형 영역에서의 상기 게이트 유전체 층 주위에 그리고 상기 p형 영역에서의 상기 게이트 유전체 층 및 상기 희생층 위에 n형 일함수 금속층을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 n형 일함수 금속층의 형성 후, 상기 n형 영역을 덮고 상기 p형 영역을 노출시키는 제2 마스크를 형성하는 단계;
    상기 제2 마스크를 제자리에 두고, 상기 p형 영역으로부터 상기 n형 일함수 금속층을 제거하는 단계;
    상기 제2 마스크를 제자리에 두고, 상기 p형 영역으로부터 상기 희생층을 제거하는 단계;
    상기 제2 마스크를 제거하는 단계; 및
    상기 제2 마스크의 제거 후, 상기 n형 영역에서의 상기 n형 일함수 금속층 위에 그리고 상기 p형 영역에서의 상기 게이트 유전체 층 주위에 p형 일함수 금속층을 형성하는 단계
    를 더 포함하는 방법.
  3. 제2항에 있어서,
    상기 n형 영역과 상기 p형 영역 모두에서 상기 p형 일함수 금속층 위에 게이트 전극을 형성하는 단계
    를 더 포함하는 방법.
  4. 제2항에 있어서,
    상기 n형 일함수 금속층의 형성 후, 상기 n형 영역과 상기 p형 영역 모두에서 상기 n형 일함수 금속층 위에 패시베이션 층을 형성하는 단계; 및
    상기 p형 영역으로부터 상기 n형 일함수 금속층을 제거함과 동시에 또는 그 이전에 상기 p형 영역으로부터 상기 패시베이션 층을 제거하는 단계
    를 더 포함하는 방법.
  5. 방법에 있어서,
    p형 영역에서 제1 채널층들을 갖고 n형 영역에서 제2 채널층들을 갖는 구조체를 제공하는 단계;
    상기 제1 채널층들 주위와 상기 제2 채널층들 주위에 하이-k 유전체 층을 형성하는 단계;
    상기 p형 영역과 상기 n형 영역 모두에서 상기 하이-k 유전체 층 주위에 희생층을 형성하는 단계 - 상기 희생층은 상기 제1 채널층들 사이의 공간에서 합쳐지고 상기 제2 채널층들 사이의 공간에서 합쳐짐 -;
    상기 제1 채널층들 사이의 공간 내와 상기 제2 채널층들 사이의 공간 내에 있는 상기 희생층의 일부분들만이 남겨지도록 상기 희생층을 에칭하는 단계;
    상기 p형 영역을 덮고 상기 n형 영역을 노출시키는 제1 마스크를 형성하는 단계;
    상기 제1 마스크를 제자리에 두고, 상기 n형 영역으로부터 상기 희생층을 제거하는 단계;
    상기 제1 마스크를 제거하는 단계;
    상기 제1 마스크의 제거 후, 상기 n형 영역에서의 상기 하이-k 유전체 층 주위에 그리고 상기 p형 영역에서의 상기 하이-k 유전체 층 및 상기 희생층 위에 n형 일함수 금속층을 형성하는 단계; 및
    상기 n형 영역과 상기 p형 영역 모두에서 상기 n형 일함수 금속층 위에 패시베이션 층을 형성하는 단계 - 상기 패시베이션 층은 상기 제2 채널층들 사이의 공간에서 합쳐짐 -;
    를 포함하는 방법.
  6. 디바이스에 있어서,
    p형 영역 및 n형 영역을 가지는 기판;
    상기 p형 영역 위의 제1 채널층들 및 상기 n형 영역 위의 제2 채널층들;
    상기 제1 채널층들 주위와 상기 제2 채널층들 주위의 게이트 유전체 층;
    상기 제2 채널층들 주위에 있는 상기 게이트 유전체 층 주위의 n형 일함수 금속층 - 상기 n형 일함수 금속층은 상기 제1 채널층들 주위에 있는 상기 게이트 유전체 층 위에는 배치되지 않음 -; 및
    상기 제1 채널층들 주위에 있는 상기 게이트 유전체 층 주위에 그리고 상기 n형 일함수 금속층 위의 p형 일함수 금속층
    을 포함하는 디바이스.
  7. 제6항에 있어서,
    상기 n형 일함수 금속층과 상기 p형 일함수 금속층 사이의 패시베이션 층
    을 더 포함하고,
    상기 패시베이션 층은 상기 제2 채널층들 사이의 공간에서 합쳐진 것인 디바이스.
  8. 제7항에 있어서,
    상기 패시베이션 층은 알루미나 층, 실리콘 층, 실리콘 이산화물 층, 또는 실리콘 층 위의 실리콘 이산화물 층을 포함하는 것인 디바이스.
  9. 제6항에 있어서,
    상기 p형 일함수 금속층은 상기 제1 채널층들 사이의 공간에서 합쳐진 것인 디바이스.
  10. 제6항에 있어서,
    상기 n형 일함수 금속층은 상기 제2 채널층들 사이의 공간에서 합쳐진 것인 디바이스.
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