TWI707389B - 半導體裝置、製造半導體裝置的方法及實施於半導體裝置上的方法 - Google Patents

半導體裝置、製造半導體裝置的方法及實施於半導體裝置上的方法 Download PDF

Info

Publication number
TWI707389B
TWI707389B TW107131754A TW107131754A TWI707389B TW I707389 B TWI707389 B TW I707389B TW 107131754 A TW107131754 A TW 107131754A TW 107131754 A TW107131754 A TW 107131754A TW I707389 B TWI707389 B TW I707389B
Authority
TW
Taiwan
Prior art keywords
fin
gate structure
etching
gate
distance
Prior art date
Application number
TW107131754A
Other languages
English (en)
Other versions
TW201926428A (zh
Inventor
蔡富村
黄同雋
陳奕志
鄭志成
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201926428A publication Critical patent/TW201926428A/zh
Application granted granted Critical
Publication of TWI707389B publication Critical patent/TWI707389B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

實施於包含基板之結構上的方法，此基板具有用於邏輯裝置的第一區域和用於射頻(RF)裝置的第二區域、位於第一區域上方的第一鰭片和第一閘極結構、位於第二區域上方的第二鰭片和第二閘極結構以及位於閘極結構側壁上方的閘極間隔物。此方法包含對第一鰭片進行第一蝕刻製程以形成第一凹口；以及對第二鰭片進行第二蝕刻製程以形成第二凹口。第一和第二蝕刻製程被調整為在至少一參數上不同，使得第一凹口比第二凹口淺，且第一凹口與第一閘極結構之間縱向沿著第一鰭片的第一距離小於第二凹口與第二閘極結構之間縱向沿著第二鰭片的第二距離。

Description

半導體裝置、製造半導體裝置的方 法及實施於半導體裝置上的方法
關於一種半導體裝置、製造半導體裝置的方法及實施於半導體裝置上的方法。
半導體集成電路(integrated circuit，IC)產業已歷經了指數級的增長。IC材料和設計方面的技術進步已經創造了好幾代IC，其中每一代都具有比上一代更小和更複雜的電路。在IC演進的過程中，功能密度(例如，每個晶片面積之互連裝置的數量)已經普遍地在增加，而幾何尺寸(例如，可以使用製造方法來建立最小的元件(或線))已經在縮小。這種尺度縮小製程通常藉由提高生產效率和降低相關成本來提供多個優點。這種尺度縮小也已經增加了在IC處理和製造上的複雜性。
舉例來說，隨著裝置之幾何尺寸的縮小，在源極/汲極特徵與鄰近閘極之間的耦合電容已經在增加。在一 些情況下，增加的耦合電容降低了電晶體的工作頻率(operating frequency)。這在鰭式場效電晶體裝置中比在平面裝置中變得更加明顯，並且相較於邏輯裝置(「邏輯電晶體」)的電晶體，其對射頻(radio frequency，RF)裝置(「RF電晶體」)的電晶體的影響更加不利。如何在維持IC中高整體電晶體密度的同時降低RF電晶體(特別是RF鰭式場效電晶體)的耦合電容是本揭露的目的。
根據本揭露之一態樣，一種實施於包含基板之半導體裝置上的方法，其中基板具有配置用於邏輯裝置的第一區域和配置用於射頻(radio frequency，RF)裝置的第二區域、位於第一區域上方的第一鰭片、與第一鰭片接合的第一閘極結構、位於第二區域上方的第二鰭片、與第二鰭片接合的第二閘極結構，以及位於第一閘極結構和第二閘極結構側壁上方的閘極間隔物。此方法包含形成第一遮蔽元件以暴露第一鰭片的一部分並覆蓋第二區域；對第一鰭片進行第一蝕刻製程，進而產生靠近第一閘極結構的第一凹口；移除第一遮蔽元件；形成第二遮蔽元件以暴露第二鰭片的一部分並覆蓋第一區域；以及對第二鰭片進行第二蝕刻製程，進而產生靠近第二閘極結構的第二凹口，其中第一蝕刻製程和第二蝕刻製程被調整為在至少一參數上不同，使得第一凹口比第二凹口淺，且第一凹口與第一閘極結構之間縱向沿著第一鰭 片的第一距離小於第二凹口與第二閘極結構之間縱向沿著第二鰭片的第二距離。
根據本揭露之另一態樣，一種製造半導體裝置的方法。此方法包含接收具有半導體基板的結構，半導體基板具有第一區域、第二區域、位於第一區域上的第一鰭片、接合第一鰭片的第一閘極結構、位於第二區域上方的第二鰭片、接合第二鰭片的第二閘極結構，以及位於第一閘極結構和第二閘極結構側壁上方的多個閘極間隔物。此方法更包含形成第一遮蔽元件覆蓋第二區域；當第一遮蔽元件位於第二區域上方時，對第一鰭片進行第一蝕刻製程，進而產生靠近第一閘極結構的第一凹口，其中第一凹口在多個閘極間隔物下方延伸一第一距離；移除第一遮蔽元件；形成第二遮蔽元件覆蓋第一區域；以及當第二遮蔽元件位於第一區域上方時，對第二鰭片進行第二蝕刻製程，進而產生靠近第二閘極結構的第二凹口。第二凹口在多個閘極間隔物下方延伸一第二距離，且第二距離小於第一距離，其中第一距離與第二距離之間的差異是因為第一蝕刻製程和第二蝕刻製程中的至少一參數不同所造成的。此方法更包含磊晶生長第一半導體材料於第一凹口中；以及磊晶生長第一半導體材料於第二凹口中，其中第一鰭片上之第一半導體材料之第一部分的體積大於第二鰭片上之第一半導體材料之第二部分的體積。
根據本揭露之又一態樣，一種半導體裝置包含一基板，其具有第一區域和第二區域；多個第一鰭片和多個第二鰭片分別位於第一區域和第二區域的上方；多個第一閘 極結構和多個第二閘極結構分別接合所述第一鰭片和第二鰭片；多個閘極間隔物位於第一閘極結構和第二閘極結構側壁的上方；第一磊晶特徵，其至少部分地嵌入第一鰭片內並靠近第一閘極結構；以及第二磊晶特徵，其至少部分地嵌入第二鰭片內並靠近第二閘極結構。第一磊晶特徵與第一閘極結構之間縱向沿著第一鰭片的第一距離小於第二磊晶特徵與第二閘極結構之間縱向沿著第二鰭片的第二距離。第一磊晶特徵陷入第一鰭片的深度小於第二磊晶特徵陷入第二鰭片的深度。
100:半導體裝置
101a:第一電晶體
101b:第二電晶體
102:基板
102a:第一區域
102b:第二區域
104a、104b:半導體鰭片
106:絕緣結構
108a、108b:閘極結構
109:閘極間隔物
110a、110b:S/D區域
111:第一遮蔽元件
112a、112b:通道區域
113:第二遮蔽元件
124:第一蝕刻製程
126:第二蝕刻製程
128a:閘極結構
142a:磊晶S/D特徵
142a-1:一部分
142a-2:另一部分
142b:磊晶S/D特徵
142b-1:一部分
142b-2:另一部分
144:層間介電層
200:方法
202、204、206、208、210、212:操作
214、216、218、220、222:操作
A-A、B-B:線段
C1、C2:耦合電容
D1、D2:深度
E1、E2:距離
V1、V2:體積
X1、X2:距離
X、Y、Z:方向
當結合隨附圖式進行閱讀時，本揭露發明實施例之詳細描述將能被充分地理解。應注意，根據業界標準實務，各特徵並非按比例繪製且僅用於圖示目的。事實上，出於論述清晰之目的，可任意增加或減小各特徵之尺寸。在說明書及圖式中以相同的標號表示相似的特徵。
第1圖繪示了根據本揭露一實施方式之部分構造的半導體結構的剖面圖。
第2A及2B圖繪示了根據本揭露各種方面之形成半導體裝置的方法的方塊圖。
第3A、3B、3C、3D、3E及3F圖繪示了根據本揭露一些實施方式之根據第2A和2B圖之方法在各個製程階段的半導體裝置的一部分的示意圖。
第3G及3H圖繪示了根據本揭露一些實施方式之根據第2A和2B圖之方法在各個製程階段的半導體裝置的一部分的剖面示意圖。
應理解，以下揭示內容提供許多不同實施例或實例，以便實施本揭露發明實施例之不同特徵。下文描述組件及排列之特定實施例或實例以簡化本揭露。當然，此等實例僅為示例性且並不欲為限制性。舉例而言，元件之尺寸並不受限於所揭示之範圍或值，但可取決於製程條件及/或裝置之所欲特性。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括可在第一特徵與第二特徵之間插入形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。為了簡明性及清晰性，可以不同尺度任意繪製各特徵。
另外，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所圖示之一元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中裝置之不同定向。設備可經其他方式定向(旋轉90度或處於其他定向上)且因此可同樣解讀本文所使用之空間相對性描述詞。
本揭露普遍地涉及用於半導體裝置的製造方法，並且更具體地涉及在RF裝置(或電路)和邏輯裝置(或電路)中形成具有提升磊晶S/D特徵之場效電晶體(field effect transistors，FETs)的方法。舉例來說，RF裝置可以執行功率放大(amplification)、分離(splitting)和/或組合(combining)；且邏輯裝置可以執行輸入/輸出(input/output，I/O)功能和邏輯功能，包含AND、OR、NOR以及反相器(inverters)和其他功能。一般來說，RF裝置的工作頻率比邏輯裝置高十倍。舉例來說，RF裝置可以在10GHz至500GHz範圍內的頻率(例如從20GHz至500GHz)下工作，而邏輯裝置可以在低於20GHz的頻率下工作。此外，RF裝置和邏輯裝置可以位於IC的分離區域(separate regions)中，或者可以混合在IC的公共區域(common region)中。RF裝置(「RF電晶體(RF transistors)」)和邏輯裝置(「邏輯電晶體(logic transistors)」)中電晶體的設計目標可能不同。對RF電晶體來說，是高度期望在源極/汲極(S/D)特徵與鄰近閘極之間的低耦合電容，以提高RF電晶體的工作頻率。
請參閱第1圖，其繪示了根據本揭露之部分構造之半導體裝置100的剖面圖。半導體裝置100包含第一電晶體101a和第二電晶體101b。在所揭示的實施例中，電晶體101a和101b為鰭式場效電晶體(FinFET)。或者，它們可以為平面電晶體(planar transistors)或其他類型的三維(three-dimensional)電晶體。特別的是，電晶體101a為邏 輯電晶體(logic transistor)(例如，執行IC邏輯功能的電晶體)，且電晶體101b為RF電晶體(例如，執行IC射頻功能的電晶體)。
邏輯電晶體101a包含半導體鰭片104a、至少部分地嵌入半導體鰭片104a中的磊晶S/D特徵142a、在磊晶S/D特徵142a之間接合半導體鰭片104a的閘極結構128a、位於閘極結構128a側壁上的閘極間隔物109，以及位於半導體鰭片104a和S/D特徵142a上方且環繞閘極間隔物109和閘極結構128a的層間介電(interlayer dielectric，ILD)層144。
RF電晶體101b包含半導體鰭片104b、至少部分地嵌入半導體鰭片104b內的磊晶S/D特徵142b、在磊晶S/D特徵142b之間接合半導體鰭片104b的閘極結構128b、位於閘極結構128b側壁上的閘極間隔物109，以及位於半導體鰭片104b和S/D特徵142b上方且環繞閘極間隔物109和閘極結構128b的層間介電層144。
磊晶S/D特徵142a沿著半導體鰭片104a的縱向(lengthwise)方向與閘極結構128a相距第一距離(或接近度(proximity))X1。磊晶S/D特徵142b沿著半導體鰭片104b的縱向方向與閘極結構128b相距第二距離(或接近度)X2。在本實施例中，半導體鰭片104a和104b的縱向方向是相同的(均沿著X方向)。在替代的實施例中，半導體鰭片104a和104b的縱向方向是不同的。換句話說，在各種實施例中，半導體鰭片104a和104b可以朝著相同或不同的方 向。在本實施例中，距離X1小於距離X2。在一實施例中，X1與X2之間的比(ratio)在1：1.2至1：3的範圍內，例如1：2至1：3。此特定的比被設計來提供以下的優點：較小的距離X1允許磊晶S/D特徵142a向邏輯電晶體101a的通道(channel)施加較大的應力(stress)並增加其載流子遷移率(carrier mobility)，且較大的距離X2減少磊晶S/D特徵142b與閘極結構128b之間的耦合電容(coupling capacitance)C2，從而改善RF電晶體101b的頻率響應(frequency response)。對邏輯電晶體101a而言，磊晶S/D特徵142a與閘極結構128a之間的耦合電容C1可以大於耦合電容C2，但是對於比RF裝置的工作頻率更低的邏輯裝置而言，其在可接受的範圍內。為了平衡在相同集成電路(integrated circuit)中之邏輯電晶體101a和RF電晶體101b兩者中的兩個競爭因素：耦合電容和載流子遷移率，因此選擇上述比的範圍(X1：X2約為1：1.2至1：3)。如果此比超出這個範圍，則邏輯電晶體101a或RF電晶體101b可能會遭受到性能下降的問題，舉例來說，造成較慢的操作速度。舉例來說，如果X1保持原樣而X2太大，則RF電晶體中的耦合電容減小，且其載流子遷移率也會降低，進而降低其操作速度。舉例來說，如果X2保持原樣而X1太大，則邏輯電晶體中的耦合電容減小，且其載流子遷移率也會降低，進而降低其操作速度。
此外，磊晶S/D特徵142a和142b分別延伸至鰭片104a和104b中具有深度D1和D2。在一實施例中，深度 D2配置以大於D1。這樣會有效增加RF電晶體101b的源極/汲極特徵的寬度和通道區域的寬度，藉此增加RF電晶體101b的飽和電流(saturation current)。由於具有較高的飽和電流，RF電晶體101b可提供更高的震盪頻率(oscillation frequency)和電壓增益(voltage gain)，從而為RF應用帶來諸多效益。更進一步的說，在鰭片104a上延伸的每個磊晶S/D特徵142a的一部份具有一體積V1，且在鰭片104b上延伸的每個磊晶S/D特徵142b的一部份具有一體積V2。在一實施例中，體積V2配置以小於體積V1。在鰭片104b上具有較小的體積V2可減小在閘極128b與磊晶特徵142b之間的耦合電容C2，進而可改善RF電晶體101b的頻率響應。
在各種實施例中，磊晶特徵142b可以摻雜比磊晶特徵142a更高濃度的摻雜劑(dopant)。舉例來說，當電晶體101a和101b都是N型金氧半電晶體(NMOSFET)時，磊晶特徵142b可以摻雜比磊晶特徵142a更高濃度的磷(phosphorus，P)或其他合適的摻雜劑。再舉例來說，當電晶體101a和101b都是P型金氧半電晶體(PMOSFET)時，磊晶特徵142b可以摻雜比磊晶特徵142a更高濃度的硼(boron，B)或其他合適的摻雜劑。具有較高的摻雜劑濃度可以增加RF電晶體101b中的載流子遷移率。在一些實施例中，磊晶特徵142a和142b兩者都包含矽鍺(silicon germanium)(例如，電晶體101a和101b兩者都是PMOSFET)，但是磊晶特徵142b中的鍺濃度(相對於矽)高 於磊晶特徵142a中的鍺濃度。舉例來說，磊晶特徵142a包含Si1-xGex合金，而磊晶特徵142a包含Si1-yGey合金，其中x和y代表原子數比且x小於y。這增加了對通道區域的應力並且增加了RF電晶體101b中的載流子遷移率。
即便在此實施例中僅顯示出兩個電晶體，但裝置100可以包含在任何數量裝置區域中配置任何數量的電晶體。此外，除了鰭式場效電晶體之外，裝置100還可以包含其他類型的電晶體，例如平面電晶體(planar transistor)、環繞式閘極電晶體(gate all-around transistor)以及奈米線電晶體(nano-wire transistor)。更進一步的說，裝置100可包含諸如電阻器(resistor)、電容器(capacitor)和電感器(inductor)之類的被動元件(passive component)以及諸如P型場效電晶體(p-type FETs，PFETs)、N型場效電晶體(n-type FETs，NFETs)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET))、互補式金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極電晶體(bipolar transistor)、高壓電晶體(high voltage transistor)、高頻電晶體(high frequency transistor)、靜態隨機存取存儲器(static random access memory，SRAM)、其他記憶單元及上述之組合的主動元件(active component)。下面將結合第2A至3H圖討論裝置100更多的細節，其中第2A至3H圖繪示出了製造裝置100的製造步驟。
請參閱第2A和2B圖，其繪示了根據本揭露各種方面之形成半導體裝置100的方法200。方法200僅用以舉例而非額外侷限本揭露至申請專利範圍未限制處。在方法200之前、之中、或之後可進行額外步驟，且可省略某些步驟、置換某些步驟、或變更某些步驟的順序以用於其他實施例。下面將結合第3A至3H圖描述方法200，其中第3A至3H圖繪示了根據本揭露各種方面之半導體裝置100的透視圖和剖面圖。
請參閱第2A圖，在操作202中，方法200接收或提供具有工件(workpiece)的半導體裝置(或半導體結構)100。為了便於討論，工件也被稱作半導體結構100。請參閱第3A圖，半導體結構100包含基板102，其具有第一區域102a和第二區域102b。在第一區域102a中或上方製造邏輯電晶體101a的各種組件，並且在第二區域102b中或上方製造RF電晶體101b的各種組件。裝置100可以包含P型邏輯鰭式場效電晶體、N型邏輯鰭式場效電晶體、P型射頻鰭式場效電晶體以及N型射頻鰭式場效電晶體。為了簡單起見，在以下的討論中假定電晶體101a和101b為相同的類型。在一實施例中，電晶體101a和101b皆為P型鰭式場效電晶體。在另一實施例中，電晶體101a和101b皆為N型鰭式場效電晶體。
在第一區域102a的上方，半導體結構100包含並排設置的各個半導體鰭片(或「鰭片」)104a(如圖所示的兩個)以及閘極結構108a，其接合在鰭片104a的頂部和側壁 上方。在第二區域102b的上方，半導體結構100包含並排設置的各個鰭片104b(如圖所示的兩個)以及閘極結構108b，其接合在鰭片104b的頂部和側壁上方。在各種實施例中，電晶體101a和101b中的每一個可以包含任何數量的半導體鰭片，例如單一鰭片、雙鰭片、三鰭片等等。此外，電晶體101a和101b可以包含不同數量的鰭片。
半導體結構100更包含一絕緣結構106位於基板102上方。鰭片104a和104b突出基板102並且穿過絕緣結構106。半導體結構100進一步包含一或多個介電層(「介電間隔物」)109，其位於閘極結構108a和108b以及鰭片104a和104b的頂部和側壁上方。下面將進一步描述半導體結構100的各種組件。
在本實施例中，基板102為矽基板。或者，基板102可以包含另一元素半導體，例如鍺(germanium)；一化合物半導體，例如包含碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)和/或銻化銦(indium antimonide)的化合物半導體；一合金半導體，例如包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半導體；或上述之組合。在又一替代方案中，基板102為絕緣體上半導體(semiconductor-on-insulator，SOI)，例如具有鰭片104a和104b立於其上之埋藏介電層(buried dielectric layer)的半導體基板。
半導體鰭片104a和104b可以包含一或多個半導體材料，例如矽、鍺或矽鍺。在一實施例中，半導體鰭片104a和104b中的每一個可以包含彼此堆疊的多個不同半導體層。半導體鰭片104a和104b可以使用合適的製程製造，包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般來說，雙重圖案化或多重圖案化製程結合了微影(photolithography)和自對準(self-aligned)製程，可以允許建立出例如具有比單一直接微影製程更小的間距圖案。舉例來說，在一實施例中，在基板上方形成犧牲層，並使用微影製程進行圖案化。使用自對準製程沿著圖案化的犧牲層形成間隔物。接著移除犧牲層，然後藉由蝕刻基板102的初始磊晶半導體層並使用剩餘的間隔物或心軸(mandrels)來圖案化半導體鰭片104a和104b。蝕刻製程可包含乾式蝕刻、濕式蝕刻、反應式離子蝕刻(reactive ion etching，RIE)和/或其他合適的製程。
絕緣結構106可以包含氧化矽(silicon oxide)、氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)、摻氟矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數(low-k)的介電材料、氣隙(air gap)和/或其他合適的絕緣材料。絕緣結構106可以是淺溝槽隔離(shallow-trench-isolation，STI)、場氧化物(field oxide)、矽的局部氧化(LOCal Oxidation of Silicon，LOCOS)和/或其他合適的結構。絕緣結構106可以包含多層結構，舉例來說，具有一或多個熱氧化襯墊層(thermal oxide liner layer)。在一實施例中，絕緣結構106是藉由在基板102中蝕刻溝槽而形成的，例如形成部分鰭片104a和104b的過程。接著，可以使用絕緣材料填充溝槽，然後進行化學機械平坦化(chemical mechanical planarization，CMP)製程和/或回蝕(etch-back)製程。可以藉由包含化學氣相沉積(chemical vapor deposition，CVD)、電漿增強CVD(plasma enhanced CVD，PECVD)以及可流動CVD(flowable CVD，FCVD)的任何合適的沉積技術來沉積絕緣材料。
閘極結構108a和108b中的每一個都可以包含閘極介電層、閘極電極層和硬遮罩層，如此依次以一個在另一個之上的順序疊合。閘極結構108a和108b可以包含一或多個附加層。在一實施例中，閘極結構108a和108b為犧牲閘極結構，例如最終閘極結構(或閘極疊層)的符(placeholders)。閘極介電層可以包含諸如氧化矽的介電材料，並且可以藉由化學氧化(chemical oxidation)、熱氧化(thermal oxidation)、原子層沉積(atomic layer deposition，ALD)、CVD和/或其他合適的方法來形成。閘極電極層可以包含多晶矽(polycrystalline silicon/polysilicon)或非晶矽(amorphous silicon)，並且可以藉由諸如低壓CVD(low-pressure CVD，LPCVD)和PECVD之合適的沉積製程來形成。硬遮罩層可以包含一或多個氮化矽或氧化矽的層，並且可以藉由CVD、物理氣相沉積(physical vapor deposition，PVD)或其他合適的沉積技 術來形成。在一實施例中，閘極結構108a和108b的各層先第一次沉積在絕緣結構106以及鰭片104a和104b的上方作為毯覆層(blanket layer)。然後，藉由微影製程和蝕刻製程的處理來圖案化毯覆層，從而移除部分的毯覆層並保留剩餘的部分來作為閘極結構108a和108b。
介電間隔物109可以包含一或多層的介電材料，例如氧化矽、氮化矽、氮氧化矽、氮化矽碳(silicon carbon nitride)、低介電常數氮化物或上述之組合。舉例來說，介電間隔物109可以包含氧化矽層上方的氮化矽層。在一實施例中，介電間隔物109的厚度為約2至10nm。介電間隔物109可以使用CVD、ALD或其他合適的方法來沉積。
在操作204中，方法200(第2A圖)形成第一遮蔽元件111於第二區域102b上方。請參閱第3B圖，在一實施例中，第一遮蔽元件111包含藉由微影製程的圖案化光阻。微影製程可以包含塗佈一光刻膠(或光阻)層於基板102上方；將光阻層曝光圖案化，進行曝光後烘烤(post-exposure baking)，並且將光阻層顯影以形成圖案化光阻層。在另一實施例中，第一遮蔽元件111包含底部抗反射(bottom antireflective coating，BARC)層和位於底部抗反射層上方的光阻層。使用如上所述的微影製程對光阻層進行圖案化，然後使用圖案化光阻層作為蝕刻遮罩對底部抗反射層進行蝕刻(例如，藉由乾式蝕刻、濕式蝕刻或其他蝕刻方法)。圖案化的底部抗反射層和光阻層成為第一遮 蔽元件111的一部分。在一實施例中，第一遮蔽元件111覆蓋半導體結構100的每一部分，除了用於製造特定類型邏輯裝置的區域之外，例如N型邏輯裝置或P型邏輯裝置，包含邏輯電晶體101a。
在操作206中，方法200(第2A圖)在第一遮蔽元件111就位的同時對半導體結構100執行第一蝕刻製程124(第3C圖)。在本實施例中，第一蝕刻製程124應用於所有N型邏輯裝置或所有P型邏輯裝置，但不是兩者。第一蝕刻製程124可以包含一或多個步驟。舉例來說，可以調整第一步驟以從閘極結構108a、鰭片104a和絕緣結構106的頂表面移除介電間隔物109；並且可以調整第二步驟來凹陷鰭片104a以形成凹口140a。在一實施例中，第一蝕刻製程124包含乾式蝕刻製程，其可實施含氧(oxygen-containing)氣體、含氟(fluorine-containing)氣體(例如，CF4、SF6、CH2F2、CHF3、NF3和/或C2F6)、含氯(chlorine-containing)氣體(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴(bromine-containing)氣體(例如，HBr和/或CHBR3)、含碘(iodine-containing)氣體、其他合適的氣體和/或電漿，和/或上述之組合。操作206的結果，部分的介電間隔物109被移除，其中一些部分保留在閘極結構108a的側壁上，這些部分變成閘極間隔物109。另外，在本實施例中，位於鰭片104a下側壁上的介電間隔物109的一些部分(見第3B和3C圖)殘留並成為鰭片側壁(fin sidewall，FSW)間隔物109。在一些實施例中，位於鰭片104a側壁上 的介電間隔物109的一部分可以被完全地移除。在本實施例中，調整第一蝕刻製程124(例如，藉由調整蝕刻化學品(etching chemical)、持續時間(duration)、溫度、壓力、偏壓(bias)等)，使得鰭片104a沿著Z方向凹陷在絕緣結構106的頂表面下方且沿著X方向橫向凹陷，藉此將凹口140a延伸至閘極間隔物109的下方。第一蝕刻製程124被設計成產生凹口140a以具有適合如第1圖所示之用於邏輯電晶體101a以生長磊晶S/D特徵142a的特性(例如，深度、寬度和形狀)。在操作214(第2B圖)之後進一步描述第一蝕刻製程124和凹口140a的更多方面。
在操作208中，方法200(第2A圖)移除第一遮蔽元件111，舉例來說，藉由剝除光阻或灰化(ashing)或其他合適的方法。在操作210中，方法200(第2A圖)形成第二遮蔽元件113於第一區域102a的上方。請參閱第3D圖，在一實施例中，第二遮蔽元件113包含藉由微影製程的圖案化光阻層。在另一實施例中，第二遮蔽元件113包含底部抗反射層位於光阻層下方。形成第二遮蔽元件113的方法類似於形成第一遮蔽元件111的方法。在一實施例中，第二遮蔽元件113覆蓋半導體結構100的每一個部分，除了用於製造特定類型RF裝置的些區域之外，例如N型RF裝置或P型RF裝置，包含RF電晶體101b。特別的是，RF裝置的類型(N型或P型)和藉由第一遮蔽元件111曝光的邏輯裝置的類型(N型或P型)相同(見操作204)。
在操作212中，方法200(第2A圖)在第二遮蔽元件113就位的同時對半導體結構100進行第二蝕刻製程126(第3E圖)。在本實施例中，第二蝕刻製程126應用於所有N型RF裝置或所有P型RF裝置，但不是兩者。第二蝕刻製程126可以包含一或多個步驟。舉例來說，可以調整第一步驟以從閘極結構108b、鰭片104b和絕緣結構106的頂表面移除介電間隔物109；並且可以調整第二步驟來凹陷鰭片104b以形成凹口140b。在一實施例中，第二蝕刻製程126乾式蝕刻製程，其可實施含氧(oxygen-containing)氣體、含氟(fluorine-containing)氣體(例如，CF4、SF6、CH2F2、CHF3、NF3和/或C2F6)、含氯(chlorine-containing)氣體(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴(bromine-containing)氣體(例如，HBr和/或CHBR3)、含碘(iodine-containing)氣體、其他合適的氣體和/或電漿，和/或上述之組合。操作212的結果，部分的介電間隔物109被移除，其中一些部分保留在閘極結構108b的側壁上，這些部分變成閘極間隔物109。另外，在本實施例中，位於鰭片104b下側壁上的介電間隔物109的一些部分(見第3D和3E圖)殘留並成為鰭片側壁(fin sidewall，FSW)間隔物109。在一些實施例中，位於鰭片104b側壁上的介電間隔物109的一部分可以被完全地移除。
在本實施例中，調整第二蝕刻製程126以與第一蝕刻製程124不同(例如異向性(isotropy)/等向性(anisotropy)、蝕刻持續時間、蝕刻溫度、蝕刻偏壓、蝕刻 功率、蝕刻壓力、蝕刻化學品的濃度或蝕刻化學品之間的比)，使得凹口140b具有與凹口140a不同的特型(例如，深度、寬度或形狀)(見第3G圖)。特別地說，凹口140b在閘極間隔物109下方延伸的距離比凹口140a的距離短(如第3G圖中的E2<E1且X2>X1)。在一些實施例中，凹口140b可以被蝕刻成比凹口140a淺或大約相同的深度。在特定的實施例中，凹口140b被蝕刻得比凹口140a更深(如第3G圖中的D2>D1)，使得延伸至鰭片104b內的磊晶特徵142b可以比延伸至鰭片104a內的磊晶特徵142a更深(見第1圖)。舉例來說，較深的磊晶特徵142b會增加電晶體鰭片的導電面積，藉此增加電晶體101b的驅動力(drivability)。舉例來說，D2可能會比D1大20%至80%。換句話說，在一些實施例中，D2：D1的範圍可以從1.2：1至1.8：1。如果此比小於這個範圍，則增加電晶體101b的驅動力的效益將會減少。如果此比大於這個範圍，這意味著D1太小，則電晶體101a可能會遭受到性能下降的問題。在各種實施例中，凹口140a與140b深度之間的差異和凹口140a與140b寬度之間的差異(因此分別鄰近閘極108a和108b)可以分別藉由調整蝕刻製程124和126來控制。舉例來說，蝕刻製程124和126各自可以利用物理蝕刻(例如，使用HBr或其他合適的蝕刻液的等向性蝕刻)來控制凹陷深度D1和D2的差異。另外，蝕刻製程124和126各自也可以利用化學蝕刻(例如，使用具有NF3、F2、Cl2或其他合適化學品的蝕刻液的異向性蝕刻)來控制鄰近凹口X1和X2的差異。
此外，在物理蝕刻和化學蝕刻中，可以進一步地調整一些參數，例如蝕刻持續時間、蝕刻溫度、蝕刻偏壓、蝕刻功率、蝕刻壓力、蝕刻化學品的濃度或蝕刻化學品之間的比，以在凹口140a和140b中產生期望的深度和接近度輪廓(proximity profile)。舉例來說，在物理蝕刻中，使用較長的蝕刻持續時間、較高的蝕刻溫度、較高的蝕刻壓力、較高的蝕刻化學品濃度或上述的組合會造成較寬的凹口。舉例來說，在化學蝕刻中，使用較長的蝕刻持續時間、較高的蝕刻溫度、較高的蝕刻偏壓、較高的蝕刻功率、較高的蝕刻壓力或上述的組合會造成較深的凹口。在一些實施例中，蝕刻化學品的濃度可以藉由調節進入蝕刻腔室之蝕刻化學氣體的流速和/或惰性載體氣體(inert carrier gas)的流速來調整。在第一和第二蝕刻製程124和126各自都使用蝕刻化學氣體的混合物進行的另一實施例中，對這兩種蝕刻製程而言，混合物中蝕刻化學氣體的比可以被調整為不同的，使得兩種蝕刻製程的蝕刻速率不同。
在一些實施例中，調整第一和第二蝕刻製程124和126為僅有一個參數不同，此參數包含蝕刻持續時間、蝕刻偏壓、蝕刻溫度、蝕刻功率、蝕刻化學品的濃度或蝕刻化學品之間的比，而這兩種蝕刻製程之間的其他參數是相同的。這可以更容易地控制凹口140a與140b之間的差異。在替代的實施例中，調整第一和第二蝕刻製程124和126為選自於由，但不限於，蝕刻持續時間、蝕刻偏壓、蝕刻溫度、蝕刻功率、蝕刻化學品的濃度及蝕刻化學品之間的比所 組成之群組中之不同的兩個或多個參數。第一和第二蝕刻製程124和126可以在具有不同蝕刻配方(etching recipe)之相同的處理腔室中進行。或者，它們可以在不同的蝕刻腔室中進行。
在操作214中，方法200(第2B圖)藉由剝除光阻或灰化或其他合適的方法移除第二遮蔽元件113(第3F圖)。在一實施例中，操作214可以對凹口140a和140b進行清潔處理，以使它們準備好能進行磊晶生長。第3G圖繪示出在第3F圖這個製造階段沿著之A-A和B-B線段之半導體結構100的剖面示意圖，其係沿著X方向切割鰭片104a和104b。請參閱第3G圖，將凹口140a蝕刻至鰭片104a的S/D區域110a內，並且將凹口140b蝕刻至鰭片104b的S/D區域110b內。閘極結構108a接合鰭片104a的通道區域112a。閘極結構108b接合鰭片104b的通道區域112b。在本實施例中，閘極間隔物109包含密封間隔物130(例如，氧化矽)和主間隔物132(例如，氮化矽)。每個凹口140a和140b可以直接延伸至主間隔物132的下方而非密封間隔物，或者可以直接延伸至主間隔物132和密封間隔物130兩者的下方。
凹口140a具有深度D1(如從鰭片104a的頂表面量測至凹口140a的底表面)，且凹口140b具有深度D2(如從鰭片104b的頂表面量測至凹口140b的底表面)。在一些實施例中，D1大於或大約等於D2。在本實施例中，D1小於D2。此外，凹口140a與閘極結構108a之間的距離X1(從閘極結構108a一側的垂直延伸處沿X方向量測至最靠近凹口140a 的表面)小於凹口140b與閘極結構108b之間的距離X2(從閘極結構108b一側的垂直延伸處沿X方向量測至最靠近凹口140b的表面)。在一實施例中，X1與X2之間的比在1：1.2至1：3的範圍內，例如為1：2至1：3。更進一步的說，凹口140a在閘極間隔物109下方延伸一距離E1(如從閘極間隔物109一側的垂直延伸處沿X方向量測至最靠近凹口140a的表面)，且凹口140b在閘極間隔物109下方延伸一距離E2(如從閘極間隔物109一側的垂直延伸處沿X方向量測至最靠近凹口140b的表面)。在本實施例中，E1大於E2。如上所述，可以通過調整第一和第二蝕刻製程124和126來控制凹口140a與140b之間的尺寸差異。在上述實施例中，可在蝕刻凹口140b之前先蝕刻凹口140。或者，可以在蝕刻凹口140a之前蝕刻凹口140b。換句話說，蝕刻製程124和126可以以任何的順序進行。
在操作216中，方法200(第2B圖)在凹口140a中磊晶生長第一半導體材料142a(第3H圖)。在操作218中，方法200(第2B圖)在凹口140b中磊晶生長第二半導體材料142b(第3H圖)。半導體材料142a和142b分別是電晶體101a和101b的磊晶S/D特徵。在一實施例中，可以藉由在凹口140a和140b中生長相同的半導體材料來同時進行操作216和218。這節省了生產時間。在替代的實施方式中，操作216和218可以分開進行。舉例來說，操作216可以在操作206之後但在操作208之前進行，而操作218可以在操作212之後但在操作214之前進行。分別進行操作216和218 可以允許S/D特徵142a和142b磊晶生長不同的半導體材料，以便於分別調整邏輯裝置和RF裝置的性能。當然，即便分開進行操作216和218也可以使S/D特徵142a和142b的半導體材料相同。由於如上所述之凹口140a和140b的差異，在本實施例中，S/D特徵142b嵌入鰭片104b中的深度比S/D特徵142a嵌入鰭片104a中的深度更深(D2>D1)。另外，相較於S/D特徵142b與相應的閘極結構108b(具有距離X2)，S/D特徵142a更靠近相應的閘極結構108a(具有距離X1)。更進一步來說，各個S/D特徵142a和142b都從各自的凹口140a和140b生長出來並且突出相應鰭片104a和104b的上方。舉例來說，每個S/D特徵142a具有嵌入在鰭片104a中的一部分142a-1以及突出鰭片104a上方的另一部分142a-2。同樣地，每個S/D特徵142b具有嵌入在鰭片104b中的一部分142b-1以及突出鰭片104b上方的另一部分142b-2。在一實施例中，控制操作216和218，使得S/D部分142b-2具有比S/D部分142a-2更小的體積。在突出部分142b-2中具有較小的體積會減小S/D特徵142b與閘極108b之間的耦合電容。在一些示例中，操作216和218可以控制磊晶生長參數(例如，生長時間、生長前驅體、生長壓力等)，以在突出部分142a和142b中產生不同的體積。
在一實施例中，在操作216和218中的磊晶生長過程可以使用矽基前驅體(silicon-based precursor)氣體的低壓化學氣相沉積(low pressure chemical vapor deposition，LPCVD)製程。另外，磊晶生長製程可以原位 摻雜(in-situ dope)成長的S/D特徵142a和142b，例如使用N型摻雜劑(例如，P、As或其組合)來形成N型鰭式場效電晶體的S/D特徵，或使用P型摻雜劑(例如，B)來形成P型鰭式場效電晶體的S/D特徵。在一實施例中，S/D特徵142b比S/D特徵142a摻雜更高濃度的摻雜劑，使得RF電晶體101b能提供更高的載流子遷移率。在一些示例中，對P型鰭式場效電晶體而言，S/D特徵142a和142b可以包含矽鍺(silicon germanium)、鍺(germanium)或其組合。在一實施例中，S/D特徵142a和142b兩者皆包含矽鍺(silicon germanium)，但S/D特徵142b比S/D特徵142a具有更高的鍺/矽比例。對N型鰭式場效電晶體而言，S/D特徵142a和142b可以包含碳化矽(silicon carbon)、矽(silicon)或其組合。
在操作220中，方法200(第2B圖)執行類似於操作204、206、208、210、212、214、216和218的操作，以在基板102的其他區域形成S/D特徵。在一實施例中，電晶體101a和101b兩者都是N型鰭式場效電晶體。在這個實施例中進一步的說，操作220執行如上所討論有關操作204至218的製造，以在裝置結構100中形成P型鰭式場效電晶體。在另一實施例中，電晶體101a和101b兩者都是P型鰭式場效電晶體。在這個實施例中進一步的說，操作220執行如上所討論有關操作204至218的製造，以在裝置結構100中形成N型鰭式場效電晶體。
在操作222中，方法200(第2B圖)執行進一步的步驟來製造包含RF和邏輯電晶體的最終IC裝置。在一實施例中，方法200分別用高介電常數金屬閘極疊層128a取代閘極結構108a和108b。請參閱第1圖，藉由諸如沉積和CMP等製程在基板102上形成層間介電(inter-layer dielectric，ILD)層144(第1圖未示出，但請參見第3H圖)。在一實施例中，層間介電層144是藉由可流動化學氣相沉積(flowable CVD，FCVD)製程來形成。可流動化學氣相沉積製程包含在基板102上沉積可流動材料(例如，液體化合物)，以填充在各種結構(包含鰭片104a-b、閘極結構108a-b以及閘極間隔物109)之間的間隙，並且藉由合適的技術將可流動材料轉化為固體材料，在一示例中，例如退火(annealing)。然後，對層間介電層144進行CMP製程以暴露出閘極結構108a-b。接著，通過一或多個選擇性蝕刻製程來移除閘極結構108a-b，從而形成被閘極間隔物109和層間介電層144環繞的開口。隨後，將一或多個材料層沉積至開口中以形成高介電常數金屬閘極128a和128b。
閘極結構128a和128b各自可以包含介面層、高介電常數介電層、功函數金屬層以及金屬填充層。介面層可以包含諸如氧化矽或氮氧化矽的介電材料，並且可以藉由化學氧化(chemical oxidation)、熱氧化(thermal oxidation)、ALD、CVD和/或其他合適的介電質來形成。高介電常數介電層可以包含氧化鉿(hafnium oxide，HfO2)、氧化鋯(zirconium oxide，ZrO2)、氧化鑭 (lanthanum oxide，La2O3)、氧化鈦(titanium oxide，TiO2)、氧化釔(yttrium oxide，Y2O3)、鈦酸鍶(strontium titanate，SrTiO3)、其他合適的金屬氧化物或其組合。介電層可以藉由ALD和/或其他合適的方法來形成。功函數金屬層可以是用於N型鰭式場效電晶體的N型功函數層或用於P型鰭式場效電晶體的P型功函數層，並且可以藉由CVD、PVD和/或其他合適的製程沉積。P型功函數層包含選自於，但不限於，氮化鈦(titanium nitride，TiN)、氮化鉭(tantalum nitride，TaN)、釕(ruthenium，Ru)、鉬(molybdenum，Mo)、鎢(tungsten，W)、鉑(platinum，Pt)或其組合的金屬。N型功函數層包含選自於，但不限於，鈦(titanium，Ti)、鋁(aluminum，Al)、碳化鉭(tantalum carbide，TaC)、碳氮化鉭(tantalum carbide nitride，TaCN)、氮化鉭矽(tantalum silicon nitride，TaSiN)或其組合的金屬。金屬填充層可以包含鋁(aluminum，Al)、鎢(tungsten，W)或銅(copper，Cu)，和/或其他合適的材料，並且可藉由CVD、PVD、電鍍和/或其他合適的製程來形成。可以繼續進行更進一步的製程，例如形成接觸孔、互連製程等，以完成半導體結構100的製造。
本揭露一或多個實施例可提供多種優點至半導體裝置與其形成方法，不過這些優點並非用以侷限本揭露。舉例來說，依據本揭露實施例提供了形成在相同IC中用於邏輯電晶體和RF電晶體之突出磊晶S/D特徵的方法，以及用於控制在閘極結構附近之磊晶S/D特徵接近度的方法。特 別的是，本揭露公開了邏輯電晶體中的接近度與RF電晶體中的接近度之間的比，其改善了RF電晶體的頻率響應，同時增強了邏輯電晶體的集成度(integration)。根據本揭露實施例的製造方法可以很容易地集成到現有的製造流程中。
在一示例態樣中，本揭露涉及一種實施於包含基板之半導體裝置上的方法，其中基板具有配置用於邏輯裝置的第一區域和配置用於射頻(radio frequency，RF)裝置的第二區域、位於第一區域上方的第一鰭片、與第一鰭片接合的第一閘極結構、位於第二區域上方的第二鰭片、與第二鰭片接合的第二閘極結構，以及位於第一閘極結構和第二閘極結構側壁上方的閘極間隔物。此方法包含形成第一遮蔽元件以暴露第一鰭片的一部分並覆蓋第二區域；對第一鰭片進行第一蝕刻製程，進而產生靠近第一閘極結構的第一凹口；移除第一遮蔽元件；形成第二遮蔽元件以暴露第二鰭片的一部分並覆蓋第一區域；以及對第二鰭片進行第二蝕刻製程，進而產生靠近第二閘極結構的第二凹口，其中第一蝕刻製程和第二蝕刻製程被調整為在至少一參數上不同，使得第一凹口比第二凹口淺，且第一凹口與第一閘極結構之間縱向沿著第一鰭片的第一距離小於第二凹口與第二閘極結構之間縱向沿著第二鰭片的第二距離。
在一實施例中，此方法更包含磊晶生長第一半導體材料於第一凹口中；以及磊晶生長第二半導體材料於第二凹口中。在另一實施例中，第二鰭片上之第二半導體材料之一部分的體積小於第一鰭片上之第一半導體材料之一部 分的體積。在另一實施例中，第二半導體材料比第一半導體材料摻雜一更高濃度的摻雜劑。在又一實施例中，第一半導體材料和第二半導體材料兩者皆包含矽鍺，且第二半導體材料比第一半導體材料具有一更高的鍺濃度。
在此方法的一實施例中，第一距離和第二距離的比在1：1.2至1：3的範圍內。在另一實施例中，此比在1：2至1：3的範圍內。在此方法的另一實施例中，至少一參數包含蝕刻持續時間、蝕刻溫度、蝕刻功率、蝕刻壓力、蝕刻化學品的濃度、多個蝕刻化學品之間的比或其組合。在此方法的另一實施例中，第一鰭片和第二鰭片兩者皆配置以形成P型鰭式場效電晶體(FinFETs)或皆配置以形成N型鰭式場效電晶體(FinFETs)。
在一實施例中，此方法更包含，在形成第二遮蔽元件之前，磊晶生長第一半導體材料於第一凹口中；以及在執行第二蝕刻製程之後，磊晶生長第二半導體材料於第二凹口中。在另一實施例中，第一蝕刻製程和第二蝕刻製程在相同的處理腔室中進行。
在另一示例態樣中，本揭露涉及一種製造半導體裝置的方法。此方法包含接收具有半導體基板的結構，半導體基板具有第一區域、第二區域、位於第一區域上的第一鰭片、接合第一鰭片的第一閘極結構、位於第二區域上方的第二鰭片、接合第二鰭片的第二閘極結構，以及位於第一閘極結構和第二閘極結構側壁上方的多個閘極間隔物。此方法更包含形成第一遮蔽元件覆蓋第二區域；當第一遮蔽元件位 於第二區域上方時，對第一鰭片進行第一蝕刻製程，進而產生靠近第一閘極結構的第一凹口，其中第一凹口在多個閘極間隔物下方延伸一第一距離；移除第一遮蔽元件；形成第二遮蔽元件覆蓋第一區域；以及當第二遮蔽元件位於第一區域上方時，對第二鰭片進行第二蝕刻製程，進而產生靠近第二閘極結構的第二凹口。第二凹口在多個閘極間隔物下方延伸一第二距離，且第二距離小於第一距離，其中第一距離與第二距離之間的差異是因為第一蝕刻製程和第二蝕刻製程中的至少一參數不同所造成的。此方法更包含磊晶生長第一半導體材料於第一凹口中；以及磊晶生長第一半導體材料於第二凹口中，其中第一鰭片上之第一半導體材料之第一部分的體積大於第二鰭片上之第一半導體材料之第二部分的體積。
在此方法的一實施例中，第一蝕刻製程和第二蝕刻製程各自包含異向性(anisotropic)蝕刻製程和等向性(isotropic)蝕刻製程。在此方法的另一實施例中，第一蝕刻製程和第二蝕刻製程被調整為在一或多個蝕刻參數上不同，蝕刻參數包含蝕刻持續時間、蝕刻溫度、蝕刻功率、蝕刻壓力、蝕刻化學品的濃度或多個蝕刻化學品之間的比。
在此方法的另一實施例中，第二凹口被蝕刻得比第一凹口更深。在此方法的又一實施例中，在第二凹口中的第一半導體材料比在第一凹口中的第一半導體材料具有更高濃度的摻雜劑。
在又一示例態樣中，本揭露涉及一種半導體裝置。此半導體裝置包含一基板，其具有第一區域和第二區 域；多個第一鰭片和多個第二鰭片分別位於第一區域和第二區域的上方；多個第一閘極結構和多個第二閘極結構分別接合所述第一鰭片和第二鰭片；多個閘極間隔物位於第一閘極結構和第二閘極結構側壁的上方；第一磊晶特徵，其至少部分地嵌入第一鰭片內並靠近第一閘極結構；以及第二磊晶特徵，其至少部分地嵌入第二鰭片內並靠近第二閘極結構。第一磊晶特徵與第一閘極結構之間縱向沿著第一鰭片的第一距離小於第二磊晶特徵與第二閘極結構之間縱向沿著第二鰭片的第二距離。第一磊晶特徵陷入第一鰭片的深度小於第二磊晶特徵陷入第二鰭片的深度。
在此半導體裝置的一實施例中，第一距離和第二距離的比在1：1.2至1：3的範圍內。在此半導體裝置的另一實施例中，在第一鰭片上之第一磊晶特徵的一部分比在第二鰭片上之第二磊晶特徵的一部分具有更大的體積。在此半導體裝置的又一實施例中，第一磊晶特徵和第二磊晶特徵兩者皆包含N型摻雜矽或皆包含P型摻雜矽鍺，且其中第二磊晶特徵比第一磊晶特徵包含一更高濃度的摻雜劑。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未 背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:半導體裝置
101a:第一電晶體
101b:第二電晶體
104a、104b:半導體鰭片
109:閘極間隔物
128a、128b:閘極結構
142a、142b:S/D特徵
144:層間介電層
C1、C2:耦合電容
D1、D2:深度
V1、V2:體積
X1、X2:距離

Claims (10)

  1. 一種實施於一半導體裝置上的方法，其中該半導體裝置包含一基板，該基板具有配置用於多個邏輯裝置的一第一區域和配置用於多個射頻(RF)裝置的一第二區域、位於該第一區域上方的一第一鰭片、與該第一鰭片接合之一第一閘極結構、位於該第二區域上方的一第二鰭片、與該第二鰭片接合之一第二閘極結構以及位於該第一閘極結構和該第二閘極結構之多個側壁上方的多個閘極間隔物，該方法包含：形成一第一遮蔽元件以暴露該第一鰭片的一部分並覆蓋該第二區域；對該第一鰭片進行一第一蝕刻製程，進而產生靠近該第一閘極結構之一第一凹口；移除該第一遮蔽元件；形成一第二遮蔽元件以暴露該第二鰭片的一部分並覆蓋該第一區域；以及對該第二鰭片進行一第二蝕刻製程，進而產生靠近該第二閘極結構之一第二凹口，其中該第一蝕刻製程和該第二蝕刻製程被調整為在至少一參數上不同，使得該第一凹口比該第二凹口淺，且該第一凹口與該第一閘極結構之間縱向沿著該第一鰭片的一第一距離小於該第二凹口與該第二閘極結構之間縱向沿著該第二鰭片的一第二距離。
  2. 如請求項1所述之方法，更包含：磊晶生長一第一半導體材料於該第一凹口中；以及 磊晶生長一第二半導體材料於該第二凹口中。
  3. 如請求項2所述之方法，其中該第二鰭片上之該第二半導體材料之一部分的一體積小於該第一鰭片上之該第一半導體材料之一部分的一體積。
  4. 如請求項2所述之方法，其中該第二半導體材料比該第一半導體材料摻雜一更高濃度的摻雜劑。
  5. 如請求項2所述之方法，其中該第一半導體材料和該第二半導體材料皆包含矽鍺，且該第二半導體材料比該第一半導體材料具有一更高的鍺濃度。
  6. 如請求項1所述之方法，其中該第一距離和該第二距離之一比在1：1.2至1：3的範圍內。
  7. 如請求項1所述之方法，其中該至少一參數包含蝕刻持續時間、蝕刻溫度、蝕刻功率、蝕刻壓力、一蝕刻化學品的一濃度、多個蝕刻化學品之間的比或其組合。
  8. 如請求項1所述之方法，更包含：在形成該第二遮蔽元件之前，磊晶生長一第一半導體材料於該第一凹口中；以及 在執行該第二蝕刻製程之後，磊晶生長一第二半導體材料於該第二凹口中。
  9. 一種製造一半導體裝置的方法，包含：接收具有一半導體基板之一結構，該半導體基板具有一第一區域和一第二區域、一第一鰭片位於該第一區域上、一第一閘極結構接合該第一鰭片、一第二鰭片位於該第二區域上方、一第二閘極結構接合該第二鰭片以及多個閘極間隔物位於該第一閘極結構和該第二閘極結構之多個側壁的上方；形成一第一遮蔽元件覆蓋該第二區域；當該第一遮蔽元件位於該第二區域上方時，對該第一鰭片進行一第一蝕刻製程，進而產生靠近該第一閘極結構之一第一凹口，其中該第一凹口在該些閘極間隔物的下方延伸一第一距離；移除該第一遮蔽元件；形成一第二遮蔽元件覆蓋該第一區域；當該第二遮蔽元件位於該第一區域上方時，對該第二鰭片進行一第二蝕刻製程，進而產生靠近該第二閘極結構之一第二凹口，其中該第二凹口在該些閘極間隔物的下方延伸一第二距離，且該第二距離小於該第一距離，其中該第一距離與該第二距離之間的一差異是因為該第一蝕刻製程和該第二蝕刻製程中之至少一參數不同所造成的；磊晶生長一第一半導體材料於該第一凹口中；以及 磊晶生長該第一半導體材料於該第二凹口中，其中該第一鰭片上之該第一半導體材料之一第一部分的一體積大於該第二鰭片上之該第一半導體材料之一第二部分的一體積。
  10. 一種半導體裝置，包含：一基板，具有配置用於多個邏輯裝置的一第一區域和配置用於多個射頻(RF)裝置的一第二區域；多個第一鰭片和多個第二鰭片，分別位於該第一區域和該第二區域上方；多個第一閘極結構和多個第二閘極結構，分別接合該些第一鰭片和該些第二鰭片；多個閘極間隔物，位於該些第一閘極結構和該些第二閘極結構之多個側壁的上方；一第一磊晶特徵，至少部分地嵌入該第一鰭片中並靠近該第一閘極結構；以及一第二磊晶特徵，至少部分地嵌入該第二鰭片中並靠近該第二閘極結構，其中該第一磊晶特徵與該第一閘極結構之間縱向沿著該第一鰭片的一第一距離小於該第二磊晶特徵與該第二閘極結構之間縱向沿著該第二鰭片的一第二距離，其中該第一磊晶特徵陷入該第一鰭片中的一深度小於該第二磊晶特徵陷入該第二鰭片中的一深度。
TW107131754A 2017-11-29 2018-09-10 半導體裝置、製造半導體裝置的方法及實施於半導體裝置上的方法 TWI707389B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762591961P 2017-11-29 2017-11-29
US62/591,961 2017-11-29
US15/934,017 2018-03-23
US15/934,017 US10804378B2 (en) 2017-11-29 2018-03-23 Method for semiconductor device fabrication with improved epitaxial source/drain proximity control

Publications (2)

Publication Number Publication Date
TW201926428A TW201926428A (zh) 2019-07-01
TWI707389B true TWI707389B (zh) 2020-10-11

Family

ID=66442136

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107131754A TWI707389B (zh) 2017-11-29 2018-09-10 半導體裝置、製造半導體裝置的方法及實施於半導體裝置上的方法

Country Status (5)

Country Link
US (2) US10804378B2 (zh)
KR (1) KR102184595B1 (zh)
CN (1) CN109841570B (zh)
DE (1) DE102018124725A1 (zh)
TW (1) TWI707389B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019102589A (ja) * 2017-11-30 2019-06-24 株式会社ジャパンディスプレイ 表示装置と表示装置の製造方法
KR102618493B1 (ko) * 2018-08-03 2023-12-27 삼성전자주식회사 반도체 장치
CN113764279A (zh) * 2020-06-03 2021-12-07 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114530417A (zh) * 2022-04-24 2022-05-24 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130058402A (ko) * 2011-11-25 2013-06-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150133012A (ko) * 2014-05-19 2015-11-27 삼성전자주식회사 반도체 장치
KR20170090996A (ko) * 2016-01-29 2017-08-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 소스 드레인 근접성을 향상시킨 반도체 디바이스 제조 방법

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US10084060B2 (en) * 2014-08-15 2018-09-25 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method of the same
US9484346B2 (en) * 2014-10-15 2016-11-01 Taiwan Semiconductor Manufacturing Company Ltd Semiconductor structure and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10411067B2 (en) * 2015-12-21 2019-09-10 Intel Corporation Integrated RF frontend structures
CN108091570B (zh) * 2016-11-23 2020-09-04 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
KR102140358B1 (ko) * 2016-12-23 2020-08-03 매그나칩 반도체 유한회사 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자
KR102579874B1 (ko) * 2016-12-27 2023-09-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10439026B2 (en) * 2017-10-17 2019-10-08 Globalfoundries Inc. Fins with single diffusion break facet improvement using epitaxial insulator

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130058402A (ko) * 2011-11-25 2013-06-04 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150133012A (ko) * 2014-05-19 2015-11-27 삼성전자주식회사 반도체 장치
KR20170090996A (ko) * 2016-01-29 2017-08-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 소스 드레인 근접성을 향상시킨 반도체 디바이스 제조 방법

Also Published As

Publication number Publication date
US20200098896A1 (en) 2020-03-26
US20190165138A1 (en) 2019-05-30
TW201926428A (zh) 2019-07-01
CN109841570B (zh) 2021-03-19
US11532728B2 (en) 2022-12-20
DE102018124725A1 (de) 2019-05-29
KR20190063421A (ko) 2019-06-07
US10804378B2 (en) 2020-10-13
KR102184595B1 (ko) 2020-12-02
CN109841570A (zh) 2019-06-04

Similar Documents

Publication Publication Date Title
US11239341B2 (en) Horizontal gate all-around device having wrapped-around source and drain
US11031498B2 (en) Semiconductor structure with improved source drain epitaxy
US11984489B2 (en) Air spacer for a gate structure of a transistor
US20170186748A1 (en) FinFET Device Having Flat-Top Epitaxial Features and Method of Making the Same
KR101656952B1 (ko) Ｆｉｎ 피처의 구조물 및 그 제조 방법
TWI707389B (zh) 半導體裝置、製造半導體裝置的方法及實施於半導體裝置上的方法
US11387346B2 (en) Gate patterning process for multi-gate devices
US20190067130A1 (en) Method for Source/Drain Contact Formation in Semiconductor Devices
US10396156B2 (en) Method for FinFET LDD doping
US20230335435A1 (en) Integrated circuit structure and manufacturing method thereof
US11967526B2 (en) Integrated circuit structure and manufacturing method thereof
US11276693B2 (en) FinFET device having flat-top epitaxial features and method of making the same
CN112018113A (zh) 半导体装置及其形成方法
US20230262950A1 (en) Multi-gate device and related methods