KR102184595B1 - 개선된 에피택셜 소스/드레인 근접도 제어를 갖춘 반도체 디바이스 제조 방법 - Google Patents

개선된 에피택셜 소스/드레인 근접도 제어를 갖춘 반도체 디바이스 제조 방법 Download PDF

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Abstract

방법은, 논리 디바이스와 RF 디바이스 각각을 위한 제1 영역과 제2 영역을 갖춘 기판, 제1 영역 위에 있는 제1 핀과 제1 게이트 구조물, 제2 영역 위에 있는 제2 핀과 제2 게이트 구조물, 및 게이트 구조물들의 측벽들 위에 있는 게이트 스페이서를 포함하는 구조물에 대해 수행된다. 본 방법은, 제1 핀에 대해 제1 에칭을 수행하여 제1 리세스를 형성하는 단계; 및 제2 핀에 대해 제2 에칭을 수행하여 제2 리세스를 형성하는 단계를 포함한다. 제1 리세스가 제2 리세스보다 더 얕고, 제1 리세스와 제1 게이트 구조물 간의 제1 핀 길이방향을 따른 제1 거리가 제2 리세스와 제2 게이트 구조물 간의 제2 핀 길이방향을 따른 제2 거리보다 더 작도록, 제1 에칭 공정과 제2 에칭 공정은 적어도 하나의 파라미터에서 상이하다.

Description

개선된 에피택셜 소스/드레인 근접도 제어를 갖춘 반도체 디바이스 제조 방법{METHOD FOR SEMICONDUCTOR DEVICE FABRICATION WITH IMPROVED EPITAXIAL SOURCE/DRAIN PROXIMITY CONTROL}
본 출원은 2017년 11월 29일에 출원된 미국 가특허 출원 제62/591,961호의 우선권을 청구하며, 이 가특허 출원의 개시내용 전체는 참조로서 본 명세서 내에서 원용된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해 왔다. IC 물질 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호연결된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 지오메트리(geometry) 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다. 이와 같은 스케일링 다운은 또한 IC 처리 및 제조의 복잡성을 증가시켜왔다.
예를 들어, 디바이스 지오메트리가 축소됨에 따라, 소스/드레인 피처들과 그 근처에 있는 게이트들 간의 결합 커패시턴스가 증가한다. 일부 경우에서, 증가된 결합 커패시턴스는 트랜지스터의 동작 주파수를 낮춘다. 이것은 평면형 디바이스에서보다 FinFET 디바이스에서 더 분명해지고, 논리 디바이스용 트랜지스터("논리 트랜지스터")에 대해서보다 무선 주파수(radio frequency; RF) 디바이스용 트랜지스터("RF 트랜지스터")에 대해서 더 많이 악영향을 미친다. IC에서 높은 총 트랜지스터 밀도를 유지하면서 RF 트랜지스터(특히, RF FinFET 트랜지스터)에 대한 결합 커패시턴스를 감소시키는 방법이 본 발명개시의 목적이다.
하나의 예시적인 양태에서, 본 발명개시는, 논리 디바이스를 위해 구성된 제1 영역과 무선 주파수(RF) 디바이스를 위해 구성된 제2 영역을 갖춘 기판, 제1 영역 위에 있는 제1 핀, 제1 핀과 맞물려 있는 제1 게이트 구조물, 제2 영역 위에 있는 제2 핀, 제2 핀과 맞물려 있는 제2 게이트 구조물, 및 제1 및 제2 게이트 구조물들의 측벽들 위에 있는 게이트 스페이서를 포함하는 구조물에 대해 수행되는 방법에 관한 것이다. 본 방법은, 제1 핀의 부분들을 노출시키고 제2 영역을 덮는 제1 마스킹 엘리먼트를 형성하는 단계; 제1 핀에 대해 제1 에칭 공정을 수행하여, 제1 게이트 구조물 근처에서 제1 리세스를 형성하는 단계; 제1 마스킹 엘리먼트를 제거하는 단계; 제2 핀의 부분들을 노출시키고 제1 영역을 덮는 제2 마스킹 엘리먼트를 형성하는 단계; 및 제2 핀에 대해 제2 에칭 공정을 수행하여, 제2 게이트 구조물 근처에서 제2 리세스를 형성하는 단계를 포함하며, 제1 리세스가 제2 리세스보다 더 얕고, 제1 리세스와 제1 게이트 구조물 간의 제1 핀 길이방향을 따른 제1 거리가 제2 리세스와 제2 게이트 구조물 간의 제2 핀 길이방향을 따른 제2 거리보다 더 작도록, 제1 및 제2 에칭 공정들은 적어도 하나의 파라미터에서 상이하도록 튜닝된다.
실시예에서, 본 방법은, 제1 리세스에서 제1 반도체 물질을 에피택셜 성장시키는 단계; 및 제2 리세스에서 제2 반도체 물질을 에피택셜 성장시키는 단계를 더 포함한다. 추가적인 실시예에서, 제2 핀 위에 있는 제2 반도체 물질의 부분의 부피는 제1 핀 위에 있는 제1 반도체 물질의 부분의 부피보다 작다. 또다른 추가적인 실시예에서, 제2 반도체 물질은 제1 반도체 물질보다 더 높은 농도의 도펀트로 도핑된다. 또다른 실시예에서, 제1 반도체 물질과 제2 반도체 물질 둘 다는 실리콘 게르마늄을 포함하고, 제2 반도체 물질은 제1 반도체 물질보다 더 높은 게르마늄 농도를 갖는다.
본 방법의 실시예에서, 제1 거리 대 제2 거리의 비율은 1:1.2 내지 1:3의 범위에 있다. 추가적인 실시예에서, 상기 비율은 1:2 내지 1:3의 범위에 있다. 본 방법의 다른 실시예에서, 적어도 하나의 파라미터는 에칭 지속시간, 에칭 온도, 에칭 전력, 에칭 압력, 에칭 화학물질의 농도, 에칭 화학물질들 간의 비율, 또는 이들의 조합을 포함한다. 본 방법의 다른 실시예에서, 제1 및 제2 핀들은 둘 다 p형 FinFET을 형성하도록 구성되거나, 또는 둘 다 n형 FinFET을 형성하도록 구성된다.
실시예에서, 본 방법은, 제2 마스킹 엘리먼트의 형성 전에, 제1 리세스에서 제1 반도체 물질을 에피택셜 성장시키는 단계; 및 제2 에칭 공정의 수행 이후, 제2 리세스에서 제2 반도체 물질을 에피택셜 성장시키는 단계를 더 포함한다. 다른 실시예에서, 제1 및 제2 에칭 공정들은 동일한 공정 챔버에서 수행된다.
또다른 예시적인 양태에서, 본 발명개시는 방법에 관한 것이다. 본 방법은, 제1 영역과 제2 영역을 갖춘 반도체 기판, 제1 영역 위에 있는 제1 핀, 제1 핀과 맞물려 있는 제1 게이트 구조물, 제2 영역 위에 있는 제2 핀, 제2 핀과 맞물려 있는 제2 게이트 구조물, 및 제1 및 제2 게이트 구조물들의 측벽들 위에 있는 게이트 스페이서를 갖는 구조물을 수용하는 단계를 포함한다. 본 방법은, 제2 영역을 덮는 제1 마스킹 엘리먼트를 형성하는 단계; 제1 마스킹 엘리먼트가 제2 영역 위에 있도록 하면서 제1 핀에 대해 제1 에칭 공정을 수행하여, 제1 게이트 구조물 근처에서 제1 리세스를 형성하는 단계 - 제1 리세스는 게이트 스페이서 아래에서 제1 거리만큼 연장되어 있음 -; 제1 마스킹 엘리먼트를 제거하는 단계; 제1 영역을 덮는 제2 마스킹 엘리먼트를 형성하는 단계; 및 제2 마스킹 엘리먼트가 제1 영역 위에 있도록 하면서 제2 핀에 대해 제2 에칭 공정을 수행하여, 제2 게이트 구조물 근처에서 제2 리세스를 형성하는 단계를 더 포함한다. 제2 리세스는 제1 거리보다 작은 제2 거리만큼 게이트 스페이서 아래에서 연장되며, 제1 거리와 제2 거리 간의 차이는 제1 에칭 공정과 제2 에칭 공정에서의 적어도 하나의 파라미터가 상이하기 때문이다. 본 방법은, 제1 리세스에서 제1 반도체 물질을 에피택셜 성장시키는 단계; 및 제2 리세스에서 제1 반도체 물질을 에피택셜 성장시키는 단계를 더 포함하며, 제1 핀 위에 있는 제1 반도체 물질의 제1 부분의 부피는 제2 핀 위에 있는 제1 반도체 물질의 제2 부분의 부피보다 크다.
본 방법의 실시예에서, 제1 및 제2 에칭 공정들 각각은 이방성 에칭 공정과 등방성 에칭 공정을 포함한다. 본 방법의 다른 실시예에서, 제1 및 제2 에칭 공정들은 에칭 지속시간, 에칭 온도, 에칭 바이어스, 에칭 전력, 에칭 압력, 에칭 화학물질의 농도, 또는 에칭 화학물질들 간의 비율을 포함하는 하나 이상의 에칭 파라미터에서 상이하도록 튜닝된다.
본 방법의 다른 실시예에서, 제2 리세스는 제1 리세스보다 더 깊게 에칭된다. 본 방법의 또다른 실시예에서, 제2 리세스 내의 제1 반도체 물질은 제1 리세스 내의 제1 반도체 물질보다 더 높은 농도의 도펀트로 도핑된다.
또다른 예시적인 양태에서, 본 발명개시는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제1 영역과 제2 영역을 갖는 기판; 제1 영역과 제2 영역 위에 각각 있는 제1 핀과 제2 핀; 제1 핀 및 제2 핀과 각각 맞물려 있는 제1 게이트 구조물 및 제2 게이트 구조물; 제1 게이트 구조물과 제2 게이트 구조물의 측벽들 위에 있는 게이트 스페이서; 제1 핀 내에 적어도 부분적으로 임베딩되어 있고 제1 게이트 구조물 근처에 있는 제1 에피택셜 피처; 및 제2 핀 내에 적어도 부분적으로 임베딩되어 있고 제2 게이트 구조물 근처에 있는 제2 에피택셜 피처를 포함한다. 제1 에피택셜 피처와 제1 게이트 구조물 간의 제1 핀 길이방향을 따른 제1 거리는 제2 에피택셜 피처와 제2 게이트 구조물 간의 제2 핀 길이방향을 따른 제2 거리보다 더 작다. 제1 핀 내로의 제1 에피택셜 피처의 깊이는 제2 핀 내로의 제2 에피택셜 피처의 깊이보다 작다.
반도체 디바이스의 실시예에서, 제1 거리 대 제2 거리 간의 비율은 1:1.2 내지 1:3의 범위에 있다. 반도체 디바이스의 다른 실시예에서, 제1 핀 위에 있는 제1 에피택셜 피처의 부분은 제2 핀 위에 있는 제2 에피택셜 피처의 부분보다 더 큰 부피를 갖는다. 반도체 디바이스의 또다른 실시예에서, 제1 및 제2 에피택셜 피처들은 둘 다 n형 도핑된 실리콘을 포함하거나 또는 둘 다 p형 도핑된 실리콘 게르마늄을 포함하고, 제2 에피택셜 피처는 제1 에피택셜 피처보다 더 높은 농도의 도펀트를 포함한다.
본 발명개시의 하나 이상의 실시예들은, 제한적인 것으로 의도된 것은 아니지만, 반도체 디바이스 및 그 형성에 대해 많은 이점들을 제공한다. 예를 들어, 본 발명개시의 실시예들은 동일한 IC 내의 논리 트랜지스터와 RF 트랜지스터 둘 다를 위해 융기된 에피택셜 S/D 피처들을 형성하고, 근처에 있는 게이트 구조물들에 대한 에피택셜 S/D 피처들의 근접도를 제어하는 방법을 제공한다. 특히, 논리 트랜지스터들에서의 근접도 대 RF 트랜지스터들에서의 근접도 간의 비율이 개시되어, 논리 트랜지스터를 위한 집적도를 높이면서 RF 트랜지스터를 위한 주파수 응답을 향상시킨다. 본 발명개시의 실시예에 따른 제조 방법은 기존의 제조 흐름 내로 용이하게 통합될 수 있다.
본 발명개시는 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 작도되지 않았으며 단지 설명을 목적으로 이용된다는 점을 강조해둔다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 실시예에 따라 구축된 반도체 구조물의 단면도를 부분적으로 나타낸다.
도 2a와 도 2b는 본 발명개시의 다양한 양태들에 따른, 반도체 디바이스를 형성하는 방법의 블록도를 도시한다.
도 3a, 도 3b, 도 3c, 도 3d, 도 3e, 도 3f는 일부 실시예들에 따른, 도 2a와 도 2b의 방법에 따른 다양한 제조 스테이지들에서의 반도체 디바이스의 사시도들을 부분적으로 나타낸다.
도 3g와 도 3h는 일부 실시예들에 따른, 도 2a와 도 2b의 방법에 따른 다양한 제조 스테이지들에서의 반도체 디바이스의 단면도들을 부분적으로 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 발명개시는 일반적으로, 반도체 디바이스 제조를 위한 방법에 관한 것이며, 보다 구체적으로는, 논리 디바이스들(또는 회로들)과 RF 디바이스들(또는 회로들)에서 융기된 에피택셜 S/D 피처들을 갖는 전계 효과 트랜지스터(FET)를 형성하는 방법에 관한 것이다. 예를 들어, RF 디바이스는 전력 증폭, 스플리팅, 및/또는 결합을 수행할 수 있고; 논리 디바이스는 입력/출력(I/O) 기능, 및 AND, OR, NOR, 및 인버터를 비롯한 논리 기능들뿐만 아니라 다른 기능들을 수행할 수 있다. 일반적으로, RF 디바이스는 논리 디바이스보다 약 10배 높은 주파수에서 동작한다. 예를 들어, RF 디바이스는 20GHz 내지 500GHz와 같이, 10GHz 내지 500GHz의 범위의 주파수에서 동작할 수 있는 반면, 논리 디바이스는 20GHz 미만의 주파수에서 동작할 수 있다. 또한, RF 디바이스와 논리 디바이스는 IC의 개별 영역들에 있을 수 있거나, 또는 IC의 공통 영역에서 혼합될 수 있다. RF 디바이스 내의 트랜지스터("RF 트랜지스터")와 논리 디바이스 내의 트랜지스터("논리 트랜지스터")에 대한 설계 목표들은 상이할 수 있다. RF 트랜지스터의 경우, RF 트랜지스터의 동작 주파수를 향상시키기 위해 소스/드레인(S/D) 피처와 그 근처에 있는 게이트들 간의 더 낮은 결합 커패시턴스가 매우 필요하다.
도 1을 참조하면, 본 발명개시에 따라 구축된, 반도체 디바이스(100)의 단면도들이 부분적으로 도시되어 있다. 반도체 디바이스(100)는 제1 트랜지스터(101a)와 제2 트랜지스터(101b)를 포함한다. 도시된 실시예에서 트랜지스터들(101a, 101b)은 FinFET이다. 대안적으로, 이것들은 평면형 트랜지스터일 수 있거나 또는 다른 유형의 3차원 트랜지스터일 수 있다. 특히, 트랜지스터(101a)는 논리 트랜지스터(즉, IC의 논리 기능을 수행하는 트랜지스터)이고, 트랜지스터(101b)는 RF 트랜지스터(IC의 RF 기능을 수행하는 트랜지스터)이다.
논리 트랜지스터(101a)는 반도체 핀(104a), 반도체 핀(104a) 내에 적어도 부분적으로 임베딩된 에피택셜 S/D 피처(142a), 에피택셜 S/D 피처(142a) 사이에서 반도체 핀(104a)과 맞물려 있는 게이트 구조물(128a), 게이트 구조물(128a)의 측벽 상의 게이트 스페이서(109), 및 반도체 핀(104a)과 S/D 피처(142a) 위에 있고 게이트 스페이서(109)와 게이트 구조(128a)을 둘러싸고 있는 층간 유전체(interlayer dielectric; ILD)층(144)을 포함한다.
RF 트랜지스터(101b)는 반도체 핀(104b), 반도체 핀(104b) 내에 적어도 부분적으로 임베딩된 에피택셜 S/D 피처(142b), 에피택셜 S/D 피처(142b) 사이에서 반도체 핀(104b)과 맞물려 있는 게이트 구조물(128b), 게이트 구조물(128b)의 측벽 상의 게이트 스페이서(109), 및 반도체 핀(104b)과 S/D 피처(142b) 위에 있고 게이트 스페이서(109)와 게이트 구조(128b)을 둘러싸고 있는 ILD층(144)을 포함한다.
에피택셜 S/D 피처(142a)는 반도체 핀(104a)의 길이 방향을 따라 제1 거리(또는 근접도)(X1)만큼 게이트 구조물(128a)로부터 이격되어 있다. 에피택셜 S/D 피처(142b)는 반도체 핀(104b)의 길이 방향을 따라 제2 거리(또는 근접도)(X2)만큼 게이트 구조물(128b)로부터 이격되어 있다. 본 실시예에서, 반도체 핀들(104a, 104b)의 길이 방향들은 동일하다(둘 다 X 방향을 따른다). 대안적인 실시예들에서, 반도체 핀들(104a, 104b)의 길이 방향들은 상이할 수 있다. 달리 말하면, 반도체 핀들(104a, 104b)은 다양한 실시예들에서 동일하거나 또는 상이한 방향을 따라 배향될 수 있다. 본 실시예에서, 거리(X1)는 거리(X2)보다 작다. 실시예에서, X1과 X2 간의 비율은 1:2 내지 1:3와 같이, 1:1.2 내지 1:3의 범위에 있다. 특정 비율들이 다음의 장점들을 제공하기 위해 설계된다: 더 작은 거리(X1)는 에피택셜 S/D 피처(142a)가 논리 트랜지스터(101a)의 채널에 더 큰 응력을 가할 수 있게 하고 채널의 캐리어 이동도를 증가시킬 수 있게 하며, 더 큰 거리(X2)는 에피택셜 S/D 피처(142b)와 게이트 구조물(128b) 간의 결합 커패시턴스(C2)를 감소시킴으로써 RF 트랜지스터(101b)의 주파수 응답을 향상시킨다. 논리 트랜지스터(101a)의 경우, 에피택셜 S/D 피처(142a)와 게이트 구조물(128a) 간의 결합 커패시턴스(C1)는 결합 커패시턴스(C2)보다 더 클 수 있지만, 이는 RF 디바이스보다 낮은 주파수에서 동작하는 논리 디바이스에 대한 허용가능 범위 내에서이다. 동일한 집적 회로 내의 논리 트랜지스터(101a)와 RF 트랜지스터(101b) 둘 다에 대한 결합 커패시턴스와 캐리어 이동도의 두 가지 경쟁 요소를 균형맞추기 위해 상기 비율 범위가 선택된다(X1:X2는 약 1:1.2 내지 1:3)이다. 상기 비율이 이 범위를 벗어나면, 논리 트랜지스터(101a) 또는 RF 트랜지스터(101b) 중 어느 하나가 성능 저하를 겪을 수 있는데, 예컨대, 더 낮은 동작 속도를 초래시킬 수 있다. 예를 들어, X1이 그대로 유지되고 X2가 너무 크면, RF 트랜지스터에서의 결합 커패시턴스가 감소하고 캐리어 이동도가 또한 감소하여, 동작 속도가 감소한다. 예를 들어, X2가 그대로 유지되고 X1이 너무 크면, 논리 트랜지스터에서의 결합 커패시턴스가 감소하고 캐리어 이동도가 또한 감소하여, 동작 속도가 감소한다.
또한, 에피택셜 S/D 피처들(142a, 142b)은 각각 깊이(D1, D2)만큼 핀(104a, 104b) 내로 연장된다. 실시예에서, 깊이(D2)는 깊이(D1)보다 크도록 구성된다. 이것은 RF 트랜지스터(101b)의 채널 영역의 폭뿐만 아니라 소스/드레인 피처들의 폭을 효과적으로 증가시킴으로써, RF 트랜지스터(101b)의 포화 전류를 증가시킨다. 더 높은 포화 전류로 인해, RF 트랜지스터(101b)는 RF 응용의 이점을 위해 더 높은 발진 주파수와 전압 이득을 제공한다. 또한, 핀(104a) 위로 연장되는 각각의 에피택셜 S/D 피처(142a)의 부분은 부피(V1)를 갖고, 핀(104b) 위로 연장되는 각각의 에피택셜 S/D 피처(142b)의 부분은 부피(V2)를 갖는다. 실시예에서, 부피(V2)는 부피(V1)보다 작도록 구성된다. 핀(104b) 위에서 더 작은 부피(V2)를 가지면, 게이트(128b)와 에피택셜 피처(142b) 간의 결합 커패시턴스(C2)가 감소되고, 이로써 RF 트랜지스터(101b)의 주파수 응답을 향상시킨다.
다양한 실시예들에서, 에피택셜 피처(142b)는 에피택셜 피처(142a)보다 더 높은 농도의 도펀트로 도핑될 수 있다. 예를 들어, 트랜지스터들(101a, 101b) 둘 다가 NMOSFET인 경우, 에피택셜 피처(142b)는 에피택셜 피처(142a)보다 더 높은 농도의 인(P) 또는 다른 적절한 도펀트로 도핑될 수 있다. 예를 들어, 트랜지스터들(101a, 101b) 둘 다가 PMOSFET인 경우, 에피택셜 피처(142b)는 에피택셜 피처(142a)보다 더 높은 농도의 붕소(B) 또는 다른 적절한 도펀트로 도핑될 수 있다. 더 높은 도펀트 농도를 가지면, RF 트랜지스터(101b)에서의 캐리어 이동도를 증가시킨다. 일부 실시예들에서, 에피택셜 피처들(142a, 142b) 둘 다는 실리콘 게르마늄을 포함하지만(예를 들어, 트랜지스터들(101a, 101b) 둘 다는 PMOSFET이다), (실리콘 대비) 게르마늄 농도는 에피택셜 피처(142a)에서보다 에피택셜 피처(142b)에서 더 높다. 예를 들어, 에피택셜 피처(142a)는 Si1 - xGex 합금을 포함하고, 에피택셜 피처(142b)는 Si1 - yGey 합금을 포함하며, 여기서 x와 y는 원자수의 비를 나타내고 x는 y보다 작다. 이것은 채널 영역에 대한 응력을 증가시키고 RF 트랜지스터(101b)에서의 캐리어 이동도를 증가시킨다.
본 실시예에서는 두 개의 트랜지스터들이 도시되어 있지만, 디바이스(100)는 임의의 갯수의 디바이스 영역들에서 구성된 임의의 갯수의 트랜지스터를 포함할 수 있다. 또한, 디바이스(100)는 FinFET에 더하여, 평면형 트랜지스터, 게이트 올라운드 트랜지스터, 및 나노와이어 트랜지스터와 같은, 다른 유형의 트랜지스터를 포함할 수 있다. 또한, 디바이스(100)는 저항기, 커패시터, 및 인덕터와 같은 수동 컴포넌트들, 및 p형 FET(PFET), n형 FET(NFET), 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 정적 랜덤 액세스 메모리(SRAM), 다른 메모리 셀, 및 이들의 조합과 같은 능동 컴포넌트들을 포함할 수 있다. 아래에서는 디바이스(100)를 제작하는 제조 단계들을 나타내는 도 2a 내지 도 3h를 참조하여 디바이스(100)의 보다 세부사항을 논의할 것이다.
도 2a와 도 2b를 참조하면, 이 도면들에서는 본 발명개시의 다양한 양태들에 따른 반도체 디바이스(100)를 형성하는 방법(200)이 도시된다. 방법(200)은 예시에 불과하며, 청구항에서 명시적으로 언급된 것을 넘어서 본 발명개시를 한정시키려는 의도가 있는 것은 아니다. 추가적인 동작들이 방법(200) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 동작들 중 몇몇은 방법의 추가적인 실시예들을 위해 교체되거나, 제거되거나 또는 이동될 수 있다. 본 발명개시의 다양한 양태들에 따른 반도체 디바이스(100)의 단면도들과 사시도들을 도시하는 도 3a 내지 도 3h를 참조하여 방법(200)을 아래에서 설명한다.
도 2a를 참조하면, 동작(202)에서, 방법(200)은 반도체 디바이스(또는 반도체 구조물)(100)의 워크피스를 수용하거나 또는 이를 제공받는다. 설명의 편의를 위해, 워크피스를 반도체 구조물(100)이라고도 부른다. 도 3a를 참조하면, 반도체 구조물(100)은 제1 영역(102a)과 제2 영역(102b)을 갖는 기판(102)을 포함한다. 논리 트랜지스터(101a)의 다양한 컴포넌트들이 제1 영역(102a) 위에 또는 그 내부에 제조되며, RF 트랜지스터(101b)의 다양한 컴포넌트들이 제2 영역(102b) 위에 또는 그 내부에 제조된다. 디바이스(100)는 p형 논리 FinFET, n형 논리 FinFET, p형 RF FinFET, 및 n형 RF FinFET을 포함할 수 있다. 간략화를 위해, 트랜지스터들(101a, 101b)은 아래의 설명에서 동일한 유형인 것으로 가정된다. 실시예에서, 트랜지스터들(101a, 101b)은 둘 다 p형 FinFET이다. 다른 실시예에서, 트랜지스터들(101a, 101b)은 둘 다 n형 FinFET이다.
제1 영역(102a) 위에서, 반도체 구조물(100)은 옆으로 나란히 배치된 다양한 반도체 핀들(또는 "핀")(104a)(두 개가 도시됨)과, 핀(104a)의 최상부와 측벽 위에서 핀(104a)과 맞물려 있는 게이트 구조물(108a)을 포함한다. 제2 영역(102b) 위에서, 반도체 구조물(100)은 옆으로 나란히 배치된 다양한 핀들(104b)(두 개가 도시됨)과, 핀(104b)의 최상부와 측벽 위에서 핀(104b)과 맞물려 있는 게이트 구조물(108b)을 포함한다. 다양한 실시예들에서, 각각의 트랜지스터들(101a, 101b)은 단일 핀, 이중 핀, 삼중 핀 등과 같은, 임의의 갯수의 반도체 핀들을 포함할 수 있다. 또한, 트랜지스터들(101a, 101b)은 상이한 갯수의 핀들을 포함할 수 있다.
반도체 구조물(100)은 기판(102) 위의 격리 구조물(106)을 더 포함한다. 핀들(104a, 104b)은 격리 구조물(106)을 관통하여 기판(102) 밖으로 돌출해 있다. 반도체 구조물(100)은 게이트 구조물들(108a, 108b)의 그리고 핀들(104a, 104b)의 최상부 및 측벽 위에 배치된 하나 이상의 유전체층("유전체 스페이서")(109)을 더 포함한다. 아래에서는 반도체 구조물(100)의 다양한 컴포넌트들을 더 설명한다.
본 실시예에서 기판(102)은 실리콘 기판이다. 대안적으로, 기판(102)은 게르마늄과 같은 다른 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비화물, 및/또는 인듐 안티몬을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합들을 포함할 수 있다. 또다른 대안구성에서, 기판(102)은 매립된 유전체층(이 유전체층 상에 핀들(104a, 104b)이 기립해 있다)을 갖는 반도체 기판과 같은, SOI(semiconductor-on-insulator)이다.
반도체 핀들(104a, 104b)은 실리콘, 게르마늄, 또는 실리콘 게르마늄과 같은 하나 이상의 반도체 물질을 포함할 수 있다. 실시예에서, 반도체 핀들(104a, 104b) 각각은 서로 위아래로 적층되어 있는 복수의 상이한 반도체층들을 포함할 수 있다. 반도체 핀들(104a, 104b)은 이중 패터닝 또는 다중 패터닝 공정을 포함하는 적절한 공정을 이용하여 제조될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정들은 포토리소그래피 및 자기 정렬 공정들을 결합하여, 예를 들어, 단일의 직접 포토리소그래피 공정을 사용하여 얻을 수 있는 것보다 작은 피치들을 갖는 패턴들이 생성될 수 있게 해준다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서들이 자기 정렬 공정을 사용하여 패터닝된 희생층과 나란히 형성된다. 그 후, 희생층이 제거되고, 그 후 기판(102)의 초기 에피택셜 반도체층들을 에칭함으로써 반도체 핀들(104a, 104b)을 패터닝하기 위해 잔존하는 스페이서 또는 맨드렐이 사용될 수 있다. 에칭 공정은 건식 에칭, 습식 에칭, 반응성 이온 에칭(reactive ion etching; RIE), 및/또는 다른 적절한 공정들을 포함할 수 있다.
격리 구조물(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, FSG(fluoride-doped silicate glass), 로우 k 유전체 물질, 에어 갭, 및/또는 다른 적절한 절연 물질을 포함할 수 있다. 격리 구조물(106)은 얕은 트렌치 격리(shallow trench isolation; STI), 전계 산화물, 실리콘 로컬 산화물(LOCal Oxidation of Silicon; LOCOS), 및/또는 다른 적절한 구조물들일 수 있다. 격리 구조물(106)은, 예컨대, 하나 이상의 열 산화물 라이너 층들을 갖는, 다층 구조물을 포함할 수 있다. 실시예에서, 격리 구조물(106)은, 예를 들어, 핀(104a, 104b) 형성 공정의 일부로서 기판(102) 내에 트렌치를 에칭함으로써 형성된다. 그 후, 트렌치는 격리 물질로 채워질 수 있고, 이어서 화학적 기계적 평탄화(chemical mechanical planarization; CMP) 공정 및/또는 에치백(etch-back) 공정이 뒤따를 수 있다. 격리 물질은 화학적 기상 증착(chemical vapor deposition; CVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 및 유동가능 CVD(flowable CVD; FCVD)를 포함하는 임의의 적절한 퇴적 기술에 의해 퇴적될 수 있다.
게이트 구조물들(108a, 108b) 각각은 게이트 유전체층, 게이트 전극층, 및 하드 마스크층을 이 순서대로 서로 위아래로 포함할 수 있다. 게이트 구조물들(108a, 108b)은 하나 이상의 추가적인 층들을 포함할 수 있다. 실시예에서, 게이트 구조물들(108a, 108b)은 희생 게이트 구조물, 즉 최종적인 게이트 구조물(또는 게이트 스택)을 위한 플레이스홀더(placeholder)이다. 게이트 유전체층은, 실리콘 산화물과 같은 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, 원자층 증착(atomic layer deposition; ALD), CVD, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 게이트 전극층은 다결정 실리콘(폴리실리콘) 또는 비정질 실리콘을 포함할 수 있으며, 저압 CVD(low-pressure CVD; LPCVD) 및 PECVD와 같은 적절한 퇴적 공정에 의해 형성될 수 있다. 하드 마스크층은 실리콘 질화물 또는 실리콘 산화물의 하나 이상의 층을 포함할 수 있으며, CVD, 물리적 기상 증착(physical vapor deposition; PVD), 또는 다른 적절한 퇴적 기술에 의해 형성될 수 있다. 실시예에서, 게이트 구조물(108a, 108b)의 다양한 층들이 제일먼저 격리 구조물(106)과 핀들(104a, 104b) 위에 블랭킷층으로서 퇴적된다. 그 후, 블랭킷층들은, 블랭킷층들의 일부분들을 제거하고 잔존 부분들을 게이트 구조물들(108a, 108b)로서 남겨둠으로써 포토리소그래피 공정들과 에칭 공정들을 비롯한 공정들을 통해 패터닝된다.
유전체 스페이서(109)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 로우 k 질화물, 또는 이들의 조합과 같은 유전체 물질의 하나 이상의 층을 포함할 수 있다. 예를 들어, 유전체 스페이서(109)는 실리콘 산화물층 위의 실리콘 질화물층을 포함할 수 있다. 실시예에서, 유전체 스페이서(109)는 약 2㎚ 내지 약 10㎚의 범위의 두께를 갖는다. 유전체 스페이서(109)는 CVD, ALD, 또는 다른 적절한 방법들을 이용하여 퇴적될 수 있다.
동작(204)에서, 방법(200)(도 2a 참조)은 제2 영역(102b) 위에 제1 마스킹 엘리먼트(111)를 형성한다. 도 3b를 참조하면, 실시예에서, 제1 마스킹 엘리먼트(111)는 포토리소그래피 공정에 의해 패터닝된 포토레지스트를 포함한다. 포토리소그래피 공정은 기판(102) 위에 포토레지스트(레지스트)층을 코팅하는 단계; 레지스트층을 패턴에 맞춰 노광시키는 단계; 노광후 베이킹을 수행하는 단계; 및 레지스트층을 현상시켜서 패터닝된 레지스트층을 형성하는 단계를 포함할 수 있다. 다른 실시예에서, 제1 마스킹 엘리먼트(111)는 바닥 반사 방지 코팅(bottom antireflective coating; BARC)층 및 BARC층 위의 레지스트층을 포함한다. 레지스트층이 상술한 포토리소그래피 공정을 사용하여 패터닝되고, 이어서 BARC층이 패터닝된 레지스트층을 에칭 마스크로서 사용하여 (예를 들어, 건식 에칭, 습식 에칭, 또는 다른 에칭 방법에 의해) 에칭된다. 패터닝된 BARC층 및 레지스트층은 제1 마스킹 엘리먼트(111)의 일부가 된다. 실시예에서, 제1 마스킹 엘리먼트(111)는 논리 트랜지스터(101a)를 비롯하여, n형 논리 디바이스 또는 p형 논리 디바이스와 같은, 특정 유형의 논리 디바이스를 제조하기 위한 영역을 제외한, 반도체 구조물(100)의 모든 부분을 덮는다.
동작(206)에서, 방법(200)(도 2a 참조)은 제1 마스킹 엘리먼트(111)를 제자리에 두면서 반도체 구조물(100)에 대해 제1 에칭 공정(124)을 수행한다(도 3c 참조). 본 실시예에서, 제1 에칭 공정(124)은 모든 n형 논리 디바이스에 적용되거나 또는 모든 p형 논리 디바이스에 적용되지만, 둘 다에 적용되지는 않는다. 제1 에칭 공정(124)은 하나 이상의 단계를 포함할 수 있다. 예를 들어, 제1 단계는 게이트 구조물(108a), 핀(104a), 및 격리 구조물(106)의 최상면들로부터 유전체 스페이서(109)를 제거하도록 튜닝될 수 있으며; 제2 단계는 핀(104a)을 리세싱하여 리세스(140a)를 형성하도록 튜닝될 수 있다. 실시예에서, 제1 에칭 공정(124)은 산소 함유 가스, 플루오린 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, NF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합을 이행할 수 있는 건식 에칭 공정을 포함한다. 동작(206)의 결과로서, 게이트 구조물(108a)의 측벽 상에 일부가 남겨지면서 유전체 스페이서(109)가 부분적으로 제거되며, 이 일부는 게이트 스페이서(109)가 된다. 또한, 본 실시예에서, 핀(104a)(도 3b 및 도 3c 참조)의 하부 측벽 상에 있는 유전체 스페이서(109)의 일부분은 남아서 핀 측벽(fin sidewall; FSW) 스페이서(109)가 된다. 일부 실시예들에서, 핀(104a)의 측벽 상에 있는 유전체 스페이서(109)의 부분들은 완전히 제거될 수 있다. 본 실시예에서, 제1 에칭 공정(124)은, 핀(104a)이 Z 방향을 따라 격리 구조물(106)의 최상면 아래로 리세싱되고, X 방향을 따라 횡측으로 리세싱됨으로써, 게이트 스페이서(109) 아래에서 리세스(140a)를 연장시키도록 (예를 들어, 에칭 화학물질(들), 지속시간, 온도, 압력, 바이어스 등을 조정함으로써) 튜닝된다. 제1 에칭 공정(124)은 논리 트랜지스터(101a)용으로 도 1에서 도시된 에피택셜 S/D 피처(142a)를 성장시키는데 적절한 특성(예를 들어, 깊이, 폭, 및 형상)을 갖게끔 리세스(140a)를 생성하도록 설계된다. 제1 에칭 공정(124) 및 리세스(140a)의 더 많은 양태들을 동작(214)(도 2b) 이후에 더 설명한다.
동작(208)에서, 방법(200)(도 2a 참조)은 예를 들어, 레지스트 스트립핑(stripping) 또는 애싱(ashing) 또는 다른 적절한 방법에 의해 제1 마스킹 엘리먼트(111)를 제거한다. 동작(210)에서, 방법(200)(도 2a 참조)은 제1 영역(102a) 위에 제2 마스킹 엘리먼트(113)를 형성한다. 도 3d를 참조하면, 실시예에서, 제2 마스킹 엘리먼트(113)는 포토리소그래피 공정에 의해 패터닝된 포토레지스트를 포함한다. 다른 실시예에서, 제2 마스킹 엘리먼트(113)는 레지스트층 아래에 BARC층을 포함한다. 제2 마스킹 엘리먼트(113)를 형성하는 방법은 제1 마스킹 엘리먼트(111)를 형성하는 방법과 유사하다. 실시예에서, 제2 마스킹 엘리먼트(113)는 RF 트랜지스터(101b)를 비롯하여, n형 RF 디바이스 또는 p형 RF 디바이스와 같은, 특정 유형의 RF 디바이스를 제조하기 위한 영역을 제외한, 반도체 구조물(100)의 모든 부분을 덮는다. 특히, RF 디바이스의 유형(n형 또는 p형)은 제1 마스킹 엘리먼트(111)(동작(204) 참조)에 의해 노출된 논리 디바이스의 유형(n형 또는 p형)과 동일하다.
동작(212)에서, 방법(200)(도 2a 참조)은 제2 마스킹 엘리먼트(113)를 제자리에 두면서 반도체 구조물(100)에 대해 제2 에칭 공정(126)을 수행한다(도 3e 참조). 본 실시예에서, 제2 에칭 공정(126)은 모든 n형 RF 디바이스에 적용되거나 또는 모든 p형 RF 디바이스에 적용되지만, 둘 다에 적용되지는 않는다. 제2 에칭 공정(126)은 하나 이상의 단계를 포함할 수 있다. 예를 들어, 제1 단계는 게이트 구조물(108b), 핀(104b), 및 격리 구조물(106)의 최상면들로부터 유전체 스페이서(109)를 제거하도록 튜닝될 수 있으며; 제2 단계는 핀(104b)을 리세싱하여 리세스(140b)를 형성하도록 튜닝될 수 있다. 실시예에서, 제2 에칭 공정(126)은 산소 함유 가스, 플루오린 함유 가스(예컨대, CF4, SF6, CH2F2, CHF3, NF3, 및/또는 C2F6), 염소 함유 가스(예컨대, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예컨대, HBr 및/또는 CHBR3), 요오드 함유 가스, 다른 적절한 가스들 및/또는 플라즈마들, 및/또는 이들의 조합을 이행할 수 있는 건식 에칭 공정을 포함한다. 동작(212)의 결과로서, 게이트 구조물(108b)의 측벽 상에 일부가 남겨지면서 유전체 스페이서(109)가 부분적으로 제거되며, 이 일부는 게이트 스페이서(109)가 된다. 또한, 본 실시예에서, 핀(104b)(도 3d 및 도 3e 참조)의 하부 측벽 상에 있는 유전체 스페이서(109)의 일부분은 남아서 핀 측벽(FSW) 스페이서(109)가 된다. 일부 실시예들에서, 핀(104a)의 측벽 상에 있는 유전체 스페이서(109)의 부분들은 완전히 제거될 수 있다.
본 실시예에서, 리세스(140b)가 리세스(140a)와는 상이한 특성(예컨대, 깊이, 폭, 또는 형상)을 갖도록, 제2 에칭 공정(126)은 (등방성/이방성, 에칭 지속시간, 에칭 온도, 에칭 바이어스, 에칭 전력, 에칭 압력, 에칭 화학물질의 농도, 또는 에칭 화학물질들 간의 비율과 같이) 제1 에칭 공정(124)과 상이해지도록 튜닝된다. 특히, 리세스(140b)는 리세스(140a)보다 짧은 거리만큼 게이트 스페이서(109) 아래에서 연장된다(도 3g에서 E2<E1 및 X2>X1). 일부 실시예들에서, 리세스(140b)는 리세스(140a)보다 얕게 에칭되거나 또는 거의 동일한 깊이로 에칭될 수 있다. 특정 실시예에서, 에피택셜 피처(142a)가 핀(104a) 내로 연장되는 것보다 더 깊게 에피택셜 피처(142b)가 핀(104b) 내로 연장될 수 있도록(도 1 참조) 리세스(140b)는 리세스(140a)보다 더 깊게 에칭된다(도 3g에서 D2>D1). 예를 들어, 더 깊은 에피택셜 피처(142b)는 트랜지스터 핀을 위한 도전 영역을 증가시켜서, 트랜지스터(101b)의 구동력을 증가시킨다. 예를 들어, D2는 D1보다 20% 내지 80%만큼 더 클 수 있다. 달리 말하면, 일부 실시예들에서, D2:D1은 1.2:1 내지 1.8:1의 범위에 있을 수 있다. 상기 비율이 이 범위보다 작으면, 트랜지스터(101b)의 증가된 구동력의 이점은 줄어든다. 상기 비율이 이 범위보다 크면(D1이 너무 작음을 의미함), 트랜지스터(101a)는 성능 저하를 겪을 수 있다. 다양한 실시예들에서, 리세스들(140a, 140b)의 깊이들 간의 차이와 리세스들(140a, 140b)의 폭들(따라서 각각 게이트들(108a, 108b)에 대한 근접도) 간의 차이는 에칭 공정들(124, 126)을 튜닝함으로써 개별적으로 제어될 수 있다. 예를 들어, 에칭 공정들(124, 126) 각각은 리세스 깊이들(D1, D2)의 차이를 제어하기 위해 물리적 에칭(예를 들어, HBr 또는 다른 적절한 에천트를 사용하는 이방성 에칭)을 이용할 수 있다. 또한, 에칭 공정들(124, 126) 각각은 리세스 근접도(X1, X2)의 차이를 제어하기 위해 화학적 에칭(예를 들어, NF3, F2, Cl2, 또는 다른 적절한 화학물질을 갖는 에천트를 사용하는 이방성 에칭)을 이용할 수 있다.
또한, 물리적 에칭과 화학적 에칭에서, 에칭 지속시간, 에칭 온도, 에칭 바이어스, 에칭 전력, 에칭 압력, 에칭 화학물질의 농도, 또는 에칭 화학물질들 간의 비율과 같은 몇몇 파라미터들이 추가로 튜닝되어 리세스들(140a, 140b)에서의 원하는 깊이 및 근접도 프로파일을 생성할 수 있다. 예를 들어, 물리적 에칭에서, 더 긴 에칭 지속시간, 더 높은 에칭 온도, 더 높은 에칭 바이어스, 더 높은 에칭 전력, 더 높은 에칭 압력, 또는 이들의 조합을 사용하면, 더 깊은 리세스를 초래시킨다. 예를 들어, 화학적 에칭에서, 더 긴 에칭 지속시간, 더 높은 에칭 온도, 더 높은 에칭 압력, 에칭 화학물질의 더 높은 농도, 또는 이들의 조합을 사용하면, 폭이 더 넓은 리세스를 초래시킨다. 실시예들에서, 에칭 화학물질의 농도는 에칭 챔버 내로의 에칭 화학 가스 유량(들) 및/또는 불활성 캐리어 가스 유량(들)을 조정함으로써 튜닝될 수 있다. 제1 및 제2 에칭 공정들(124, 126) 각각이 에칭 화학 가스의 혼합물로 수행되는 다른 실시예에서, 혼합물 내의 에칭 화학 가스의 비율은 두 개의 에칭 공정들의 에칭율이 상이하도록 두 개의 에칭 공정들에 대해 상이하게 튜닝될 수 있다.
일부 실시예들에서, 제1 및 제2 에칭 공정들(124, 126)은, 단하나의 파라미터(이것은 에칭 지속시간, 에칭 바이어스, 에칭 온도, 에칭 전력, 에칭 화학물질의 농도, 및 에칭 화학물질들 간의 비율 중 하나임)만이 상이하고, 다른 모든 파라미터들은 두 개의 에칭 공정들 간에 동일하도록 튜닝된다. 이것은 리세스들(140a, 140b) 간의 차이를 제어하는 것을 더 쉽게 할 수 있다. 대안적인 실시예들에서, 제1 및 제2 에칭 공정들(124, 126)은, 비제한적인 예시로서, 에칭 지속시간, 에칭 바이어스, 에칭 온도, 에칭 전력, 에칭 화학물질의 농도, 및 에칭 화학물질들 간의 비율로부터 선택된 두 개 이상의 파라미터들의 조합이 상이하도록 튜닝된다. 제1 및 제2 에칭 공정들(124, 126)은 상이한 에칭 레시피를 갖는 동일한 공정 챔버에서 수행될 수 있다. 대안적으로, 이것들은 상이한 에칭 챔버에서 수행될 수 있다.
동작(214)에서, 방법(200)(도 2b 참조)은 레지스트 스트립핑 또는 애싱 또는 다른 적절한 방법에 의해 제2 마스킹 엘리먼트(113)(도 3f 참조)를 제거한다. 실시예에서, 동작(214)은 리세스들(140a, 140b)이 에피텍셜 성장을 위해 준비되도록 리세스들(140a, 140b)에 대해 세정 공정을 수행할 수 있다. 도 3g는 이 제조 단계에서, X방향을 따라 핀들(104a, 104b)을 절단하는, 도 3f의 A-A 라인과 B-B 라인을 따른 반도체 구조물(100)의 단면도들을 나타낸다. 도 3g를 참조하면, 리세스(140a)가 핀(104a)의 S/D 영역(110a) 내에서 에칭되고, 리세스(140b)가 핀(104b)의 S/D 영역(110b) 내에서 에칭된다. 게이트 구조물(108a)은 핀(104a)의 채널 영역(112a)과 맞물린다. 게이트 구조물(108b)은 핀(104b)의 채널 영역(112b)과 맞물린다. 게이트 스페이서(109)는 본 실시예에서 밀봉 스페이서(130)(예컨대, 실리콘 산화물) 및 메인 스페이서(132)(예컨대, 실리콘 질화물)를 포함한다. 리세스들(140a, 140b) 각각은 메인 스페이서(132) 바로 아래까지 연장될 수 있지만 밀봉 스페이서까지는 연장되지 않을 수 있거나, 또는 메인 스페이서(132)와 밀봉 스페이서(130) 모두 바로 아래까지 연장될 수 있다.
리세스(140a)는 깊이(D1)(핀(104a)의 최상면에서부터 리세스(140a)의 바닥면까지 측정됨)를 가지며, 리세스(140b)는 깊이(D2)(핀(104b)의 최상면에서부터 리세스(140b)의 바닥면까지 측정됨)를 갖는다. 일부 실시예들에서, D1은 D2보다 크거나 또는 D2와 거의 동일하다. 본 실시예에서, D1은 D2보다 작다. 또한, 리세스(140a)와 게이트 구조물(108a) 사이의 거리(X1)(게이트 구조물(108a)의 측면의 수직 연장부에서부터 X방향을 따라 리세스(140a)의 가장 가까운 표면까지 측정됨)는 리세스(140b)와 게이트 구조물(108b) 사이의 거리(X2)(게이트 구조물(108b)의 측면의 수직 연장부에서부터 X방향을 따라 리세스(140b)의 가장 가까운 표면까지 측정됨)보다 작다. 실시예에서, X1과 X2 간의 비율은 1:2 내지 1:3와 같이, 1:1.2 내지 1:3의 범위에 있다. 또한, 리세스(140a)는 게이트 스페이서(109) 아래에서 거리(E1)(게이트 스페이서(109)의 측면의 수직 연장부에서부터 X방향을 따라 리세스(140a)의 가장 가까운 표면까지 측정됨)만큼 연장되고, 리세스(140b)는 게이트 스페이서(109) 아래에서 거리(E2)(게이트 스페이서(109)의 측면의 수직 연장부에서부터 X방향을 따라 리세스(140b)의 가장 가까운 표면까지 측정됨)만큼 연장된다. 본 실시예에서, E1은 E2보다 크다. 리세스들(140a, 140b)의 치수들 간의 차이는 상술한 바와 같이 제1 및 제2 에칭 공정들(124, 126)을 튜닝함으로써 제어될 수 있다. 상기 실시예에서, 리세스(140a)는 리세스(140b)보다 앞서 에칭된다. 대안적으로, 리세스(140b)는 리세스(140a)보다 앞서 에칭될 수 있다. 달리 말하면, 에칭 공정들(124, 126)은 임의의 순서로 수행될 수 있다.
동작(216)에서, 방법(200)(도 2b 참조)은 리세스(140a) 내에서 제1 반도체 물질(142a)을 에피택셜 성장시킨다(도 3h 참조). 동작(218)에서, 방법(200)(도 2b 참조)은 리세스(140b) 내에서 제2 반도체 물질(142b)을 에피택셜 성장시킨다(도 3h 참조). 반도체 물질들(142a, 142b)은 각각 트랜지스터들(101a, 101b)을 위한 에피택셜 S/D 피처들이다. 실시예에서, 동작들(216, 218)은 리세스들(140a, 140b) 내에 동일한 반도체 물질을 성장시킴으로써 동시에 수행될 수 있다. 이것은 생산 시간을 절감시킬 수 있다. 대안적인 실시예에서, 동작들(216, 218)은 개별적으로 수행될 수 있다. 예를 들어, 동작(216)은 동작(206) 후에 그리고 동작(208) 전에 수행될 수 있는 반면에, 동작(218)은 동작(212) 후에 그리고 동작(214) 전에 수행될 수 있다. 동작들(216, 218)을 개별적으로 수행하는 것은 논리 디바이스와 RF 디바이스의 성능을 개별적으로 튜닝할 목적으로 상이한 반도체 물질들이 S/D 피처들(142a, 142b)을 위해 에피택셜 성장되도록 해준다. 물론, 동작들(216, 218)이 개별적으로 수행되더라도, S/D 피처들(142a, 142b)의 반도체 물질들은 여전히 동일할 수 있다. 상술한 바와 같이 리세스들(140a, 140b)의 차이로 인해, 본 실시예에서 S/D 피처(142a)가 핀(104a)에 임베딩된 것보다 더 깊게 S/D 피처(142b)가 핀(104b)에 임베딩된다(D2>D1). 또한, S/D 피처(142b)가 각각의 게이트 구조물(108b)에 대해 (거리(X2) 만큼) 거리를 둔 것보다 더 가깝게 S/D 피처(142a)는 각각의 게이트 구조물(108a)에 대해 (거리(X1) 만큼) 거리를 둔다. 또한, S/D 피처들(142a, 142b) 각각은 각각의 리세스들(140a, 140b)로부터 성장되고 각각의 핀(104a, 104b) 위로 융기되어 있다. 예를 들어, 각각의 S/D 피처(142a)는 핀(104a)에 임베딩된 부분(142a-1)과 핀(104a) 위로 융기된 다른 부분(142a-2)을 갖는다. 마찬가지로, 각각의 S/D 피처(142b)는 핀(104b)에 임베딩된 부분(142b-1)과 핀(104b) 위로 융기된 다른 부분(142b-2)을 갖는다. 실시예에서, 동작들(216, 218)은, S/D 부분(142b-2)이 S/D 부분(142a-2)보다 작은 부피를 갖도록 제어된다. 융기 부분(142b-2)에서 더 작은 부피를 갖는 것은 S/D 피처(142b)와 게이트(108b) 간의 결합 커패시턴스를 감소시킨다. 일부 예시들에서, 동작들(216, 218)은 융기 부분(142a, 142b)에서 상이한 부피들을 생성하기 위해 에피택셜 성장 파라미터들(예를 들어, 성장 시간, 성장 전구체, 성장 압력 등)을 제어할 수 있다.
실시예에서, 동작들(216, 218)에서의 에피택셜 성장 공정들은 실리콘계 전구체 가스를 이용하는 저압 화학적 기상 증착(LPCVD) 공정일 수 있다. 또한, 에피택셜 성장 공정은, n형 FinFET을 위한 S/D 피처들을 형성하기 위해 P, As, 또는 이들의 조합과 같은 n형 도펀트로, 또는 p형 FinFET를 위한 S/D 피처들을 형성하기 위해 B와 같은 p형 도펀트로, 성장된 S/D 피처들(142a, 242b)을 인시츄(in-situ) 도핑할 수 있다. 실시예에서, RF 트랜지스터(101b)가 더 높은 캐리어 이동도를 제공하도록 S/D 피처(142b)는 S/D 피처(142a)보다 더 높은 농도의 도펀트로 도핑된다. 일부 예시들에서, p형 FinFET의 경우, S/D 피처들(142a, 242b)은 실리콘 게르마늄, 게르마늄, 또는 이들의 조합을 포함할 수 있다. 실시예에서, S/D 피처들(142a, 142b) 둘 다는 실리콘 게르마늄을 포함하지만, S/D 피처(142b)는 S/D 피처(142a)보다 더 높은 게르마늄 대 실리콘 비율을 갖는다. n형 FinFET의 경우, S/D 피처들(142a, 242b)은 실리콘 탄소, 실리콘, 또는 이들의 조합을 포함할 수 있다.
동작(220)에서, 방법(200)(도 2b 참조)은 기판(102)의 다른 영역들에서 S/D 피처들을 형성하기 위해 동작들(204, 206, 208, 210, 212, 214, 216, 218)과 유사한 동작들을 수행한다. 실시예에서, 트랜지스터들(101a, 101b)은 둘 다 n형 FinFET이다. 이 실시예를 증진시키기 위해, 동작(220)은 디바이스 구조물(100)에서 p형 FinFET을 형성하기 위해 동작들(204~218)을 참조하여 상술한 제조들을 수행한다. 다른 실시예에서, 트랜지스터들(101a, 101b)은 둘 다 p형 FinFET이다. 이 실시예를 증진시키기 위해, 동작(220)은 디바이스 구조물(100)에서 n형 FinFET을 형성하기 위해 동작들(204~218)을 참조하여 상술한 제조들을 수행한다.
동작(222)에서, 방법(200)(도 2b 참조)은 RF 트랜지스터와 논리 트랜지스터 둘 다를 포함한 최종적인 IC 디바이스를 제조하기 위해 추가적인 단계들을 수행한다. 실시예에서, 방법(200)은 게이트 구조물(108a, 108b)을 하이 k 금속 게이트 스택들(128a, 128b)로 각각 대체시킨다. 도 1을 참조하면, 퇴적 및 CMP와 같은 프로시저에 의해, 기판(102)(도 1에서는 도시되지 않음, 도 3h 참조바람) 위에 층간 유전체(ILD)층(144)이 형성된다. 실시예에서, ILD층(144)이 유동가능 CVD(flowable CVD; FCVD) 공정에 의해 형성된다. FCVD 공정은 다양한 구조물들(핀(104a, 104b), 게이트 구조물(108a, 180b), 및 게이트 스페이서(109)) 사이의 갭들을 채우기 위해 기판(102) 상에 (액체 화합물과 같은) 유동가능한 물질을 퇴적하는 단계와, 일례로서 어닐링과 같은 적절한 기술에 의해 이 유동가능한 물질을 고체 물질로 변환시키는 단계를 포함한다. 그 후, 게이트 구조물들(108a, 108b)을 노출시키기 위해 ILD층(144)에 대해 CMP 공정이 수행된다. 이어서, 게이트 구조물들(108a, 108b)은 하나 이상의 선택적 에칭 공정들에 의해 제거되고, 이로써 게이트 스페이서(109)와 ILD(144)에 의해 둘러싸인 개구들을 형성한다. 이어서, 하이 k 금속 게이트들(128a, 128b)을 형성하기 위해 개구들 내에 하나 이상의 물질층들이 퇴적된다.
게이트 구조물들(128a, 128b) 각각은 계면층, 하이 k 유전체층, 일함수 금속층, 및 금속 충전층을 포함할 수 있다. 계면층은, 실리콘 산화물 또는 실리콘 산화질화물과 같은 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, ALD, CVD, 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 하이 k 유전체층은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란타늄 산화물(La2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티탄산염(SrTiO3), 다른 적절한 금속 산화물들, 또는 이들의 조합들을 포함할 수 있다. 유전체층은 ALD 및/또는 다른 적절한 방법들에 의해 형성될 수 있다. 일함수 금속층은, n형 FinFET를 위한 n형 일함수층일 수 있거나 또는 p형 FinFET를 위한 p형 일함수층일 수 있고, CVD, PVD, 및/또는 다른 적절한 공정에 의해 퇴적될 수 있다. p형 일함수층은 비제한적인 예시로서, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐(W), 백금(Pt), 또는 이들의 조합의 그룹으로부터 선택된 금속을 포함한다. n형 일함수층은 비제한적인 예시로서, 티타늄(Ti), 알루미늄(Al), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 또는 이들의 조합의 그룹으로부터 선택된 금속을 포함한다. 금속 충전층은, 알루미늄(Al), 텅스텐(W), 또는 구리(Cu) 및/또는 다른 적절한 물질들을 포함할 수 있고, CVD, PVD, 도금, 및/또는 다른 적절한 공정들에 의해 형성될 수 있다. 이어서 콘택트 및 비아 형성, 상호연결 프로세싱 등과 같은, 추가적인 공정들이 수행되어 반도체 구조물(100)의 제조를 완료할 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 논리 디바이스를 위해 구성된 제1 영역과 무선 주파수(radio frequency; RF) 디바이스를 위해 구성된 제2 영역을 갖춘 기판, 상기 제1 영역 위에 있는 제1 핀, 상기 제1 핀과 맞물려 있는 제1 게이트 구조물, 상기 제2 영역 위에 있는 제2 핀, 상기 제2 핀과 맞물려 있는 제2 게이트 구조물, 및 상기 제1 게이트 구조물과 상기 제2 게이트 구조물의 측벽들 위에 있는 게이트 스페이서를 포함하는 구조물에 대해 수행되는 방법에 있어서,
상기 제1 핀의 부분들을 노출시키고 상기 제2 영역을 덮는 제1 마스킹 엘리먼트를 형성하는 단계;
상기 제1 핀에 대해 제1 에칭 공정을 수행하여, 상기 제1 게이트 구조물 근처에서 제1 리세스를 형성하는 단계;
상기 제1 마스킹 엘리먼트를 제거하는 단계;
상기 제2 핀의 부분들을 노출시키고 상기 제1 영역을 덮는 제2 마스킹 엘리먼트를 형성하는 단계; 및
상기 제2 핀에 대해 제2 에칭 공정을 수행하여, 상기 제2 게이트 구조물 근처에서 제2 리세스를 형성하는 단계
를 포함하며, 상기 제1 리세스가 상기 제2 리세스보다 더 얕고, 상기 제1 리세스와 상기 제1 게이트 구조물 간의 제1 핀 길이방향을 따른 제1 거리가 상기 제2 리세스와 상기 제2 게이트 구조물 간의 제2 핀 길이방향을 따른 제2 거리보다 더 작도록, 상기 제1 에칭 공정과 상기 제2 에칭 공정은 적어도 하나의 파라미터에서 상이하도록 튜닝되는 것인 구조물에 대해 수행되는 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 리세스에서 제1 반도체 물질을 에피택셜 성장시키는 단계; 및
상기 제2 리세스에서 제2 반도체 물질을 에피택셜 성장시키는 단계
를 더 포함하는 구조물에 대해 수행되는 방법.
실시예 3. 실시예 2에 있어서, 상기 제2 핀 위에 있는 상기 제2 반도체 물질의 부분의 부피는 상기 제1 핀 위에 있는 상기 제1 반도체 물질의 부분의 부피보다 작은 것인 구조물에 대해 수행되는 방법.
실시예 4. 실시예 2에 있어서, 상기 제2 반도체 물질은 상기 제1 반도체 물질보다 더 높은 농도의 도펀트로 도핑된 것인 구조물에 대해 수행되는 방법.
실시예 5. 실시예 2에 있어서, 상기 제1 반도체 물질과 상기 제2 반도체 물질 둘 다는 실리콘 게르마늄을 포함하고, 상기 제2 반도체 물질은 상기 제1 반도체 물질보다 더 높은 게르마늄 농도를 갖는 것인 구조물에 대해 수행되는 방법.
실시예 6. 실시예 1에 있어서, 상기 제1 거리 대 상기 제2 거리의 비율은 1:1.2 내지 1:3의 범위에 있는 것인 구조물에 대해 수행되는 방법.
실시예 7. 실시예 6에 있어서, 상기 비율은 1:2 내지 1:3의 범위에 있는 것인 구조물에 대해 수행되는 방법.
실시예 8. 실시예 1에 있어서, 상기 적어도 하나의 파라미터는 에칭 지속시간, 에칭 온도, 에칭 전력, 에칭 압력, 에칭 화학물질의 농도, 에칭 화학물질들 간의 비율, 또는 이들의 조합을 포함한 것인 구조물에 대해 수행되는 방법.
실시예 9. 실시예 1에 있어서, 상기 제1 핀과 상기 제2 핀은 둘 다 p형 FinFET을 형성하도록 구성되거나, 또는 둘 다 n형 FinFET을 형성하도록 구성된 것인 구조물에 대해 수행되는 방법.
실시예 10. 실시예 1에 있어서,
상기 제2 마스킹 엘리먼트의 형성 전에, 상기 제1 리세스에서 제1 반도체 물질을 에피택셜 성장시키는 단계; 및
상기 제2 에칭 공정의 수행 이후, 상기 제2 리세스에서 제2 반도체 물질을 에피택셜 성장시키는 단계
를 더 포함하는 구조물에 대해 수행되는 방법.
실시예 11. 실시예 1에 있어서, 상기 제1 에칭 공정과 상기 제2 에칭 공정은 동일한 공정 챔버에서 수행되는 것인 구조물에 대해 수행되는 방법.
실시예 12. 방법에 있어서,
제1 영역과 제2 영역을 갖춘 반도체 기판, 상기 제1 영역 위에 있는 제1 핀, 상기 제1 핀과 맞물려 있는 제1 게이트 구조물, 상기 제2 영역 위에 있는 제2 핀, 상기 제2 핀과 맞물려 있는 제2 게이트 구조물, 및 상기 제1 게이트 구조물과 상기 제2 게이트 구조물의 측벽들 위에 있는 게이트 스페이서를 갖는 구조물을 수용하는 단계;
상기 제2 영역을 덮는 제1 마스킹 엘리먼트를 형성하는 단계;
상기 제1 마스킹 엘리먼트가 상기 제2 영역 위에 있도록 하면서 상기 제1 핀에 대해 제1 에칭 공정을 수행하여, 상기 제1 게이트 구조물 근처에서 제1 리세스를 형성하는 단계 - 상기 제1 리세스는 상기 게이트 스페이서 아래에서 제1 거리만큼 연장되어 있음 -;
상기 제1 마스킹 엘리먼트를 제거하는 단계;
상기 제1 영역을 덮는 제2 마스킹 엘리먼트를 형성하는 단계;
상기 제2 마스킹 엘리먼트가 상기 제1 영역 위에 있도록 하면서 상기 제2 핀에 대해 제2 에칭 공정을 수행하여, 상기 제2 게이트 구조물 근처에서 제2 리세스를 형성하는 단계 - 상기 제2 리세스는 상기 제1 거리보다 작은 제2 거리만큼 상기 게이트 스페이서 아래에서 연장되어 있으며, 상기 제1 거리와 상기 제2 거리 간의 차이는 상기 제1 에칭 공정과 상기 제2 에칭 공정에서의 적어도 하나의 파라미터가 상이하기 때문임 -;
상기 제1 리세스에서 제1 반도체 물질을 에피택셜 성장시키는 단계; 및
상기 제2 리세스에서 상기 제1 반도체 물질을 에피택셜 성장시키는 단계
를 포함하며, 상기 제1 핀 위에 있는 상기 제1 반도체 물질의 제1 부분의 부피는 상기 제2 핀 위에 있는 상기 제1 반도체 물질의 제2 부분의 부피보다 큰 것인 방법.
실시예 13. 실시예 12에 있어서, 상기 제1 에칭 공정과 상기 제2 에칭 공정 각각은 이방성 에칭 공정과 등방성 에칭 공정을 포함한 것인 방법.
실시예 14. 실시예 12에 있어서, 상기 제1 에칭 공정과 상기 제2 에칭 공정은 에칭 지속시간, 에칭 온도, 에칭 바이어스, 에칭 전력, 에칭 압력, 에칭 화학물질의 농도, 또는 에칭 화학물질들 간의 비율을 포함하는 하나 이상의 에칭 파라미터에서 상이하도록 튜닝된 것인 방법.
실시예 15. 실시예 12에 있어서, 상기 제2 리세스는 상기 제1 리세스보다 더 깊게 에칭된 것인 방법.
실시예 16. 실시예 12에 있어서, 상기 제2 리세스 내의 상기 제1 반도체 물질은 상기 제1 리세스 내의 상기 제1 반도체 물질보다 더 높은 농도의 도펀트로 도핑된 것인 방법.
실시예 17. 반도체 디바이스에 있어서,
제1 영역과 제2 영역을 갖춘 기판;
상기 제1 영역과 상기 제2 영역 위에 각각 있는 제1 핀과 제2 핀;
상기 제1 핀 및 상기 제2 핀과 각각 맞물려 있는 제1 게이트 구조물 및 제2 게이트 구조물;
상기 제1 게이트 구조물과 상기 제2 게이트 구조물의 측벽들 위에 있는 게이트 스페이서들;
상기 제1 핀 내에 적어도 부분적으로 임베딩되어 있고 상기 제1 게이트 구조물 근처에 있는 제1 에피택셜 피처; 및
상기 제2 핀 내에 적어도 부분적으로 임베딩되어 있고 상기 제2 게이트 구조물 근처에 있는 제2 에피택셜 피처
를 포함하고, 상기 제1 에피택셜 피처와 상기 제1 게이트 구조물 간의 제1 핀 길이방향을 따른 제1 거리는 상기 제2 에피택셜 피처와 상기 제2 게이트 구조물 간의 제2 핀 길이방향을 따른 제2 거리보다 더 작으며, 상기 제1 핀 내로의 상기 제1 에피택셜 피처의 깊이는 상기 제2 핀 내로의 상기 제2 에피택셜 피처의 깊이보다 작은 것인 반도체 디바이스.
실시예 18. 실시예 17에 있어서, 상기 제1 거리와 상기 제2 거리 간의 비율은 1:1.2 내지 1:3의 범위에 있는 것인 반도체 디바이스.
실시예 19. 실시예 17에 있어서, 상기 제1 핀 위에 있는 상기 제1 에피택셜 피처의 부분은 상기 제2 핀 위에 있는 상기 제2 에피택셜 피처의 부분보다 더 큰 부피를 갖는 것인 반도체 디바이스.
실시예 20. 실시예 17에 있어서, 상기 제1 에피택셜 피처와 상기 제2 에피택셜 피처는 둘 다 n형 도핑된 실리콘을 포함하거나 또는 둘 다 p형 도핑된 실리콘 게르마늄을 포함하고, 상기 제2 에피택셜 피처는 상기 제1 에피택셜 피처보다 더 높은 농도의 도펀트를 포함한 것인 반도체 디바이스.

Claims (10)

  1. 논리 디바이스를 위해 구성된 제1 영역과 무선 주파수(radio frequency; RF) 디바이스를 위해 구성된 제2 영역을 갖춘 기판, 상기 제1 영역 위에 있는 제1 핀, 상기 제1 핀과 맞물려 있는 제1 게이트 구조물, 상기 제2 영역 위에 있는 제2 핀, 상기 제2 핀과 맞물려 있는 제2 게이트 구조물, 및 상기 제1 게이트 구조물과 상기 제2 게이트 구조물의 측벽들 위에 있는 게이트 스페이서를 포함하는 구조물에 대해 수행되는 방법에 있어서,
    상기 제1 핀의 부분들을 노출시키고 상기 제2 영역을 덮는 제1 마스킹 엘리먼트를 형성하는 단계;
    상기 제1 핀에 대해 제1 에칭 공정을 수행하여, 상기 제1 게이트 구조물 근처에서 제1 리세스를 형성하는 단계;
    상기 제1 마스킹 엘리먼트를 제거하는 단계;
    상기 제2 핀의 부분들을 노출시키고 상기 제1 영역을 덮는 제2 마스킹 엘리먼트를 형성하는 단계; 및
    상기 제2 핀에 대해 제2 에칭 공정을 수행하여, 상기 제2 게이트 구조물 근처에서 제2 리세스를 형성하는 단계
    를 포함하며,
    상기 제1 리세스가 상기 제2 리세스보다 더 얕고, 상기 제1 리세스와 상기 제1 게이트 구조물 간의 제1 핀 길이방향을 따른 제1 거리가 상기 제2 리세스와 상기 제2 게이트 구조물 간의 제2 핀 길이방향을 따른 제2 거리보다 더 작도록, 상기 제1 에칭 공정과 상기 제2 에칭 공정은 적어도 하나의 파라미터에서 상이하도록 튜닝되는 것인 구조물에 대해 수행되는 방법.
  2. 제1항에 있어서,
    상기 제1 리세스에서 제1 반도체 물질을 에피택셜 성장시키는 단계; 및
    상기 제2 리세스에서 제2 반도체 물질을 에피택셜 성장시키는 단계
    를 더 포함하는 구조물에 대해 수행되는 방법.
  3. 제2항에 있어서,
    상기 제1 반도체 물질과 상기 제2 반도체 물질 둘 다는 실리콘 게르마늄을 포함하고,
    상기 제2 반도체 물질은 상기 제1 반도체 물질보다 더 높은 게르마늄 농도를 갖는 것인 구조물에 대해 수행되는 방법.
  4. 제1항에 있어서,
    상기 제1 에칭 공정과 상기 제2 에칭 공정은 동일한 공정 챔버에서 수행되는 것인 구조물에 대해 수행되는 방법.
  5. 방법에 있어서,
    논리 디바이스를 위해 구성된 제1 영역과 무선 주파수(RF) 디바이스를 위해 구성된 제2 영역을 갖춘 반도체 기판, 상기 제1 영역 위에 있는 제1 핀, 상기 제1 핀과 맞물려 있는 제1 게이트 구조물, 상기 제2 영역 위에 있는 제2 핀, 상기 제2 핀과 맞물려 있는 제2 게이트 구조물, 및 상기 제1 게이트 구조물과 상기 제2 게이트 구조물의 측벽들 위에 있는 게이트 스페이서를 갖는 구조물을 수용하는 단계;
    상기 제2 영역을 덮는 제1 마스킹 엘리먼트를 형성하는 단계;
    상기 제1 마스킹 엘리먼트가 상기 제2 영역 위에 있도록 하면서 상기 제1 핀에 대해 제1 에칭 공정을 수행하여, 상기 제1 게이트 구조물 근처에서 제1 리세스를 형성하는 단계 - 상기 제1 리세스는 상기 게이트 스페이서 아래에서 제1 거리만큼 연장되어 있음 -;
    상기 제1 마스킹 엘리먼트를 제거하는 단계;
    상기 제1 영역을 덮는 제2 마스킹 엘리먼트를 형성하는 단계;
    상기 제2 마스킹 엘리먼트가 상기 제1 영역 위에 있도록 하면서 상기 제2 핀에 대해 제2 에칭 공정을 수행하여, 상기 제2 게이트 구조물 근처에서 제2 리세스를 형성하는 단계 - 상기 제2 리세스는 상기 제1 거리보다 작은 제2 거리만큼 상기 게이트 스페이서 아래에서 연장되어 있으며, 상기 제1 거리와 상기 제2 거리 간의 차이는 상기 제1 에칭 공정과 상기 제2 에칭 공정에서의 적어도 하나의 파라미터가 상이하기 때문임 -;
    상기 제1 리세스에서 제1 반도체 물질을 에피택셜 성장시키는 단계; 및
    상기 제2 리세스에서 상기 제1 반도체 물질을 에피택셜 성장시키는 단계
    를 포함하며,
    상기 제1 핀 위에 있는 상기 제1 반도체 물질의 제1 부분의 부피는 상기 제2 핀 위에 있는 상기 제1 반도체 물질의 제2 부분의 부피보다 큰 것인 방법.
  6. 제5항에 있어서,
    상기 제1 에칭 공정과 상기 제2 에칭 공정은 에칭 지속시간, 에칭 온도, 에칭 바이어스, 에칭 전력, 에칭 압력, 에칭 화학물질의 농도, 또는 에칭 화학물질들 간의 비율을 포함하는 하나 이상의 에칭 파라미터에서 상이하도록 튜닝된 것인 방법.
  7. 반도체 디바이스에 있어서,
    논리 디바이스를 위해 구성된 제1 영역과 무선 주파수(RF) 디바이스를 위해 구성된 제2 영역을 갖춘 기판;
    상기 제1 영역과 상기 제2 영역 위에 각각 있는 제1 핀과 제2 핀;
    상기 제1 핀 및 상기 제2 핀과 각각 맞물려 있는 제1 게이트 구조물 및 제2 게이트 구조물;
    상기 제1 게이트 구조물과 상기 제2 게이트 구조물의 측벽들 위에 있는 게이트 스페이서들;
    상기 제1 핀 내에 적어도 부분적으로 임베딩되어 있고 상기 제1 게이트 구조물 근처에 있는 제1 에피택셜 피처; 및
    상기 제2 핀 내에 적어도 부분적으로 임베딩되어 있고 상기 제2 게이트 구조물 근처에 있는 제2 에피택셜 피처
    를 포함하고,
    상기 제1 에피택셜 피처와 상기 제1 게이트 구조물 간의 제1 핀 길이방향을 따른 제1 거리는 상기 제2 에피택셜 피처와 상기 제2 게이트 구조물 간의 제2 핀 길이방향을 따른 제2 거리보다 더 작으며,
    상기 제1 핀 내로의 상기 제1 에피택셜 피처의 깊이는 상기 제2 핀 내로의 상기 제2 에피택셜 피처의 깊이보다 작은 것인 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 거리와 상기 제2 거리 간의 비율은 1:1.2 내지 1:3의 범위에 있는 것인 반도체 디바이스.
  9. 제7항에 있어서,
    상기 제1 핀 위에 있는 상기 제1 에피택셜 피처의 부분은 상기 제2 핀 위에 있는 상기 제2 에피택셜 피처의 부분보다 더 큰 부피를 갖는 것인 반도체 디바이스.
  10. 제7항에 있어서,
    상기 제1 에피택셜 피처와 상기 제2 에피택셜 피처는 둘 다 n형 도핑된 실리콘을 포함하거나 또는 둘 다 p형 도핑된 실리콘 게르마늄을 포함하고, 상기 제2 에피택셜 피처는 상기 제1 에피택셜 피처보다 더 높은 농도의 도펀트를 포함한 것인 반도체 디바이스.
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