KR102140358B1 - 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자 - Google Patents

잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자 Download PDF

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Abstract

본 발명은 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자에 관한 것으로서, 본 발명의 실시 예에 따른 통합 반도체 소자는, 반도체 기판에 형성된 적어도 2개 이상의 트랜지스터; 상기 트랜지스터를 분리하는 아이솔레이션 영역;을 포함하고, 상기 아이솔레이션 영역은, 서로 떨어져 형성되는 제1, 제2, 제3, 제4 트렌치를 포함하는 복수의 트렌치; 상기 제1 및 제2 트렌치 사이에 형성된 제1 도전형의 제1 도핑 영역; 상기 제2 및 제3 트렌치 사이에 형성된 제2 도전형의 제2 도핑 영역; 상기 제3 및 제4 트렌치 사이에 형성된 제1 도전형의 제3 도핑 영역; 및 상기 적어도 하나의 트렌치의 끝단에 형성된 제2 도전형의 제4 도핑 영역;을 포함하고, 상기 제1 및 제3 도핑층의 깊이는 서로 동일한 깊이를 가진다.

Description

잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자{INTEGRATED SEMICONDUCTOR DEVICE HAVING ISOLATION STRUCTURE FOR REDUCING NOISE}
본 발명은 통합 반도체 소자에 관한 것으로서, 더욱 상세하게는 잡음 감소를 위한 분리 구조를 갖는 RF CMOS 트랜지스터 및 홀 센서 등이 단일 반도체 기판에 형성된 통합 반도체 소자 구조에 관한 것이다.
최근 자동차들, 웨어러블 전자기기들, 빌딩 자동화기, 다양한 다른 응용제품들을 연결하는 사물 인터넷(IoT: Internet-of-Things)에 대한 기대들이 급격히 증가하고 있다. 이러한 IoT에 필요한 칩들은 저전력 배터리, MCU, RF CMOS 트랜지스터 및 센서들을 포함한다.
일반적으로 하나의 반도체 기판에 여러 개의 통합 반도체 소자를 한꺼번에 제조하는 공정은 막대한 비용이 소요된다. 왜냐하면, 각 소자를 만들 때마다 수십 장의 마스크가 투입되고, 그에 따라 수십 번의 포토 리소그래피(photolithography) 공정 및 에칭(etching) 공정이 수반된다. 이러한 과정이 반복될수록 제조 단가는 상승한다. 더욱 값싼 통합 반도체 소자 또는 칩을 생산하기 위해서는 여러 번의 마스크 스텝을 줄이는 것이 관건이다. 그렇게 함으로써, 저 비용의 제조 공정이 가능하다. 하나의 반도체 기판에 여러 개의 통합 반도체 소자를 한꺼번에 제조하는 공정 중에서, BCD 기술이 이에 해당된다.
그러나 IoT에 필요한 저전력 배터리, MCU, RF CMOS 트랜지스터 및 센서들의 제조 공정은 서로 부적합하여 저비용 솔루션으로 통합하여 제조하기 어려운 점이 있다.
또한 이들 트랜지스터를 한꺼번에 단일 기판에 제조하면서, 트랜지스터 상호간에 영향을 주고 받는다. 이것은 잡음 형태로 나타나는데, RF CMOS 트랜지스터, 홀 센서 등은 잡음에 매우 민감한 편이다. 이를 줄이기 위해서 주변 소자와 잘 분리되도록 해야 하는데, 일반적으로 정션 가드링 구조를 많이 사용해 왔다, 그러나 정션 가드링 구조는 칩의 크기를 증가시키는 문제점이 있다.
미국 등록특허공보 US 6,747,294 (2004. 6. 8)
본 발명의 실시 예들은 RF CMOS 트랜지스터 및 홀 센서로 흘러 들어오는 잡음을 잘 차단하기 위한 아이솔레이션(Isolation) 구조를 갖는 통합 반도체 소자의 구조를 제공하고자 한다.
본 발명의 실시 예들은 잡음이 잘 차단되어 성능이 우수한 RF CMOS 트랜지스터 및 홀 센서를 포함하고 있는 통합 반도체 소자를 용이하게 제공하고자 한다.
본 발명의 실시 예에 따르면, 반도체 기판에 형성된 적어도 2개 이상의 트랜지스터; 상기 트랜지스터를 분리하는 아이솔레이션 영역;을 포함하고, 상기 아이솔레이션 영역은, 서로 떨어져 형성되는 제1, 제2, 제3, 제4 트렌치를 포함하는 복수의 트렌치; 상기 제1 및 제2 트렌치 사이에 형성된 제1 도전형의 제1 도핑 영역; 상기 제2 및 제3 트렌치 사이에 형성된 제2 도전형의 제2 도핑 영역; 상기 제3 및 제4 트렌치 사이에 형성된 제1 도전형의 제3 도핑 영역; 및 상기 적어도 하나의 트렌치의 끝단에 형성된 제2 도전형의 제4 도핑 영역;을 포함하고, 상기 제1 및 제3 도핑층의 깊이는 서로 동일한 깊이를 가지는 통합 반도체 소자가 제공될 수 있다.
상기 제1 및 제3 도핑 영역은, 고농도 딥 도핑 영역; 상기 딥 도핑 영역상에 형성된 웰 영역; 및 상기 웰 영역 상에 형성된 고농도 표면 도핑 영역;을 각각 포함할 수 있다.
상기 제2 도핑 영역은, 웰 영역; 및 상기 웰 영역 상에 형성된 고농도 표면 도핑 영역;을 각각 포함 할 수 있다.
상기 제4 도핑 영역은, 상기 적어도 2개의 트렌치의 끝단 영역에 형성되고, 상기 제4 도핑 영역이 서로 연결될 수 있다.
상기 복수의 반도체는 적어도 RF CMOS 트랜지스터 또는 홀 센서를 포함 할 수 있다.
상기 RF CMOS 트랜지스터는, 상기 기판에 형성된 제1 도전형의 딥 도핑층; 상기 딥 도핑층 상에 형성된 제2 도전형의 제1 웰 영역 및 제1 도전형의 제2 웰 영역; 상기 제1 웰 영역에 형성된 제1 RF MOSFET; 및 상기 제2 웰 영역에 형성된 제2 RF MOSFET;를 포함할 수 있다.
상기 트랜지스터는 LDMOS 트랜지스터 또는 비휘발성 메모리 소자를 포함할 수 있다.
상기 LDMOS 트랜지스터는, 상기 기판 상에 형성된 제1 도전형의 제1 드리프트 영역 및 제2 도전형의 바디 영역; 상기 바디 영역에 형성된 소스 영역; 및 상기 제1 드리프트 영역에 형성된 제1 드레인 영역;을 포함할 수 있다.
상기 RF CMOS 트랜지스터는, 인덕터, 커패시터, 바랙터(Varactor) 및 폴리 저항기 중 적어도 하나 이상을 더 포함할 수 있다.
상기 홀 센서는, 상기 기판에 형성된 센싱 딥웰 영역; 상기 센싱 딥웰 영역에 형성되고 서로 떨어져 배치된 제1 도전형의 복수의 고농도 컨택 영역; 상기 복수의 고농도 컨택 영역 사이에 형성되는 제2 도전형의 표면 도핑 영역; 및 각각의 고농도 컨택 영역과 상기 표면 도핑 영역 사이에 형성된 복수의 소자 분리막;을 포함할 수 있다.
상기의 복수의 트렌치는, 딥 트렌치; 및 상기 딥 트렌치와 중첩되어 형성되는 쉘로우 트렌치;를 포함할 수 있다.
한편, 본 발명의 다른 실시 예에 따르면, 반도체 기판 형성된 적어도 1개 이상의 트랜지스터; 상기 트랜지스터를 감싸는 아이솔레이션 영역;을 포함하고, 상기 아이솔레이션 영역은, 서로 떨어져 형성되는 제1, 제2 트렌치를 포함하는 복수의 트렌치; 상기 제1 및 제2 트렌치 사이에 형성된 제1 도전형의 제1 도핑 영역; 상기 제1 트렌치 일단에 형성된 제2 도전형의 제2 도핑 영역; 상기 제2 트렌치 일단에 형성된 제2 도전형의 제3 도핑 영역; 및 상기 적어도 하나의 트렌치의 끝단에 형성된 제2 도전형의 제4 도핑 영역;을 포함하는 통합 반도체 소자가 제공될 수 있다.
상기 제1 도핑 영역은, 고농도 딥 도핑 영역; 상기 딥 도핑 영역상에 형성된 웰 영역; 및 상기 웰 영역 상에 형성된 고농도 표면 도핑 영역;을 포함할 수 있다.
상기 제2 및 제3 도핑 영역은, 웰 영역; 및 상기 웰 영역 상에 형성된 고농도 표면 도핑 영역;을 각각 포함할 수 있다.
상기 트랜지스터는 홀 센서를 포함하며, 상기 홀 센서는, 상기 기판에 형성된 센싱 딥웰 영역; 상기 센싱 딥웰 영역에 형성되고 서로 떨어져 배치된 제1 도전형의 복수의 고농도 컨택 영역; 상기 복수의 고농도 컨택 영역 사이에 형성되는 제2 도전형의 표면 도핑 영역; 및 각각의 고농도 컨택 영역과 상기 표면 도핑 영역 사이에 형성된 복수의 소자 분리막;을 포함할 수 있다.
본 발명의 실시 예들은 잡음을 잘 차단할 수 있는 아이솔레이션 구조를 통해서 RF CMOS 트랜지스터 및 홀 센서 등이 잘 동작할 수 있는 통합 반도체 소자를 제조할 수 있다.
본 발명의 실시 예들은 저렴한 비용으로 RF CMOS 트랜지스터, 홀 센서, nLDMOS, EEPROM, 바랙터 또는 인덕터가 하나의 반도체 기판에 형성된 통합 반도체 소자를 용이하게 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 평면도를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 단면을 나타낸 도면이다.
도 3은 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 평면도를 나타낸 도면이다.
도 4는 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 단면을 나타낸 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 단면을 나타낸 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 단면을 나타낸 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 평면도를 나타낸 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 단면을 나타낸 도면이다.
도 9a 및 9b는 본 발명의 실시 예에 따른 통합 반도체 소자(1000)에 포함된 바랙터 및 폴리 저항기의 단면을 각각 나타낸 도면이다.
도 10은 본 발명의 실시 예에 따른 통합 반도체 소자에 포함된 인덕터 구조 단면을 나타낸 도면이다.
도 11a 및 11b는 본 발명의 실시 예에 따른 통합 반도체 소자에 포함된 RF CMOS 트랜지스터의 특성을 나타낸 도면이다.
도 12a 및 12b는 본 발명의 실시 예에 따른 통합 반도체 소자에 포함된 홀 센서의 특성을 나타낸 도면이다.
이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. 본 발명에 따른 동작 및 작용을 이해하는 데 필요한 부분을 중심으로 상세히 설명한다. 본 발명의 실시 예를 설명하면서, 본 발명이 속하는 기술 분야에 익히 알려졌고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 동일한 명칭의 구성 요소에 대하여 도면에 따라 다른 참조부호를 부여할 수도 있으며, 서로 다른 도면임에도 동일한 참조부호를 부여할 수도 있다. 그러나 이와 같은 경우라 하더라도 해당 구성 요소가 실시 예에 따라 서로 다른 기능을 갖는다는 것을 의미하거나, 서로 다른 실시 예에서 동일한 기능을 갖는다는 것을 의미하는 것은 아니며, 각각의 구성 요소의 기능은 해당 실시 예에서의 각각의 구성 요소에 대한 설명에 기초하여 판단하여야 할 것이다.
도 1은 본 발명의 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자(1000)의 평면도를 나타낸 도면이다.
이와 같이, 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자(1000)가 단일 공정으로 통합된 각 주요 소자의 수직 단면이 도 2에 도시되어 있다.
도 1에 도시된 바와 같이, 본 발명의 제1 실시 예에 따른 통합 반도체 소자(1000)는 적어도 하나 이상의 트랜지스터들(100, 200, 300, 400)을 포함한다. 상기 트랜지스터들로서, RF CMOS 트랜지스터(100), BCD 세미컨턱터(200), 비휘발성 메모리 소자(300), 홀 센서(400) 등이 배치된다. 여기서, BCD 세미컨턱터(200)는 DMOS 또는 LDMOS 또는 EDMOS 트랜지스터(200)일 수 있다. 비휘발성 메모리 소자(300)는 EEPROM 트랜지스터(300)일 수 있다. 그리고 RF CMOS 트랜지스터(100)를 다른 통합 반도체 소자와의 간섭을 최소화하기 위하여, 제1 정션 가드링(또는 아이솔레이션, isolation) 구조(500)가 형성된다. 제1 정션 가드링 구조(500)는 제1, 제2, 제3 가드링(501, 502, 503)을 포함하고, RF CMOS 트랜지스터(100)를 둘러싸도록 형성된다. 마찬가지로, 홀(Hall) 센서(400)를 다른 트랜지스터와의 간섭을 최소화하기 위하여, 제2 정션 가드링 구조(900)가 형성된다. 제2 정션 가드링 구조(900)는 제4, 제5, 제6 가드링(901, 902, 903)을 포함하고, 홀 센서(400)를 둘러싸도록 형성된다. 이와 같이 가드링 구조를 형성하여 주변 트랜지스터에 영향을 최소화하거나, 또는 주변 트랜지스터로부터 오는 노이즈(noise)를 차단하고자 하는 것이다. 특히 RF CMOS 트랜지스터(100) 및 홀 센서(400)는 노이즈에 매우 민감하기 때문에 가드링 구조를 배치하는 것이다.
도 2는 본 발명의 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자(1000)의 단면을 나타낸 도면이다.
도 2는 도1의 X-X의 방향으로 절단한 단면이다. 본 발명의 실시 예에 따른 통합 반도체 소자(1000)는 제1 정션 가드링 구조(500), 제2 정션 가드링 구조(900)를 포함한다. 먼저, 통합 반도체 소자(1000)는 N형 또는 P형 기판(11) 상에 제2 도전형의 에피층(P-EPI, 12)을 포함한다. 그리고 에피층(12)과 기판(11) 사이에 복수의 제1 도전형의 딥 도핑층(NBL, 111, 211, 512, 912)과 복수의 제2 도전형의 딥 도핑층(PBL, 511, 513, 911, 913)이 형성된다. 그리고 기판(11) 상에 RF CMOS 트랜지스터(100), BCD 세미컨턱터(200), EEPROM 트랜지스터(300) 및 홀 센서(400) 등의 적어도 하나 이상의 트랜지스터들이 통합되어 형성된다.
도 2에 도시된 바와 같이, 제1 정션 가드링 구조(500)는 제1 가드링(501), 제2 가드링(502), 제3 가드링(503)을 포함한다. 제1 가드링(501)은 모두 제2 도전형을 갖는, 제1 딥 도핑층(이하 PBL, 511), 제1 딥웰(이하 DPW, 521) 영역 및 제1 고농도 도핑(이하 P+) 영역(531)을 포함한다. 여기서 제2 도전형은 P형이고, 제1 도전형은 N형으로 할 수 있다. 또는 반대의 경우도 가능하다. 여기서, PBL(511)은 기판(11) 내에 형성된다. DPW(521)는 PBL(511) 상에 형성된다. P+ 영역(531)은 제1 딥웰 영역(521) 상에 형성된다.
제2 가드링(502)은 모두 제1 도전형을 갖는, 제2 딥 도핑층(이하 NBL, 512), 제2 딥웰(이하 DNW, 522) 영역 및 제2 고농도 도핑(이하 N+) 영역(532)을 포함한다. 여기서, NBL(512)은 기판(11) 내에 형성된다. DNW(522) 영역은 NBL(512) 상에 형성된다. N+ 영역(532)은 DNW 영역(522) 상에 형성된다.
제3 가드링(503)은 모두 제2 도전형을 갖는, 제3 딥 도핑층(이하 PBL, 513), 제3 딥웰 영역(이하 DPW, 523) 및 제3 고농도 도핑영역(P+, 533)을 포함한다. 여기서, 제3 가드링(503)은 제2 가드링(502)에 의해 제1 가드링(501)과 떨어져서 형성되고, 제1 가드링(501)과 동일한 구조를 갖는다. PBL(513)은 기판(11) 내에 형성된다. DPW 영역(523)은 PBL(513) 상에 형성된다. P+ 영역(533)은 DPW 영역(523) 상에 형성된다.
제1, 제2, 제3 가드링(501, 502, 503)은 모두 접지 전압이 인가되며, RF CMOS 트랜지스터(100)를 완전히 둘러싸도록 배치될 수 있다. 제1, 제2, 제3 가드링(501, 502, 503) 사이에 분리 영역(541)이 형성된다.
홀 센서(400)를 둘러싸고 있는 제2 정션 가드링 구조(900)도 마찬가지이다. 제1 가드링(901), 제2 가드링(902), 제3 가드링(903)를 포함하고 있다. 제1, 제2, 제3 가드링 구조는 앞서 설명한 제1 정션 가드링 구조와 유사하다. 제1 및 제3 가드링(901, 903)은 제2 도전형을 갖는 PBL(911, 913), DPW(921, 923), P+(931, 933)영역을 포함한다. 제2 가드링(902)은 제1 도전형을 갖는 NBL(912), DNW(922), N+(932)영역을 포함한다. 표류하는 홀 캐리어들은 제1 또는 제3 가드링(901, 903)을 통해서 빠져 나가고, 전자 캐리어들은 제2 가드링(902)을 통해서 빠져나간다. 그래서 홀 센서(400) 주변에서 발생하는 노이즈를 차단할 수 있다.
계속해서, 도 2의 통합 반도체 소자(1000)의 각 구성요소들의 구체적인 구성 및 동작을 설명한다.
RF CMOS 트랜지스터(100)는 제1 도전형의 딥 도핑층(111), 제2 도전형의 딥웰 영역(121), 제1 웰 영역(131), 제2 웰 영역(132), 제1 RF MOSFET(151) 및 제2 RF MOSFET(152)를 포함한다. 제1 RF MOSFET(151) 및 제2 RF MOSFET(152)는 각각 제1 및 제2 드레인, 게이트 및 소스 영역(141 내지 146)을 포함한다. RF CMOS 트랜지스터(100)는 기판(11)으로부터 오는 노이즈를 차단하기 위하여, 제1 도전형의 딥 도핑층(111)이 형성된다. 그리고 채널 영역을 형성하기 위하여, 제1 도전형의 딥 도핑층(111) 상에 제1 도전형의 제1 웰 영역(131) 및 제2 도전형의 제2 웰 영역(132)이 형성된다. 제1 RF MOSFET(151)는 제1 웰 영역(131)에 형성되고, 제2 RF MOSFET(152)는 제2 웰 영역(132)에 형성된다. RF CMOS 트랜지스터(100)와 제1 정션 가드링 구조(500) 사이에 소자 분리막(161)이 형성된다. 왜냐하면, RF CMOS 트랜지스터(100)의 제1 및 제2 소스 및 드레인 영역(141, 142, 144, 145)이 제1 정션 가드링 구조(500)의 고농도 도핑영역(531 내지 533)과 떨어져서 형성되어야 하기 때문이다.
DMOS 트랜지스터(200)는 기판(11)에 형성되고, RF CMOS 트랜지스터(100)와 제1 정션 가드링 구조(500)에 의해 분리되어 형성된다. DMOS 트랜지스터(200)의 일례인 LDMOS 트랜지스터는 제1 도전형의 딥 도핑층(NBL. 211), 제1 도전형의 딥웰 영역(DNW, 221), 제2 도전형의 바디 영역(P-body, 231), 제1 도전형의 드리프트 영역(N-Drift, 232, 233), 제1 도전형의 제3 및 제4 소스 영역(241) 및 드레인 영역(243, 244), 제2 도전형의 픽업 영역(242)과 제3 및 제4 게이트 전극(245, 246)을 포함한다. 제1 도전형의 딥 도핑층(211)은 기판(11)과 에피층(12) 사이에 형성된다. 딥웰 영역(221)은 에피층(12)에 형성된다. 바디 영역(231) 및 드리프트 영역(232, 233)은 딥웰 영역(221) 안에 형성된다. 고농도의 제3 및 제4 소스 영역(241) 및 바디 컨택 영역(242)은 모두 바디 영역(231)에 형성된다. 제3 및 제4 드레인 영역(243, 244)은 드리프트 영역(232, 233)에 형성된다. 여기서, 제3 및 제4 소스 영역(241) 및 픽업 영역(242)을 중심으로 양측에 제3 및 제4 드레인 영역(243, 244)이 배치된다. LDMOS 트랜지스터(200)와 제1 정션 가드링 구조(500) 사이에 소자 분리막(261)이 형성된다.
비휘발성 메모리 소자(300)는, 제1 도전형(N)의 딥웰 영역(DNW, 321) 위에 제2 도전형(P)의 고전압 웰 영역(HPW, 331), 제1 도전형(N)의 드레인 영역(342, 343) 및 소스 영역(341), 플로팅 게이트(344, 345) 및 컨트롤 게이트(346 내지 349)를 포함한다. 드레인 영역(342, 343) 및 소스 영역(341)은 고전압 웰 영역(HPW, 331)에 형성된다. 플로팅 게이트(344, 345)는 드레인 영역(342, 343) 및 소스 영역(341) 사이에 형성된다. 컨트롤 게이트(346 내지 349)는 플로팅 게이트(344, 345)의 각 측면에 자기 정렬되어(self-aligned) 형성된다. 또한, 비휘발성 메모리 소자(300)는, 터널 절연막(351, 352), 유전막(361, 362), 하드 마스크(371, 372) 및 스페이서(381)를 더 포함할 수 있다. 터널 절연막(351, 352)은 플로팅 게이트(344, 345) 아래에 형성된다. 유전막(361, 362)은 플로팅 게이트(344, 345)와 컨트롤 게이트(346 내지 349) 사이에 형성되고, 산화막-질화막-산화막(ONO)을 가지도록 형성된다. 하드 마스크(371, 372)는 플로팅 게이트(344, 345) 상에 형성된다. 스페이서(381)는 컨트롤 게이트(346 내지 349)의 측면에 형성된다. 비휘발성 메모리 셀의 프로그래밍 및 소거는 모두 파울러-노르트하임 터널링(Fowler-Nordheim Tunneling)에 의해 수행된다. 비휘발성 메모리 소자(300)와 제1 정션 가드링 구조(500) 사이에 소자 분리막(391)이 형성된다.
홀 센서(400)는, 센싱 딥웰 영역(421), 제1 및 제2 고농도 컨택 영역(441, 442), 표면 이온 주입 영역(443), 제3 및 제4 고농도 컨택 영역(미도시) 및 복수의 소자 분리막(461)을 포함한다. 제1 도전형의 센싱 딥웰 영역(DNW, 421)은 기판(11)에 형성된다. 제1 도전형의 센싱 딥웰 영역(DNW, 421) 상부에 표면 노이즈를 줄이기 위해, 상부에 고농도의 제2 도전형을 갖는 표면 이온 주입 영역(443)이 형성된다. 제1 도전형의 제1 및 제2 고농도 컨택 영역(N+, 441, 442)은 센싱 딥웰 영역(DNW, 421)에 형성되고 서로 떨어져 배치된다. 제1 도전형의 제1 및 제2 고농도 컨택 영역(N+, 441, 442)은 센싱 딥웰 영역(DNW, 421)의 양측에 형성되어 전류 또는 전압 입력 및 출력 노드로 동작한다. 제2 도전형의 제3 및 제4 고농도 컨택 영역(P+, 미도시)은 기판(11)에 전압을 인가해 주기 위하여 제2 도전형의 웰 영역(PW, 422)안에 형성된다. 복수의 소자 분리막(461)은 제1 고농도 컨택 영역(441), 제2 고농도 컨택 영역(442), 제3 및 제4 고농도 컨택 영역(미도시) 사이에 형성된다.
도 2에서 보듯이, 저렴한 비용으로 nLDMOS(200), RF CMOS 트랜지스터(100), EEPROM 트랜지스터(300), 홀 센서(400)를 하나의 반도체 기판에 형성된 통합 반도체 소자를 용이하게 제공할 수 있다. 왜냐하면, 정션 가드링 구조에 사용되는 NBL, PBL, DNW, DPW, N+, P+ 구조를 형성할 때 트랜지스터를 형성할 때 같이 형성할 수 있기 때문이다. 마스크 수를 줄일 수 있는 것이다.
도 3은 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자(1000)의 평면도를 나타낸 도면이다.
도 3에서 보듯이, 통합 반도체 소자(1000)는 RF CMOS 트랜지스터(100) 또는 홀 센서(400)인 트랜지스터(100 또는 400)를 감싸는 아이솔레이션 구조(550)를 포함한다. 아이솔레이션 구조(550)는 복수의 트렌치 구조(565)를 포함하고 있다. 아이솔레이션 구조(550)는 도 2의 정션 가드링 구조를 복수의 트렌치 구조(565)로 변경한 구조이다. 정션 가드링 구조보다 트렌치 구조(565)로 변경하면 그 폭이 더 작아질 수 있다. 왜냐하면 각각의 트렌치(561 내지 564) 폭이 정션 가드링의 폭보다 작게 할 수 있기 때문이다. 대신 각각의 트렌치(561 내지 564) 깊이는 정션의 깊이보다 더 클 수 있다. 트랜지스터(100 또는 400)는 RF CMOS 트랜지스터(100) 또는 홀 센서(400)을 예로 들 수 있다. 도 3에서 보듯이 아이솔레이션 구조는 좌/우 모두 대칭적인(symmetric) 구조를 갖는다. 상/하도 마찬가지로 대칭적인 구조를 갖는다.
도 4, 도 5 및 도 6은 도 3에서 Y-Y 방향으로 절단한 단면구조로서, 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 단면을 나타낸 도면이다.
도 4에서 보듯이, 통합 반도체 소자는 트랜지스터(100) 구조를 감싸는 트렌치 타입의 아이솔레이션 구조(550)를 포함한다. 여기서 트랜지스터(100)는 RF CMOS 트랜지스터를 예로 들 수 있다. 트렌치 타입의 아이솔레이션 구조(550)는 서로 떨어져 형성되는 제1, 제2, 제3, 제4 트렌치(561, 562, 563, 564)를 포함하는 복수의 트렌치(565)를 포함한다. 제1 트렌치(561) 및 제2 트렌치(562) 사이에 형성된 제1 도전형의 제1 도핑 영역(5501), 제2 트렌치(562) 및 제3 트렌치(563) 사이에 형성된 제2 도전형의 제2 도핑 영역(5502), 제3 트렌지(563) 및 제4 트렌치(564) 사이에 형성된 제1 도전형의 제3 도핑 영역(5503), 적어도 하나의 트렌치의 끝단에 형성된 제2 도전형의 제4 도핑 영역(551 내지 554)을 포함한다. 제1 및 제3 도핑 영역(5501, 5503)은 고농도 딥 도핑 영역(NBL, 571,573), 딥 도핑 영역상에 형성된 딥웰 영역(이하 DNW, 581,583), 및 딥웰 영역(581,583) 상에 형성된 고농도 표면 도핑 영역(N+, 591,593)을 각각 포함한다. 제2 도핑 영역(5502)은 딥웰 영역(이하 DPW, 582), 딥웰 영역(582) 상에 형성된 고농도 표면 도핑 영역(P+, 592)을 포함한다. DPW(582) 아래에는 P-EPI(12)층이 형성되어 있어서, 서로 연결된다. 그래서 PBL을 따로 형성하지 않아도 된다. NBL(571, 573)은 DPW(582) 보다 깊게 형성된다. 그러나 저항을 줄이기 위해서 DPW(582) 아래에 P-SINK 영역과 같은 고농도의 이온 주입 영역(미도시)을 추가로 형성할 수 있다.
도 5는 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 단면을 나타낸 도면이다.
도 5에서 보듯이, 통합 반도체 소자(1000)는 트랜지스터(100) 구조를 감싸는 트렌치 타입의 아이솔레이션 구조(550)를 포함한다. 여기서, 아이솔레이션 구조(550)는 서로 떨어져 형성되는 제1, 제2, 제3, 제4 트렌치(561, 562, 563, 564)를 포함하는 복수의 트렌치(565)를 포함한다. 도 5와 도 4의 차이점은 트렌치 하단에 형성된 제4 도핑 영역(551, 552, 554)의 구조에 있다. 구체적으로, 고농도의 제4 도핑 영역(552)은 적어도 2개의 트렌치(562, 563)의 끝단 영역에 형성되고, 제4 도핑 영역(552)이 서로 연결되어 다른 제4 도핑 영역(551, 554)보다 면적이 크게 형성된다. 이렇게 함으로써, 중앙에 있는 제4 도핑 영역(552)이 넓어져서 홀 캐리어에 의한 노이즈를 더 잘 차단할 수 있다. 나머지 번호에 대한 설명은 도 4와 동일하다. 중앙에 있는 제4 도핑 영역(552)과 DPW(582)사이에는 P-EPI(12)으로 서로 연결되어 있다. 그러나 저항을 줄이기 위해서 제4 도핑 영역(552)과 DPW(582) 사이에 P-SINK 영역과 같은 고농도의 이온 주입 영역(미도시)을 배치할 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 단면을 나타낸 도면이다.
도 6에서 보듯이, 통합 반도체 소자는 홀 센서(400)를 감싸고 있는 트렌치 타입의 아이솔레이션 구조(550)를 포함한다. 홀 센서(400) 구조는 앞서 설명한 것과 같아 생략한다. 아이솔레이션 구조(550)도 앞서 설명한 구조와 유사하여 자세한 내용은 생략한다. 여기서, 센싱 영역(421)이 가장 민감한 영역인데, 센서 주변에서 표류하고 있는 전자 또는 홀 캐리어들이 센싱 영역(421)으로 들어오려고 할 때 각각의 트렌치 구조 사이에 있는 복수의 도핑 영역(5501, 5502, 5503)에 의해 포집된다. 트렌치 타입의 아이솔레이션 구조(550)를 이용해서 홀 센서(400)에 유입되는 노이즈 성분 등을 차단할 수 있다. 여기서 제1 고농도 컨택 영역(441), 제2 고농도 컨택 영역(442) 바로 옆에는 각각 제4 트렌치(564) 구조와 직접적으로 접하고 있다. 이를 통해 노이즈가 훨씬 적어질 수 있다.
그리고 도 4 내지 6에서, 각각의 트렌치 구조(561 내지 564)는 딥 트렌치 영역(561d)과 쉘로우 트렌치 영역(561s)이 하나로 합쳐져서 형성된 것으로 쉘로우 트렌치 영역(561s)은 기판 표면에 주로 위치한다. 딥 트렌치(561d)의 깊이는 소자의 특성에 따라 다르게 할 수 있는데, 5 내지 20um 깊이까지 형성할 수 있다. 쉘로우 트렌치(561s) 깊이는 0.3 내지 5 um 깊이로 형성할 수 있다. 쉘로운 트렌치 구조(561s)는 딥 트렌치 구조(561d)와 중첩되어 형성된다. 쉘로우 트렌치 구조(561s) 대신에 LOCOS 산화막을 이용해서 제조할 수도 있다. 트렌치 바텀(bottom)은 닫힌 형태 (closed) 또는 열린 형태(open)로 모두 가능하다. 트렌치 구조(561)를 채우는 물질은 트렌치(561) 측벽에 두꺼운 절연막을 형성하고, 가운데 부분에 도전성 물질을 채울 수 있다. 또는 트렌치 구조(561)는 모두 두꺼운 절연막으로만 채울 수도 있다. 도전성 물질로는 폴리실리콘을 예로 들 수 있다. 두꺼운 절연막과 폴리실리콘으로 채우는 경우, 트렌치(561) 바텀 부분을 오픈으로 하여, 기판과 전기적으로 통하게 할 수 있다. 그렇게 되면 트렌치 구조(561)를 통해서도 아래쪽에 표류하고 있는 홀 또는 전자들을 포집가능하다. 그럴 경우 트렌치의 탑(top)부분은 텅스텐 플러그 등으로 폴리 실리콘과 전기적으로 연결해야 한다. 그렇게 함으로써, 포집된 전자 또는 홀 캐리어들이 텅스텐 플러그를 통해서 위쪽으로 빠져 나가게 하는 것이다.
도 4 및 도 5에서 보듯이, RF CMOS 트랜지스터(100)의 구조는 아래로는 NBL(111) 영역으로 그리고 옆으로는 트렌치 구조(561, 562, 563, 564)에 의해 완전히 둘러싸여 있는 것이다. 그래서 RF CMOS 트랜지스터(100) 주변에서 흘러 들어오는 노이즈 성분을 철저히 차단할 수 있다. NBL(111) 영역은 양 옆에 있는 트렌치 구조(564)와 맞닿아 있는 것도 특징이다. 이로 인해, 노이즈를 차단하기 위한 완벽한 분리 구조를 형성한다.
도 7은 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자(1000)의 평면도를 나타낸 도면이다.
도 7에서 보듯이, 통합 반도체 소자(1000)는 적어도 하나의 트랜지스터(400)을 포함하고, 상기 트랜지스터(400)을 둘러 싸고 있는 복수의 트렌치(565)구조로 형성된 아이솔레이션 구조(580)를 포함한다. 복수의 트렌치 구조(565)는 적어도 2개의 트렌치(561,562)를 포함하고 있다. 여기서 트랜지스터는 홀 센서(400)을 예로 들을 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 잡음 감소를 위한 분리 구조를 갖는 통합 반도체 소자의 단면을 나타낸 도면이다.
도 8은 도 7에서 Z-Z 방향으로 절단한 단면도이다. 도 8에서 보듯이, 통합 반도체 소자(1000)는 반도체 기판에 형성된 적어도 1개 이상의 트랜지스터(400), 트랜지스터(400)를 감싸는 아이솔레이션 영역(580)을 포함한다. 아이솔레이션 영역(580)은 서로 떨어져 형성되는 제1, 제2 트렌치(561, 562)를 포함하는 복수의 트렌치(565), 제1 및 제2 트렌치(561, 562)) 사이에 형성된 제1 도전형의 제1 도핑 영역(5801), 제1 트렌치(561) 일단에 형성된 제2 도전형의 제2 도핑 영역(5802), 제2 트렌치(562) 일단에 형성된 제2 도전형의 제3 도핑 영역(5803), 적어도 하나의 트렌치의 끝단에 형성된 제2 도전형의 제4 도핑 영역(551, 552)을 포함한다. 여기서, 센싱 영역(421)이 가장 민감한 영역인데, 센서 주변에서 표류하고 있는 전자 또는 홀 캐리어들이 센싱 영역으로 들어오려고 할 때 각각의 트렌치 구조 사이에 있는 복수의 도핑 영역(5801, 5802, 5803)에 의해 포집된다. 트렌치 타입의 아이솔레이션 구조(580)를 이용해서 홀 센서에 유입되는 노이즈 성분 등을 차단할 수 있다. 앞서 설명한 도6의 구조보다 도 8의 구조는 트렌치 개수가 적어서 칩의 면적을 더 줄일 수 있는 장점이 있다. 또한 제1 및 제2 고농도 컨택 영역(441, 442)와 아이솔레이션의 제2 깊은 트렌치(562) 사이에는 쉘로운 트렌치 영역(461)이 각각 형성되어 있다. 이를 통해 노이즈 성분을 확실히 차단할 수 있다.
제1 도핑 영역(5801)은 고농도 딥 도핑 영역(571), 딥 도핑 영역(571)상에 형성된 딥웰(Deep well) 영역(이하 DNW, 581), 딥웰 영역(581) 상에 형성된 고농도 표면 도핑 영역(N+, 591)을 포함한다. 제2 및 제3 도핑 영역(5802, 5803)은 딥웰 영역(DPW, 582, 584), 및 딥웰 영역(DPW, 582, 584) 상에 형성된 고농도 표면 도핑 영역(P+, 592, 594)을 각각 포함한다.
도 9a 및 9b는 본 발명의 실시 예에 따른 통합 반도체 소자(1000)에 포함된 바랙터(600) 및 폴리 저항기(700)의 단면을 각각 나타낸 도면이다.
도 9a 및 9b에 도시된 바와 같이, RF CMOS 트랜지스터(100)와 함께, 바랙터(600) 또는 폴리 저항기(700)를 더 포함할 수 있다.
도 9a에 도시된 바와 같이, 바랙터(600)는 제1 도전형의 딥 도핑층(611), 제1 도전형의 딥웰 영역(621), 제1 도전형의 소스 영역(642) 및 드레인 영역(641)과 게이트 전극(643)을 포함한다. 여기서 소스 영역(642)과 드레인 영역(641)의 도전형은 제1 도전형의 딥웰 영역(621)의 도전형과 같은 것이 특징이다. 딥 도핑층(611)은 반도체 기판(11)에 형성된다. 제1 도전형의 딥웰 영역(621)은 딥 도핑층(611) 상에 형성된다. 제1 도전형의 드레인 및 소스 영역(641, 642)은 제1 도전형의 딥웰 영역(621)에 형성된다. 게이트 전극(643)은 드레인 및 소스 영역(641, 642) 사이에 형성된다. 바랙터(600)에는 분리 영역(661)이 형성된다.
도 9b에 도시된 바와 같이, 폴리 저항기(700)는, 제1 도전형의 딥 도핑층(711), 제1 도전형의 딥웰 영역(721) 및 절연막(761)을 포함한다. 제1 도전형의 딥 도핑층(711)은 반도체 기판(11)에 형성된다. 제1 도전형의 딥웰 영역(721)은 제1 도전형의 딥 도핑층(711) 상에 형성된다. 절연막(761)은 딥웰 영역(721) 상에 형성된다. 여기서 절연막(761)은 트렌치 형태의 절연막 또는 LOCOS 막으로 형성될 수 있다. 그리고 절연막(761)에 폴리실리콘으로 이루어진 폴리실리콘 저항(743)이 형성된다. 그리고 폴리실리콘 막의 양쪽 끝에 고농도로 도핑된 제2 도전형의 고농도 도핑영역(741, 742)이 형성된다.
도 10은 본 발명의 실시 예에 따른 통합 반도체 소자에 포함된 인덕터 구조 단면을 나타낸 도면이다.
도 10에 도시된 바와 같이, RF CMOS 트랜지스터(100)는, 인덕터(800)를 더 포함할 수 있다. 인덕터(800)는, 층간 절연막(13), 하부 금속층(820), 상부 금속층(830, 832, 834) 및 보호층(미도시)을 포함한다. 층간 절연막(13)은 반도체 기판(11)에 형성된다. 상부 금속층(832, 834)은 하부 금속층(820)의 상부에 형성되고, 비아 플러그(825, 827)를 통해서 연결된다. 인덕터 구조 외에도 커패시터(미도시) 구조도 반도체 기판(11)에 형성될 수 있다.
도 11a 및 도 11b는 본 발명의 실시 예에 따른 통합 반도체 소자에 포함된 RF CMOS 트랜지스터의 특성을 나타낸 도면이다.
구체적으로, 도 11a는 본 발명의 실시 예에 따른 RF CMOS 트랜지스터(100)에 포함된 nMOS 소자 및 pMOS 소자의 RF 특성을 나타낸 도면이다. 도 11a에는 본 발명의 실시예인, 도 4 또는 도 5에 제시되어 있는 구조를 갖는 RF CMOS 트랜지스터(nMOS 소자 및 pMOS 소자)의 RF 특성을 나타낸 것이다. 너비(W) 및 길이(L)가 각각 2.5 및 0.13 ㎛에서 측정되었다. 컷오프 주파수는 고주파 RF CMOS 트랜지스터에 이용되기에 충분하다. 이는 앞서 설명한 대로 RF CMOS 트랜지스터에 유입되는 노이즈 성분을 제1 정션 가드링(500) 또는 트렌치 타입의 아이솔레이션 구조(550, 580)를 사용해서, 잘 차단한 결과에 기초한다.
도 11b는 본 발명의 실시 예에 따른 일정 두께를 가진 금속층을 구비한 인덕터 특성을 나타낸 도면이다.
도 11b에는 일정 두께(예컨대, 4 ㎛)를 가진 금속층을 구비한 인덕터(800)의 특성을 나타낸다. 기판(11)으로부터 와전류(eddy current)를 제거하기 위한 PGS(Patterned Ground Shield) 패턴을 가진 대칭적 구조에서 측정되었다. 자기-공명 주파수는 5GHz 이상이고, 큐 인자(quality factor)는 15 이상으로 무선 기기들에 적합한 특성을 가지고 있다. 이는 앞서 설명한 대로 RF CMOS 트랜지스터에 유입되는 노이즈 성분에 기초한 와전류 성분을 제1 정션 가드링(500) 또는 트렌치 타입의 아이솔레이션 구조(550, 580)를 사용해서, 잘 차단한 결과에 기초한다.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 통합 반도체 소자에 포함된 홀 센서의 특성을 나타낸 도면이다.
구체적으로, 도 12a는 홀 전압이 자기장과 높은 선형 계수를 가지고 것을 나타내고, 도 12b는 측정된 홀 전압이 강제 전압에 비례하는 것을 나타낸 도면이다. 도 12a 및 도 12b에 도시된 바와 같이, 홀 전압이 자기장 및 강제 전압에 높은 선형 계수를 가지는 것을 보여주고 있다. 이는 앞서 설명한 대로 홀 센서에 유입되는 노이즈 성분을 정션 가드링 또는 트렌치 타입의 아이솔레이션 구조를 사용해서, 잘 차단한 결과에 기초한다.
이상에서 설명한 실시 예들은 그 일 예로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
11: 반도체 기판 12: 에피층 13: 층간 절연막
100: RF CMOS 트랜지스터 200: nLDMOS 트랜지스터
111, 211: 제1 도전형의 딥 도핑층
121, 221: 딥웰 영역 131, 132: 제1, 제2 웰 영역
141, 142, 143, 144, 145, 146: 제1, 제2 드레인, 게이트 및 소스 영역
151, 152: 제1, 제2 RF MOSFET
231, 232, 233: 바디 영역, 드리프트 영역
241, 242, 243, 244, 245, 246: 제3, 제4 소스, 드레인 및 게이트 영역
161, 261, 262, 391, 461: STI
300: EEPROM 트랜지스터 321: 딥웰 영역
331: 고전압 웰 영역
341, 342, 343: 드레인 및 소스 영역
344, 345, 346, 347, 348, 349: 플로팅 게이트 및 컨트롤 게이트
351, 352: 터널 절연막 361, 362: 유전막
371, 372: 하드 마스크 381: 스페이서
400: 홀 센서 421: 센싱 딥웰 영역
441, 442: 제1, 제2 고농도 컨택 영역
461: 소자 분리막
500: 제1 정션 가드링 구조
501, 502, 503: 제1, 제2, 제3 가드링
511, 512, 513: 제1, 제2, 제3 딥 도핑층
521, 522, 523: 제1, 제2, 제3 딥웰 영역
531, 532, 533: 제1, 제2, 제3 고농도 도핑영역
541: 분리 영역 550, 580: 아이솔레이션 구조
551, 552, 553, 554: 트렌치 하단 도핑층
561, 562, 563, 564, 565: 트렌치
561s: 쉘로우 트렌치 영역 561d:딥 트렌치 영역
571, 573: 딥 도핑층
581, 583: 딥웰 영역(DNW) 582, 584: 딥웰 영역(DPW)
591, 592, 5932: 고농도 표면 도핑 영역
5501, 5502, 5503, 5801, 5802, 5803: 제1, 제2, 제3 도핑 영역
600: 바랙터
611: 제1 도전형의 딥 도핑층 621: 딥웰 영역
641, 642, 643: 드레인 및 소스 영역 및 게이트 전극
661: 분리 영역 700: 폴리 저항기
711: 제1 도전형의 딥 도핑층 721: 제1 도전형의 딥웰 영역
741, 742: 고농도 도핑영역
743: 폴리실리콘 저항 761: 절연막
800: 인덕터 830, 832, 834: 상부 금속층
820: 하부 금속층
900: 제2 정션 가드링 구조 901, 902, 903: 제4, 제5, 제6 가드링
1000: 통합 반도체 소자

Claims (15)

  1. 반도체 기판에 형성된 적어도 2개 이상의 트랜지스터;
    상기 적어도 2개 이상의 트랜지스터를 분리하는 아이솔레이션 영역;을 포함하고,
    상기 아이솔레이션 영역은,
    제1 및 제2 깊은 트렌치;
    상기 제1 및 제2 깊은 트렌치 사이에 형성된 제1 고농도 딥 도핑 영역, 제1 웰 영역, 제1 고농도 표면 도핑 영역을 포함하는 제1 포집 도핑 영역; 및
    상기 제1 및 제2 깊은 트렌치 각각의 끝단에 형성된 제1 및 제2 하부 도핑 영역;
    을 포함하고,
    상기 제1 포집 도핑 영역의 깊이는 상기 제1 및 제2 깊은 트렌치 깊이보다 작은 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 아이솔레이션 영역은,
    제3 및 제4 트렌치;및
    상기 제3 및 제4 트렌치 사이에 형성된 제3 포집 도핑 영역;을 포함하고,
    상기 제1 및 제3 포집 도핑 영역의 깊이는 서로 동일한 깊이를 가지는 반도체 소자.
  3. 제2항에 있어서, 상기 제2 및 제3 트렌치 사이에 형성된 제2 웰 영역, 제2 고농도 표면 도핑 영역을 포함하는 제2 포집 도핑 영역을 포함하는 반도체 소자.
  4. 제1항에 있어서, 상기 제1 및 제2 하부 도핑 영역은 서로 연결되는 것을 특징으로 하는 반도체 소자.
  5. 제1항에 있어서, 상기 적어도 2개 이상의 트랜지스터는 RF CMOS 트랜지스터 또는 홀 센서를 포함하는 반도체 소자.
  6. 제5항에 있어서, 상기 RF CMOS 트랜지스터는,
    상기 기판에 형성된 제1 도전형의 딥 도핑층;
    상기 제1 도전형의 딥 도핑층 상에 형성된 제2 도전형의 제1 웰 영역 및 제1 도전형의 제2 웰 영역;
    상기 제2 도전형의 제1 웰 영역에 형성된 제1 RF MOSFET; 및
    상기 제2 도전형의 제2 웰 영역에 형성된 제2 RF MOSFET;를 포함하는 반도체 소자.
  7. 제1항에 있어서, 상기 적어도 2개 이상의 트랜지스터는 LDMOS 트랜지스터 또는 비휘발성 메모리 소자를 포함하는 반도체 소자.
  8. 제 7항에 있어서, 상기 LDMOS 트랜지스터는,
    상기 기판 상에 형성된 제1 도전형의 제1 드리프트 영역 및 제2 도전형의 바디 영역;
    상기 바디 영역에 형성된 소스 영역; 및
    상기 제1 드리프트 영역에 형성된 제1 드레인 영역;을 포함하는 반도체 소자.
  9. 제5항에 있어서, 상기 RF CMOS 트랜지스터는,
    인덕터, 커패시터, 바랙터(Varactor) 및 폴리 저항기 중 적어도 하나 이상을 더 포함하는 반도체 소자.
  10. 제5항에 있어서, 상기 홀 센서는,
    상기 기판에 형성된 센싱 딥 웰 영역;
    상기 센싱 딥웰 영역에 형성되고 서로 떨어져 배치된 제1 도전형의 복수의 고농도 컨택 영역;
    상기 복수의 고농도 컨택 영역 사이에 형성되는 제2 도전형의 표면 도핑 영역; 및
    각각의 고농도 컨택 영역과 상기 표면 도핑 영역 사이에 형성된 복수의 소자 분리막;을 포함하는 반도체 소자.
  11. 제1항에 있어서, 상기의 제1 및 제 2 깊은 트렌치는,
    딥 트렌치; 및
    상기 딥 트렌치와 중첩되어 형성되는 쉘로우 트렌치;를 각각 포함하는 반도체 소자.
  12. 반도체 기판 형성된 적어도 1개 이상의 트랜지스터;
    상기 적어도 1개 이상의 트랜지스터를 감싸는 아이솔레이션 영역;을 포함하고,
    상기 아이솔레이션 영역은,
    서로 떨어져 형성되는 제1 및 제2 트렌치를 포함하는 복수의 트렌치;
    상기 제1 및 제2 트렌치 사이에 형성된 고농도 도핑 영역, 웰 영역, 고농도 표면 도핑 영역을 포함하는 제1 도전형의 제1 도핑 영역; 및
    상기 제1 트렌치 끝단 또는 상기 제2 트렌치의 끝단에 형성된 제2 도전형의 하부 도핑 영역;을 포함하고,
    상기 제1 도전형의 제1 도핑 영역의 깊이는,
    상기 제1 트렌치의 깊이 또는 상기 제2 트렌치의 깊이보다 작고 상기 제2 도전형의 하부 도핑 영역의 깊이보다 작은 것을 특징으로 하며,
    상기 제1 및 제2 트렌치 사이에 형성된 고농도 도핑 영역, 웰 영역, 고농도 표면 도핑 영역을 포함하는 제1 도전형의 제1 도핑 영역과 상기 제1 트렌치 끝단 또는 상기 제2 트렌치의 끝단에 형성된 제2 도전형의 하부 도핑 영역은 서로 다른 도전형인 것을 특징으로 하는 반도체 소자.
  13. 삭제
  14. 제12항에 있어서,
    상기 제1 트렌치 일단에 형성된 제2 도전형의 제2 도핑 영역;
    상기 제2 트렌치 일단에 형성된 제2 도전형의 제3 도핑 영역; 을 더 포함하고,
    상기 제2 및 제3 도핑 영역은,
    웰 영역; 및
    상기 웰 영역 상에 형성된 고농도 표면 도핑 영역;을 각각 포함하는 반도체 소자.
  15. 제12항에 있어서,
    상기 트랜지스터는 홀 센서를 포함하며,
    상기 홀 센서는,
    상기 기판에 형성된 센싱 딥웰 영역;
    상기 센싱 딥웰 영역에 형성되고 서로 떨어져 배치된 제1 도전형의 복수의 고농도 컨택 영역;
    상기 복수의 고농도 컨택 영역 사이에 형성되는 제2 도전형의 표면 도핑 영역; 및
    각각의 고농도 컨택 영역과 상기 표면 도핑 영역 사이에 형성된 복수의 소자 분리막;을 포함하는 반도체 소자.
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