JP2011119344A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 168
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 107
- 238000000034 method Methods 0.000 title claims abstract description 70
- 238000005468 ion implantation Methods 0.000 claims abstract description 138
- 239000012535 impurity Substances 0.000 claims abstract description 129
- 230000008569 process Effects 0.000 claims abstract description 38
- 239000010410 layer Substances 0.000 claims description 212
- 210000000746 body region Anatomy 0.000 claims description 71
- 239000000758 substrate Substances 0.000 claims description 54
- 150000002500 ions Chemical class 0.000 claims description 48
- 230000002093 peripheral effect Effects 0.000 claims description 34
- 238000002513 implantation Methods 0.000 claims description 32
- 239000002344 surface layer Substances 0.000 claims description 13
- 239000007943 implant Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 5
- 230000005684 electric field Effects 0.000 abstract description 16
- 239000010408 film Substances 0.000 description 282
- 238000009792 diffusion process Methods 0.000 description 170
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 124
- 229910004298 SiO 2 Inorganic materials 0.000 description 41
- 238000010438 heat treatment Methods 0.000 description 26
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 230000000694 effects Effects 0.000 description 18
- 230000004048 modification Effects 0.000 description 18
- 238000012986 modification Methods 0.000 description 18
- 230000015572 biosynthetic process Effects 0.000 description 17
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 14
- 229910052796 boron Inorganic materials 0.000 description 14
- 230000007423 decrease Effects 0.000 description 14
- 239000010409 thin film Substances 0.000 description 13
- 230000001133 acceleration Effects 0.000 description 12
- 238000000605 extraction Methods 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 230000003071 parasitic effect Effects 0.000 description 11
- 238000001459 lithography Methods 0.000 description 9
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 230000007547 defect Effects 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 6
- 230000006866 deterioration Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 239000000969 carrier Substances 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 108091006146 Channels Proteins 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
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Abstract
【解決手段】導電膜をマスクとして、2回のイオン注入を行ってエミッタを形成する。第2エミッタ領域111bは、低濃度の不純物イオン注入によって形成し、第1エミッタ領域111aは、高濃度の不純物イオン注入によって形成する。その結果、エミッタの周縁部に低濃度の第2エミッタ領域が形成され、電界が緩和され、リーク電流が低減する。また、導電膜とエミッタ電極116とが接続され、ノイズの影響を受けにくくなる。
【選択図】図1
Description
次に、(c)において、レジスト層14と環状のポリシリコン層9をマスクとしてAs(砒素)をイオン注入して、エミッタ12、コレクタコンタクト13を形成する。次に、(d)において、レジスト層14を剥離してから、表面にCVD(Chemical Vapor Deposition)によって絶縁膜15を堆積後、エミッタ12、コレクタコンタクト13、外部ベース10に対応する場所にコンタクトホールを形成して、アルミニウム(Al)等の電極材料によって電極16を形成している。
高周波特性に優れるバイポーラトランジスタの構造としては、エミッタ拡散層を多結晶Si膜(以下、ポリシリコン膜、あるいは、Poly-Si膜と表す場合もある)から形成するPoly-Siエミッタ構造や、ベース領域をSiGeエピタキシャル膜によって形成するSiGeヘテロバイポーラトランジスタ構造が提案されている。しかし、これらのバイポーラトランジスタをCMOSプロセスに搭載する場合、プロセスコストの増大や、MOS特性の劣化が大きな問題となる。また、これらのバイポーラトランジスタでは、エミッタとベース間に存在する自然酸化膜のばらつきによる、エミッタ接地増幅率(以下、hFE)ばらつきの増加や、ΔVbeばらつきの増加や、エミッタ部のPoly-Si膜による1/fノイズの増加が発生するため、イオン注入と熱処理のみでエミッタ、ベースを形成したバイポーラトランジスタに比べて、hFE、ΔVbeばらつきや、1/fノイズが増加する。
以上のことより、アナログ・デジタル混載集積回路の高性能化を図るため、高周波特性に優れ、低ノイズで、低ばらつきで、面積が小さい高性能なバイポーラトランジスタを、CMOSプロセスに少ない工程数の追加で、MOS特性を劣化させることなく実現するためには、Poly-Siエミッタ構造等を使用せずに、CMOSプロセスにイオン注入と熱処理工程の追加のみで、高性能なバイポーラトランジスタを実現することが重要となっている。
しかしながら、前記従来の半導体装置の製造方法では、バイポーラトランジスタの高周波特性をさらに向上させるため、エミッタ拡散層を浅くしていくと、エミッタの周縁部において、厚さ方向の断面における曲率半径が小さくなり、pn接合の電界強度が高くなる。電界強度が高くなると降服電圧が低下するためリークが生じやすくなるという問題がある。特に、エミッタ表層とベース表層との境界では電界集中によって電界強度が高くなりやすい。
以上に述べたように、エミッタ周縁部とベースとの間の電界強度が大きいと、リーク電流の増加や、欠陥の発生等、種々の問題が起こり得るのである。また、バイポーラトランジスタの高周波特性を向上させる妨げにもなる。
前記に鑑み、本発明は、MOSプロセスへの導入が容易で、エミッタ−ベース間のリーク電流(電界強度)を低減し、ノイズやサージ電圧の影響を受けにくい高性能な半導体装置とその製造方法を提供することを目的とする。
半導体基板内に形成されたコレクタ層と、前記半導体基板内において、前記コレクタ層上に形成されたベースと、そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜とを含み、
前記エミッタが、前記導電膜下の領域と隣接する領域を含む第1エミッタ領域と、前記第1エミッタ領域を除いた残余の領域であって、前記導電膜下に位置して少なくとも上面側表層において前記第1エミッタ領域と前記ベースとに挟まれ、その第1エミッタ領域よりも不純物濃度が低い第2エミッタ領域とを有することを特徴とする半導体装置。
半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、前記ベース導電型領域のうち前記導電膜下の領域と隣接する第1エミッタ用領域と、前記導電膜の少なくとも前記第1エミッタ用領域に隣接する部分とを除く全ての領域をレジスト膜で覆う被覆工程と、
前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第1不純物イオンを、前記第1エミッタ用領域とその第1エミッタ用領域に隣接するとともに前記導電膜の周縁部下に位置する第2エミッタ用領域とに注入する第1イオン注入工程と、前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第2不純物イオンを前記第1イオン注入工程の第1不純物イオン濃度よりも高濃度で、前記第1エミッタ用領域に注入する第2イオン注入工程と、
前記第1、第2イオン注入工程の後に、前記レジスト膜および絶縁膜がない状態で、前記エミッタ用領域上、または、前記ベース導電型領域のうちの前記第1、第2エミッタ用領域以外の部分であるベース用領域上に前記導電膜と電気的に接続された電極を形成する工程とを含むことを特徴とする。
また、エミッタ−ベース間接合に発生する電界を緩和することにより、逆方向電圧印加時にエミッタ−ベース間接合に発生する電界によって加速されたキャリアが表面の絶縁膜に欠陥(トラップ準位等)を生じさせることによって発生するhFE低下を抑制することができるため、エミッタ−ベース間の逆方向電圧範囲を拡大できる。
更に、エミッタ拡散層の寄生抵抗を低減するため、エミッタ拡散層にシリサイド金属を形成した場合でも、シリサイド金属とエミッタ−ベース接合の距離を十分に確保できるため、エミッタ−ベース間のリーク電流を低減できる。
導電膜において、その電位が固定されていない場合(フローティング状態の場合)、トランジスタの近傍に、大振幅の信号電圧が流れる配線がある場合には、フローティングの導電膜を通じて、外部の信号電圧が回り込みやすくなるため、トランジスタの出力端子にノイズ信号として現れやすくなるが、導電膜を所定の配線(エミッタ電極、ベース電極等)に固定することにより、他の回路からの信号の回り込みを低減でき、アナログ回路の低ノイズ化を図ることができる。
(2)本発明に係る半導体装置の製造方法によると、上記発明に係る半導体装置が得られる。また、本発明に係る製造方法では、エミッタおよびベースをイオン注入によって形成できるため、CMOSプロセスに組み込みやすいというメリットがある。
バイポーラトランジスタでは、ベース領域がイオン注入と熱処理によって形成されるため、その表面濃度がベース領域のピーク濃度よりも低下する。特に、NPNトランジスタの場合、ベース領域には、ホウ素(Boron)を使用するため、表面の絶縁膜(SiO2など)にホウ素が吸い出されることにより、更に表面濃度が低下する。そのため、ベース領域の表面に空乏層が拡がりやすく、その空乏層内でベースと絶縁膜との界面準位等を介して再結合電流が生じて表面近傍でのベース電流成分が増加し、hFE−コレクタ電流特性において、低コレクタ電流側でのhFEが低下する。
導電膜をエミッタと同電位にした場合、導電膜とベースとの間に絶縁膜による容量成分が存在し、これはエミッタ−ベース間の寄生容量成分となる。導電膜とベース領域の間にある絶縁膜の膜厚が薄い場合では、この寄生容量成分の影響により、トランジスタの遮断周波数(以下、ftと表す)の低下が生じやすくなる。
(5)さらに、本発明の半導体装置を、前記ベースが、少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域とを有し、
前記ベースコンタクト領域が、ベース電極と接続された第1ベースコンタクト領域と、 少なくとも上面側表層において前記第1ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第1ベースコンタクト領域よりも低くされた第2ベースコンタクト領域とを有するものとすることができる。
上記半導体装置において、第2ベースコンタクト領域を、ベースコンタクト領域から第1ベースコンタクト領域を除いた残余の領域とすることができる
(6)さらに、本発明の半導体装置を、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記エミッタと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、前記ソースおよびドレインの各々は、前記ゲート電極が形成された領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域と、を有しており、前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第1エミッタ領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第2エミッタ領域のものと等しくされたものとすることができる。
前記第2イオン注入工程が、第2不純物イオンを、前記第1注入角度よりも小さい第2注入角度で、前記第1エミッタ用領域に注入するものとすることができる。
(9)さらに、本発明の半導体装置の製造方法を、前記レジスト膜を第1レジスト膜とし、その第1レジスト膜が存在しない状態で、前記ベース用領域のうち、前記導電膜によって前記エミッタ領域と隔てられた第1ベースコンタクト領域と、前記導電膜の少なくとも前記第1ベースコンタクト領域に隣接する部分とを除く全ての領域を第2レジスト膜で覆う工程と、
前記第2レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第3不純物イオンを、前記第1ベースコンタクト領域と、その第1ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第2ベースコンタクト領域とに注入する第3イオン注入工程と、
前記第2レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第4不純物イオンを、前記第1ベースコンタクト領域に前記第3イオン注入工程よりも高濃度で注入する第4イオン注入工程とを含むものとすることができる。
(10)さらに、本発明の半導体装置の製造方法を、前記第3イオン注入工程が、前記第3不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第3注入角度で、前記第1ベースコンタクト領域と前記第2ベースコンタクト領域とに注入するものであり、
前記第4イオン注入工程が、前記第4不純物イオンを、前記第3注入角度よりも小さい注入角度で、前記第1ベースコンタクト領域に注入するものとすることができる。
(11)さらに、本発明の半導体装置の製造方法を、前記第1イオン注入工程が、前記第1、第2エミッタ用領域に前記第1不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と同じ導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第1不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、前記第2イオン注入工程が、前記第1エミッタ用領域に前記第2不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第2不純物イオンを注入するものとすることができる。
前記MOSトランジスタ領域の一部が、ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、前記第4イオン注入工程が、前記第1ベースコンタクト領域に前記第4不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第4不純物イオンを注入するものとすることができる。
また、ベースコンタクト領域の高濃度領域(第1ベースコンタクト領域)とMOSトランジスタのドレイン・ソースの高濃度領域(本体領域)とを同時に形成するとともに、ベースコンタクト領域の低濃度領域(第2ベースコンタクト領域)とドレイン・ソースの低濃度領域とを同時に形成することができ、製造プロセスのステップ数を減少させることができる。
前記ベースが、少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域とを有し、
前記ベースコンタクト領域が、ベース電極と接続された第1ベースコンタクト領域と、 少なくとも上面側表層において前記第1ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第1ベースコンタクト領域よりも低くされた第2ベースコンタクト領域とを有することを特徴とすることができる。
上記半導体装置を、前記(7)項に記載のMOSトランジスタを含むものとすることができる。上記半導体装置において、第2ベースコンタクト領域を、前記第1ベースコンタクト領域を除いた残余の領域とすることができる。
前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第1不純物イオンを、前記第1ベースコンタクト領域と、その第1ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第2ベースコンタクト領域とに注入する第1イオン注入工程と、前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第2不純物イオンを、前記第1ベースコンタクト領域に前記第1イオン注入工程よりも高濃度で注入する第2イオン注入工程とを含むことを特徴とすることができる。
上記製造方法を、前記第1、第2イオン注入工程の後に、前記レジスト膜および絶縁膜がない状態で、前記エミッタ用領域上、または、前記ベース導電型領域のうちの前記第1、第2エミッタ用領域以外の部分であるベース用領域上に前記導電膜と電気的に接続された電極を形成する工程を含むものとすることができる。また、上記製造方法において、前記第1イオン注入工程が、前記第1不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第1注入角度で、前記第1ベースコンタクト領域と前記第2ベースコンタクト領域とに注入するものであり、前記第2イオン注入工程が、前記第2不純物イオンを、前記第1注入角度よりも小さい第2注入角度で、前記第1ベースコンタクト領域に注入するものとすることができる。さらに、上記製造方法を、前記(12)項に記載のMOSトランジスタのソース、ドレインを形成するものとすることができる。
以下、本発明の第1の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図1は、本発明の第1の実施形態に係る半導体装置を示す断面図である。図2から図6は、図1の第1の実施形態に係る半導体装置の製造工程を示す断面図である。なお、第1の実施形態を実施形態1と記載する場合がある。
図1に示すように、シリコン基板からなるp型半導体基板101内には、バイポーラトランジスタを他の素子から分離するための素子分離領域として、ディープトレンチ(DTI)102と、シャロートレンチ(STI)104が形成されている。ディープトレンチ(DTI)102の下部には、p型半導体基板101がn型に反転することを防止するためのp型チャネルストッパ層103が形成されている。
図1において、ディープトレンチ102と、シャロートレンチ104とによって囲まれた領域内には、n型の不純物がドープされた第1のコレクタ領域105、第2のコレクタ領域106が形成されている。また、コレクタ電極と接続される部分には、高濃度のn型不純物がドープされたコレクタ引出し領域107がシャロートレンチ104を貫通して形成されている。そのコレクタ引出し領域107上には、コレクタコンタクト領域となるコレクタコンタクト層113が形成されている。そして、第2のコレクタ領域106上には、ベース領域となるp型のベース拡散層108が形成されている。そのp型のベース拡散層108の上面の一部は、半導体基板101の表面の一部を構成している。
図2に、p型ベース拡散層108の上側を拡大した図を示す。
p型ベース拡散層108の上には、SiO2膜109(絶縁膜)、及びn型多結晶Si膜110(導電膜)が形成されている。ここで、SiO2膜109、及びn型多結晶Si膜110は、p型ベース108の上部において、環状の形状を有している。図1の断面図では、環状の形状をなすSiO2膜109、及びn型多結晶Si膜110の2つの断面を表している。
p型ベース拡散層108の表層側の中央には、環状のSiO2膜109、及びn型多結晶Si膜110によって囲まれたエミッタ111が形成されている(図2参照)。
詳細には、このエミッタ111は、外周側の周縁部がn型多結晶Si膜110下に位置している。そして、n型多結晶Si膜110と重ならない中央部分には、高濃度のn型不純物が添加された第1エミッタ領域111aが形成されている。なお、第1エミッタ領域111aの外周部は、わずかにn型多結晶Si膜110下に、はみ出している(第1エミッタ領域111aは、n型多結晶Si膜110下の領域と隣接する領域を含んでいる)。エミッタ111の周縁部には、環状のSiO2膜109の下部であって、n型多結晶Si膜110と重なる部分に、低濃度のn型不純物が添加された第2エミッタ領域111bが形成されている。
p型ベース拡散層108の外周部において、環状のSiO2膜109、及びn型多結晶Si膜110の外側の領域下には、ベースコンタクト領域となる高濃度のp型不純物が添加されたp型外部ベース拡散層114が形成されている。更に、図1で示す半導体装置の表面には、SiO2系の膜からなる表面絶縁膜115が形成される。そして、エミッタ領域、ベースコンタクト領域、コレクタコンタクト領域には、それぞれエミッタ電極116、ベース電極117、コレクタ電極118が形成されている。
<製造方法>
次に、図1、図2によって説明したバイポーラトランジスタの製造方法を、図1から図6の製造工程を示す断面図によって、以下に説明する。
図3に示すように、p型半導体基板101内には、バイポーラトランジスタを他の素子から分離するための素子分離領域として、ディープトレンチ(DTI)102と、シャロートレンチ(STI)104、及びp型チャネルストッパ層103を形成する。これらの形成方法は、半導体デバイスの素子分離として公知になっている方法と同等の方法である。
トレンチエッチングを行った後、トレンチの底部のみに、B(ホウ素)をイオン注入して、p型チャネルストッパ層103を形成する。p型チャネルストッパ層103は、トレンチの底部で、p型半導体基板101がn反転して、隣接するバイポーラトランジスタのコレクタ不純物領域が接続すること防止する。その後、ディープトレンチの表面には、熱酸化により、SiO2膜を100nmから200nmの厚さで形成する。ディープトレンチの内部は、化学的気相成長法(以下、CVD法と表現する。CVDは、Chemical Vapor Depositionの略)によって形成したポリシリコン膜やSiO2膜によって埋め込む。
ディープトレンチ(DTI)102を形成後、ディープトレンチの周囲とp型ベース領域108とコレクタ引出し領域107を形成する部分以外に、シャロートレンチ(STI)104を形成する。シャロートレンチ(STI)104のトレンチ幅は、ディープトレンチ(DTI)102の周囲において、ディープトレンチの幅より、0.1μmから1.0μm大きいサイズとし、p型ベース領域108とコレクタ引出し領域107を形成する部分の間において、0.4μmから2.0μmである。また、シャロートレンチ(STI)104のトレンチ深さは、0.2μmから0.5μmであり、エッチングによって形成する。
その後、イオン注入と熱処理によって、ディープトレンチ(DTI)102と、シャロートレンチ(STI)104とで囲まれた領域に、コレクタ領域の一部となる第1のコレクタ領域105および第2のコレクタ領域106を形成する。また、コレクタ電極と接続される部分に高濃度のコレクタ引出し領域107を形成する。
第2のコレクタ領域106上には、ベース領域となるp型ベース拡散層108を形成する。このとき、また、p型ベース拡散層108は、B(ホウ素)のイオン注入を、加速エネルギーが20keVから100keVの範囲に設定し、ドーズ量を、1×1012個/cm2から1×1014個/cm2の範囲に設定している。
次に図4に示すように、p型のベース拡散層108の上部に熱酸化によりSiO2膜109を10〜50nmの厚さで形成し、n型多結晶Si膜を100nm〜400nmの膜厚でCVD法によって堆積後、公知の技術であるリソグラフィ法とエッチング法によってパターニングを行い、環状の形状を有するn型多結晶Si膜110を形成する。
次に図5に示すように、リソグラフィ法によりレジスト膜119を、環状のn型多結晶Si膜110の内側と、環状のn型多結晶Si膜110の約1/2の領域に開口部を有するように形成する。その後、第1イオン注入角度で低濃度のP(リン)のイオン注入120を行い、環状のn型多結晶Si膜110の内側に位置する領域と、環状のn型多結晶Si膜110の内周側の周縁部下の領域に、低濃度エミッタ拡散層112bを形成する(第1イオン注入工程)。
次に図6に示すように、リソグラフィ法によりレジスト膜121を、環状のn型多結晶Si膜110の内側と、環状のn型多結晶Si膜110の約1/2の領域と、コレクタ引出し領域107の上部に開口部を有するように形成する。その後、第2イオン注入角度(第2注入角度)で高濃度のAs(砒素)のイオン注入122を行い、環状のn型多結晶Si膜110の内側に位置する領域に、高濃度エミッタ拡散層112aを形成する。また、コレクタ引出し領域107の表面に、n型コレクタ拡散層113を形成する(第2イオン注入工程)。
次に図7に示すように、リソグラフィ法によりレジスト膜123を、環状のn型多結晶Si膜110の外側と、環状のn型多結晶Si膜110の外周側の約1/2の領域に開口部を有するように形成した後、高濃度のB(ホウ素)のイオン注入124を行い、環状のn型多結晶Si膜110の外側に位置する領域に、ベースコンタクト領域となるp型外部ベース拡散層114を形成する。ここで、高濃度のBのイオン注入124は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、1×1015個/cm2から5×1016個/cm2の範囲に設定し、イオン注入角度を0度から10度の間に設定する。
上記ホウ素のイオン注入124が行われた後、熱処理が行われる。なお、イオン注入122後の熱処理は、一般的にイオン注入によってエミッタ等を形成する条件と同じにすることができる。この熱処理により、半導体基板101(シリコン基板)の結晶性を回復させるとともに、半導体基板101に打ち込まれた不純物を活性化させる。
(絶縁膜、電極)
その後、図1に示すように、シャロートレンチ(STI)104、環状のn型多結晶Si膜110、高濃度エミッタ拡散層112a、n型コレクタ拡散層113、p型外部ベース拡散層114を覆うように、CVD法によって表面絶縁膜を堆積し、エミッタ111、ベースコンタクト領域(外部ベース拡散層114)、コレクタコンタクト領域113、環状のn型多結晶Si膜110の上部にコンタクトホールを形成し、多結晶Si膜110と接続されたエミッタ電極116、ベース電極117、コレクタ電極118を形成する。
(1)本実施形態に係る半導体装置及びその製造方法によると、エミッタ領域となる不純物拡散領域は、エミッタ領域の周辺部分において、その表面近傍に低濃度のエミッタ拡散層があるため、エミッタ−ベース間接合に発生する電界が緩和され、エミッタ−ベース間の逆方向電圧印加時のリーク電流を低減できる。また、エミッタ−ベース間の逆方向電圧印加時のhFE低下を抑制することができるため、エミッタ−ベース間の逆方向電圧範囲を拡大できる。
(6)更に、エミッタ111の表面付近で、エミッタ−ベース間接合の電界が緩和しているため、エミッタにサージ電圧が印加された場合のESD耐性を向上できる。
[変形例1]
次に、上記第1の実施形態に係る半導体装置及びその製造方法の変形例について、図面を参照しながら説明する。図8は、本発明の第2の実施形態に係る半導体装置を示す断面図である。図9、図10は、図8の第2の実施形態に係る半導体装置の製造工程を示す断面図である。なお、前記図1から図7によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
図8において、環状のSiO2膜109上のn型多結晶Si膜110の側面部分に、絶縁膜からなるサイドウォール125が形成されていることが、図1と異なる。
そのサイドウォール125は、n型多結晶Si膜110の内周側において、第1エミッタ領域111aの周縁部上に位置している。また、n型多結晶Si膜110の外周側において、p型外部ベース拡散層114の内周側の周縁部上に位置している。
図8に示したバイポーラトランジスタの製造方法は、サイドウォール125を形成する前までは、図1から図5によって説明した製造方法と共通である。それゆえ、図5以降の製造方法について、図9、図10の製造工程を示す断面図によって、以下に説明する。
(サイドウォール形成)
図5において、低濃度エミッタ拡散層112bを形成した後、シャロートレンチ(STI)104、SiO2膜109、環状のn型多結晶Si膜110、低濃度エミッタ拡散層112b、コレクタ引出し領域107を覆うように、CVD法によって表面絶縁膜を30nmから200nm堆積し、公知の技術であるエッチバック法を用いることにより、図9で示すように、環状のn型多結晶Si膜110の側壁部分にサイドウォール125を形成する。このとき、SiO2膜109も環状のn型多結晶Si膜110とサイドウォール125の下部以外の部分はエッチングにより除去される。
その後、図8で示すように、リソグラフィ法によりレジスト膜121を、環状のn型多結晶Si膜110とサイドウォール125の内側と、環状のn型多結晶Si膜110の約1/2の領域と、コレクタ引出し領域107の上部に開口部を有するように形成する。その後、高濃度のAs(砒素)のイオン注入122を行い、環状のn型多結晶Si膜110の内側に位置する領域と、サイドウォール125の下部に、高濃度エミッタ拡散層112aを形成し、コレクタ引出し領域107の表面に、n型コレクタ拡散層113を形成する。
次に図10に示すように、リソグラフィ法によりレジスト膜123を、環状のn型多結晶Si膜110とサイドウォール125の外側と、環状のn型多結晶Si膜110の約1/2の領域に開口部を有するように形成した後、高濃度のB(ホウ素)のイオン注入124を行い、環状のn型多結晶Si膜110の外側に位置する領域に、ベースコンタクト領域となるp型外部ベース拡散層114を形成する。ここで、高濃度のBのイオン注入124は、加速エネルギーが10keVから80keVの範囲に設定し、ドーズ量を、1×1015個/cm2から5×1016個/cm2の範囲に設定し、イオン注入角度を0度から10度の間に設定する。
(作用効果)
本変形例の半導体装置及びその製造方法によると、エミッタ111は、環状のn型多結晶Si膜110の形成後に、低濃度エミッタ拡散層112bを形成し、サイドウォール125を形成した後に、高濃度エミッタ拡散層112aを形成している。そのため、それら2つのエミッタ拡散層112a,bを形成する際のイオン注入工程にばらつきが発生した場合でも、エミッタ111の周縁部において、その表面近傍に第2エミッタ領域11b(低濃度エミッタ拡散層112bのうち高濃度エミッタ拡散層112aが形成されなかった部分)が精度よく形成される。そのため、第1の実施形態で説明した効果が十分に得られ、またトランジスタ特性のばらつきを低減できる。
次に、上記第1の実施形態の変形例について、図面を参照しながら説明する。図11は、本変形例2の半導体装置を示す断面図である。図12は、図11の半導体装置の製造工程を示す断面図である。なお、前記図1から図10によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
図11において、環状のn型多結晶Si膜110、高濃度エミッタ拡散層112a、p型外部ベース拡散層114、n型コレクタ拡散層113の表面部分には、金属薄膜126(以下、シリサイド金属とも記載する)が形成されていることが、図8と異なる。
図11によって説明したバイポーラトランジスタの製造方法は、金属薄膜126を形成する前までは、第2の実施形態において、図9、図10によって説明した製造方法と共通である。それゆえ、図10で説明した製造法から後の製造方法について、図12の製造工程を示す断面図によって、以下に説明する。
次に図9に示すように、ベースコンタクト領域となるp型外部ベース拡散層114を形成した後、レジスト膜123を除去してから、シャロートレンチ(STI)104、環状のn型多結晶Si膜110、サイドウォール125、高濃度エミッタ拡散層112a、n型コレクタ拡散層113、p型外部ベース拡散層114を覆うようにTiやCoからなる高融点金属薄膜を全面に堆積した後、公知の技術である熱処理とウエットエッチを行い、図11に示すように、環状のn型多結晶Si膜110、高濃度エミッタ拡散層112a、n型コレクタ拡散層113、p型外部ベース拡散層114の表面にTiやCoとSiの合金からなる金属薄膜126を形成する。
(作用効果)
本変形例の製造方法によると、エミッタ拡散層の寄生抵抗を低減するためにエミッタ拡散層に金属薄膜126(シリサイド金属)を形成した場合でも、シリサイド金属とエミッタ−ベース接合の距離が十分確保でき、エミッタ−ベース間のリーク電流を低減できる半導体装置が得られる。また、エミッタにサージ電圧が印加された場合のESD耐性を向上できる。
次に、本変形例の半導体装置について、図面を参照しながら説明する。図13は、本変形例の半導体装置を示す断面図である。なお、前記図1から図12によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
図13では、半導体装置に含まれる縦型NPNバイポーラトランジスタの断面図を示す。
本発明に係る半導体装置及びその製造方法によると、前記実施形態および変形例で説明した効果に加えて、エミッタ111とエミッタ電極116とのコンタクトサイズ(接触面積)が大きくなるため、コンタクト部分に存在する寄生抵抗成分が小さくなる、という効果を有する。
なお、n型多結晶Si膜110と外部ベース拡散層114とにまたがる共通コンタクト部を形成することもできる。
次に、本発明の第2の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。図14は、第2の実施形態に係る半導体装置を示す断面図である。図15、図16は、図14の半導体装置の製造工程を示す断面図である。なお、前記図1から図12によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。
本実施形態において、外部ベース127(ベースコンタクト領域)は、高濃度の第1外部ベース領域127a(第1ベースコンタクト領域)と、低濃度の第2外部ベース領域127b(第2ベースコンタクト領域)とを有している。第1外部ベース領域127aは、ベース拡散層108(ベース本体領域)上の、環状のSiO2膜109及びn型多結晶Si膜110の外周側の領域に形成されている。また、第1外部ベース領域127aの内周側の周縁部はサイドウォール126の直下に位置している。第2外部ベース領域127bは、第1外部ベース領域127aの内周側に形成され、少なくとも第1外部ベース領域127aの表層と、ベース拡散層108の表層とに挟まれている。この第2外部ベース領域127bによって、第1外部ベース領域127aの上面側表層と、ベース拡散層108の上面側表層とが隔てられている。また、第2外部ベース領域127bは、環状のSiO2膜109、及びn型多結晶Si膜110、並びにサイドウォール125の直下の領域に形成されている。
<製造方法>
図14によって説明したバイポーラトランジスタの製造方法は、低濃度外部ベース拡散層128bを形成する前までは、図1から図5によって説明した製造方法と共通である。それゆえ、図5以降の製造方法について、図15、図16の製造工程を示す断面図によって、以下に説明する。
図5において、低濃度エミッタ拡散層112bを形成した後、図15で示すように、リソグラフィ法によりレジスト膜129を、p型ベース拡散層108の領域内で、環状のn型多結晶Si膜110の外側と、環状のn型多結晶Si膜110の約1/2の領域に開口部を有するように形成する。その後、第3イオン注入角度(第3注入角度)で低濃度のB(ホウ素)のイオン注入130を行い、環状のn型多結晶Si膜110の外側に位置する領域に、低濃度のp型外部ベース拡散層128b(以下、低濃度外部ベース拡散層)を形成する(第3イオン注入工程)。
(サイドウォール、高濃度エミッタ拡散層の形成)
次に、図15において、レジスト129を除去後、シャロートレンチ(STI)104、SiO2膜109、環状のn型多結晶Si膜110、低濃度エミッタ拡散層112b、コレクタ引出し領域107、低濃度外部ベース拡散層128bを覆うように、CVD法によって表面絶縁膜を30nmから200nm堆積し、公知の技術であるエッチバック法を用いることにより、図15で示すように、環状のn型多結晶Si膜110の側壁部分にサイドウォール125を形成する。このとき、SiO2膜109も環状のn型多結晶Si膜110とサイドウォール125の下部以外の部分はエッチングにより除去される。
(高濃度外部ベース拡散層)
図16で示すように、リソグラフィ法によりレジスト膜131を、ベース拡散層108上の領域内で、環状のn型多結晶Si膜110の外側と、環状のn型多結晶Si膜110の外周側の約1/2の領域に開口部を有するように形成する。その後、第4イオン注入角度(第4注入角度)で高濃度のB(ホウ素)のイオン注入132を行い、環状のn型多結晶Si膜110の外側に位置する領域に、高濃度のp型外部ベース拡散層128a(以下、高濃度外部ベース拡散層)を形成する(第4イオン注入工程)。
(熱処理)
上記ホウ素のイオン注入132が行われた後、熱処理が行われる。なお、イオン注入122後の熱処理は、一般的にイオン注入によって外部ベース等を形成する条件と同じにすることができる。この熱処理によって、半導体基板101(シリコン基板)の結晶性を回復させるとともに、半導体基板101に打ち込まれた不純物を活性化させる。
(金属薄膜、電極等の形成)
その後、図14に示すように、レジスト膜131を除去してから、環状のn型多結晶Si膜110、第1エミッタ領域111a、第1外部ベース領域127a(高濃度外部ベース拡散層128a)等の表面にTiやCoとSiの合金からなる金属薄膜126を形成する。その後、実施形態1と同様に、表面絶縁膜115、コンタクト部116b、エミッタ電極116、ベース電極117、コレクタ電極118を形成する。
(1)本実施形態の半導体装置では、高濃度の第1外部ベース領域127aの内周側に低濃度の第2外部ベース領域127bが形成されている。これにより、第1外部ベース領域127a単体よりも、エミッタ111に接近した位置に第2外部ベース領域127bを形成できる。その第2外部ベース領域127bは、ベース拡散層108よりも不純物濃度が高くされているため、ベース拡散層108(ベース)と外部ベース領域127a,bの抵抗成分の和となるベース抵抗を低減できる。その結果、ベース抵抗に起因する抵抗熱雑音を低減できることとなり、低ノイズのバイポーラトランジスタを実現できる。
(4)本実施形態では、環状のn型多結晶Si膜110の側壁部にサイドウォール125を形成しているが、サイドウォール125がない場合でも、外部ベース領域に高濃度の第1外部ベース領域127aと低濃度の第2外部ベース領域127bとを形成することで、同様の効果が得られることは自明である。
[第3の実施形態]
次に、本発明の第3の実施形態に係る半導体装置について、図面を参照しながら説明する。図17は、本発明の第3の実施形態に係る半導体装置を示す断面図である。なお、前記図1から図16によって説明した構成部分と同様の部分については、同一の符号を付す。
図17では、半導体装置に含まれる縦型NPNバイポーラトランジスタの断面図を示す。
本実施形態の半導体装置及びその製造方法によると、導電性の環状のn型多結晶Si膜110と第1外部ベース領域127aとがコンタクト部134、136で接続されているため、環状のn型多結晶Si膜110はp型ベース領域108と同電位になっている。そのため、環状のn型多結晶Si膜110とp型ベース領域108の間のSiO2膜109による寄生容量成分はトランジスタの高周波特性には影響しなくなる。その結果、トランジスタのftを向上でき、特に高周波信号を扱うアナログ回路の特性を向上できる。
次に、本発明の第4の実施形態に係る半導体装置について、図面を参照しながら説明する。図18は、本発明の第4の実施形態に係る半導体装置を示す断面図である。なお、前記図1から図17によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。なお、SiO2膜109、n型多結晶Si膜110、サイドウォール125等については、符号の後に記号を付して、バイポーラトランジスタのものか(SiO2膜109a)、MOSトランジスタのものか(SiO2膜109b)を区別する。
図18において、NPNトランジスタは、図14で説明した構造と同じである。NチャネルMOSトランジスタ(以下、MOSトランジスタ)は、p型ウエル不純物領域137上に積層されたゲート絶縁膜となるSiO2膜109bと、ゲート電極となるn型多結晶Si膜110bとを含んでいる。また、ゲート電極となるn型多結晶Si膜110bの側壁には、サイドウォール125b形成されている。
さらに、MOSトランジスタは、金属薄膜126b、ゲート電極140、ソース電極141、及びドレイン電極142を含む。
NPNトランジスタの製造方法は、既に説明済みであるため大部分の説明を省略する。 なお、環状のSiO2膜109aは、MOSトランジスタのゲート絶縁膜(SiO2膜109b)と同じ工程で同時に形成され、環状のn型多結晶Si膜110aは、MOSトランジスタのゲート電極(n型多結晶Si膜110b)と同じ工程で同時に形成される。
(低濃度の第1のn型ソース、ドレイン拡散層)
低濃度の第1のn型ソース、ドレイン拡散層138(ソース、ドレインの「低濃度領域」)は、p型ウエル不純物領域137上に、ゲート絶縁膜(SiO2膜109b)と、ゲート電極(n型多結晶Si膜110b)とが形成された後に、第1イオン注入角度で低濃度のP(リン)のイオン注入120を行うことで形成される。このとき、低濃度の第1のn型ソース、ドレイン拡散層138とともに、低濃度エミッタ拡散層112bが同時に形成される(第1イオン注入工程)。
(高濃度の第2のn型ソース、ドレイン拡散層)
高濃度の第2のn型ソース、ドレイン拡散層139(ソース、ドレインの「本体領域」)は、ゲート電極(n型多結晶Si膜110b)の側壁にサイドウォール125bが形成された後に、第2イオン注入角度で高濃度のAs(砒素)のイオン注入122を行うことで形成される。このとき、第2のn型ソース、ドレイン拡散層139とともに、高濃度エミッタ拡散層112aが同時に形成される(第2イオン注入工程)。
ソース、ドレインの「低濃度領域」は、詳細には、それぞれ、第1のn型ソース、ドレイン拡散層138のうち、第2のn型ソース、ドレイン拡散層139が形成されなかった部分によって構成されている。「低濃度ソース用領域、低濃度ドレイン用領域」についても同様である。「ソース本体用領域、ドレイン本体用領域」は、それぞれ高濃度の第2のn型ソース、ドレイン拡散層139が形成された部分によって構成されている。
(1)アナログ・デジタル混載集積回路の高性能化のためには、CMOSトランジスタにバイポーラトランジスタを少ない工程追加で搭載することが必要となる。本実施形態の半導体装置では、不純物濃度が低い低濃度エミッタ拡散層112bと、第1のn型ソース、ドレイン拡散層138が同じ不純物濃度であり、同一の工程にて同時に形成される。また、不純物濃度が高い高濃度エミッタ拡散層112aと、第2のn型ソース、ドレイン拡散層139が同じ不純物濃度であり、同一の工程にて同時に形成される。
(2)更に、バイポーラトランジスタの環状のSiO2膜109aの形成工程を、MOSトランジスタのゲート絶縁膜の形成工程とを共通化でき、バイポーラトランジスタの環状のn型多結晶Si膜110aの形成工程を、MOSトランジスタのゲート電極の形成工程とを共通化でき、バイポーラトランジスタの環状のn型多結晶Si膜110aの側壁部のサイドウォール125aの形成工程と、MOSトランジスタのゲート電極の側壁部のサイドウォール125bの形成工程とを共通化できる。そのため、前記の高性能なバイポーラトランジスタを、MOSトランジスタの製造プロセスに非常に少ない工程の追加で形成することができ、低コスト化と同時に、MOSトランジスタ特性の劣化も防ぐことが可能である。
[第5の実施形態]
次に、本発明の第5の実施形態に係る半導体装置について、図面を参照しながら説明する。図19は、本発明の第5の実施形態に係る半導体装置を示す断面図である。なお、前記図1から図18によって説明した構成部分と同様の部分については、同一の符号を付して説明を省略する。また、SiO2膜109、サイドウォール125等については、符号の後に記号を付して、バイポーラトランジスタのものか(SiO2膜109a)、MOSトランジスタのものか(SiO2膜109b)を区別する。
図19において、NPNトランジスタは、図14で説明した構造と同じである。PチャネルMOSトランジスタ(以下、MOSトランジスタ)は、n型ウエル不純物領域143上に積層されたゲート絶縁膜となるSiO2膜109bと、ゲート電極となるp型多結晶Si膜144とを含んでいる。また、ゲート電極となるp型多結晶Si膜144の側壁には、サイドウォール125bが形成されている。
NPNトランジスタの製造方法は、既に説明済みであるため大部分の説明を省略する。 なお、環状のSiO2膜109aは、MOSトランジスタのゲート絶縁膜(SiO2膜109b)と同じ工程で同時に形成される。また、環状のn型多結晶Si膜110aは、不純物ドーピングを除いて、MOSトランジスタのゲート電極(p型多結晶Si膜144)と同じ工程で同時に形成される。
(低濃度の第1のp型ソース、ドレイン拡散層)
低濃度の第1のp型ソース、ドレイン拡散層145(ソース、ドレインの「低濃度領域」)は、n型ウエル不純物領域143上に、ゲート絶縁膜(SiO2膜109b)と、ゲート電極(p型多結晶Si膜144)とが形成された後に、第3イオン注入角度で低濃度のB(ホウ素)のイオン注入130を行うことで形成される。このとき、低濃度の第1のp型ソース、ドレイン拡散層145とともに、低濃度外部ベース拡散層128bが同時に形成される(第3イオン注入工程)。
(高濃度の第2のp型ソース、ドレイン拡散層)
高濃度の第2のp型ソース、ドレイン拡散層146(ソース、ドレインの「本体領域」)は、ゲート電極(p型多結晶Si膜144)の側壁にサイドウォール125bが形成された後に、第4イオン注入角度で高濃度のB(ホウ素)のイオン注入132を行うことで形成される。このとき、第2のp型ソース、ドレイン拡散層146とともに、高濃度外部ベース拡散層128aが同時に形成される(第4イオン注入工程)。
本実施形態において、ソース、ドレインの「低濃度領域」は、詳細には、それぞれ、第1のp型ソース、ドレイン拡散層145のうち、第2のp型ソース、ドレイン拡散層146が形成されなかった部分によって構成されている。「低濃度ソース用領域、低濃度ドレイン用領域」についても同様である。「ソース本体用領域、ドレイン本体用領域」は、それぞれ高濃度の第2のp型ソース、ドレイン拡散層146が形成された部分によって構成されている。
(1)アナログ・デジタル混載集積回路の高性能化のためには、CMOSトランジスタにバイポーラトランジスタを少ない工程追加で搭載することが必要となる。本実施形態の半導体装置の製造方法では、不純物濃度が低い低濃度外部ベース拡散層128bと、第1のp型ソース、ドレイン拡散層145が同じ不純物濃度であり、同一の工程にて同時に形成される。また、不純物濃度が高い高濃度外部ベース拡散層128aと、第2のp型ソース、ドレイン拡散層146が同じ不純物濃度であり、同一の工程にて同時に形成される。
(2)更に、バイポーラトランジスタの環状のSiO2膜109形成工程を、PチャネルMOSトランジスタのゲート絶縁膜の形成工程と共通化できる。また、バイポーラトランジスタの環状のn型多結晶Si膜110の形成工程を、PチャネルMOSトランジスタのゲート電極となるp型多結晶Si膜144の形成工程と、不純物ドーピング以外の部分を共通化できる。また、バイポーラトランジスタの環状のn型多結晶Si膜110の側壁部のサイドウォール125aの形成工程と、PチャネルMOSトランジスタのゲート電極の側壁部のサイドウォール125bの形成工程とを共通化できる。それらの形成工程の共通化によって、前記の高性能なバイポーラトランジスタをPチャネルMOSトランジスタの製造プロセスに非常に少ない工程の追加で形成することができ、低コスト化と同時に、PチャネルMOSトランジスタ特性の劣化も防ぐことが可能である。
[その他]
(1)以上、本発明に係る第1から第5の実施形態とそれらの変形例を通して説明したが、本発明は上述の実施の形態に限定されるものではなく、本発明の思想の範囲内であるならば、適宜の応用例を含めて全て本発明に含まれる。
(3)本発明の実施形態の説明では、環状のn型多結晶Si膜の場合について説明しているが、環状のn型多結晶Si膜は絶縁膜であってもよく、例えば、45nmルールより微細プロセスで使用される高誘電率の絶縁膜(high−k膜)と金属膜の積層膜であっても良い。
(5)コレクタ領域にはイオン注入によってコレクタ不純物領域を形成した構造について説明しているが、コレクタの埋込層とエピタキシャル膜によってコレクタ不純物領域を形成した構造にも適用できる。
3 埋込領域
8 内部ベース
9 環状ポリシリコン
10 外部ベース
12 エミッタ
13 コレクタコンタクト
16 電極
101 p型半導体基板
105 第1のn型コレクタ不純物領域
106 第2のn型コレクタ不純物領域
108 p型ベース拡散層
109 SiO2膜
110 n型多結晶Si膜
111a 第1エミッタ領域
111b 第2エミッタ領域
112a 高濃度エミッタ拡散層
112b 低濃度エミッタ拡散層
114 p型外部ベース拡散層
116 エミッタ電極
116b コンタクト部
117 ベース電極
120 低濃度のPのイオン注入
122 高濃度のAsのイオン注入
124 高濃度のBのイオン注入
125 サイドウォール
126 金属薄膜
127a 第1外部ベース領域
127b 第2外部ベース領域
128a 第1外部ベース拡散層
128b 第2外部ベース拡散層
130 低濃度のBのイオン注入
132 高濃度のBのイオン注入
134 n型多結晶Si膜上のコンタクト部
135 エミッタ拡散層とn型多結晶Si膜上の共通コンタクト部
138 第1のn型ソース、ドレイン拡散層
139 第2のn型ソース、ドレイン拡散層
140 ゲート電極
144 p型多結晶Si膜
145 第1のp型ソース、ドレイン拡散層
146 第2のp型ソース、ドレイン拡散層
Claims (15)
- 半導体基板内に形成されたコレクタ層と、
前記半導体基板内において、前記コレクタ層上に形成されたベースと、
そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、
前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜と
を含み、
前記エミッタが、
前記導電膜下の領域と隣接する領域を含む第1エミッタ領域と、
前記第1エミッタ領域を除いた残余の領域であって、前記導電膜下に位置して少なくとも上面側表層において前記第1エミッタ領域と前記ベースとに挟まれ、その第1エミッタ領域よりも不純物濃度が低い第2エミッタ領域と
を有することを特徴とする半導体装置。 - さらに、前記エミッタの上面に接続されたエミッタ電極を含み、
前記導電膜が前記エミッタ電極と電気的に接続された請求項1に記載の半導体装置。 - さらに、前記ベースの上面に接続されたベース電極を含み、
前記導電膜が前記ベース電極と電気的に接続された請求項1に記載の半導体装置。 - 前記ベースが、
少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、
そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域と
を有し、
前記ベースコンタクト領域が、
ベース電極と接続された第1ベースコンタクト領域と、
少なくとも上面側表層において前記第1ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第1ベースコンタクト領域よりも低くされた第2ベースコンタクト領域とを有する請求項1から3のいずれか1項に記載の半導体装置。 - さらに、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記エミッタと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、
前記ソースおよびドレインの各々は、前記ゲート電極が形成された領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域と、を有しており、
前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第1エミッタ領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第2エミッタ領域のものと等しくされた請求項1から4のいずれか1項に記載の半導体装置。 - さらに、前記半導体基板における前記ベースが形成された領域とは別の領域に形成され、前記ベースと同じ導電型のソースおよびドレイン並びにゲート電極を有するMOSトランジスタを含み、
前記ソースおよびドレインの各々は、前記ゲート電極下の領域と隣接する本体領域と、その本体領域よりも不純物濃度が低くされ、前記ゲート電極と重なる位置に形成された低濃度領域とを有しており、
前記ソースおよびドレインの前記本体領域の不純物および不純物濃度が前記第1ベースコンタクト領域のものと等しくされ、前記低濃度領域の不純物および不純物濃度が前記第2ベースコンタクト領域のものと等しくされた請求項4に記載の半導体装置。 - 半導体装置を製造する方法であって、
半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、
前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、
前記ベース導電型領域のうち前記導電膜下の領域と隣接する第1エミッタ用領域と、前記導電膜の少なくとも前記第1エミッタ用領域に隣接する部分とを除く全ての領域をレジスト膜で覆う被覆工程と、
前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第1不純物イオンを、前記第1エミッタ用領域とその第1エミッタ用領域に隣接するとともに前記導電膜の周縁部下に位置する第2エミッタ用領域とに注入する第1イオン注入工程と、
前記レジスト膜が存在する状態で、前記ベース導電型領域と導電型の異なる第2不純物イオンを、前記第1イオン注入工程の第1不純物イオン濃度よりも高濃度で、前記第1エミッタ用領域に注入する第2イオン注入工程と、
前記第1、第2イオン注入工程の後に、前記レジスト膜および絶縁膜がない状態で、前記第1エミッタ用領域上、または、前記ベース導電型領域のうちの前記第1、第2エミッタ用領域以外の部分であるベース用領域上に前記導電膜と電気的に接続された電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 前記第1イオン注入工程が、前記第1不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第1注入角度で、前記第1エミッタ用領域と前記第2エミッタ用領域とに注入するものであり、
前記第2イオン注入工程が、前記第2不純物イオンを、前記第1注入角度よりも小さい第2注入角度で、前記第1エミッタ用領域に注入するものである請求項7に記載の半導体装置の製造方法。 - 前記電極を形成する工程が、
前記第1エミッタ用領域と前記ベース用領域との一方と、前記導電膜とにまたがるコンタクトホールを形成し、そのコンタクトホールに導電性膜を堆積させる工程と、
前記エミッタ用領域上または前記ベース用領域上と、前記導電膜上とに2つのコンタクトホールを形成し、それら2つのコンタクトホールに導電性膜を堆積させ、2つの導電性膜上にそれらを接続する導電性膜を堆積させる工程と
の一方を含む請求項7または8に記載の半導体装置の製造方法。 - 前記レジスト膜を第1レジスト膜とし、その第1レジスト膜が存在しない状態で、前記ベース用領域のうち、前記導電膜によって前記エミッタ領域と隔てられた第1ベースコンタクト領域と、前記導電膜の少なくとも前記第1ベースコンタクト領域に隣接する部分とを除く全ての領域を第2レジスト膜で覆う工程と、
前記第2レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第3不純物イオンを、前記第1ベースコンタクト領域と、その第1ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第2ベースコンタクト領域とに注入する第3イオン注入工程と、
前記第2レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第4不純物イオンを、前記第1ベースコンタクト領域に前記第3イオン注入工程よりも高濃度で注入する第4イオン注入工程と
を含むことを特徴とする請求項7から9のいずれか1項に記載の半導体装置の製造方法。 - 前記第3イオン注入工程が、前記第3不純物イオンを、前記半導体基板の主面の法線に対して傾斜した第3注入角度で、前記第1ベースコンタクト領域と前記第2ベースコンタクト領域とに注入するものであり、
前記第4イオン注入工程が、前記第4不純物イオンを、前記第3注入角度よりも小さい第4注入角度で、前記第1ベースコンタクト領域に注入するものである請求項10に記載の半導体装置の製造方法。 - 前記第1イオン注入工程が、前記第1、第2エミッタ用領域に前記第1不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と同じ導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第1不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、
ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、
それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、
前記第2イオン注入工程が、前記第1エミッタ用領域に前記第2不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第2不純物イオンを注入するものである請求項7から11のいずれか1項に記載の半導体装置の製造方法。 - 前記第3イオン注入工程が、前記第1、第2ベースコンタクト領域に前記第3不純物イオンを注入するのと同時に、前記半導体基板において、前記ベース用領域と逆の導電型で位置が異なり、ゲート電極が積層されたMOSトランジスタ領域の一部に、前記第3不純物イオンを注入するものであり、
前記MOSトランジスタ領域の一部が、
ゲート電極下の領域を挟むソース本体用領域およびドレイン本体用領域と、
それらソース本体用領域およびドレイン本体用領域の各々と隣接するとともに前記ゲート電極の周縁部下に位置する低濃度ソース用領域および低濃度ドレイン用領域とからなり、
前記第4イオン注入工程が、前記第1ベースコンタクト領域に前記第4不純物イオンを注入するのと同時に、前記ソース本体用領域およびドレイン本体用領域に前記第4不純物イオンを注入するものである請求項12に記載の半導体装置の製造方法。 - 半導体基板内に形成されたコレクタ層と、
前記半導体基板内において、前記コレクタ層上に形成されたベースと、
そのベースを介して前記コレクタ層上に形成され、前記ベースに上面以外を囲繞されたエミッタと、
前記半導体基板上において、前記ベース上および前記エミッタの周縁部上に絶縁膜が介在した状態で積層されるとともに所定の配線と電気的に接続された導電膜と
を含み、
前記ベースが、
少なくとも前記半導体基板表面において前記導電膜と重なるベース本体領域と、
そのベース本体領域よりも不純物濃度が高くされるとともに、前記ベース本体領域によって前記エミッタと隔てられたベースコンタクト領域と
を有し、
前記ベースコンタクト領域が、
ベース電極と接続された第1ベースコンタクト領域と、
少なくとも上面側表層において前記第1ベースコンタクト領域と前記ベース本体領域とに挟まれるとともに前記導電膜と重なる位置に形成され、不純物濃度が第1ベースコンタクト領域よりも低くされた第2ベースコンタクト領域とを有することを特徴とする半導体装置。 - 半導体装置を製造する方法であって、
半導体基板内のコレクタ層上に形成されたベース導電型領域上に絶縁膜を形成する工程と、
前記絶縁膜上に所定の形状を成す導電膜を形成する工程と、
前記ベース用領域のうち前記導電膜下の領域と隣接する領域であるエミッタ用領域にエミッタを形成する工程と、
前記ベース用領域のうち、前記導電膜によって前記エミッタ領域と隔てられた第1ベースコンタクト領域と、前記導電膜の少なくとも前記第1ベースコンタクト領域に隣接する部分とを除く全ての領域をレジスト膜で覆う工程と、
前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第1不純物イオンを、前記第1ベースコンタクト領域と、その第1ベースコンタクト領域に隣接するとともに前記導電膜の周縁部下に位置する第2ベースコンタクト領域とに注入する第1イオン注入工程と、
前記レジスト膜が存在する状態で、前記ベース用領域と同じ導電型の第2不純物イオンを、前記第1ベースコンタクト領域に前記第1イオン注入工程よりも高濃度で注入する第2イオン注入工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009273525A JP2011119344A (ja) | 2009-12-01 | 2009-12-01 | 半導体装置及びその製造方法 |
US12/956,376 US8482081B2 (en) | 2009-12-01 | 2010-11-30 | Semiconductor apparatus and manufacturing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009273525A JP2011119344A (ja) | 2009-12-01 | 2009-12-01 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011119344A true JP2011119344A (ja) | 2011-06-16 |
Family
ID=44068215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009273525A Pending JP2011119344A (ja) | 2009-12-01 | 2009-12-01 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8482081B2 (ja) |
JP (1) | JP2011119344A (ja) |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A131 | Notification of reasons for refusal |
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A02 | Decision of refusal |
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