JP5132077B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に寄生電流を防止するダイオードに関するものである。
従来より半導体基板上にダイオード素子を設けることが一般的に行われている。ダイオードは、単純な抵抗としてあるいは一定電圧を得るための定電圧回路の一部として等幅広く用いられている。
半導体基板に設けられた従来のダイオード素子について図面を参照しながら説明する。図１０は従来のダイオード素子を示す平面図であり、図１１はそのＸ−Ｘ線に沿った断面図である。なお、図１０においては、図１１に係るアノード配線１０４及びカソード配線１０５の図示を省略する。
Ｐ型半導体基板１００内にＮ型不純物から成るＮウェル層１０１が形成されている。そして、Ｐ型半導体基板１００とＮウェル層１０１の境界、及びＮウェル層１０１の所定領域上にはＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法による素子分離絶縁膜１０２ａ，１０２ｂが環状に形成されている。
また、素子分離絶縁膜１０２ａで囲まれたＮウェル層１０１上にはＰ型不純物から成るＰ＋層１０３が形成されている。Ｐ＋層１０３はアノード配線１０４を介してアノード電極Ａｎｏｄｅと接続され、ダイオード素子のアノード領域として用いられている。
また、素子分離絶縁膜１０２ａと素子分離絶縁膜１０２ｂの間に挟まれたＮウェル層１０１上にはＮ型不純物から成るコンタクト用のＮ＋層１０５が形成されている。Ｎ＋層１０５はカソード配線１０６を介してカソード電極Ｃａｔｈｏｄｅと接続され、ダイオード素子のカソード領域として用いられている。
また、素子分離絶縁膜１０２ｂの外側の半導体基板１００の表面上にはＰ型不純物から成るＰ＋層１０７が形成されている。半導体基板１００はＰ＋層１０７を介して接地されている。
上述した技術に関連する技術は、例えば以下の特許文献に記載されている。
特開２００２−１９８４３６号公報
しかしながら、上述したダイオード素子に順方向電圧を印加して電流を流すと図１１に示すようにＰ＋層１０３がエミッタ領域，Ｎウェル層１０１がベース領域，Ｐ型半導体基板１００がコレクタ領域として縦型の寄生バイポーラトランジスタ１１０がオンし、半導体基板１００に漏れ電流が流れてしまうという問題があった。そして、この問題によって低消費電流を実現できないことや、所望の集積回路（例えば、定電圧回路）を実現できないこと等の様々な問題が生じていた。
そこで、本発明は半導体基板への漏れ電流を低減し、順方向電流能力を向上させるダイオード素子を有する半導体装置を提供することを目的とする。
本発明の主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、半導体基板上にダイオード素子を備えた半導体装置であって、前記半導体基板上に形成され、前記ダイオード素子のカソード電極と接続された第１導電型のウェル層と、前記ダイオード素子のアノード電極と接続され、前記ウェル層内に形成された第２導電型の第１の不純物層と、前記ダイオード素子のカソード電極と接続され、前記ウェル層内に前記第１の不純物層と離間して形成された第２導電型の第２の不純物層とを備え、前記第１の不純物層，前記ウェル層，及び前記第２の不純物層とで横型バイポーラトランジスタを構成したことを特徴とする。
また、本発明の半導体装置は、前記第１の不純物層と前記第２の不純物層との間の前記ウェル層上に絶縁膜を介して電極層が形成されていることを特徴とする。
また、本発明の半導体装置は、前記第１の不純物層と前記第２の不純物層との間の前記ウェル層上に素子分離絶縁膜を備えることを特徴とする。
また、本発明の半導体装置は、前記ウェル層がレトログレード型のウェル層であることを特徴とする。なお、ここでいうレトログレード型とはその表面側から基板の深さ方向に濃度が高くなっていることである。
本発明の半導体装置では、横型バイポーラトランジスタを新たに設けた構造をしている。かかる構造によれば、縦型の寄生バイポーラトランジスタによって基板側に流れる電流を低減し、アノードからカソードへの電流効率を飛躍的に向上させることが可能となる。
次に、本発明の第１の実施形態について図面を参照しながら説明する。図１は第１の実施形態に係るダイオード素子を有する半導体装置の構造を示す平面図であり、図２はそのＹ−Ｙ線に沿った断面図である。なお、図１においては図２に係るアノード配線８とカソード配線１２の図示を省略する。
Ｐ型半導体基板１内にＮ型不純物から成るＮウェル層２が例えば１μｍの深さで形成されている。Ｎウェル層２はＰ型半導体基板１の主面にＮ型不純物として例えばリン（Ｐ）イオンを加速電圧１０００ＫｅＶ，注入量５×１０１２／ｃｍ２の条件、加速電圧４５０ＫｅＶ，注入量５×１０１２／ｃｍ２の条件、加速電圧１６０ＫｅＶ，注入量４．５×１０１２／ｃｍ２の条件という各条件ごとにイオン注入を行い、深さ方向で濃度を変えている。つまり、本実施形態のＮウェル層２は基板の表面側よりも深い部分の方が濃度が高くなっているいわゆるレトログレード型のウェル層である。なお、本実施形態では数回に分けてイオン注入を行っているが一度のイオン注入によってＮウェル層を形成してもよく、またレトログレード型でなくてもよい。
また、これらのイオン注入後、しきい値（Ｖｔ）調整用のイオン注入を行うこともできる。しきい値調整用のイオン注入は、例えばヒ素（Ａｓ）イオンを加速電圧６０ＫｅＶ，注入量２．３×１０１２／ｃｍ２の条件で行う。
そして、Ｎウェル層２の所定領域上，Ｐ型半導体基板１とＮウェル層２との境界，及びＮウェル層２の外側の半導体基板１表面上には素子分離絶縁膜３ａ，３ｂ，３ｃ（例えば、シリコン酸化膜）がそれぞれ環状に形成されている。素子分離絶縁膜３ａ，３ｂ，３ｃは公知のＬＯＣＯＳ法やＳＴＩ法によって形成される。なお、ＳＴＩ法はＬＯＣＯＳ法に比べて分離幅を狭くでき、また分離深さを深くできるので、半導体装置の高集積化や分離能力の向上を図る観点からはＳＴＩ法を用いることが好ましい。以後、素子分離絶縁膜３ａを第１の素子分離絶縁膜、素子分離絶縁膜３ｂを第２の素子分離絶縁膜、３ｃを第３の素子分離絶縁膜と称する。
第１の素子分離絶縁膜３ａで囲まれたＮウェル層２上にはＰ型不純物から成る第１のＰ＋層４と、この第１のＰ＋層４と離間して形成された第２のＰ＋層５が形成されている。離間距離は例えば約０．３μｍである。第１及び第２のＰ＋層４，５は例えば後述する電極層１０もしくは電極層１０の側壁に形成されたサイドウォール１１をマスクとして用い、Ｐ型不純物としてボロン（Ｂ）イオンを加速電圧１０ＫｅＶ，注入量５×１０１５／ｃｍ２の条件でイオン注入することで形成される。
また、第１及び第２のＰ＋層４，５と隣接して低濃度のＰ−層６，７がそれぞれ形成され、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が形成されている。これらＰ−層６，７は後述する電極層１０をマスクとして用い、Ｐ型不純物として二フッ化ボロン（ＢＦ２）イオンを加速電圧１０ＫｅＶ，注入量７×１０１３／ｃｍ２の条件でイオン注入することで形成される。なお、ＬＤＤ構造を形成しない場合、当該イオン注入は不要である。
第１のＰ＋層４はアノード配線８を介してアノード電極（Ａｎｏｄｅ）と電気的に接続され、アノード領域として用いられている。また、本実施形態においては第１のＰ＋層４がＮウェル層２上に島状に形成されている。
そして、第２のＰ＋層５は第１のＰ＋層４と離間し、第１のＰ＋層４を囲うようにして環状に形成されている。また、第２のＰ＋層５はカソード配線１２を介してカソード電極（Ｃａｔｈｏｄｅ）と接続されている。
また、第１のＰ＋層４と第２のＰ＋層５との間のＮウェル層２上にはシリコン酸化膜等のゲート絶縁膜９が形成され、当該ゲート絶縁膜９を介して例えばポリシリコン層等から成る電極層１０が第１のＰ＋層４を囲うようにして環状に形成されている。また、電極層１０の側壁にはサイドウォール１１が形成されている。このサイドウォール１１は例えばＣＶＤ法によりシリコン酸化膜やシリコン窒化膜を堆積し、当該膜をエッチバックすることで形成することができる。
また、電極層１０はカソード配線１２を介してカソード電極（Ｃａｔｈｏｄｅ）と接続されている。なお、電極層１０の幅は上述した第１のＰ＋層４と第２のＰ＋層５の離間距離とほぼ同じであり例えば０．３μｍである。
このように本実施形態では第１のＰ＋層４をエミッタ領域、Ｎウェル層２をベース領域、第２のＰ＋層をコレクタ領域とする横型バイポーラトランジスタ５０が形成されている。なお、当該ベース領域はさらに詳しく言えば、Ｎウェル層２であって第１のＰ＋層４と第２のＰ＋層５の間の領域である。
また、第１の素子分離絶縁膜３ａと第２の素子分離絶縁膜３ｂの間に挟まれたＮウェル層２表面にはＮ型不純物から成るコンタクト用のＮ＋層１３が形成されている。このＮ＋層１３はＮ型不純物として例えばヒ素（Ａｓ）イオンを加速電圧５０ＫｅＶ，注入量６×１０１５／ｃｍ２の条件でイオン注入することによって形成される。Ｎ＋層１３はカソード配線１２を介してカソード電極と接続されている。このように本実施形態では、第１のＰ＋層４とＮ層（Ｎウェル層２及びＮ＋層１３）とでＰＮ接合によってダイオードが形成されている。
また、第２の素子分離絶縁膜３ｂと第３の素子分離絶縁膜３ｃとの間における半導体基板１表面にはＰ型不純物から成る第３のＰ＋層１４が形成されている。半導体基板１は第３のＰ＋層１４を介して接地されている。なお、Ｐ＋層１４は第１及び第２のＰ＋層４，５と同一工程で形成することができる。
このように第１の実施形態では、横型ＰＮＰバイポーラトランジスタを利用したダイオード素子が形成されている。
次に、第１の実施形態に係る半導体装置の構造（以下、第１構造と称する）の電流効率について具体例を挙げて説明する。ここで、電流効率＝カソード出力電流（アンペア）÷アノード入力電流（アンペア）×１００である。また、電流損失＝（アノード入力電流−カソード出力電流）÷アノード入力電流×１００である。また、以下の測定結果のグラフの横軸における１．Ｅ−０ｎ［Ａ］は、１×１０−ｎ［Ａ］を意味する。また、電流効率の測定はＡｇｉｌｅｎｔ ４１５６Ｃ（アジレント・テクノロジー（株））を用いて行った。
図３において、四角（■）のプロットを結んだ線は、第１構造において電極層１０の幅（ゲート幅＝ＧＬ）が０．３μｍの場合の第１構造であって、各アノード入力電流を流した場合の電流効率を示したものである。また、丸（●）のプロットを結んだ線は図１０及び図１１で示した従来構造の電流効率を示している。
この図から明らかのよう今回測定した全ての範囲（アノード入力電流が１×１０−８〜１×１０−１［Ａ］）において、第１構造の方が従来構造に比して電流効率が高いことが判る。特に１×１０−４［Ａ］よりも低い範囲では、従来構造の電流効率が約２０％であるのに対して、第１構造ではほぼ１００％に近く、第１構造の電流効率が飛躍的に高い。
このように、従来構造に比して電流効率が飛躍的に上昇するのは第１構造に形成された横型バイポーラトランジスタ５０によるものであると考えられる。つまり、図２に示すように、第１構造における横型バイポーラトランジスタ５０の作用によって、寄生バイポーラトランジスタ６０の作用は抑えられ、Ｐ型半導体基板１側に従来流れていた漏れ電流をカソード側へと流すことが可能である。
次に、電極層１０の幅を変えた場合についての測定結果を示し、電流効率と横型バイポーラトランジスタ５０のゲート幅（ＧＬ）との関係を説明する。図４は第１構造における電極層１０の幅（ＧＬ）の長さを０．２８μｍ、０．３０μｍ、０．３４μｍ、０．５４μｍ、０．７４μｍのそれぞれの値にした場合の電流効率と、従来構造の電流効率とを示している。そして、図４（ｂ）は図４（ａ）の領域Ｒにおける部分拡大図である。
図４（ａ），（ｂ）から明らかなように、電極層１０の幅（ＧＬ）を短くすればするほど、横型バイポーラトランジスタ５０の電流増幅率を向上させ、より大きなアノード入力電流に対しても高い電流効率を維持できることが判る。従って、電流効率を上げる観点から、横型バイポーラトランジスタ５０のゲート幅をできるだけ短くすることが好ましい。
なお、図３，４（ａ）（ｂ）に示すように第１構造においてアノード入力電流を大きくしていくと１×１０−４（Ａ）を超えてから電流効率が徐々に減少し、さらに大きくしていくと電流効率が徐々に上昇していく。また、従来構造ではアノード入力電流を１×１０−４を超えた範囲で徐々に電流効率が上昇している。これらの現象の詳細なメカニズムについては不明である。
次に、電極層をカソード配線に接続した場合（以下、カソード接続）と、アノード配線に接続した場合（以下、アノード接続）のそれぞれの電流効率について説明する。図５（ａ）は上記第１構造と同様の構成の電極層をカソード接続した場合の電流効率（Ａ）及び電流損失（Ｂ）を示し、図５（ｂ）はそれと同じ装置の電極層をアノード接続した場合の電流効率（Ｃ）及び電流損失（Ｄ）を示している。
これらの測定結果から、カソード接続の方がアノード接続よりも電流効率が高いことが判る。アノード接続の方が電流効率が低いのは、アノード接続すると電極層下が蓄積状態となって電子が集まり、横型バイポーラトランジスタ５０の電流増幅率（ｈＦＥ）が低くなるためカソード接続よりも電流効率が落ちていると考えられる。そのため、電流効率を上げる観点からは、電極層を本実施形態のようにカソード接続することが好ましい。なお、いずれの接続の場合も従来構造と比べると電流効率は高かった。
また、電流効率を上げる観点から、Ｎウェル層２の濃度を表面側から深さ方向に高くなるようなレトログレード型に構成することが好ましいと考えられる。かかる構成によれば、基板表面側は深い箇所に比して電流増幅率が高くなる。そのため、横型バイポーラトランジスタ５０の電流増幅率を向上させ、逆に寄生バイポーラトランジスタ６０の電流増幅率を抑制することができると考えられるからである。
次に、本発明の第２の実施形態について図面を参照しながら説明する。図６は第２の実施形態に係るダイオード素子を有する半導体装置の構造（以下、第２構造と称する）を示す平面図であり、図７はそのＺ−Ｚ線に沿った断面図である。なお、第１の実施形態と同様の構成については同一符号を用い、その説明を省略する。なお、図示は省略するが、必要に応じて第１及び第２のＰ＋層４，５内に第１の実施形態のＰ−層６，７と同様に低濃度のイオン注入を行う。
横型バイポーラトランジスタを設けた構成は第１の実施形態と同様であるが、第２の実施形態では、図６及び図７に示すように素子分離絶縁膜２０によって第１のＰ＋層４と第２のＰ＋層５を分離し、当該素子分離絶縁膜２０の下方を介して横型ＰＮＰバイポーラトランジスタ７０を構成した点が特徴である。
素子分離絶縁膜２０は公知のＬＯＣＯＳ法やＳＴＩ法によって形成されるが、分離幅を短くし当該横型ＰＮＰバイポーラトランジスタの電流駆動能力を上げる観点からＳＴＩ法による絶縁膜（トレンチ絶縁膜）の方が好ましい。素子分離絶縁膜２０の膜厚は例えば０．３μｍであり、その幅は例えば０．３μｍである。
このように第２構造においては、素子分離絶縁膜２０が第１のＰ＋層４と第２のＰ＋層５との間に配置された横型ＰＮＰバイポーラトランジスタを利用したダイオード素子が形成されている。
次に、第２構造の電流効率について具体例を挙げて説明する。図８において、バツ（×）のプロットを結んだ線は、素子分離絶縁膜２０の幅が０．３μｍの場合の第２構造であって、各アノード入力電流を流した場合の電流効率を示したものである。また、マル（●）のプロットを結んだ線は図１０及び図１１で示した従来構造の電流効率を示している。
この図から明らかのよう測定した全ての範囲（アノード入力電流が１×１０−８〜１×１０−１［Ａ］）において、第２構造の方が従来構造に比して電流効率が約２０パーセント程高いことが判る。
なお、図８に示すように第２構造においてアノード入力電流を大きくしていくと１×１０−４［Ａ］を超える付近から電流効率が徐々に上昇していく。また、従来構造ではアノード入力電流を１×１０−４［Ａ］を超えた範囲で徐々に電流効率が上昇している。これらの現象の詳細なメカニズムについては不明であるが、１×１０−１［Ａ］よりも高い範囲においても第２構造の方が従来構造よりも電流効率が高いことが予測される。
また、第２構造は第１のＰ＋層４と第２のＰ＋層５との間に素子分離絶縁膜２０が形成されているため、第１構造に比して耐圧の効果が高い。従って、アノード（第１のＰ＋層４）側に図２で示したゲート絶縁膜９の耐圧以上の電圧が印加されるのであれば、第２構造が好ましい。
このように横型バイポーラトランジスタを第１及び第２の実施形態のように設けることで縦型の寄生バイポーラトランジスタによる寄生電流を低減させ、順方向電流能力を向上させることができる。従って、このような半導体装置を用いることで低消費電流を実現し、所望の特性をもった集積回路を実現することが可能となる。
また、本発明は上記実施形態に限定されることはなくその要旨を逸脱しない範囲で変更が可能であることは言うまでも無い。
例えば、上記実施形態では第１のＰ＋層４がＮウェル層２上に一つの島状に形成されていたが、図９に示すように二つの島状に形成され（第１のＰ＋層３０）、それぞれの第１のＰ＋層３０を囲むように電極層３１が形成されていてもよく、様々なデザインが可能である。また、第１の実施形態ではサイドウォール１１を設けＬＤＤ構造を有していたが、同一半導体基板上に形成される他の素子に応じてサイドウォール１１やＬＤＤ構造を形成させなくてもよい。また、上記実施形態ではＰ型半導体基板から成る半導体装置について説明したが、Ｎ型半導体基板から成る半導体装置に本発明を適用するものであってもよい。
本発明の第１の実施形態に係る半導体装置を説明する平面図である。 本発明の第１の実施形態に係る半導体装置を説明する断面図である。 本発明の第１の実施形態に係る半導体装置の電流効率を説明するグラフである。 本発明の第１の実施形態に係る半導体装置の電流効率を説明するグラフである。 本発明の第１の実施形態に係る半導体装置の電流効率を説明するグラフである。 本発明の第２の実施形態に係る半導体装置を説明する平面図である。 本発明の第２の実施形態に係る半導体装置を説明する断面図である。 本発明の第２の実施形態に係る半導体装置の電流効率を示すグラフである。 本発明の他の実施形態の半導体装置を説明する断面図である。 従来の半導体装置を説明する平面図である。 従来の半導体装置を説明する断面図である。
符号の説明
１ Ｐ型半導体基板 ２ Ｎウェル層 ３ａ 第１の素子分離絶縁膜
３ｂ 第２の素子分離絶縁膜 ３ｃ 第３の素子分離絶縁膜 ４ 第１のＰ＋層
５ 第２のＰ＋層 ６ Ｐ−層 ７ Ｐ−層 ８ アノード配線
９ ゲート絶縁膜 １０ 電極層 １１ サイドウォール
１２ カソード配線 １３ Ｎ＋層 １４ 第３のＰ＋層
２０ 素子分離絶縁膜 ３０ 第１のＰ＋層 ３１ 電極層
５０ 横型バイポーラトランジスタ ６０ 寄生バイポーラトランジスタ
７０ 横型バイポーラトランジスタ １００ Ｐ型半導体基板
１０１ Ｎウェル層 １０２ａ〜１０２ｃ 素子分離絶縁膜
１０３ 第１のＰ＋層 １０４ アノード配線 １０５ Ｎ＋層
１０６ カソード配線 １１０ 寄生バイポーラトランジスタ
Ａｎｏｄｅ アノード電極 Ｃａｔｈｏｄｅ カソード電極

Claims (4)

  1. 第２導電型の半導体基板上にダイオード素子を備えた半導体装置であって、
    前記半導体基板の表面に形成された第１導電型のウエル層と、
    前記ウエル層の表面に絶縁膜を介して形成された環状の電極層と、
    前記環状の電極層に囲まれた前記ウエル層の表面に該電極層とセルフアラインして形成された第２導電型の第１の不純物層と、
    前記環状の電極層の外側の前記ウエル層の表面に該電極層とセルフアラインして形成された第２導電型の第２の不純物層と、
    前記第１の不純物層と接続されたアノード電極と、
    前記第２の不純物層、前記ウエル層及び前記電極層と接続され、前記第１の不純物層を取り囲んで形成されたカソード電極と、を備え、
    前記第１の不純物層、前記ウエル層、及び前記第２の不純物層とで横型バイポーラトランジスタを構成したことを特徴とする半導体装置。
  2. 前記第２の不純物層に取り囲まれ、該第２の不純物層と隣接する前記第１の不純物層が複数からなることを特徴とする請求項１に記載の半導体装置。
  3. 前記ウエル層に形成された第１導電型の第３の不純物層を備え、前記第３の不純物層が前記カソード電極と接続されたことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 前記ウエル層はレトログレード型のウエル層であることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
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