JP7422547B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
半導体装置として、特許文献１に示すように、Ｐ型半導体基板上にバイポーラトランジスタとＭＯＳトランジスタとが形成されているものがある。このような半導体装置においては、バイポーラトランジスタ側のｎ型領域とＭＯＳトランジスタ側のｎ型領域とＰ型半導体基板とによって寄生トランジスタが形成される。この寄生トランジスタがオンすると、寄生トランジスタに寄生電流が流れるため、バイポーラトランジスタが誤動作するおそれがある。
特開２００５－１６７２７８号公報
本発明の目的は、寄生電流による誤動作を抑制できる半導体装置を提供することにある。
本発明の一実施形態は、第１導電型の半導体基板と、前記半導体基板上に形成された第１の第２導電型領域と、前記第１の第２導電型領域に形成された第１トランジスタと、前記半導体基板上に形成されかつ前記第１の第２導電型領域と間隔をおいて配置された第２の第２導電型領域と、前記第２の第２導電型領域に形成された第２トランジスタと、前記第１の第２導電型領域と前記第２の第２導電型領域との間に形成された第３の第２導電型領域とを含む、半導体装置を提供する。
この構成では、寄生電流による誤動作を抑制できる半導体装置を実現できる。
本発明の一実施形態では、前記第１の第２導電型領域と前記第２の第２導電型領域との間に形成された第１導電型領域を含み、前記第３の第２導電型領域の少なくとも一部は、前記第１導電型領域内に形成されている。
本発明の一実施形態では、前記第３の第２導電型領域は、前記第１導電型領域を貫通して、前記半導体基板の厚さ途中まで延びている。
本発明の一実施形態では、前記第３の第２導電型領域は、前記第１導電型領域を貫通して、前記半導体基板の厚さ途中まで延びたトレンチと、前記トレンチに埋め込まれた第２導電型部材とを含む。
本発明の一実施形態では、前記第３の第２導電型領域は、記第２の第２導電型領域を貫通して、前記半導体基板の厚さ途中まで延びたトレンチと、前記トレンチの側壁および底壁に形成された第２導電型不純物拡散層とを含む。
本発明の一実施形態では、前記第１導電型領域における前記第３の第２導電型領域と前記第２の第２導電型領域との間部分が接地される。
本発明の一実施形態では、前記第３の第２導電型領域に、前記第３の第２導電型領域、前記半導体基板および前記第２の導電型領域からなる寄生トランジスタを積極的に動作させるための所定電圧が印加される。
本発明の一実施形態では、前記第１の第２導電型領域と前記第２の第２導電型領域との間に形成された第１導電型領域を含み、前記第３の第２導電型領域は、前記第１導電型領域の幅中間部に形成された低濃度領域と、前記低濃度領域の幅中間部を貫通して、前記半導体基板の厚さ途中まで延び、かつ第２導電型不純物濃度が前記低濃度領域よりも高い高濃度領域とを含む。
本発明の一実施形態では、前記高濃度領域に、前記第３の第２導電型領域、前記半導体基板および前記第２の導電型領域からなる寄生トランジスタを積極的に動作させるための所定電圧が印加される。
本発明の一実施形態では、前記第１導電型領域における前記第３の第２導電型領域と前記第２の第２導電型領域との間部分が接地される。
本発明の一実施形態では、前記半導体基板上に形成された第２導電型埋込層と、前記第２導電型埋込層上に形成された第１導電型エピタキシャル層とをさらに含み、前記第１の第２導電型領域および前記第２の第２導電型領域が、前記第１導電型エピタキシャル層上に形成されている。
本発明の一実施形態では、前記第１の第２導電型領域と前記第２の第２導電型領域との間に形成された第１導電型領域を含み、前記第３の第２導電型領域は、前記第１導電型領域、前記第１導電型エピタキシャル層および前記第２導電型埋込層を貫通して、前記半導体基板の厚さ途中まで延びている。
本発明の一実施形態では、前記第１導電型領域における前記第３の第２導電型領域と前記第２の第２導電型領域との間領域に形成され、前記第１導電型領域、前記第１導電型エピタキシャル層および前記第２導電型埋込層を貫通して、前記半導体基板の厚さ途中まで延び、前記第１導電型領域よりも第１導電型不純物濃度が高い第１導電型高濃度領域を含む。
本発明の一実施形態では、前記第１導電型高濃度領域が接地される。
本発明の一実施形態では、前記第３の第２導電型領域は、前記第１導電型領域、前記第１導電型エピタキシャル層および前記第２導電型埋込層を貫通して、前記半導体基板の厚さ途中まで延びた第１トレンチと、前記第１トレンチに埋め込まれた第２導電型部材とを含み、前記第１導電型高濃度領域は、前記第１導電型領域、前記第１導電型エピタキシャル層および前記第２導電型埋込層を貫通して、前記半導体基板の厚さ途中まで延びた第２トレンチと、前記第２トレンチに埋め込まれ、前記第１導電型領域よりも第１導電型不純物の濃度が高い第１導電型部材とを含む。
本発明の一実施形態では、前記第１トレンチと前記第２トレンチとは、同じ工程で同時に形成される。
本発明の一実施形態では、前記第３の第２導電型領域に、前記第３の第２導電型領域、前記半導体基板および前記第２の導電型領域からなる寄生トランジスタを積極的に動作させるための所定電圧が印加される。
本発明の一実施形態では、前記第３の第２導電型領域は、前記第２の第２導電型領域を取り囲むように無端状に形成されている。
本発明の一実施形態では、前記第１トランジスタが小信号用トランジスタであり、前記第２トランジスタが大電流用トランジスタである。
本発明の一実施形態では、前記第１トランジスタがｐｎｐトランジスタであり、前記第２トランジスタがＭＯＳトランジスタである。
図１は、この発明の第１実施形態に係る半導体装置の構成を説明するための図解的な断面図である。 図２Ａは、ｐ型素子分離領域に第３のｎ型領域を形成する方法の一例を説明するための断面図である。 図２Ｂは、図２Ａの次の工程を示す断面図である。 図２Ｃは、図２Ｂの次の工程を示す断面図である。 図２Ｄは、図２Ｃの次の工程を示す断面図である。 図３Ａは、ｐ型素子分離領域に第３のｎ型領域を形成する方法の他の例を説明するための断面図である。 図３Ｂは、図３Ａの次の工程を示す断面図である。 図３Ｃは、図３Ｂの次の工程を示す断面図である。 図４は、この発明の第２実施形態に係る半導体装置の構成を説明するための図解的な断面図である。 図５は、この発明の第３実施形態に係る半導体装置の構成を説明するための図解的な断面図である。
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１実施形態に係る半導体装置の構成を説明するための図解的な断面図である。
半導体装置１は、ｐ型半導体基板１１と、ｐ型半導体基板１１上に形成されたｐｎｐ型トランジスタ２およびパワーＭＯＳトランジスタ３とを備えている。ｐ型半導体基板１１は、例えばＳｉ基板である。ｐ型半導体基板１１の厚さは、１００μｍ～８００μｍ程度である。ｐ型半導体基板１１は、図示しない領域において、接地されている。
ｐ型半導体基板１１の表面には、ｎ型エピタキシャル層１２が形成されている。ｎ型エピタキシャル層１２の厚さは、３μｍ～４０μｍ程度である。この実施形態では、ｎ型エピタキシャル層１２の厚さは、例えば、５μｍ程度である。ｎ型エピタキシャル層１２には、第１トランジスタ領域４と第２トランジスタ領域５とを分離するためのｐ型素子分離領域６が形成されている。ｐ型素子分離領域６は、平面視で、第２トランジスタ領域５を取り囲む無端状（例えば四角環状、円環状）である。この実施形態では、ｐ型素子分離領域６の幅は、例えば、２μｍ～６μｍ程度である。素子分離領域６は、例えば、ｎ型エピタキシャル層１２にｐ型不純物（アクセプタ型不純物）が拡散されることによって形成される。
第１トランジスタ領域４には、第１のｎ型領域１３が形成されている。この実施形態では、第１のｎ型領域１３は、第１トランジスタ領域４内のｎ型エピタキシャル層１２から構成されている。第１のｎ型領域１３に、第１トランジスタとしての小信号用のｐｎｐ型トランジスタ２が形成されている。
第２トランジスタ領域５には、第２のｎ型領域１４が形成されている。この実施形態では、第２のｎ型領域１４は、第２トランジスタ領域５内のｎ型エピタキシャル層１２から構成されている。第２のｎ型領域１４に、第２トランジスタとしての大電流用のパワーＭＯＳトランジスタ３が形成されている。
第１トランジスタ領域４において、第１のｎ型領域１３の表層部には、ｐ型エミッタ領域１５と、ｐ型コレクタ領域１６と、ｎ＋型ベースコンタクト領域１７とが形成されている。このような構造により、ｐ型エミッタ領域１５、ｎ＋型ベースコンタクト領域１７を含む第１のｎ型領域１３およびｐ型コレクタ領域１６を、それぞれエミッタ、ベースおよびコレクタとするｐｎｐ型トランジスタ２が形成される。
ｐ型エミッタ領域１５、ｐ型コレクタ領域１６およびｎ＋型ベースコンタクト領域１７には、それぞれエミッタ電極Ｅ、コレクタ電極Ｃおよびベース電極Ｂが接続される。
第２トランジスタ領域５において、第２のｎ型領域１４の表層部には、ｎ＋型ドレイン領域１８と、ｎ＋型ドレイン領域１８と間隔をおいて形成されたｐ型ボディ領域１９とが形成されている。ｐ型ボディ領域１９の内方領域の表層部には、ｎ＋型ソース領域２０が形成されている。
第２のｎ型領域１４の表層部には、ｐ型ボディ領域１９のｎ＋型ドレイン領域１８側の側面との境界から間隔を空けた位置とｎ＋型ドレイン領域１８との間に、ＬＯＣＯＳ酸化膜２１が形成されている。ｎ＋型ソース領域２０とＬＯＣＯＳ酸化膜２１との間において、第２のｎ型領域１４の表面上には、ゲート酸化膜２２が形成されている。ゲート酸化膜２２上には、ゲート電極２３が形成されている。
このような構造により、ｎ＋型ドレイン領域１８、ｎ＋型ソース領域２０およびゲート電極２３を、それぞれドレイン、ソースおよびゲートとするパワーＭＯＳトランジスタ３が形成される。ｎ＋型ドレイン領域１８には、ドレイン電極Ｄが接続され、ｎ＋型ソース領域２０にはソース電極Ｓが接続される。
ｐ型素子分離領域６は、第２のｎ型領域１４を取り囲む無端状に形成されている。ｐ型素子分離領域６には、ｐ型素子分離領域６の幅中間部を厚さ方向に貫通し、ｐ型半導体基板１１の厚さ途中に達する無端状の第３のｎ型領域３１（ｎ型ガードリング）が形成されている。第３のｎ型領域３１の表層部には、ｎ＋型コンタクト領域３２が形成されている。
ｎ＋型コンタクト領域３２には、第１電極３３が接続されている。第３のｎ型領域３１と第２のｎ型領域１４との間のｐ型素子分離領域６には、第２電極３４が接続されている。第１電極３３には、所定の正電圧＋Ｖｃが印加される。第１電極３３には、例えば、ｐｎｐ型トランジスタ２の電源電圧が供給される。第２電極３４は接地されている。
以上のような構成の半導体装置１においては、第１トランジスタ領域４と第２トランジスタ領域５との間に、ｎｐｎ型の第１寄生トランジスタ７が形成される。第１寄生トランジスタ７は、第１のｎ型領域１３をコレクタとし、ｐ型半導体基板１１をベースとし、第２のｎ型領域１４をエミッタとするｎｐｎ型トランジスタである。
また、第３のｎ型領域３１と第２トランジスタ領域５との間に、ｎｐｎ型の第２寄生トランジスタ８が形成される。第２寄生トランジスタ８は、第３のｎ型領域３１をコレクタとし、ｐ型半導体基板１１をベースとし、第２のｎ型領域１４をエミッタとするｎｐｎ型トランジスタである。
パワーＭＯＳトランジスタ３のドレインは、第２のｎ型領域１４に電気的に接続されている。このため、パワーＭＯＳトランジスタ３のスイッチング時等において、パワーＭＯＳトランジスタ３のドレインに負バイアスが印加されると、第１寄生トランジスタ７および第２寄生トランジスタ８のエミッタ電位は、ベース電位よりも低くなる。これにより、両寄生トランジスタ７，８のエミッタ－ベース間に順バイアスが印加されるので、両寄生トランジスタ７，８に寄生電流が流れる。この際、両寄生トランジスタ７，８によって、第２のｎ型領域１４とｐ型半導体基板１１との電位差（エミッタ－ベース間電圧）に応じた寄生電流が流れることになる。
第１寄生トランジスタ７に流れる寄生電流は、第１のｎ型領域１３から第２のｎ型領域１４に向かって流れるため、ｐｎｐ型トランジスタ２のベースに流れる電流に悪影響を及ぼす。一方、第２寄生トランジスタ８に流れる寄生電流は、第３のｎ型領域３１から第２のｎ型領域１４に向かって流れるため、ｐｎｐ型トランジスタ２のベースに流れる電流に悪影響を及ぼさない。
第２寄生トランジスタ８が存在していない場合には、第２のｎ型領域１４とｐ型半導体基板１１との電位差に応じた寄生電流を、第１寄生トランジスタ７のみによって流さなければならないため、第１のｎ型領域１３から第２のｎ型領域１４に向かって大きな寄生電流が流れる。このため、ｐｎｐ型トランジスタ２のベースに流れる電流が大きく変動し、ｐｎｐ型トランジスタ２が誤動作するおそれがある。
この実施形態では、第２寄生トランジスタ８が存在しているため、第２寄生トランジスタ８に流れる寄生電流の分だけ、第１寄生トランジスタ７に流れる寄生電流を低減することができる。したがって、ｐｎｐ型トランジスタ２の誤動作を抑制することができる。
第２寄生トランジスタ８に流れる寄生電流が大きくなるほど、第１寄生トランジスタ７に流れる電流が小さくなる。この実施形態では、第１電極３３を介して第２寄生トランジスタ８のコレクタに所定の正電圧を印加しているので、第２寄生トランジスタ８を積極的に動作させることができるから、第２寄生トランジスタ８に流れる寄生電流を大きくすることができる。これにより、第１寄生トランジスタ７に流れる電流を効果的に低減できる。
さらに、この実施形態では、第３のｎ型領域３１と第２のｎ型領域１４との間のｐ型素子分離領域６を、第２電極３４を介して接地しているので、第２寄生トランジスタ８をより積極的に動作させることができるから、第２寄生トランジスタ８に流れる寄生電流をより効果的に大きくすることができる。これにより、第１寄生トランジスタ７に流れる電流をより効果的に低減できる。
図２Ａ～図２Ｄは、ｐ型素子分離領域６に第３のｎ型領域３１を形成する方法の一例を説明するための断面図である。
まず、図２Ａに示すように、ｐ型半導体基板１１にｎ型エピタキシャル層１２が形成される。そして、ｎ型エピタキシャル層１２に、第１トランジスタ領域４と第２トランジスタ領域５とを分離するためのｐ型素子分離領域６が形成される。ｐ型素子分離領域６は、第２トランジスタ領域５を取り囲むように無端状に形成される。
ｐ型素子分離領域６を形成するには、例えば、ｐ型素子分離領域６を形成すべき領域に開口を有するイオン注入マスク（図示略）が形成される。そして、イオン注入マスクを介して、ｐ型不純物がｎ型エピタキシャル層１２内にドーピングされることにより、ｐ型素子分離領域６が形成される。ｐ型素子分離領域６が形成された後、イオン注入マスクは除去される。
次に、図２Ｂに示すように、フォトリソグラフィおよびエッチングによって、ｐ型素子分離領域６の幅中間部を厚さ方向に貫通し、ｐ型半導体基板１１の厚さ途中に達する平面視無端状のトレンチ４１が形成される。トレンチ４１の断面形状は、縦長矩形状である。この実施形態では、ｐ型半導体基板１１の厚さは４００μｍ程度であり、ｎ型エピタキシャル層１２の厚さは５μｍ程度である。また、ｐ型素子分離領域６の幅は３μｍ程度であり、深さは例えば５μｍ程度である。また、トレンチ４１の幅は例えば１μｍ程度であり、深さは例えば２５μｍ程度である。
次に、図２Ｃに示すようにトレンチ４１内にｎ型ポリシリコン４２が埋め込まれる。これにより、ｐ型素子分離領域６の一部を介して第２のｎ型領域１４を取り囲む第３のｎ型領域３１が形成される。
次に、図２Ｄに示すように、第３のｎ型領域３１の表面部にｎ型不純物（ドナー型不純物）がドーピングされることにより、ｎ＋型コンタクト領域３２が形成される。
この後、第１トランジスタ領域４にｐｎｐ型トランジスタ２が形成され、第２トランジスタ領域５にパワーＭＯＳトランジスタ３が形成されることにより、図１に示すような半導体装置１が得られる。
図２Ａ、図２Ｂ、図３Ａ～図３Ｃは、ｐ型素子分離領域６に第３のｎ型領域３１を形成する方法の他の例を説明するための断面図である。
まず、図２Ａに示すように、ｐ型半導体基板１１にｎ型エピタキシャル層１２が形成される。そして、ｎ型エピタキシャル層１２に、第１トランジスタ領域４と第２トランジスタ領域５とを分離するためのｐ型素子分離領域６が形成される。ｐ型素子分離領域６は、第２トランジスタ領域５を取り囲むように無端状に形成される。
次に、図２Ｂに示すように、フォトリソグラフィおよびエッチングによって、ｐ型素子分離領域６の幅中間部を厚さ方向に貫通し、ｐ型半導体基板１１の厚さ途中に達する平面視無端状のトレンチ４１が形成される。トレンチ４１の断面形状は、縦長矩形状である。
次に、図３Ａに示すように、トレンチ４１の側壁および底壁に、Ｐ（リン）等のｎ型不純物を注入する。これにより、図３Ｂに示すように、トレンチ４１の側壁および底壁に、ｎ型不純物拡散層４３が形成される。
次に、図３Ｃに示すように、トレンチ４１内に、ノンドープポリシリコン４４が埋め込まれる。これにより、ｐ型素子分離領域６の一部を介して第２のｎ型領域１４を取り囲む第３のｎ型領域３１が形成される。そして、第３のｎ型領域３１の表層部に、ｎ型不純物がドーピングされることにより、ｎ＋型コンタクト領域３２が形成される。
この後、第１トランジスタ領域４にｐｎｐ型トランジスタ２が形成され、第２トランジスタ領域５にパワーＭＯＳトランジスタ３が形成される。
図４は、この発明の第２実施形態に係る半導体装置の構成を説明するための図解的な断面図である。図４において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第２実施形態に係る半導体装置１Ａでは、第３のｎ型領域３１は、ｎ型不純物濃度の低い低濃度領域３１１と、低濃度領域３１１の幅中間部を貫通し、低濃度領域３１１よりもｎ型不純物濃度が高い高濃度領域３１２とから構成されている。低濃度領域３１１は、ｐ型素子分離領域６の幅中間部に形成されている。高濃度領域３１２は、低濃度領域３１１の幅中間部を貫通してｐ型半導体基板１１の厚さ途中まで延びている。つまり、高濃度領域３１２は、低濃度領域３１１の幅中間部に形成された第１部分３１２ａと、第１部分３１１ａからｐ型半導体基板１１の厚さ途中まで延びた第２部分３１２ｂとからなる。高濃度領域３１２は第１電極３３に接続されている。
第２実施形態においても、第１実施形態と同様の効果が得られる。また、第２実施形態では、ｐ型素子分離領域６と接する低濃度領域３１１のｎ型不純物濃度を低くできるので、第３のｎ型領域３１とｐ型素子分離領域６との境界部の耐圧を向上させることができる。
図５は、この発明の第３実施形態に係る半導体装置の構成を説明するための図解的な断面図である。図５において、前述の図１の各部に対応する部分には、図１と同じ符号を付して示す。
第３実施形態に係る半導体装置１Ｂでは、ｐ型半導体基板１１上にｎ型埋込層５１が形成され、ｎ型埋込層５１上にｐ型エピタキシャル層５２が形成されている。そして、ｐ型エピタキシャル層５２上に、第１のｎ型領域１３と、第２のｎ型領域１４と、第２のｎ型領域１４を取り囲む無端状のｐ型素子分離領域６とが形成されている。平面視でｐ型素子分離領域６の幅中間部の領域に、ｐ型素子分離領域６、ｐ型エピタキシャル層５２およびｎ型埋込層５１を貫通し、ｐ型半導体基板１１の厚さ途中まで延びたｎ＋型の第３のｎ型領域３１が形成されている。
ｐ型素子分離領域６における第３のｎ型領域３１と第２のｎ型領域１４との間部分の幅中間部には、ｐ型素子分離領域６、ｐ型エピタキシャル層５２およびｎ型埋込層５１を貫通し、ｐ型半導体基板１１の厚さ途中まで延びたｐ＋型領域（ｐ型高濃度領域）５３が形成されている。ｐ＋型領域５３のｐ型不純物濃度は、ｐ型素子分離領域６のｐ型不純物濃度よりも高い。ｐ＋型領域５３は、第２電極３４に接続されている。これにより、ｐ型半導体基板１１は、ｐ＋型領域５３を介して接地される。
第３のｎ型領域３１は、例えば、第３のｎ型領域３１を形成すべき領域にトレンチを形成し、当該トレンチ内にｎ＋型ポリシリコンを埋め込むことにより形成される。第３のｎ型領域３１は、第３のｎ型領域３１を形成すべき領域にトレンチを形成し、当該トレンチの側壁および底壁にｎ型不純物を注入した後、当該トレンチ内にノンドープポリシリコンを埋め込むことにより形成されてもよい。
ｐ＋型領域５３は、例えば、ｐ＋型領域５３を形成すべき領域にトレンチを形成し、当該トレンチ内にｐ＋型ポリシリコンを埋め込むことにより形成される。ｐ＋型領域５３は、ｐ＋型領域５３を形成すべき領域にトレンチを形成し、当該トレンチの側壁および底壁にｎ型不純物を注入した後、当該トレンチ内にノンドープポリシリコンを埋め込むことにより形成されてもよい。
第３実施形態においても、第１実施形態と同様の効果が得られる。また、第３実施形態では、ｐ＋型領域５３を形成するためのトレンチと第３のｎ型領域３１を形成するためのトレンチとを、同じ工程で同時に形成することができる。
以上、本発明の実施形態について説明したが、この発明は、さらに他の実施形態で実施することもできる。
例えば、図１において、ｐ型素子分離領域６における第３のｎ型領域３１と第２のｎ型領域１３との間部分の幅を、ｐ型素子分離領域６における第１のｎ型領域１３と第３のｎ型領域３１との間部分の幅よりも狭くしてもよい。
また、例えば、図１において、ｐ型素子分離領域６に、第２のｎ型領域１３を取り囲むように、複数の無端状の第３のｎ型領域３１が間隔をおいて形成されてもよい。
また、前述の実施形態では、第１のｎ型領域１３にｐｎｐ型トランジタが形成されているが、第１のｎ型領域１３にｎｐｎ型トランジスタが形成されていてもよい。また、第１トランジスタ２および第２トランジスタ３は、トランジスタであれば、どのようなタイプのトランジスタであってもよい。
また、例えば、半導体装置１，１Ａ，１Ｂの各部の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，１Ａ，１Ｂにおいて、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ ｐｎｐ型トランジスタ
３ パワーＭＯＳトランジスタ
４ 第１トランジスタ領域
５ 第２トランジスタ領域
６ ｐ型素子分離領域
７ 第１寄生トランジスタ
８ 第２寄生トランジスタ
１１ ｐ型半導体基板
１２ ｎ型エピタキシャル層
１３ 第１のｎ型領域
１４ 第２のｎ型領域
１５ ｐ型エミッタ領域
１６ ｐ型コレクタ領域
１７ ｎ＋型ベースコンタクト領域
１８ ｎ＋型ドレイン領域
１９ ｐ型ボデイ領域
２０ ｎ＋型ソース領域
２１ ＬＯＣＯＳ酸化膜
２２ ゲート酸化膜
２３ ゲート電極
３１ 第３のｎ型領域
３２ ｎ＋型コンタクト領域
３３ 第１電極
３４ 第２電極
４１ トレンチ
４２ ｎ型ポリシリコン
４３ ｎ型不純物拡散層
４４ ノンドープポリシリコン
５１ ｎ型埋込層
５２ ｐ型エピタキシャル層
５３ ｐ＋型領域
３１１ 低濃度領域
３１２ 高濃度領域

Claims (17)

  1. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第１の第２導電型領域と、
    前記第１の第２導電型領域に形成された第１トランジスタと、
    前記半導体基板上に形成されかつ前記第１の第２導電型領域と間隔をおいて配置された第２の第２導電型領域と、
    前記第２の第２導電型領域に形成された第２トランジスタと、
    前記第１の第２導電型領域と前記第２の第２導電型領域との間に形成された第３の第２導電型領域と、
    前記第１の第２導電型領域と前記第２の第２導電型領域との間に形成された第１導電型領域とを含み、
    前記第３の第２導電型領域の少なくとも一部は、前記第１導電型領域内に形成されており、
    前記第３の第２導電型領域は、前記第１導電型領域を貫通して、前記半導体基板の厚さ途中まで延びている、半導体装置。
  2. 前記第３の第２導電型領域は、前記第１導電型領域を貫通して、前記半導体基板の厚さ途中まで延びたトレンチと、前記トレンチに埋め込まれた第２導電型部材とを含む、請求項１に記載の半導体装置。
  3. 前記第３の第２導電型領域は、前記第１導電型領域を貫通して、前記半導体基板の厚さ途中まで延びたトレンチと、前記トレンチの側壁および底壁に形成された第２導電型不純物拡散層とを含む、請求項１に記載の半導体装置。
  4. 前記第１導電型領域における前記第３の第２導電型領域と前記第２の第２導電型領域との間部分が接地される、請求項１～３のいずれか一項に記載の半導体装置。
  5. 前記第３の第２導電型領域に、前記第３の第２導電型領域、前記半導体基板および前記第２の第２導電型領域からなる寄生トランジスタを積極的に動作させるための所定電圧が印加される、請求項１～４のいずれか一項に記載の半導体装置。
  6. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第１の第２導電型領域と、
    前記第１の第２導電型領域に形成された第１トランジスタと、
    前記半導体基板上に形成されかつ前記第１の第２導電型領域と間隔をおいて配置された第２の第２導電型領域と、
    前記第２の第２導電型領域に形成された第２トランジスタと、
    前記第１の第２導電型領域と前記第２の第２導電型領域との間に形成された第３の第２導電型領域と、
    前記第１の第２導電型領域と前記第２の第２導電型領域との間に形成された第１導電型領域を含み、
    前記第３の第２導電型領域は、前記第１導電型領域の幅中間部に形成された低濃度領域と、前記低濃度領域の幅中間部を貫通して、前記半導体基板の厚さ途中まで延び、かつ第２導電型不純物濃度が前記低濃度領域よりも高い高濃度領域とを含む、半導体装置。
  7. 前記高濃度領域に、前記第３の第２導電型領域、前記半導体基板および前記第２の第２導電型領域からなる寄生トランジスタを積極的に動作させるための所定電圧が印加される、請求項６に記載の半導体装置。
  8. 前記第１導電型領域における前記第３の第２導電型領域と前記第２の第２導電型領域との間部分が接地される、請求項６または７に記載の半導体装置。
  9. 第１導電型の半導体基板と、
    前記半導体基板上に形成された第１の第２導電型領域と、
    前記第１の第２導電型領域に形成された第１トランジスタと、
    前記半導体基板上に形成されかつ前記第１の第２導電型領域と間隔をおいて配置された第２の第２導電型領域と、
    前記第２の第２導電型領域に形成された第２トランジスタと、
    前記第１の第２導電型領域と前記第２の第２導電型領域との間に形成された第３の第２導電型領域と、
    前記半導体基板上に形成された第２導電型埋込層と、
    前記第２導電型埋込層上に形成された第１導電型エピタキシャル層とを含み、
    前記第１の第２導電型領域および前記第２の第２導電型領域が、前記第１導電型エピタキシャル層上に形成されている、半導体装置。
  10. 前記第１の第２導電型領域と前記第２の第２導電型領域との間に形成された第１導電型領域を含み、
    前記第３の第２導電型領域は、前記第１導電型領域、前記第１導電型エピタキシャル層および前記第２導電型埋込層を貫通して、前記半導体基板の厚さ途中まで延びている、請求項９に記載の半導体装置。
  11. 前記第１導電型領域における前記第３の第２導電型領域と前記第２の第２導電型領域との間領域に形成され、前記第１導電型領域、前記第１導電型エピタキシャル層および前記第２導電型埋込層を貫通して、前記半導体基板の厚さ途中まで延び、前記第１導電型領域よりも第１導電型不純物濃度が高い第１導電型高濃度領域を含む、請求項１０に記載の半導体装置。
  12. 前記第１導電型高濃度領域が接地される、請求項１１に記載の半導体装置。
  13. 前記第３の第２導電型領域は、前記第１導電型領域、前記第１導電型エピタキシャル層および前記第２導電型埋込層を貫通して、前記半導体基板の厚さ途中まで延びた第１トレンチと、前記第１トレンチに埋め込まれた第２導電型部材とを含み、
    前記第１導電型高濃度領域は、前記第１導電型領域、前記第１導電型エピタキシャル層および前記第２導電型埋込層を貫通して、前記半導体基板の厚さ途中まで延びた第２トレンチと、前記第２トレンチに埋め込まれ、前記第１導電型領域よりも第１導電型不純物の濃度が高い第１導電型部材とを含む、請求項１１または１２に記載の半導体装置。
  14. 前記第３の第２導電型領域に、前記第３の第２導電型領域、前記半導体基板および前記第２の第２導電型領域からなる寄生トランジスタを積極的に動作させるための所定電圧が印加される、請求項９～１３のいずれか一項に記載の半導体装置。
  15. 前記第３の第２導電型領域は、前記第２の第２導電型領域を取り囲むように無端状に形成されている、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 前記第１トランジスタが小信号用トランジスタであり、前記第２トランジスタが大電流用トランジスタである、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 前記第１トランジスタがｐｎｐトランジスタであり、前記第２トランジスタがＭＯＳトランジスタである、請求項１～１５のいずれか一項に記載の半導体装置。
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