JP2019110162A - 半導体集積回路 - Google Patents

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Abstract

【課題】プロセスコストを増大させずに、より小さいチップ面積で寄生サイリスタの動作を抑制することができるＨＶＩＣを提供する。【解決手段】高電位側回路領域１０１と低電位側回路領域１０２が離間して設けられたｐ−型の半導体基板１と、高電位側回路領域１０１の半導体基板１に設けられたハイサイドｎウェル２と、ハイサイドｎウェル２に設けられたハイサイドｐウェル３と、低電位側回路領域１０２の半導体基板１の上部に設けられたｐ型の第２半導体領域２０と、第２半導体領域２０に接したｎ＋型の第１半導体領域２２を備える。第１半導体領域２２を含む低電位側回路領域１０２のすべてのｎ型の半導体領域がハイサイドｎウェル２より高不純物密度である。【選択図】図２

Description

本発明は、電力用スイッチング素子の制御用ＩＣとして用いることのできる高耐圧ＩＣ（以下、「ＨＶＩＣ」と称する）等の電力用の半導体集積回路に関する。
主に低容量のインバータでは、電力変換用ブリッジ回路の電力用スイッチング素子をＨＶＩＣにより駆動・制御している。ＨＶＩＣは、入力端子からの入力信号に応じて、電力用スイッチング素子のゲートをオン・オフして駆動する駆動信号を出力端子から出力する。電力変換用ブリッジ回路では、ＨＶＩＣからの信号を受けた高圧側電力用スイッチング素子（以下、「高圧側スイッチング素子」と称する）及び低圧側電力用スイッチング素子（以下、「低圧側スイッチング素子」と称する）がそれぞれ動作することで電力変換を行う。
ＨＶＩＣは、ＧＮＤ電位を基準電位とするローサイド回路領域と、ＧＮＤ電位より高いＶＳ電位を基準電位とし、ＶＳ電位より高いＶＢ電位を電源電位として動作するハイサイド回路領域を備える。ＨＶＩＣは、ＧＮＤ電位を基準とした入力信号を、ＶＳ電位を基準とした信号に変換して出力する機能を有する。この機能により、低圧側スイッチング素子及び高圧側スイッチング素子のゲート駆動等が可能になる。
ＨＶＩＣのローサイド回路領域とハイサイド回路領域は電気的に分離されている必要がある。分離方式は幾つかあるが、最も安価な方法が、拡散により形成したｐｎ接合で分離を行う自己分離方式である。この方式では、ｐ型基板の上部に深いｎ型拡散層（ハイサイドｎウェル）を形成し、このハイサイドｎウェルの上部にｐ型拡散層（ハイサイドｐウェル）を形成する。ここで、ｐ型基板はＧＮＤ電位、ハイサイドｎウェルはＶＢ電位、ハイサイドｐウェルはＶＳ電位に固定される。
ＨＶＩＣの動作時には、通常はＶＢ電位＞ＶＳ電位≧ＧＮＤ電位の関係にあり、ハイサイドｐウェル、ハイサイドｎウェル、ｐ型基板で形成される寄生ｐｎｐトランジスタの各接合に電流は流れない。しかし、ノイズ等でＶＳ電位＞ＶＢ電位＞ＧＮＤ電位の関係が引き起こされると、寄生ｐｎｐトランジスタがオンし、ｐ型拡散層からｐ型基板に向けて大電流が流れる。但し、この電流はＶＢ電位＞ＶＳ電位≧ＧＮＤ電位の関係に戻ると流れなくなるので、瞬間的なノイズであれば、ＩＣ動作に与える影響は軽微である。
しかし、同一のｐ型基板上に、別の電位に固定された深いｎ型拡散層（ローサイドｎウェル）が存在し、上記寄生ｐｎｐトランジスタの電流の一部が流れ込むと、寄生ｐｎｐｎサイリスタがオンし、ラッチアップ現象が誘発される場合がある。この電流はＶＢ電位＞ＶＳ電位≧ＧＮＤ電位の関係に戻っても流れ続けようとするため、瞬間的なノイズであっても、ＩＣ動作に与える影響は重大である。この寄生ｐｎｐｎサイリスタ動作を抑制する単純な方法は、ローサイドｎウェルとハイサイドｐウェルを遠ざけて配置することである。しかしながら、この手法ではチップ面積が増大する。
寄生サイリスタ動作を抑制する他の方法として、特許文献１には、ゲート保護ダイオード等の特定の素子を酸化膜上の多結晶シリコンを用いて形成し、寄生電流が流れ込まない位置にそれらの素子を形成することが記載されている。また、特許文献２には、ハイサイドｎウェル直下にｎ＋埋め込み層を形成することで、サイリスタ動作のきっかけとなる寄生ｐｎｐトランジスタ電流を低下させることが記載されている。また、特許文献３には、ノイズ電流が注入される領域とローサイドｎウェルの間に、ローサイドｎウェルよりも深いトレンチを形成し、ローサイドｎウェルへのノイズ電流の注入を抑制することが記載されている。また、特許文献４には、寄生ｐｎｐｎのカソード電位（ローサイドｎウェルの電位に相当）を常にＧＮＤ電位より高い電位に固定することにより、寄生サイリスタ動作を抑制することが記載されている。
しかしながら、特許文献１〜３に記載の方法では、チップ面積の増大を抑制しつつ寄生サイリスタ動作を抑制することは可能であるものの、プロセスコストが増大する。また、特許文献４に記載の方法では、ノイズ印加時にローサイドｎウェルの電位が瞬間的にでもＧＮＤ電位まで振れてしまう場合には効果を発揮しない。
特開平１−１１４０７７号公報 特開２００６−１６５０２６号公報 特開２００８−１２４２０５号公報 特開２０１０−１０９１７２号公報
上記課題に鑑み、本発明は、ＨＶＩＣにおいて、プロセスコストを増大させずに、より小さいチップ面積で寄生サイリスタの動作を抑制することができる半導体集積回路を提供することを目的とする。
本発明の一態様は、（ａ）第１導電型の半導体基板と、（ｂ）半導体基板に定義される高電位側回路領域において、半導体基板の上部に設けられた第２導電型の第１ウェル領域と、（ｃ）第１ウェル領域の上部に設けられ、半導体基板よりも高不純物密度で第１導電型の第２ウェル領域と、（ｄ）高電位側回路領域から離間して半導体基板に定義され、高電位側回路領域の基準電位よりも低い電位を基準として動作する低電位側回路領域に設けられた第２導電型の第１半導体領域とを備え、第１半導体領域を含む低電位側回路領域のすべての第２導電型の半導体領域が第１ウェル領域よりも高不純物密度である半導体集積回路であることを要旨とする。
本発明の他の態様は、（ａ）第１導電型の半導体基板と、（ｂ）半導体基板に定義される高電位側回路領域において、半導体基板の上部に設けられた第２導電型の第１ウェル領域と、（ｃ）第１ウェル領域の上部に設けられ、半導体基板よりも高不純物密度で第１導電型の第２ウェル領域と、（ｄ）高電位側回路領域から離間して半導体基板に定義され、高電位側回路領域の基準電位よりも低い電位を基準として動作する低電位側回路領域に設けられた、第１ウェル領域よりも高不純物密度で第２導電型の第１半導体領域と、（ｅ）低電位側回路領域の半導体基板の上部に第１半導体領域と離間して設けられ、第１ウェル領域と同一の不純物密度又は前記第１ウェル領域よりも低不純物密度で第２導電型の第３ウェル領域とを備え、高電位側回路領域に対して、第１半導体領域が第３ウェル領域よりも相対的に近い位置に配置されている半導体集積回路であることを要旨とする。
本発明の更に他の態様は、（ａ）第１導電型の半導体基板と、（ｂ）半導体基板に定義される高電位側回路領域において、半導体基板の上部に設けられた第２導電型の第１ウェル領域と、（ｃ）第１ウェル領域の上部に設けられ、半導体基板よりも高不純物密度で第１導電型の第２ウェル領域と、（ｄ）高電位側回路領域から離間して半導体基板に定義され、高電位側回路領域の基準電位よりも低い電位を基準として動作する低電位側回路領域に設けられた、第１ウェル領域よりも高不純物密度で第２導電型の第１半導体領域と、（ｅ）低電位側回路領域の半導体基板の上部に第１半導体領域と離間して設けられ、第１ウェル領域と同一の不純物密度又は第１ウェル領域よりも低不純物密度で第２導電型の第３ウェル領域とを備え、半導体基板に印加される基板電位より高い電位を常に印加可能な素子が第１半導体領域を用いて設けられ、電位を常に印加不可能な素子が第３ウェル領域を用いて設けられている半導体集積回路であることを要旨とする。
本発明によれば、ＨＶＩＣにおいて、プロセスコストを増大させずに、より小さいチップ面積で寄生サイリスタの動作を抑制することができる半導体集積回路を提供することができる。
図１は、第１実施形態に係る半導体集積回路の一例を示す回路図である。 図２は、第１実施形態に係る半導体集積回路の一例を示す断面図である。 図３は、第１実施形態に係る半導体集積回路の一例を示す平面図である。 図４は、第１実施形態の比較例に係る半導体集積回路を示す断面図である。 図５は、第１実施形態の比較例に係る半導体集積回路を示す平面図である。 図６は、ｐｎ接合ダイオードに０Ｖ又は１Ｖを印加時のｐ型半導体表面からの距離と電位の関係を表すグラフである。 図７は、ｐｎ接合ダイオードに０Ｖ又は１Ｖを印加時のｐ型半導体表面からの距離と電位の関係を表すグラフである。 図８は、第２実施形態に係る半導体集積回路の一例を示す断面図である。 図９は、第２実施形態に係る半導体集積回路の一例を示す平面図である。 図１０は、第２実施形態の比較例に係る半導体集積回路を示す断面図である。 図１１は、第２実施形態の比較例に係る半導体集積回路を示す平面図である。 図１２は、第３実施形態に係る半導体集積回路の一例を示す平面図である。 図１３は、第３実施形態の比較例に係る半導体集積回路を示す平面図である。 図１４は、その他の実施形態に係る半導体集積回路を示す断面図である。
以下、図面を参照して、本発明の第１〜第３実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は実際のものとは異なる場合がある。また、図面相互間においても寸法の関係や比率が異なる部分が含まれ得る。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
本明細書において、「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、静電誘導サイリスタ（ＳＩサイリスタ）やゲートターンオフサイリスタ（ＧＴＯ）においてはアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域」とは、ＦＥＴやＳＩＴにおいては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴにおいては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＳＩサイリスタやＧＴＯにおいては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。このように、「第１主電極領域」がソース領域であれば、「第２主電極領域」はドレイン領域を意味する。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域」はカソード領域を意味する。バイアス関係を交換すれば、多くの場合、「第１主電極領域」の機能と「第２主電極領域」の機能を交換可能である。更に、本明細書において単に「主電極領域」と記載する場合は、第１主電極領域又は第２主電極領域のいずれか一方を包括的に意味する。
本明細書において、「高位電極端子」として、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいてはドレイン端子を選択し、ＩＧＢＴにおいてはコレクタ端子を選択して説明することとする。このとき、「低位電極端子」として、ＭＩＳＦＥＴやＭＩＳＳＩＴにおいてはソース端子が選択され、ＩＧＢＴにおいてはエミッタ端子が選択されることになる。そして、「制御端子」は、ＭＩＳＦＥＴやＭＩＳＳＩＴ、ＩＧＢＴにおいてゲート端子に対応する。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｎ型、第２導電型がｐ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｐ型、第２導電型をｎ型としても構わない。また「ｎ」や「ｐ」に付す「＋」や「−」は、「＋」及び「−」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。ただし同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。更に、以下の説明で「第１導電型」及び「第２導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
（第１の実施形態）
第１の実施形態に係る半導体集積回路５０は、図１に示すように、駆動対象として、例えば電力変換用ブリッジ回路の一相分である電力変換部６０を駆動する高耐圧のパワーＩＣである。電力変換部６０は、高圧側スイッチング素子Ｓ１と、低圧側スイッチング素子Ｓ２とを直列に接続して出力回路を構成している。図１においては、高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２がそれぞれＩＧＢＴである場合を例示しているが、高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２はＩＧＢＴに限定されるものではなく、ＭＯＳＦＥＴ等の他の電力用スイッチング素子でも構わない。高圧側スイッチング素子Ｓ１には還流ダイオードＦＷＤ１が並列に逆接続され、低圧側スイッチング素子Ｓ２には、還流ダイオードＦＷＤ２が並列に逆接続されている。なお、高耐圧側スイッチング素子Ｓ１と還流ダイオードＦＷＤ１、及び低耐圧側スイッチング素子Ｓ２と還流ダイオードＦＷＤ２それぞれの代わりに、ＩＧＢＴとＦＷＤを１チップに集積させた逆導通ＩＧＢＴを用いてもよい。
高圧側スイッチング素子Ｓ１及び低圧側スイッチング素子Ｓ２は、正極側である高圧の主電源ＶＤＣと、主電源ＶＤＣに対する負極側となる接地電位（ＧＮＤ電位）との間に直列で接続されてハーフブリッジ回路を構成している。高圧側スイッチング素子Ｓ１の高位電極端子（コレクタ端子）が主電源ＶＤＣに接続され、低圧側スイッチング素子Ｓ２の低位電極端子（エミッタ端子）が接地電位ＧＮＤ電位に接続されている。高圧側スイッチング素子Ｓ１の低位電極端子（エミッタ端子）と低圧側スイッチング素子Ｓ２の高位電極端子（コレクタ端子）の間の接続点６１は、電力変換用ブリッジ回路の一相分である電力変換部６０の出力点である。接続点６１にはモータ等の負荷６７が接続され、基準電圧端子ＶＳにおけるＶＳ電位が負荷６７に供給される。
第１の実施形態に係る半導体集積回路５０は、高電位側の入力端子ＩＮＨからの入力信号に応じて、高圧側スイッチング素子Ｓ１のゲートをオン・オフして駆動する駆動信号を出力端子ＨＯから出力する。更に、第１の実施形態に係る半導体集積回路５０は、低電位側の入力端子ＩＮＬからの入力信号に応じて、低圧側スイッチング素子Ｓ２のゲートをオン・オフして駆動する駆動信号を出力端子ＬＯから出力する。
本発明の第１の実施形態に係る半導体集積回路５０は、入力制御回路４１、レベルシフト回路４２、ハイサイド駆動回路４３及びローサイド駆動回路４７等を少なくとも一部の回路として含む。入力制御回路４１、レベルシフト回路４２、ハイサイド駆動回路４３及びローサイド駆動回路４７は、例えば単一の半導体チップ（半導体基板）上にモノリシックに集積してもよい。或いは、入力制御回路４１、レベルシフト回路４２、ハイサイド駆動回路４３及びローサイド駆動回路４７を構成する素子を２以上の半導体チップに分けて集積してもよい。
入力制御回路４１は、接地端子ＧＮＤに印加されるＧＮＤ電位を基準電位とし、電源端子ＶＣＣに印加されるＶＣＣ電位を電源電位として動作する。入力制御回路４１は、入力端子ＩＮＨからの入力信号に応じて、高圧側スイッチング素子Ｓ１をオン・オフするためのローサイドレベルのオン・オフ信号を生成し、レベルシフト回路４２に出力する。更に、入力制御回路４１は、入力端子ＩＮＬからの入力信号に応じて、低圧側スイッチング素子をオン・オフするためのローサイドレベルのオン・オフ信号を生成し、ローサイド駆動回路４７に出力する。入力制御回路４１は、図示を省略するが、例えばｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの相補型ＭＯＳ（ＣＭＯＳ）回路を備える。
レベルシフト回路４２は、接地端子ＧＮＤに印加されるＧＮＤ電位を基準電位として動作する。レベルシフト回路４２は、入力制御回路４１からのローサイドレベルのオン・オフ信号を、ハイサイド側で用いるハイサイドレベルのオン・オフ信号に変換する。レベルシフト回路４２は、レベルシフタとして機能するｎＭＯＳトランジスタ６９を備える。ｎＭＯＳトランジスタ６９のゲート端子Ｇは入力制御回路４１に接続され、ｎＭＯＳトランジスタ６９のソース端子Ｓは接地端子ＧＮＤに接続され、ｎＭＯＳトランジスタ６９のドレイン端子Ｄはハイサイド駆動回路４３の入力端子に接続される。ｎＭＯＳトランジスタ６９のドレイン端子Ｄにはレベルシフト抵抗６８の一端が接続され、レベルシフト抵抗６８の他端が電源端子ＶＢに接続される。ｎＭＯＳトランジスタ６９のゲート・ソース間には保護ダイオード７０が接続されている。
ハイサイド駆動回路４３は、基準電圧端子ＶＳに印加されるＶＳ電位を基準電位とし、電源端子ＶＢに印加される第１電位としてのＶＢ電位を電源電位として動作する。ハイサイド駆動回路４３は、レベルシフト回路４２からのオン・オフ信号に応じて、出力端子ＨＯから駆動信号を出力して、高圧側スイッチング素子Ｓ１のゲートを駆動する。ハイサイド駆動回路４３は、第１能動素子として例えばｎＭＯＳトランジスタ４６と、第２能動素子として例えばｐＭＯＳトランジスタ４５とのＣＭＯＳ回路を出力段に備える。ｐＭＯＳトランジスタ４５のソース端子は電源端子ＶＢに接続されている。ｎＭＯＳトランジスタ４６のソース端子は基準電圧端子ＶＳに接続されている。ｐＭＯＳトランジスタ４５のドレイン端子とｎＭＯＳトランジスタ４６のドレイン端子との間には出力端子ＨＯが接続されている。
ローサイド駆動回路４７は、接地端子ＧＮＤに印加させるＧＮＤ端子を基準電位とし、電源電圧端子ＶＣＣに印加されるＶＣＣ電位を電源電位として動作する。ローサイド駆動回路４７は、入力制御回路４１からのオン・オフ信号に応じて、出力端子ＬＯから駆動信号を出力して、低圧側スイッチング素子Ｓ２のゲートを駆動する。ローサイド駆動回路４７は、第１能動素子として例えばｎＭＯＳトランジスタ４９と、第２能動素子として例えばｐＭＯＳトランジスタ４８とのＣＭＯＳ回路を出力段に備える。ｐＭＯＳトランジスタ４８のソース端子は電源端子ＶＣＣに接続されている。ｎＭＯＳトランジスタ４９のソース端子は接地端子ＧＮＤに接続されている。ｐＭＯＳトランジスタ４８のドレイン端子とｎＭＯＳトランジスタ４９のドレイン端子との間には出力端子ＬＯが接続されている。
本発明の第１の実施形態に係る半導体集積回路５０としては、ブートストラップ回路方式を例示している。電源端子ＶＣＣと電源端子ＶＢとの間には外付け素子としてのブートストラップダイオード６５が接続される。電源端子ＶＢと基準電圧端子ＶＳとの間には外付け素子としてのブートストラップコンデンサ６６が接続される。これらのブートストラップダイオード６５及びブートストラップコンデンサ６６は、高圧側スイッチング素子Ｓ１の駆動電源の回路の一部をなす。
ＶＢ電位は半導体集積回路５０に印加される最高電位であり、ノイズの影響を受けていない通常状態では、ブートストラップコンデンサ６６でＶＳ電位よりも１５Ｖ程度高く保たれている。ＶＳ電位は、高圧側スイッチング素子Ｓ１と低圧側スイッチング素子Ｓ２とが相補的にオン・オフされることによって、主電源ＶＤＣの高電位側電位（例えば４００Ｖ程度）と低電位側電位（ＧＮＤ電位）との間で上昇及び下降を繰り返し、０Ｖから数百Ｖまでの間で変動し、マイナスの電位になる場合もある。
次に、第１の実施形態に係る半導体集積回路５０の具体的な構造について説明する。第１の実施形態に係る半導体集積回路５０は、図２に示すように、第１導電型（ｐ−型）の半導体基板１に自己分離型ＩＣプロセスによって作製された素子分離構造によってパワーＩＣを構成している。半導体基板１には例えば比抵抗が１００Ωｃｍ程度以上となる高比抵抗の単結晶シリコン基板が用いられる。半導体基板１の不純物密度は、例えば１×１０１４ｃｍ−３程度である。図示を省略しているが、半導体基板１の下面は電位固定されておらず、絶縁性接着材を介して図示しないパッケージ内に配置される。半導体基板１の下面をＧＮＤ電位に固定されるようにしてもよいが、半導体基板１の下面を電位固定しないことで、寄生サイリスタ動作のきっかけとなる寄生ｐｎｐトランジスタ（後述する寄生ｐｎｐトランジスタ３８）動作による熱暴走を抑制できる。また、半導体基板１の下面を電位固定しないことで、寄生ｐｎｐトランジスタの動作により半導体基板１の上面側に流れ込む電流が増え、寄生サイリスタ動作が起きやすくなる。よって、本願発明は、半導体基板１の下面を電位固定しない場合により効果がある。
第１の実施形態に係る半導体集積回路５０は、半導体基板１に定義され、ＶＳ電位を基準電位として動作する高電位側回路領域（ハイサイド回路領域）１０１と、ハイサイド回路領域１０１と電気的に分離されて半導体基板１に定義され、ＧＮＤ電位を基準電位として動作する低電位側回路領域（ローサイド回路領域）１０２とを１チップに備える。
ハイサイド回路領域１０１には、図１に示したハイサイド駆動回路４３のｐＭＯＳトランジスタ４５及びｎＭＯＳトランジスタ４６が設けられている。ローサイド回路領域１０２には、図１に示したレベルシフト回路４２の保護ダイオード７０が設けられている。ローサイド回路領域１０２は、ハイサイド回路領域１０１と半導体基板１を挟んで距離Ｗ１で離間し、距離Ｗ１は適宜調整可能である。ハイサイド回路領域１０１とローサイド回路領域１０２の間には、図１に示したレベルシフト回路４２のｎＭＯＳトランジスタ６９が設けられている。ｎＭＯＳトランジスタ６９は、ハイサイド回路領域１０１に隣接して設けられ、ハイサイド回路領域１０１との相対的な位置が固定されている。
図２に示すように、ハイサイド回路領域１０１において、半導体基板１の上部には第２導電型（ｎ型）の第１ウェル領域（ハイサイドｎウェル）２が選択的に設けられている。第１ウェル領域２の上部には第２導電型（ｐ型）の第２ウェル領域（ハイサイドｐウェル）３が選択的に設けられている。第１ウェル領域２の不純物密度は、例えば１×１０１６ｃｍ−３程度である。第２ウェル領域３の不純物密度は、半導体基板１の不純物密度よりも高く、例えば１×１０１７ｃｍ−３程度である。
ｐＭＯＳトランジスタ４５は、ハイサイドｎウェル２の上部に設けられている。また、ｎＭＯＳトランジスタ４６は、ハイサイドｐウェル３の上部に設けられている。即ち、ハイサイドｎウェル２はｐ型の半導体基板１からｐＭＯＳトランジスタ４５を電気的に分離する分離領域であり、ハイサイドｐウェル３はハイサイドｎウェル２からｎＭＯＳトランジスタ４６を電気的に分離する分離領域である。
ｎＭＯＳトランジスタ４６は、ハイサイドｐウェル３の上部に選択的に設けられたｎ＋型の第１主電極領域（ソース領域）５と、ハイサイドｐウェル３の上部に選択的に設けられ、ソース領域５とハイサイドｐウェル３を挟んで離間するｎ＋型の第２主電極領域（ドレイン領域）４とを備える。ｎＭＯＳトランジスタ４６は更に、ハイサイドｐウェル３の上部にソース領域５に接して設けられたｐ＋型のコンタクト領域６を備える。
ソース領域５及びドレイン領域４の不純物密度は、ハイサイドｎウェル２の不純物密度よりも高く、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。コンタクト領域６の不純物密度は、ハイサイドｐウェル３の不純物密度よりも高く、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。ソース領域５及びコンタクト領域６には基準電圧端子ＶＳが接続されている。ドレイン領域４には出力端子ＨＯが接続されている。
ｎＭＯＳトランジスタ４６は更に、ドレイン領域４上からソース領域５上に亘って、ゲート絶縁膜（図示省略）を介して配置されたゲート電極７を備える。ゲート絶縁膜は、例えばシリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）、或いはシリコン窒化膜及びシリコン酸化膜等の積層膜で形成することが可能である。ゲート電極７は、例えば不純物が導入された多結晶シリコン膜で形成されている。
一方、ｐＭＯＳトランジスタ４５は、ハイサイドｎウェル２の上部に選択的に設けられたｐ＋型の第１主電極領域（ソース領域）８と、ハイサイドｎウェル２の上部に選択的に設けられ、ソース領域８とハイサイドｎウェル２を挟んで離間するｐ＋型の第２主電極領域（ドレイン領域）１０とを備える。ｐＭＯＳトランジスタ４５は更に、ハイサイドｎウェル２の上部にソース領域８に接して設けられたｎ＋型のコンタクト領域９を備える。
ソース領域８及びドレイン領域１０の不純物密度は、ハイサイドｐウェル３の不純物密度よりも高く、例えば１×１０２０〜１×１０２１程度である。コンタクト領域９の不純物密度は、ハイサイドｎウェル２の不純物密度よりも高く、例えば１×１０２０〜１×１０２１程度である。ソース領域８及びコンタクト領域９には電源端子ＶＢが接続されている。ドレイン領域１０には出力端子ＨＯが接続されている。
ｐＭＯＳトランジスタ４５は更に、ドレイン領域１０上からソース領域８上に亘って、ゲート絶縁膜（図示省略）を介して配置されたゲート電極１１を備える。ゲート絶縁膜は、例えばシリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）、或いはシリコン窒化膜及びシリコン酸化膜等の積層膜で形成することが可能である。ゲート電極１１は、例えば不純物が導入された多結晶シリコン膜で形成されている。
また、ｎＭＯＳトランジスタ６９は、半導体基板１の上部に選択的に設けられたｎ型のドリフト領域１３と、ドリフト領域１３の上部に選択的に設けられたｎ＋型の第１主電極領域（ドレイン領域）１５を備える。ドリフト領域１３は、ｐ型の分離領域１４によりハイサイドｎウェル２と分離されている。分離領域１４の不純物密度は半導体基板１の不純物密度よりも高く、例えば１×１０１６ｃｍ−３程度である。
ｎＭＯＳトランジスタ６９は更に、半導体基板１の上部にドリフト領域１３と接して設けられたｐ型のベース領域１６と、ベース領域１６の上部に選択的に設けられたｎ＋型の第２主電極領域（ソース領域）１７を備える。ベース領域１６の上部には、ソース領域１７に接して、ｐ＋型のベースコンタクト領域１８が設けられている。ソース領域１７及びベースコンタクト領域１８には低位電極端子（ソース端子）Ｓが接続されている。ソース端子Ｓは接地端子ＧＮＤと同電位である。ドレイン領域１５には高位電極端子（ドレイン端子）Ｄが接続されている。
ドリフト領域１３の不純物密度は、例えばハイサイドｎウェル２よりも低く、１×１０１５ｃｍ−３程度である。ドレイン領域１５及びソース領域１７の不純物密度は、ドリフト領域１３の不純物密度よりも高く、例えば１×１０２１ｃｍ−３程度である。ベース領域１６の不純物密度は、例えば半導体基板１の不純物密度よりも高く、１×１０１７ｃｍ−３程度である。ベースコンタクト領域１８の不純物密度は、ベース領域１６の不純物密度よりも高く、１×１０２０〜１×１０２１ｃｍ−３程度である。
ｎＭＯＳトランジスタ６９は更に、ソース領域１７上からベース領域１６上を跨いでドリフト領域１３上まで亘って、ゲート絶縁膜（図示省略）を介して配置されたゲート電極１９を備える。ゲート電極１９には制御端子（ゲート端子）Ｇが接続されている。ゲート絶縁膜は、例えばシリコン酸化膜（ＳｉＯ２膜）、シリコン窒化膜（Ｓｉ３Ｎ４膜）、或いはシリコン窒化膜及びシリコン酸化膜等の積層膜で形成することが可能である。ゲート電極１９は、例えば不純物が導入された多結晶シリコン膜で形成されている。
一方、ローサイド回路領域１０２において、保護ダイオード７０は、半導体基板１の上部に設けられたｐ型の第２半導体領域（ドリフト領域）２０を備える。保護ダイオード７０は更に、第２半導体領域２０の上部に第２半導体領域２０を挟んで設けられたｐ＋型の第１主電極領域（アノード領域）２１と、ｎ＋型の第２主電極領域としての第１半導体領域（カソード領域）２２を備える。アノード領域２１には接地端子ＧＮＤが接続されている。第１半導体領域２２には制御端子Ｇが接続されている。
第２半導体領域２０の不純物密度は半導体基板１の不純物密度よりも高く、例えば１×１０１８ｃｍ−３程度である。アノード領域２１の不純物密度は第２半導体領域２０の不純物密度よりも高く、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。第１半導体領域２２の不純物密度は、ハイサイドｎウェル２の不純物密度よりも高く、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。
第１実施形態に係る半導体集積回路５０では、ｎ型のハイサイドｎウェル２と同一の不純物密度又はハイサイドｎウェル２よりも低不純物密度でｎ型のウェル領域（ローサイドｎウェル領域）を、ローサイド回路領域１０２に設けていない。即ち、ｎ＋型の第１半導体領域２２を含むローサイド回路領域１０２のｎ型の半導体領域のすべての不純物密度が、ｎ型のハイサイドｎウェル２の不純物密度より高い。ここでは、ローサイド回路領域１０２のｎ型の半導体領域が、ｎ＋型の第１半導体領域２２のみである場合を例示している。しかし、ローサイド回路領域１０２に他の素子を構成するｎ型の半導体領域が含まれる場合には、そのｎ型の半導体領域をｎ型のハイサイドｎウェル２よりも高不純物密度とする。
図３は、第１実施形態に係る半導体集積回路５０の概略的な平面図を示す。図３のＡ−Ａ方向から見た断面図が図２に対応する。図３では、ハイサイド回路領域１０１のｎ型のハイサイドｎウェル２及びｐ型のハイサイドｐウェル３の平面パターンと、ローサイド回路領域１０２のｐ型の第２半導体領域２０及びｎ＋型の第１半導体領域２２の平面パターンを模式的に示し、他の領域の平面パターンを省略している。
図２に示すように、第１の実施形態に係る半導体集積回路５０のハイサイド回路領域１０１には、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１からなる寄生ｐｎｐバイポーラトランジスタ３８が形成される。寄生ｐｎｐバイポーラトランジスタ３８のベース端子、エミッタ端子、コレクタ端子は、電源端子ＶＢ、基準電圧端子ＶＳ、接地端子ＧＮＤにそれぞれ接続された状態となる。
第１の実施形態に係る半導体集積回路５０の通常動作では、ＶＢ電位はＶＳ電位よりも高いため、寄生ｐｎｐバイポーラトランジスタ３８は動作しない。しかしながら、サージによりＶＢ電位がＶＳ電位よりもシリコンのｐｎ接合界面部の拡散電位である０．６Ｖ以上低下した場合、即ちＶＢ電位＜（ＶＳ電位−０．６［Ｖ］）の電位関係になった場合、寄生ｐｎｐバイポーラトランジスタ３８がオン状態となる。図２に破線の矢印で示すように、寄生ｐｎｐバイポーラトランジスタ３８のコレクタ電流の一部がｎ＋型の第１半導体領域（カソード領域）２２に到達し、ｎ＋型の第１半導体領域２２とｐ型の第２半導体領域２０により形成される寄生ダイオードＤ１がオンする場合を考える。この場合、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１、ｐ型の第２半導体領域２０、ｎ＋型の第１半導体領域２２により形成される寄生ｐｎｐｎサイリスタが動作する。
ここで、図４及び図５を参照して、第１実施形態の比較例に係る半導体集積回路を説明する。第１実施形態の比較例に係る半導体集積回路は、図４に示すように、ローサイド回路領域１０２にｎ型の第３ウェル領域（ローサイドｎウェル）２３が設けられている点が、図１に示した第１実施形態に係る半導体集積回路と異なる。ローサイドｎウェル２３の不純物密度は、ハイサイドｎウェル２の不純物密度と同一又はハイサイドｎウェル２の不純物密度よりも低く、例えば１×１０１６ｃｍ−３程度である。ローサイドｎウェル２３は、ハイサイドｎウェル２と同程度の深さで設けられている。ローサイドｎウェル２３は、ハイサイドｎウェル２と同一のプロセスで形成可能である。
保護ダイオード７０は、ローサイドｎウェル２３の上部に設けられたｐ型の第２半導体領域（ドリフト領域）２０と、第２半導体領域２０の上部に設けられ、第２半導体領域２０よりも高不純物密度でｐ＋型のアノード領域２１及びｎ＋型の第１半導体領域（第１カソード領域）２２を備える。ローサイドｎウェル２３には、第１半導体領域２２と同電位となるｎ＋型の第２カソード領域２４が設けられている。
図５は、第１実施形態の比較例に係る半導体集積回路の概略的な平面図を示す。図５のＡ−Ａ方向から見た断面図が図４に対応する。図５では、ハイサイド回路領域１０１のハイサイドｎウェル２及びハイサイドｐウェル３の平面パターンと、ローサイド回路領域１０２のｐ型の第２半導体領域２０、ｎ＋型の第１半導体領域（カソード領域）２２及びローサイドｎウェル２３の平面パターンを模式的に示し、他の領域の平面パターンを省略している。
第１実施形態の比較例に係る半導体集積回路においては、図４に示すように、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１により寄生ｐｎｐバイポーラトランジスタ３８が形成されている。第１実施形態の比較例に係る半導体集積回路の通常動作時に、寄生ｐｎｐバイポーラトランジスタ３８のコレクタ電流の一部（破線の矢印で図示）がローサイドｎウェル２３に流れ込み、半導体基板１とローサイドｎウェル２３により形成される寄生ダイオードＤ２がオンする場合を考える。この場合、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１、ｎ型のローサイドｎウェル２３により形成される寄生ｐｎｐｎサイリスタが動作する。
第１実施形態に係る半導体集積回路５０の寄生ダイオードＤ１、及び第１実施形態の比較例に係る半導体集積回路の寄生ダイオードＤ２をオンさせないためには、電流によって生じる電圧降下が寄生ダイオードＤ１，Ｄ２の内蔵電位を超えないようにする必要がある。
ここで、図６及び図７に、ｐｎ接合ダイオードに０Ｖ又は１Ｖを印加時の接合面からの距離と電位の関係を表すグラフを示す。図６に示すように、ｐｎ接合ダイオードが１×１０１５ｃｍ−３のｎ型拡散層と、１×１０１５ｃｍ−３のｐ型拡散層からなる場合、ｐｎ接合ダイオードの内蔵電位は０．５８Ｖである。一方、図７に示すように、ｐｎ接合ダイオードが１×１０２０ｃｍ−３のｎ型拡散層と、１×１０１５ｃｍ−３のｐ型拡散層からなり、図６に示した場合よりもｎ型拡散層が高不純物密度の場合、ｐｎ接合ダイオードの内蔵電位は０．８４Ｖである。即ち、ｐｎ接合ダイオードのｎ型拡散層が高不純物密度であるほど、ｐｎ接合ダイオードの内蔵電位が高くなることが分かる。
第１実施形態の比較例に係る半導体集積回路では、図４及び図５に示すように、ローサイド回路領域１０２にローサイドｎウェル２３を用いているため、寄生ダイオードＤ２の内蔵電位が、第１実施形態に係る半導体集積回路５０の寄生ダイオードＤ１よりも低くなる。このため、寄生ダイオードＤ２をオンさせないように、寄生ｐｎｐバイポーラトランジスタ３８からローサイドｎウェル２３に到達する電流を低減すべく、ハイサイドｎウェル２に対してローサイドｎウェル２３を遠ざける必要がある。したがって、図４及び図５に示すように、ハイサイド回路領域１０１とローサイド回路領域１０２の距離Ｗ２（例えば５００μｍ程度）が大きくなり、チップ面積が増大する。
これに対して、第１実施形態に係る半導体集積回路５０によれば、図２及び図３に示すように、ローサイド回路領域１０２にローサイドｎウェル２３を用いず、第１半導体領域２２を含むすべてのｎ型の半導体領域をハイサイドｎウェル２よりも高不純物密度とする。このため、ｎ＋型の第１半導体領域（カソード領域）２２で構成される寄生ダイオードＤ１の内蔵電位が、第１実施形態の比較例に係る半導体集積回路の寄生ダイオードＤ２よりも高くなり、オンしにくい。よって、図２及び図３に示すように、ハイサイドｎウェル２に対してｎ＋型の第１半導体領域２２を近づけて配置することができるので、ハイサイド回路領域１０１とローサイド回路領域１０２の距離Ｗ１を小さくすることができる。したがって、プロセスコストを増大させることなく、より小面積のチップで、寄生ｐｎｐｎサイリスタの動作を抑制することができる。
（第２実施形態）
第２実施形態に係る半導体集積回路の回路構成は、図１に示した実施形態に係る半導体集積回路の回路構成と同様である。第２実施形態に係る半導体集積回路は、図８に示すように、ＶＳ電位を基準電位として動作するハイサイド回路領域１０１と、ＧＮＤ電位を基準電位として動作するローサイド回路領域１０２とを１チップに備える。第２実施形態に係る半導体集積回路は、ローサイド回路領域１０２に、図１に示したレベルシフト回路４２の保護ダイオード７０に加えて、図１に示したローサイド駆動回路４７のｐＭＯＳトランジスタ４８及びｎＭＯＳトランジスタ４９が設けられている点が、第１実施形態に係る半導体集積回路と異なる。
ローサイド回路領域１０２において、保護ダイオード７０は、半導体基板１の上部に設けられたｐ型の第２半導体領域（ドリフト領域）２０を備える。保護ダイオード７０は更に、第２半導体領域２０の上部に第２半導体領域２０を挟んで設けられたｐ＋型のアノード領域２１及びｎ＋型の第１半導体領域（カソード領域）２２を備える。保護ダイオード７０の構成は、第１実施形態に係る半導体集積回路と同様であるので、重複した説明を省略する。
ｎＭＯＳトランジスタ４９は、半導体基板１の上部に設けられたｐ型のベース領域２５と、ベース領域２５の上部に設けられたｎ型のオフセット領域２６と、オフセット領域２６の上部に設けられたｎ＋型のドレイン領域２７を備える。ｎＭＯＳトランジスタ４９は更に、ベース領域２５の上部に設けられたオフセット領域２６から離間して設けられたｎ＋型のソース領域２８と、ベース領域２５の上部にソース領域２８に接して設けられたｐ＋型のコンタクト領域２９を備える。ｎＭＯＳトランジスタ４９は更に、ソース領域２８上からオフセット領域２６上まで亘ってゲート絶縁膜（図示省略）を介して配置されたゲート電極３０を備える。
ベース領域２５の不純物密度は、半導体基板１の不純物密度よりも高く、例えば１×１０１７ｃｍ−３程度である。オフセット領域２６の不純物密度は、ハイサイドｎウェル２の不純物密度よりも高く且つ第１半導体領域（カソード領域）２２よりも低く、例えば１×１０１７ｃｍ−３程度である。ドレイン領域２７及びソース領域２８の不純物密度は、オフセット領域２６の不純物密度よりも高く、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。コンタクト領域２９の不純物密度は、ベース領域２５の不純物密度よりも高く、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。ドレイン領域２７には出力端子ＬＯが接続されている。ソース領域２８及びコンタクト領域２９には接地端子ＧＮＤが接続されている。
一方、ｐＭＯＳトランジスタ４８は、半導体基板１の上部に設けられたｎ型の第３ウェル領域（ローサイドｎウェル）３１と、ローサイドｎウェル３１の上部に設けられたｐ型のオフセット領域３２を備える。ｐＭＯＳトランジスタ４８は更に、オフセット領域３２の上部に設けられたｐ＋型のドレイン領域３３を備える。ｐＭＯＳトランジスタ４８は更に、ローサイドｎウェル３１の上部にオフセット領域３２から離間して設けられたｐ＋型のソース領域３４と、ローサイドｎウェル３１の上部にソース領域３４に接して設けられたｎ＋型のコンタクト領域３５を備える。ｐＭＯＳトランジスタ４８は更に、ソース領域３４上からオフセット領域３２上まで亘って、ゲート絶縁膜（図示省略）を介して配置されたゲート電極３６を備える。
ローサイドｎウェル３１の不純物密度は、ハイサイドｎウェル２の不純物密度と同一又はハイサイドｎウェル２の不純物密度よりも低く、例えば１×１０１６ｃｍ−３程度である。オフセット領域３２の不純物密度は例えば１×１０１７ｃｍ−３程度である。ドレイン領域３３及びソース領域３４の不純物密度は、オフセット領域３２の不純物密度よりも高く、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。コンタクト領域３５の不純物密度は、ローサイドｎウェル３１の不純物密度よりも高く、例えば１×１０２０〜１×１０２１ｃｍ−３程度である。ドレイン領域３３には出力端子ＬＯが接続されている。ソース領域３４及びコンタクト領域３５には電源端子ＶＣＣが接続されている。
このように、第２実施形態に係る半導体集積回路では、ローサイド回路領域１０２に含まれる複数のｎ型の半導体領域のうちの一部の半導体領域が、ハイサイドｎウェル２よりも高不純物密度である。一方、複数のｎ型の半導体領域のうちの残りの半導体領域が、ハイサイドｎウェル２と同一の不純物密度又はハイサイドｎウェル２よりも低不純物密度である。
即ち、ローサイド回路領域１０２に含まれる複数のｎ型の半導体領域として、保護ダイオード７０を構成するｎ＋型の第１半導体領域（カソード領域）２２と、ｎＭＯＳトランジスタ４９を構成するｎ＋型のドレイン領域２７及びｎ型のオフセット領域２６と、ｐＭＯＳトランジスタ４８を構成するｎ＋型のソース領域２８、ｎ型のローサイドｎウェル３１及びｎ＋型のコンタクト領域３５が存在する。このうち、ｎ＋型の第１半導体領域（カソード領域）２２、ｎ＋型のドレイン領域２７、ｎ型のオフセット領域２６、ｎ＋型のソース領域２８及びｎ＋型のコンタクト領域３５が、ハイサイドｎウェル２よりも高不純物密度である。一方、ｎ型のローサイドｎウェル３１が、ハイサイドｎウェル２と同一の不純物密度又はハイサイドｎウェル２よりも低不純物密度である。
一方、ハイサイド回路領域１０１には、第１実施形態に係る半導体集積回路と同様に、図１に示したハイサイド駆動回路４３のｐＭＯＳトランジスタ４５及びｎＭＯＳトランジスタ４６が設けられている。また、ハイサイド回路領域１０１とローサイド回路領域１０２の間には、第１実施形態に係る半導体集積回路と同様に、図１に示したレベルシフト回路４２のｎＭＯＳトランジスタ６９が設けられている。ｐＭＯＳトランジスタ４５、ｎＭＯＳトランジスタ４６及びｎＭＯＳトランジスタ６９の構成は第１実施形態に係る半導体集積回路と同様であるので、重複した説明を省略する。
図９は、第２実施形態に係る半導体集積回路の概略的な平面図を示す。図９のＡ−Ａ方向から見た断面図が図８に対応する。図９では、ハイサイド回路領域１０１のハイサイドｎウェル２及びハイサイドｐウェル３の平面パターンと、ローサイド回路領域１０２のｐ型の第２半導体領域２０、ｎ＋型の第１半導体領域（カソード領域）２２、ｐ型のベース領域２５、ｎ型のオフセット領域２６及びｎ型のローサイドｎウェル３１の平面パターンを模式的に示し、他の領域の平面パターンを省略している。
図８及び図９に示すように、第２実施形態に係る半導体集積回路のローサイド回路領域１０２において、ｎ＋型の第１半導体領域２２が上部に設けられたｐ型の第２半導体領域２０が、ハイサイド回路領域１０１に対して最も近い位置に距離Ｗ３だけ離間して配置されている。また、ｎ型のオフセット領域２６が上部に設けられたｐ型のベース領域２５が、ハイサイド回路領域１０１に対して中間の位置に距離Ｗ４だけ離間して配置されている。また、ｎ型のローサイドｎウェル３１が、ハイサイド回路領域１０１に対して最も遠い位置に距離Ｗ５だけ離間して配置されている。例えば、ローサイド回路領域１０２に対するｐ型の第２半導体領域２０の面積比率が１５％程度、ｐ型のベース領域２５の面積比率が３５％程度、ｎ型のローサイドｎウェル３１の面積比率が５０％程度である。
第２実施形態に係る半導体集積回路においては、図８に示すように、第１実施形態に係る半導体集積回路と同様に、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１により寄生ｐｎｐバイポーラトランジスタ３８が形成される。第２実施形態に係る半導体集積回路の通常動作時に、寄生ｐｎｐバイポーラトランジスタ３８のコレクタ電流の一部（破線の矢印で図示）が保護ダイオード７０を構成するｎ＋型の第１半導体領域２２に到達し、ｎ＋型の第１半導体領域２２とｐ型の第２半導体領域２０により形成される寄生ダイオードＤ１がオンする場合を考える。この場合、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１、ｐ型の第２半導体領域２０、ｎ＋型の第１半導体領域２２により形成される第１寄生ｐｎｐｎサイリスタが動作する。
また、第２実施形態に係る半導体集積回路の通常動作時に、寄生ｐｎｐバイポーラトランジスタ３８のコレクタ電流の一部（破線の矢印で図示）がｎＭＯＳトランジスタ４９を構成するｎ型のオフセット領域２６に到達し、ｎ型のオフセット領域２６とｐ型のベース領域２５により形成される寄生ダイオードＤ３がオンすることを考える。この場合、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１、ｐ型のベース領域２５及びｎ型のオフセット領域２６により形成される第２寄生ｐｎｐｎサイリスタが動作する。
また、第２実施形態に係る半導体集積回路の通常動作時に、寄生ｐｎｐバイポーラトランジスタ３８のコレクタ電流の一部（破線の矢印で図示）がｐＭＯＳトランジスタ４８を構成するｎ型のローサイドｎウェル３１に到達し、ｎ型のローサイドｎウェル３１とｐ−型の半導体基板１により形成される寄生ダイオードＤ４がオンする場合を考える。この場合、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１及びｎ型のローサイドｎウェル３１により形成される第３寄生ｐｎｐｎサイリスタが動作する。
ここで、図１０及び図１１に、第２実施形態の比較例に係る半導体集積回路を示す。図１１に示す平面図のＡ−Ａ方向から見た断面図が図１０に対応する。第２実施形態の比較例に係る半導体集積回路は、ローサイド回路領域１０２の素子がすべてｎ型の第３ウェル領域（ハイサイドｎウェル）３７に設けられている点が、第２実施形態に係る半導体集積回路と異なる。ローサイドｎウェル３１の不純物密度は、ハイサイドｎウェル２の不純物密度と同一又はハイサイドｎウェル２の不純物密度よりも低く、例えば１×１０１６ｃｍ−３程度である。
第２実施形態の比較例に係る半導体集積回路においては、第２実施形態に係る半導体集積回路と同様に、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１により寄生ｐｎｐバイポーラトランジスタ３８が形成される。第２実施形態の比較例に係る半導体集積回路の通常動作時に、寄生ｐｎｐバイポーラトランジスタ３８のコレクタ電流の一部（破線の矢印で図示）がｎ型のローサイドｎウェル３１に到達し、ローサイドｎウェル３１と半導体基板１により形成される寄生ダイオードＤ５がオンする場合を考える。この場合、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１、ｎ型のローサイドｎウェル３１により形成される寄生ｐｎｐｎサイリスタが動作する。
第２実施形態の比較例に係る半導体集積回路では、ローサイド回路領域１０２の素子がすべてハイサイドｎウェル３７に設けられている。このため、寄生ダイオードＤ５の内蔵電位が、第２実施形態に係る半導体集積回路の寄生ダイオードＤ４と同程度であり、且つ第２実施形態に係る半導体集積回路の寄生ダイオードＤ１，Ｄ３よりも低くなる。寄生ダイオードＤ５をオンさせないために、寄生ｐｎｐバイポーラトランジスタ３８からハイサイドｎウェル３７に到達する電流を低減すべく、ハイサイドｎウェル２に対してハイサイドｎウェル３７を遠ざけて配置する必要がある。したがって、図１０及び図１１に示すように、ハイサイド回路領域１０１とローサイド回路領域１０２の距離Ｗ６が大きくなり、チップ面積が増大する。
これに対して、第２実施形態に係る半導体集積回路によれば、図８及び図９に示すように、ローサイド回路領域１０２に含まれる複数の素子のうちの一部の素子をｎ型のローサイドｎウェル３１を用いずに設け、残りの素子をｎ型のローサイドｎウェル３１を用いて設けている。そして、保護ダイオード７０を構成するｎ＋型の第１半導体領域２２、ｎＭＯＳトランジスタ４９を構成するｎ型のオフセット領域２６、ｐＭＯＳトランジスタ４８を構成するｎ型のローサイドｎウェル３１の順で不純物密度が高い。このため、寄生ダイオードＤ１，Ｄ３，Ｄ４の順で内蔵電位が高く、オンしにくい。
そこで、第２実施形態に係る半導体集積回路では、図８及び図９に示すように、ハイサイド回路領域１０１に対して、ｎ＋型の第１半導体領域２２が上部に設けられたｐ型の第２半導体領域２０、ｎ型のオフセット領域２６が上部に設けられたｐ型のベース領域２５、ｎ型のローサイドｎウェル３１の順で遠ざかるように配置する。これにより、第１〜第３寄生ｐｎｐｎサイリスタの動作を抑制することができる。更に、ｎ型のローサイドｎウェル３１をハイサイド回路領域１０１に対して一定の距離Ｗ５だけ遠ざける必要があるが、ｎ型のローサイドｎウェル３１とハイサイド回路領域１０１の間に、ｎ型のローサイドｎウェル３１以外のｐ型の第２半導体領域２０及びｎ型のオフセット領域２６を配置することができ、チップ面積を縮小することができる。したがって、プロセスコストを増大させることなく、より小面積のチップで、寄生ｐｎｐｎサイリスタの動作を抑制することができる。
なお、第２実施形態では、ローサイド回路領域１０２が、ｐ型の第２半導体領域２０、ｐ型のベース領域２５、ｎ型のローサイドｎウェル３１の３つの素子形成領域を含む場合を例示したが、これに限定されない。例えば、ローサイド回路領域１０２が、ｐ型のベース領域２５を有さず、ｐ型の第２半導体領域２０及びｎ型のローサイドｎウェル３１の２つの領域のみを有していてもよい。或いは、ローサイド回路領域１０２が、ｐ型の第２半導体領域２０を有さず、ｐ型のベース領域２５及びｎ型のローサイドｎウェル３１のみを有していてもよい。更に、ローサイド回路領域１０２が、寄生ｐｎｐｎサイリスタをそれぞれ構成し、内蔵電位が異なる寄生ダイオードをそれぞれ有する４つ以上の素子形成領域を有していてもよい。この場合、寄生ダイオードの内蔵電位が高い素子形成領域ほど、ハイサイド回路領域１０１に近い位置に配置すればよい。
（第３実施形態）
第３実施形態に係る半導体集積回路の回路構成は、図１に示した実施形態に係る半導体集積回路の回路構成と同様である。第３実施形態に係る半導体集積回路は、図１２に示すように、ＶＳ電位を基準電位として動作するハイサイド回路領域１０１と、ＧＮＤ電位を基準電位として動作するローサイド回路領域１０２とを１チップに備える。ハイサイド回路領域１０１の構成は、図２に示した第１実施形態に係る半導体集積回路のハイサイド回路領域１０１と同様であるので、重複した説明を省略する。
ローサイド回路領域１０２は、第１素子形成領域１０２ａと、第１素子形成領域１０２ａと離間して配置された第２素子形成領域１０２ｂの２つの領域を含む。第１素子形成領域１０２ａは、基板電位（例えばＧＮＤ電位）より高い電位（例えばＶＣＣ電位）を常に印加可能な素子を含む。第１素子形成領域１０２ａに含まれる素子は、ｎ型の第３ウェル領域（ローサイドｎウェル）７７を用いて形成される。第１素子形成領域１０２ａのローサイドｎウェル７７には電源７４の正極側が接続されている。電源７４の負極側が半導体基板１に接続されている。電源７４には、サージを吸収するコンデンサ７５が並列接続されている。第１素子形成領域１０２ａは、ＧＮＤ電位より高いＶＣＣ電位を常に印加可能であるため、寄生ｐｎｐｎサイリスタの動作を抑制可能である。
一方、第２素子形成領域１０２ｂは、基板電位（ＧＮＤ電位）より高い電位（ＶＣＣ電位）を常に印加不可能な素子を含む。第２素子形成領域１０２ｂに含まれる素子は、ｎ型の第３ウェル領域（ローサイドｎウェル）を用いずに形成される。即ち、第２素子形成領域１０２ｂに含まれるｎ型の半導体領域のすべての不純物密度を、ハイサイドｎウェル２の不純物密度よりも高くする。第２素子形成領域１０２ｂのｎ型の半導体領域にはパルス電源７６が接続されている。第２素子形成領域１０２ｂは、ＧＮＤ電位と同電位になるタイミングがあるため、ＧＮＤ電位より高いＶＣＣ電位を常に印加不可能とみなせる。
例えば、第２素子形成領域１０２ｂは、図２に示した保護ダイオード７０を含む。保護ダイオード７０は、半導体基板１の上部に設けられたｐ型の第２半導体領域（ドリフト領域）２０と、第２半導体領域２０の上部に第２半導体領域２０を挟んで設けられたｐ＋型のアノード領域２１及びｎ＋型の第１半導体領域（カソード領域）２２を備える。第１半導体領域（カソード領域）２２の不純物密度は、ハイサイドｎウェル２の不純物密度よりも高い。
ここで、第３実施形態の比較例に係る半導体集積回路を図１３に示す。第３実施形態の比較例に係る半導体集積回路のローサイド回路領域１０２は、第１素子形成領域１０２ｃと、第２素子形成領域１０２ｄの２つの領域を含む。第１素子形成領域１０２ｃは、第３実施形態に係る半導体集積回路の第１素子形成領域１０２ａと同様に、基板電位（ＧＮＤ電位）より高い電位（ＶＣＣ電圧）を常に印加可能な素子を含む。第１素子形成領域１０２ｃは、第１素子形成領域１０２ａと同様に、第３ウェル領域（ローサイドｎウェル）７７を用いて形成している。
第２素子形成領域１０２ｄは、第３実施形態に係る半導体集積回路の第２素子形成領域１０２ｂと同様に、基板電位（ＧＮＤ電位）より高い電位（ＶＣＣ電圧）を常に印加不可能な素子を含む。第２素子形成領域１０２ｄは、第４ウェル領域（ローサイドｎウェル）７８を用いて形成している点が、第２素子形成領域１０２ｂと異なる。第２素子形成領域１０２ｄは基板電位（ＧＮＤ電位）より高い電位（ＶＣＣ電位）を常に印加不可能であり、寄生ｐｎｐｎサイリスタが動作し得る。このため、ハイサイド回路領域１０１に対して第２素子形成領域１０２ｄを遠ざけて配置する必要があるので、ハイサイド回路領域１０１と２素子形成領域１０２ｄの距離Ｗ８が大きくなり、チップ面積が増大する。
これに対して、第３実施形態に係る半導体集積回路によれば、図１２に示すように、第１素子形成領域１０２ａではローサイドｎウェル７７を用いて素子を選択的に形成する。一方、第２素子形成領域１０２ｂではローサイドｎウェルを用いずに、第２素子形成領域１０２ｂに含まれるｎ型の半導体領域のすべての不純物密度を、ハイサイドｎウェル２の不純物密度よりも高くする。これにより、ローサイドｎウェルを用いた第３実施形態の比較例に係る半導体集積回路場合と比較して、第２素子形成領域１０２ｂに含まれるｎ型の半導体領域により構成される寄生ダイオードがオンし難くなる。したがって、第２素子形成領域１０２ｂをハイサイド回路領域１０１に対して近づけて配置することができ、第２素子形成領域１０２ｂとハイサイド回路領域１０１の距離Ｗ７を小さくできる。この結果、チップ面積を縮小することができる。
なお、図１２では、ハイサイド回路領域１０１に対して第１素子形成領域１０２ａ及び第２素子形成領域１０２ｂが等距離Ｗ７に配置されているが、ハイサイド回路領域１０１に対して第２素子形成領域１０２ｂを第１素子形成領域１０２ａよりも近づけて配置してもよい。或いは、ハイサイド回路領域１０１と第１素子形成領域１０２ａの間に第２素子形成領域１０２ｂを配置してもよい。
（その他の実施形態）
上記のように、本発明は第１〜第３実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、第１及び第２実施形態において、図２及び図８に示すように、ローサイド回路領域１０２において、保護ダイオード７０がｐ型の第２半導体領域（ドリフト領域）２０を有する場合を例示したが、図１４に示すように、保護ダイオード７０がｐ型の第２半導体領域（ドリフト領域）２０を有していなくてもよい。この場合、ｐ＋型のアノード領域２１及びｎ＋型の第１半導体領域（カソード領域）２２が半導体基板１に接する。
また、第１実施形態において、図２に示すように、ハイサイド回路領域１０１が、ｐＭＯＳトランジスタ４５及びｎＭＯＳトランジスタ４６を備える場合を例示したが、ハイサイド回路領域１０１が備える素子はこれに限定されない。例えば、ハイサイド回路領域１０１は、ハイサイドｎウェル２内に形成可能な他の素子を更に備えていてもよい。
また、第１実施形態において、図２に示すように、ローサイド回路領域１０２が、保護ダイオード７０のみを備える場合を例示した。しかし、ローサイド回路領域１０２に含まれる素子を構成するｎ型の半導体領域のすべてが、ハイサイドｎウェル２よりも高不純物密度であれば、ローサイド回路領域１０２が備える素子はこれに限定されない。例えば、保護ダイオード７０とは異なる他の素子を更に備えていてもよく、保護ダイオード７０が無く他の素子のみを備えていてもよい。また、図２に示したローサイド回路領域１０２に、図８に示したｎＭＯＳトランジスタ４９が更に形成されていてもよい。この場合、ローサイド回路領域１０２に含まれるｎ型の半導体領域として、ｎＭＯＳトランジスタ４９を構成するｎ型のオフセット領域２６、ｎ＋型のドレイン領域２７、ｎ＋型のソース領域２８のいずれも、ハイサイドｎウェル２よりも高不純物密度である。
また、図２に示したローサイド回路領域１０２に、図８に示したｐＭＯＳトランジスタ４８が、ローサイドｎウェル領域３１を用いずに、ハイサイドｎウェル２よりも高不純物密度のｎ型の半導体領域を用いて形成されていてもよい。また、図１に示した入力制御回路４１のｐＭＯＳトランジスタ及びｎＭＯＳトランジスタが、ローサイドｎウェル領域を用いずに、ハイサイドｎウェル２よりも高不純物密度のｎ型の半導体領域を用いて形成されていてもよい。
また、図２に示すように、ハイサイド回路領域１０１とローサイド回路領域１０２の間に、図１に示したレベルシフト回路４２のｎＭＯＳトランジスタ６９が設けられた場合を例示したが、ｎＭＯＳトランジスタ６９が無い構造であってもよい。
また、第２実施形態において、図８に示すように、ローサイド回路領域１０２が、保護ダイオード７０、ｐＭＯＳトランジスタ４８及びｎＭＯＳトランジスタ４９を備える場合を例示したが、ローサイド回路領域１０２が備える素子はこれに限定されない。例えば、保護ダイオード７０又はｎＭＯＳトランジスタ４９が無い構造であってもよい。即ち、ローサイドｎウェルを用いずに形成した素子をハイサイド回路領域１０１に対して相対的に近い側に配置し、ローサイドｎウェルを用いて形成した素子をハイサイド回路領域１０１に対して相対的に遠い側に配置できればよい。
また、第１〜第３実施形態において、第１半導体領域としてカソード領域２２を例示し、第２半導体領域としてドリフト領域２０を例示したが、これらは例示にすぎない。即ち、ｎ型の第１半導体領域は、ローサイド回路領域１０２に含まれる素子の一部を構成し、ハイサイドｐウェル３、ハイサイドｎウェル２、ｐ−型の半導体基板１と共に寄生ｐｎｐｎサイリスタを構成するものである。第１半導体領域を主電極領域（アノード領域又はカソード領域）としてダイオード（例えば図１に示した保護ダイオード７０）が構成されていてもよく、第１半導体領域を主電極領域（ソース領域又はドレイン領域）としてＭＯＳＦＥＴ（例えば図８のｎＭＯＳトランジスタ４９）が構成されていてもよい。また、第２半導体領域は、ローサイド回路領域１０２に含まれる素子の一部を構成し、寄生ｐｎｐｎサイリスタ動作のきっかけとなる寄生ダイオードを第１半導体領域と共に構成するものである。
また、第１〜第３実施形態において、半導体基板１としてＳｉウェハを用いた半導体集積回路を例示したが例示に過ぎない。第１〜第３実施形態で説明した技術的思想は、ガリウムヒ素（ＧａＡｓ）等の化合物半導体を用いた半導体集積回路にも適用可能である。更に、第１〜第３実施形態で説明した技術的思想は、ＳｉＣ、窒化ガリウム（ＧａＮ）又はダイヤモンド等のワイドバンドギャップ半導体を用いた半導体集積回路にも適用可能である。更に、インジウムアンチモン（ＩｎＳｂ）等のナローギャップ半導体を用いた半導体集積回路にも適用可能である。
１…半導体基板
２…第１ウェル領域（ハイサイドｎウェル）
３…第２ウェル領域（ハイサイドｐウェル）
４，１０，１５，２７，３３…ドレイン領域
５，８，１７，２８，３４…ソース領域
６，９，２９，３５…コンタクト領域
７，１１，１９，３０，３６…ゲート電極
１３…ドリフト領域
２０…第２半導体領域（ドリフト領域）
１４…分離領域
１６，２５…ベース領域
１８…ベースコンタクト領域
２１…アノード領域
２２…第１半導体領域（カソード領域）
２４…カソード領域
２３，３１，３７，７７…第３ウェル領域（ローサイドｎウェル）
２６，３２…オフセット領域
３８ 寄生ｐｎｐバイポーラトランジスタ
４１…入力制御回路
４２…レベルシフト回路
４３…ハイサイド駆動回路
４５，４８…ｐＭＯＳトランジスタ
４６，６９，４９…ｎＭＯＳトランジスタ
５０…半導体集積回路
６０…電力変換部
６５…ブートストラップダイオード
６６…ブートストラップコンデンサ
６７…負荷
６８…レベルシフト抵抗
７０…保護ダイオード
７４…電源
７５…コンデンサ
７６…パルス電源
７８…第４ウェル領域（ローサイドｎウェル）
１０１…ハイサイド回路領域
１０２…ローサイド回路領域
１０２ａ，１０２ｂ，１０２ｃ，１０２ｄ…素子形成領域
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５…寄生ダイオード
ＦＷＤ１，ＦＷＤ２…還流ダイオード
Ｓ１…高圧側スイッチング素子
Ｓ２…低圧側スイッチング素子
本発明の更に他の態様は、（ａ）第１導電型の半導体基板と、（ｂ）半導体基板に定義される高電位側回路領域において、半導体基板の上部に設けられた第２導電型の第１ウェル領域と、（ｃ）第１ウェル領域の上部に設けられ、半導体基板よりも高不純物密度で第１導電型の第２ウェル領域と、（ｄ）高電位側回路領域から離間して半導体基板に定義され、高電位側回路領域の基準電位よりも低い電位を基準として動作する低電位側回路領域に設けられた、第１ウェル領域よりも高不純物密度で第２導電型の第１半導体領域と、（ｅ）低電位側回路領域の半導体基板の上部に第１半導体領域と離間して設けられ、第１ウェル領域と同一の不純物密度又は第１ウェル領域よりも低不純物密度で第２導電型の第３ウェル領域とを備え、半導体基板に印加される基板電位より高い電位を常に印加可能な素子が第３ウェル領域を用いて設けられ、電位を常に印加不可能な素子が第１半導体領域を用いて設けられている半導体集積回路であることを要旨とする。

Claims (7)

  1. 第１導電型の半導体基板と、
    前記半導体基板に定義される高電位側回路領域において、前記半導体基板の上部に設けられた第２導電型の第１ウェル領域と、
    前記第１ウェル領域の上部に設けられ、前記半導体基板よりも高不純物密度で第１導電型の第２ウェル領域と、
    前記高電位側回路領域から離間して前記半導体基板に定義され、前記高電位側回路領域の基準電位よりも低い電位を基準として動作する低電位側回路領域に設けられた第２導電型の第１半導体領域と、
    を備え、
    前記第１半導体領域を含む前記低電位側回路領域のすべての第２導電型の半導体領域が前記第１ウェル領域よりも高不純物密度であることを特徴とする半導体集積回路。
  2. 第１導電型の半導体基板と、
    前記半導体基板に定義される高電位側回路領域において、前記半導体基板の上部に設けられた第２導電型の第１ウェル領域と、
    前記第１ウェル領域の上部に設けられ、前記半導体基板よりも高不純物密度で第１導電型の第２ウェル領域と、
    前記高電位側回路領域から離間して前記半導体基板に定義され、前記高電位側回路領域の基準電位よりも低い電位を基準として動作する低電位側回路領域に設けられた、前記第１ウェル領域よりも高不純物密度で第２導電型の第１半導体領域と、
    前記低電位側回路領域の前記半導体基板の上部に前記第１半導体領域と離間して設けられ、前記第１ウェル領域と同一の不純物密度又は前記第１ウェル領域よりも低不純物密度で第２導電型の第３ウェル領域と、
    を備え、
    前記高電位側回路領域に対して、前記第１半導体領域が前記第３ウェル領域よりも相対的に近い位置に配置されていることを特徴とする半導体集積回路。
  3. 第１導電型の半導体基板と、
    前記半導体基板に定義される高電位側回路領域において、前記半導体基板の上部に設けられた第２導電型の第１ウェル領域と、
    前記第１ウェル領域の上部に設けられ、前記半導体基板よりも高不純物密度で第１導電型の第２ウェル領域と、
    前記高電位側回路領域から離間して前記半導体基板に定義され、前記高電位側回路領域の基準電位よりも低い電位を基準として動作する低電位側回路領域に設けられた、前記第１ウェル領域よりも高不純物密度で第２導電型の第１半導体領域と、
    前記低電位側回路領域の前記半導体基板の上部に前記第１半導体領域と離間して設けられ、前記第１ウェル領域と同一の不純物密度又は前記第１ウェル領域よりも低不純物密度で第２導電型の第３ウェル領域と、
    を備え、
    前記半導体基板に印加される基板電位より高い電位を常に印加可能な素子が前記第１半導体領域を用いて設けられ、前記電位を常に印加不可能な素子が前記第３ウェル領域を用いて設けられていることを特徴とする半導体集積回路。
  4. 前記低電位側回路領域の前記半導体基板の上部に設けられた第１導電型の第２半導体領域を更に備え、
    前記第１半導体領域が、前記第２半導体領域の上部に設けられ且つ前記第２半導体領域に接していることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
  5. 前記第１半導体領域が前記半導体基板に接していることを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
  6. 前記第１半導体領域を主電極領域としてダイオードが構成されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
  7. 前記第１半導体領域を主電極領域としてＭＯＳＦＥＴが構成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体集積回路。
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