JP2017112192A - 高耐圧集積回路装置 - Google Patents

Abstract

【課題】負電圧サージ耐量を向上させることができる高耐圧集積回路装置を提供すること。
【解決手段】ＨＶＪＴ１０３は、ｎ^-型領域３とｐ型分離領域４との寄生ダイオード１０８で構成される。ＨＶＪＴ１０３の一部１０３ｂに、ｐ型分離領域４をベース領域とするＨＶＮＭＯＳ１０７が配置される。ｐ型分離領域４と、ＧＮＤ端子に接続したＧＮＤピックアップ領域５との間に、ＨＶＪＴ１０３の寄生ダイオード１０８に逆接続されたダイオード１０９が配置される。ｐ型分離領域４は、ダイオード１０９を介してＧＮＤ端子に第１，２配線１３１，１３２で接続される。負電圧サージ発生時、第１，２配線１３１，１３２を経由する第１電流経路１４１はダイオード１０９により遮断され、ＨＶＪＴ１０３の寄生ダイオード１０８を介してＧＮＤ端子から高電位側領域１０１側へ流れる電流の経路は基板抵抗１３３を経由する第２電流経路１４２のみとなる。
【選択図】図２Ａ

Description

この発明は、高耐圧集積回路装置に関する。

従来、主に低容量のインバータにおいて、電力変換用ブリッジ回路を構成するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）などのスイッチング素子をゲート駆動させる半導体装置として、高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が公知である。一般的なＨＶＩＣの接続例について説明する。図１０は、一般的な高耐圧集積回路装置の接続例を示す回路図である。図１０には、電力変換用ブリッジ回路３００の一相分を構成する直列接続された２つのＩＧＢＴ３０１，３０２のうちの高電位側（ハイサイド側）のＩＧＢＴ（以下、上アームのＩＧＢＴとする）３０１を駆動するＨＶＩＣ２００を示す。上アームのＩＧＢＴのコレクタ端子は電源電位ＶＤに接続されている。電源電位ＶＤは例えば４００Ｖである。

図１０に示すように、ＨＶＩＣ２００は、マイコン等からＩＮ端子に入力された入力信号Ｖ_INに応じて、上アームのＩＧＢＴ３０１をゲート駆動するための信号をＯＵＴ端子から出力する。ＨＶＩＣ２００のＯＵＴ端子から出力された信号は、上アームのＩＧＢＴ３０１のゲートに入力される。ＨＶＩＣ２００からのゲート信号を受けて上アームのＩＧＢＴ３０１が動作し、上アームのＩＧＢＴ３０１と低電位側（ローサイド側）のＩＧＢＴ（以下、下アームのＩＧＢＴとする）３０２との接続点（出力点）３０３のＶ_OUT端子から出力された信号がモータなどの誘電負荷に出力される。ＨＶＩＣ２００のＶＢ端子およびＧＮＤ端子は、それぞれ、ＨＶＩＣ２００の最高電位（ハイサイド電源電位）ＶＢ、および、ＨＶＩＣ２００の最低電位である接地電位ＧＮＤに接続されている。

ＨＶＩＣ２００のＶＳ端子およびＶＣＣ端子は、それぞれ、ＨＶＩＣ２００のハイサイド回路部（不図示）の基準電位ＶＳおよびローサイド回路部（不図示）の電源電位ＶＣＣに接続されている。最高電位ＶＢは、ノイズの影響を受けない通常状態では、ブートストラップコンデンサ等によりハイサイド回路部の基準電位ＶＳよりも１５Ｖ程度高電位に保たれている。ハイサイド回路部の基準電位ＶＳは、上アームのＩＧＢＴ３０１と下アームのＩＧＢＴ３０２との接続点３０３の電位であり、電力変換の過程で０Ｖから数百Ｖ（電源電位ＶＤ）の間で変化する。ＨＶＩＣ２００には、ＩＧＢＴ３０１，３０２の動作によって生じる様々なノイズが入力される。このため、ＨＶＩＣ２００は、ＩＧＢＴ３０１，３０２の動作によって生じるノイズに対する耐性を有し、誤動作や破壊を起こさないように設計される。

このようなＨＶＩＣでは、同一の半導体チップに設けた高電位側領域と低電位側領域とを、これらの領域の間に設けた高耐圧接合終端領域（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ ｒｅｇｉｏｎ）で電気的に分離する高耐圧接合を利用したｐｎ接合分離技術が知られている。ＨＶＪＴには、レベルシフタとして機能する高耐圧のｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ、以下、ＨＶＮＭＯＳとする）やｐチャネル型ＭＯＳＦＥＴ（以下、ＨＶＰＭＯＳとする）が配置されている。このレベルシフタを介して高電位領域と低電位領域との間の信号伝達が行われる。従来のＨＶＩＣ２００の構造について説明する。

図１８は、従来の高耐圧集積回路装置のＨＶＮＭＯＳの構造の概略を示す断面図である。図１９は、従来の高耐圧集積回路装置のＨＶＪＴの構造の概略を示す断面図である。図２０は、図１８，１９の等価回路を示す回路図である。図１８〜２０に示す従来のＨＶＩＣ２００は、同一のｐ^-型半導体基板２１１上に高電位側領域２０１および低電位側領域２０２を備え、これらの領域間をＨＶＪＴ２０３で電気的に分離した構成を有する。高電位側領域２０１は、ｐ^-型半導体基板２１１に設けられたｎ型領域２１２である。ｎ型領域２１２は、ＶＢ端子に電気的に接続されている。ｎ型領域２１２の内部に選択的に設けられたｐ型領域２２２は、ＶＳ端子に電気的に接続されている。ｎ型領域２１２には、ハイサイド回路部２０４やレベルシフト抵抗２０６が配置される。

ハイサイド回路部２０４は、最高電位ＶＢを電源電位とし、基準電位ＶＳで動作し、ローサイド回路部２０５からの信号に基づいてＨＶＩＣ２００のＯＵＴ端子から出力される信号を生成する。ＨＶＪＴ２０３は、ｎ型領域２１２の周囲を囲むｎ^-型領域２１３と、ｎ^-型領域２１３の周囲を囲むｐ型分離領域２１４との間のｐｎ接合で形成される寄生ダイオード２０８で構成される。ｐ型分離領域２１４の内部に設けられたｐ⁺型コンタクト領域２２４は、コンタクト電極２２５および第２配線（金属配線）２３２を介してＧＮＤ端子に電気的に接続されている。ＨＶＩＣ２００の最高電位ＶＢやハイサイド回路部２０４の基準電位ＶＳが数百Ｖの高電位になったとしても、ＨＶＪＴ２０３により高電位側領域２０１と低電位側領域２０２とが電気的に分離される。

ＨＶＪＴ２０３の一部（以下、ＨＶＮＭＯＳ領域とする）２０３ｂには、レベルシフタとして機能するＨＶＮＭＯＳ２０７が配置されている。ＨＶＮＭＯＳ２０７は、ｎ^-型領域２１３をドリフト領域とし、ｐ型分離領域２１４をベース領域とする横型ＭＯＳＦＥＴである。ＨＶＮＭＯＳ２０７は、ｎ^-型領域２１３を深さ方向に貫通するｐ型分離領域２１７によりハイサイド回路部２０４と電気的に分離されている。ｐ型分離領域２１４のｐ⁺型コンタクト領域２２４およびコンタクト電極２２５は、それぞれ、ＨＶＮＭＯＳ２０７のベースコンタクト領域およびベースピックアップ電極として機能する。ＨＶＮＭＯＳ２０７のｎ⁺型ソース領域２４１には、ソース電極２４４が接する。

ＨＶＮＭＯＳ２０７のソース電極２４４およびベースピックアップ電極は、第１配線（金属配線）２３１を介してＧＮＤ端子に電気的に接続されている。ＨＶＮＭＯＳ２０７のｎ⁺型ドレイン領域２４２には、ドレイン電極２４５が接する。ＨＶＮＭＯＳ２０７のドレイン電極２４５は、レベルシフト抵抗２０６を介してＶＢ端子に電気的に接続されている。ＨＶＮＭＯＳ２０７のゲート電極２４３には、ＨＶＮＭＯＳ２０７をゲート駆動するための制御回路２３４が接続されている。符号２０９，２４６は、それぞれ層間絶縁膜およびＨＶＮＭＯＳ２０７のゲート絶縁膜である。符号２０８ａ，２０８ｂは、それぞれ、ＨＶＪＴ２０３のＨＶＮＭＯＳ領域２０３ｂ以外の部分（以下、ＨＶＪＴ領域とする）２０３ａの寄生ダイオード２０８、および、ＨＶＮＭＯＳ領域２０３ｂの寄生ダイオード２０８である。

低電位側領域２０２は、ｐ^-型半導体基板２１１の、ｐ型分離領域２１４よりも外側の部分である。以降の説明においては、チップおもて面に平行な方向に、ｎ型領域２１２側を内側とし、ｎ型領域２１２に対して反対側を外側とする。低電位側領域２０２に選択的に設けられたｎ型領域２１６は、ＶＣＣ端子に電気的に接続されている。ｎ型領域２１６の内部に選択的に設けられたｐ型領域２２６は、ＧＮＤ端子に電気的に接続されている。ｎ型領域２１６には、ローサイド回路部２０５が配置される。ローサイド回路部２０５は、最高電位ＶＢよりも低い電源電位ＶＣＣで、接地電位ＧＮＤを基準電位として動作する。ｐ型分離領域２１４とｎ型領域２１６との間には、ＧＮＤ端子に電気的に接続されたｐ型領域（以下、ＧＮＤピックアップ領域とする）２１５が選択的に設けられている。

しかしながら、図１８〜２０に示す従来のＨＶＩＣ２００では、上アームのＩＧＢＴ３０１がオンからオフに変わった直後に、ハイサイド回路部の基準電位ＶＳが接地電位ＧＮＤよりも低電位（マイナス電位）になる場合があることが知られている。これによってハイサイド回路部が誤動作したり、破壊に至る虞がある。このため、ハイサイド回路部の基準電位ＶＳが接地電位ＧＮＤよりも低電位になる場合にＶＳ端子に印加された負電圧を一種のノイズとみなし、負電圧サージと呼ぶこととする。負電圧サージの絶対値は、上アームのＩＧＢＴ３０１に流れる電流が大きいほど大きくなる。このため、大電流の流れる上アームのＩＧＢＴ３０１にＨＶＩＣ２００を対応させるには、ＨＶＩＣ２００の負電圧サージ耐量（耐圧）を向上させる必要がある。

負電圧サージによりハイサイド回路部２０４の誤動作や破壊が起きるのは、ｐｎ接合分離技術を用いたＨＶＩＣ２００には、ＨＶＪＴ２０３に寄生ダイオード２０８が存在するからである（図１８，１９参照）。負電圧サージの絶対値が大きい場合、寄生ダイオード２０８がオン（順方向に通電）する。これによって、ＧＮＤ端子から第１，２配線２３１，２３２、コンタクト電極２２５、ｐ⁺型コンタクト領域２２４およびｐ型分離領域２１４の経路（以下、第１電流経路とする）２５１で流れる電流が大きくなる。また、ＧＮＤ端子からＧＮＤピックアップ領域２１５、基板抵抗２３３およびｐ型分離領域２１４の経路（以下、第２電流経路とする）２５２で流れる電流が大きくなる。基板抵抗２３３とは、ｐ^-型半導体基板２１１の裏面側の、他の領域が形成されないことでｐ^-型領域２１０として残っている部分の抵抗である。

この第１，２電流経路２５１，２５２を流れる電流が大きいと、ハイサイド回路部２０４に形成される寄生トランジスタや寄生サイリスタがオンし、ハイサイド回路部２０４の誤動作や局所的な破壊が生じる虞がある。また、第１，２電流経路２５１，２５２を流れる電流がローサイド回路部２０５に流れ込み、ローサイド回路部２０５の誤動作や局所的な破壊が生じる虞がある。したがって、ＨＶＩＣ２００の負電圧サージ耐量を向上させる方法として、ＨＶＩＣ２００の各部のレイアウトを工夫する方法がある。具体的には、ハイサイド回路部２０４をＨＶＪＴ２０３から離して配置したり、ＨＶＪＴ２０３とローサイド回路部２０５との間にＧＮＤピックアップ領域２１５を配置するなどが挙げられる。

また、負電圧サージ耐量を向上させたＨＶＩＣとして、レベルシフタに属するスイッチング素子のドレイン電極と、ハイサイド回路部を構成する増幅器に属するＭＯＳトランジスタのゲート電極との間に、ダイオードを配置した装置が提案されている（例えば、下記特許文献１（第００４８〜００４９段落）参照。）。下記特許文献１では、ＨＶＪＴを構成する寄生ダイオードを通じて流れる電流を、スイッチング素子とハイサイド回路部との間に配置したダイオードによって阻止している。また、下記特許文献１では、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることで、半導体基板の積層構造に基づく寄生ダイオードが形成されることを防止している。

また、別のＨＶＩＣとして、ＨＶＪＴの幅を中間電位領域に対向する部分で他の部分よりも広げた装置が提案されている（例えば、下記特許文献２（第０１０５段落、第７図）参照。）。下記特許文献２では、ＨＶＪＴを構成する寄生ダイオードのカソード抵抗を中間電位領域付近で相対的に高くすることで、負電圧サージ入力時に正孔の注入が局部的に少ない領域をＨＶＪＴの内部に選択的に形成している。

特開２００１−０２５２３５号公報 特許第５４３５１３８号公報

しかしながら、従来のようにＨＶＩＣ２００の各部のレイアウトを工夫して負電圧サージ耐量を向上させる場合、デザインルール（設計基準）が複雑化し、レイアウトの制約が多くなるなどの問題がある。

この発明は、上述した従来技術による問題点を解消するため、負電圧サージ耐量を向上させることができる高耐圧集積回路装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧集積回路装置は、次の特徴を有する。半導体基板の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域に接し、前記第１半導体領域の周囲を囲む第２導電型の第２半導体領域が設けられている。前記第２半導体領域は、前記第１半導体領域よりも不純物濃度が低い。前記第２半導体領域に接し、前記第２半導体領域の周囲を囲む第１導電型の第３半導体領域が設けられている。前記第３半導体領域よりも外側に、第１導電型の第４半導体領域が選択的に設けられている。前記第３半導体領域の内部に、第２導電型の第５半導体領域が選択的に設けられている。前記半導体基板の表面層に、第２導電型の第６半導体領域が選択的に設けられている。前記第３半導体領域の、前記第５半導体領域と前記第６半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介してゲート電極が設けられている。前記第６半導体領域の内部に、第２導電型の第７半導体領域が選択的に設けられている。カソードが前記第４半導体領域と電気的に接続され、かつアノードが前記第３半導体領域および前記第５半導体領域と電気的に接続されたダイオードが設けられている。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、第２導電型の第８半導体領域および第１導電型の第９半導体領域をさらに備える。前記第８半導体領域は、前記第３半導体領域と前記第４半導体領域との間に設けられている。前記第９半導体領域は、前記第８半導体領域の内部に選択的に設けられている。そして、前記第８半導体領域を前記カソードとし、前記第９半導体領域を前記アノードとする前記ダイオードが構成されることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記半導体基板上に設けられたポリシリコン層で前記ダイオードが構成されることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記第３半導体領域は、前記ダイオードを介して前記第４半導体領域に配線接続されていることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記第２半導体領域は、前記第６半導体領域を兼ねることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記第３半導体領域は、前記第５半導体領域が配置された第１部分と、前記第１部分よりも内側に配置された前記第１部分以外の第２部分と、からなる。前記第６半導体領域は、前記第２部分よりも外側に、前記第１部分に接して配置されている。前記ゲート電極は、前記第１部分の、前記第５半導体領域と前記第６半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられていることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、第２導電型の第１０半導体領域およびローサイド回路部をさらに備える。前記第１０半導体領域は、前記第３半導体領域よりも外側に選択的に設けられている。前記ローサイド回路部は、前記第１０半導体領域に配置されている。そして、前記第４半導体領域は、前記第３半導体領域と前記第１０半導体領域との間に配置されていることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、ハイサイド回路部および第１導電型の分離半導体領域をさらに備える。前記ハイサイド回路部は、前記第１半導体領域に配置されている。前記分離半導体領域は、前記ハイサイド回路部と前記第７半導体領域との間において、前記第２半導体領域または前記第１半導体領域に局部的に配置された、もしくは前記第２半導体領域または前記第１半導体領域が深さ方向の全域にわたって存在しない部分で構成されたことを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記分離半導体領域は、前記第２半導体領域または前記第１半導体領域を深さ方向に貫通するウェル領域からなることを特徴とする。

また、この発明にかかる高耐圧集積回路装置は、上述した発明において、前記分離半導体領域は、前記第２半導体領域または前記第１半導体領域において、前記半導体基板が前記ゲート電極側の表面に露出してなることを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる高耐圧集積回路装置は、次の特徴を有する。半導体基板の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域に接し、前記第１半導体領域の周囲を囲む第２導電型の第２半導体領域が設けられている。前記第２半導体領域は、前記第１半導体領域よりも不純物濃度が低い。前記第２半導体領域に接し、前記第２半導体領域の周囲を囲む第１導電型の第３半導体領域が設けられている。前記第３半導体領域よりも外側に、第１導電型の第４半導体領域が選択的に設けられている。前記第３半導体領域の内部に、第２導電型の第５半導体領域が選択的に設けられている。第１部分は、前記第３半導体領域のうち、前記第５半導体領域が配置された部分である。第２部分は、前記第３半導体領域のうち、前記第１部分と離して、前記第１部分よりも内側に配置された前記第１部分以外の部分である。前記第２部分よりも外側に、前記第１部分に接して第２導電型の第６半導体領域が選択的に設けられている。前記第１部分の、前記第５半導体領域と前記第６半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介してゲート電極が設けられている。前記第６半導体領域の内部に、第２導電型の第７半導体領域が選択的に設けられている。カソードが前記第４半導体領域と電気的に接続され、かつアノードが前記第３半導体領域または前記第５半導体領域と電気的に接続されたダイオードが設けられている。

上述した発明によれば、負電圧サージ発生時にＨＶＪＴの接地電位側（第３半導体領域）とＧＮＤ端子との間の低抵抗な配線を経由する第１電流経路を遮断することができる。これにより、負電圧サージ発生時にＨＶＪＴの寄生ダイオード（第３半導体領域と第２半導体領域との間のｐｎ接合で形成される寄生ダイオード）を流れる電流の経路が高抵抗な基板抵抗を経由する第２電流経路のみとなる。この高抵抗な基板抵抗により、負電圧サージ発生時にＨＶＪＴの寄生ダイオードを流れる電流を小さくすることができる。

本発明にかかる高耐圧集積回路装置によれば、負電圧サージ耐量を向上させることができるという効果を奏する。

実施の形態１にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。 図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図１の切断線Ａ−Ａ’における断面構造の別の一例を示す断面図である。 図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図２Ａ，３の等価回路を示す回路図である。 第１比較例のＨＶＮＭＯＳの構造の概略を示す断面図である。 第１比較例のＨＶＪＴの構造の概略を示す断面図である。 図５，６の等価回路を示す回路図である。 第１比較例の負電圧サージ耐量と飽和ドレイン電流との関係を示す特性図である。 第２比較例の回路構成を示す回路図である。 一般的な高耐圧集積回路装置の接続例を示す回路図である。 実施の形態２にかかる高耐圧集積回路装置の構造を示す断面図である。 実施の形態３にかかる高耐圧集積回路装置の構造を示す断面図である。 実施の形態４にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。 図１３の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 図１３の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 実施の形態５にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。 図１６Ａの等価回路を示す回路図である。 実施の形態６にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。 図１７Ａの等価回路を示す回路図である。 従来の高耐圧集積回路装置のＨＶＮＭＯＳの構造の概略を示す断面図である。 従来の高耐圧集積回路装置のＨＶＪＴの構造の概略を示す断面図である。 図１８，１９の等価回路を示す回路図である。

以下に添付図面を参照して、この発明にかかる高耐圧集積回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態１）
実施の形態１にかかる高耐圧集積回路装置（ＨＶＩＣ）の構造について、電力変換用ブリッジ回路の上アームのＩＧＢＴを駆動する場合を例に図１〜４，１０を参照しながら説明する。図１は、実施の形態１にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。例えば、図１に示す実施の形態１にかかるＨＶＩＣ１００が、電力変換用ブリッジ回路３００の一相分を構成するＩＧＢＴ３０１，３０２のうちの高電位側（ハイサイド側）のＩＧＢＴ（上アームのＩＧＢＴ）３０１を駆動する場合を例に説明する。すなわち、実施の形態１にかかるＨＶＩＣ１００の接続例は、図１０の符号２００を符号１００に代えた構成である。

図１に示す実施の形態１にかかるＨＶＩＣ１００は、同一のｐ^-型半導体基板（半導体チップ）１上に高電位側領域１０１および低電位側領域１０２を備え、これらの領域間を高耐圧接合終端領域（ＨＶＪＴ）１０３で電気的に分離した構成を有する。高電位側領域１０１は、その周囲をＨＶＪＴ１０３で囲まれており、ＨＶＩＣ１００の最高電位ＶＢやハイサイド回路部（高電位側回路）１０４の基準電位ＶＳが数百Ｖの高電位になったとしても、ＨＶＪＴ１０３により低電位側領域１０２と電気的に分離される。高電位側領域１０１は、略矩形状の平面レイアウトに配置したｎ型領域（第１半導体領域）２である。以降の説明においては、チップおもて面に平行な方向に、ｎ型領域２側を内側とし、ｎ型領域２に対して反対側を外側とする。

ｎ型領域２は、ＨＶＩＣ１００のＶＢ端子に電気的に接続されている。ｎ型領域２には、例えば、後述するハイサイド回路部１０４やレベルシフト抵抗１０６（図２〜４参照）などが配置される。ハイサイド回路部１０４は、ＨＶＩＣ１００の最高電位（ハイサイド電源電位）ＶＢを電源電位とし、基準電位ＶＳで動作し、後述するローサイド回路部（低電位側回路）１０５（図２，３参照）からの信号に基づいてＨＶＩＣ１００のＯＵＴ端子から出力される信号を生成する例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路である。ハイサイド回路部１０４の基準電位ＶＳは、上アームのＩＧＢＴ３０１と下アームのＩＧＢＴ３０２との接続点３０３の電位である。

ＨＶＪＴ１０３は、ｐ型分離領域（第３半導体領域）４とｎ^-型領域（第２半導体領域）３の間のｐｎ接合で形成される寄生ダイオード１０８（図２〜４参照）で構成される。ｎ^-型領域３は、ｎ型領域２の周囲を囲む略環状の平面レイアウトに配置されている。ｐ型分離領域４は、ｎ^-型領域３の周囲を囲む略環状の平面レイアウトに配置されている。図１では、ｎ^-型領域３とｐ型分離領域４との境界を図示省略する。ＨＶＪＴ１０３の一部（以下、ＨＶＮＭＯＳ領域とする）１０３ｂには、後述するｎチャネル型ＭＯＳＦＥＴ（ＨＶＮＭＯＳ）１０７（図２〜４参照）が配置されている。符号１０３ａは、ＨＶＪＴ１０３のＨＶＮＭＯＳ領域１０３ｂ以外の部分（以下、ＨＶＪＴ領域とする）である。

低電位側領域１０２は、ｐ^-型の半導体基板１の、ｐ型分離領域４よりも外側の部分である。低電位側領域１０２に配置されたｎ型領域（第１０半導体領域）６は、ＨＶＩＣ１００のＶＣＣ端子に電気的に接続されている。ｎ型領域６には、例えば、ローサイド回路部１０５が配置される。ローサイド回路部１０５は、電源電位ＶＣＣが供給され、接地電位（最低電位）ＧＮＤを基準電位として動作するＣＭＯＳ回路である。電源電位ＶＣＣと接地電位ＧＮＤとの差は例えば１５Ｖである。ｐ型分離領域４とｎ型領域６との間には、例えば略直線状の平面レイアウトにｐ型領域（第４半導体領域）５が配置されている。ｐ型領域（ＧＮＤピックアップ領域）５は、ＨＶＩＣ１００のＧＮＤ端子に電気的に接続されている。

ＧＮＤピックアップ領域５は、負電圧サージ発生時に後述する第１，２電流経路１４１，１４２を流れる電流のローサイド回路部１０５への流れ込みを防止する機能を有する。ｐ型分離領域４とＧＮＤピックアップ領域５との間には、ｎ^-型領域（第８半導体領域）８が配置されている。ｐ型分離領域４とＧＮＤピックアップ領域５との間の寄生抵抗が確保されていれば、低電位側領域１０２の、ｐ型分離領域４とＧＮＤピックアップ領域５との間以外の部分にｎ^-型領域８が配置されていてもよい。このｎ^-型領域８を用いて後述するダイオード１０９が構成される。図１では、ｎ型領域６およびｎ^-型領域８の輪郭線を図示省略する。ＨＶＩＣ１００のＶＢ端子およびＧＮＤ端子は、それぞれ、ＨＶＩＣ１００の最高電位ＶＢ、および、ＨＶＩＣ１００の最低電位である接地電位ＧＮＤに接続されている。ＨＶＩＣ１００のＶＳ端子およびＶＣＣ端子は、それぞれ、ハイサイド回路部１０４の基準電位ＶＳおよびローサイド回路部１０５の電源電位ＶＣＣに接続されている。

ＨＶＩＣ１００の最高電位ＶＢは、ノイズの影響を受けない通常状態では、ブートストラップコンデンサ等によりハイサイド回路部１０４の基準電位ＶＳよりも例えば１５Ｖ程度高電位に保たれている。図１０に示すように、ＩＧＢＴ３０１がオン状態でＩＧＢＴ３０２がオフ状態の時に最高電位ＶＢが最も高い電位になる。ＩＧＢＴ３０１がオフ状態でＩＧＢＴ３０２がオン状態の時に最高電位ＶＢは１５Ｖ程度となる。ＨＶＩＣ１００のＯＵＴ端子は、上アームのＩＧＢＴ３０１のゲートに接続され、上アームのＩＧＢＴ３０１にゲート信号を供給する。ＨＶＩＣ１００のＩＮ端子は、ＨＶＩＣ１００を制御するための例えばマイコンなどの制御回路１３４に接続されている。ＨＶＩＣ１００は、制御回路１３４から制御信号の入力を受けて、上アームのＩＧＢＴ３０１のゲート信号を生成する。上アームのＩＧＢＴ３０１は、ＨＶＩＣ１００からのゲート信号によりオン・オフ制御される。

次に、実施の形態１にかかるＨＶＩＣ１００の断面構造について説明する。図２Ａは、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図２Ｂは、図１の切断線Ａ−Ａ’における断面構造の別の一例を示す断面図である。図３は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図２Ａ，２Ｂには、レベルシフタとして機能する高耐圧のＨＶＮＭＯＳ１０７の構造の概略を示す。図３には、ＨＶＪＴ１０３の構造の概略を示す。図４は、図２，３の等価回路を示す回路図である。ｐ^-型の半導体基板１のおもて面の表面層には、上述したように所定の配置で、ｎ型領域２、ｎ^-型領域３、ｐ型分離領域４、ＧＮＤピックアップ領域５、ｎ型領域６およびｎ^-型領域８がそれぞれ選択的に設けられている。

ｎ型領域２の内部には、ｐ型領域２１が選択的に設けられている。ｐ型領域２１の内部には、ｐ⁺型コンタクト領域２２が設けられている。ｐ⁺型コンタクト領域２２は、コンタクト電極２３を介してＨＶＩＣ１００のＶＳ端子に電気的に接続されている。また、ｎ型領域２の内部には、ｐ型領域２１と離してｎ⁺型コンタクト領域２４が選択的に設けられている。ｎ⁺型コンタクト領域２４は、コンタクト電極２５を介してＨＶＩＣ１００のＶＢ端子に電気的に接続されている。ｎ型領域２には、例えばハイサイド回路部１０４（ＣＭＯＳ回路）を構成する横型ｎチャネル型ＭＯＳＦＥＴ（不図示）が配置される。

ｐ型領域２１には、例えばハイサイド回路部１０４を構成する横型ｐチャネル型ＭＯＳＦＥＴ（不図示）が配置される。ｎ^-型領域３は、ｎ型領域２よりも外側に配置され、ｎ型領域２に接する。ｎ^-型領域３の深さは、ｎ型領域２よりも浅くてもよい。ｐ型分離領域４は、ｎ^-型領域３よりも外側に配置され、ｎ^-型領域３に接する。ｐ型分離領域４の深さは、ｎ^-型領域３の深さよりも深い。ｐ型分離領域４とｎ^-型領域３とのｐｎ接合で寄生ダイオード１０８が形成されている。ｐ型分離領域４の内部には、ｐ⁺型コンタクト領域４１が選択的に設けられている。

ｐ⁺型コンタクト領域４１は、ｎ^-型領域３と離して、ｎ^-型領域３の周囲を囲む略環状の平面レイアウトに配置されている。コンタクト電極４２は、ｐ⁺型コンタクト領域４１に接する。ｎ^-型領域３およびｐ型分離領域４の一部（ＨＶＮＭＯＳ領域１０３ｂ）には、ＨＶＮＭＯＳ１０７が配置されている。ＨＶＮＭＯＳ１０７は、ｎ^-型領域３をドリフト領域とし、ｐ型分離領域４をベース領域とする横型ＭＯＳＦＥＴである。ＨＶＮＭＯＳ１０７は、ＨＶＮＭＯＳ領域１０３ｂにおいてｎ^-型領域３を深さ方向に貫通するｐ型分離領域（分離半導体領域）７によりハイサイド回路部１０４と電気的に分離されている。

具体的には、ＨＶＮＭＯＳ１０７は、ｎ^-型領域３、ｎ⁺型ドレイン領域（第７半導体領域）３１、ドレイン電極３２、ｐ型分離領域４、ｐ⁺型コンタクト領域４１、コンタクト電極４２、ｎ⁺型ソース領域（第５半導体領域）４３、ソース電極４４、ゲート絶縁膜４６およびゲート電極４５を備える。ｎ⁺型ドレイン領域３１は、ＨＶＮＭＯＳ領域１０３ｂにおいて、ｎ^-型領域３の内部に選択的に設けられている。また、ｎ⁺型ドレイン領域３１は、ｐ型分離領域７よりも外側に、ｐ型分離領域７と離して配置されている。ドレイン電極３２は、ｎ⁺型ドレイン領域３１に接し、かつレベルシフト抵抗１０６を介してＨＶＩＣ１００のＶＢ端子に電気的に接続されている。

ｐ⁺型コンタクト領域４１およびコンタクト電極４２は、ＨＶＮＭＯＳ領域１０３ｂにおいて、それぞれＨＶＮＭＯＳ１０７のベースコンタクト領域およびベースピックアップ電極として機能する。ｎ⁺型ソース領域４３は、ｐ型分離領域４の内部に選択的に設けられている。ｎ⁺型ソース領域４３は、ｐ⁺型コンタクト領域４１よりも内側に配置され、ｐ⁺型コンタクト領域４１に接する。ｎ⁺型ソース領域４３とｐ⁺型コンタクト領域４１とを短絡（ショート）させることで、バックゲート（ｐ型分離領域４）の電位Ｖ_SUBがＨＶＮＭＯＳ１０７のソース電位よりも持ち上がりにくくなる。このため、ｎ⁺型ソース領域４３、ｐ型分離領域４およびｎ^-型領域３からなる寄生ｎｐｎバイポーラトランジスタの動作を抑制することができる。

ソース電極４４は、ｎ⁺型ソース領域４３に接する。ソース電極４４およびベースピックアップ電極（コンタクト電極４２）は電気的に接続されている。ゲート電極４５は、ｐ型分離領域４の、ｎ⁺型ソース領域４３とｎ^-型領域３とに挟まれた部分の表面上にゲート絶縁膜４６を介して設けられている。ゲート電極４５には、ＨＶＮＭＯＳ１０７をゲート駆動するための制御回路１３４が接続されている。ｐ型分離領域７は、ｎ⁺型ドレイン領域３１とハイサイド回路部１０４（ｎ⁺型コンタクト領域２４）との間を電気的に分離する機能を有する。よって、ｐ型分離領域７は、ｎ⁺型ドレイン領域３１とハイサイド回路部１０４（ｎ⁺型コンタクト領域２４）との間に配置されていればよく、基板裏面側のｐ^-型領域１０につながるようにｎ型領域２またはｎ^-型領域３に設けられている。基板裏面側のｐ^-型領域１０とは、ｐ^-型の半導体基板１の、ｎ型領域２，６、ｎ^-型領域３，８、ｐ型分離領域４，７およびＧＮＤピックアップ領域５よりも基板おもて面から深い部分に、これらの領域が形成されないことでｐ型領域として残っている部分である。ｎ⁺型ドレイン領域３１とハイサイド回路部１０４（ｎ⁺型コンタクト領域２４）との距離を長く形成して十分電気的に分離することができる場合には、ｐ型分離領域７を形成しなくてもよい。

また、ｐ型分離領域７は、ｎ型領域２の周囲を囲むようにＨＶＪＴ領域１０３ａからＨＶＮＭＯＳ領域１０３ｂにわたって平面形状が環状になるように配置されていてもよいし、ＨＶＮＭＯＳ領域１０３ｂのみに設けられていてもよい。さらに、ｐ型分離領域７は、その両端がｐ型分離領域４に接してＨＶＮＭＯＳ領域１０３ｂを囲むように設けられてもよい。また、図２Ｂのように、ｐ^-型分離領域７は、基板裏面側のｐ型領域１０から基板おもて面に露出するようにスリット状に残るｐ^-型の半導体基板１の一部であってもよい。図２Ｂでは、基板おもて面に露出するｐ^-型分離領域７となるスリット状のｐ型の半導体基板１の一部をｎ^-型領域３の一部に配置しているが、ｎ型領域２とｎ^-型領域３との間に配置してもよいし、ｎ型領域２の一部に配置してもよい。符号１０８ａ，１０８ｂは、それぞれ、ＨＶＪＴ領域１０３ａの寄生ダイオード１０８、および、ＨＶＮＭＯＳ領域１０３ｂの寄生ダイオード１０８である。図２Ｂの符号９ａ，９ｂは、それぞれ、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局所酸化）膜および層間絶縁膜である。

ｎ型領域６は、ｐ型分離領域４よりも外側に、ｐ型分離領域４と離して配置されている。ｎ型領域６の内部には、ｐ型領域６１が選択的に設けられている。ｐ型領域６１の内部には、ｐ⁺型コンタクト領域６２が設けられている。ｐ⁺型コンタクト領域６２は、コンタクト電極６３を介してＨＶＩＣ１００のＧＮＤ端子に電気的に接続されている。また、ｎ型領域６の内部には、ｐ型領域６１と離してｎ⁺型コンタクト領域６４が選択的に設けられている。ｎ⁺型コンタクト領域６４は、コンタクト電極６５を介してＨＶＩＣ１００のＶＣＣ端子に電気的に接続されている。ｎ型領域６には、ローサイド回路部１０５（ＣＭＯＳ回路）を構成する横型ｎチャネル型ＭＯＳＦＥＴ（不図示）が配置される。ｐ型領域６１には、ローサイド回路部１０５を構成する横型ｐチャネル型ＭＯＳＦＥＴ（不図示）が配置される。

ＧＮＤピックアップ領域５は、ｐ型分離領域４とｎ型領域６との間に、ｐ型分離領域４およびｎ型領域６と離して選択的に設けられている。ＧＮＤピックアップ領域５の深さは、ｐ型分離領域４の深さと同程度であってもよい。ＧＮＤピックアップ領域５の内部には、ｐ⁺型コンタクト領域５１が選択的に設けられている。ｐ⁺型コンタクト領域５１は、コンタクト電極（以下、ＧＮＤピックアップ電極とする）５２を介してＨＶＩＣ１００のＧＮＤ端子に電気的に接続されている。

ｎ^-型領域８は、ｐ型分離領域４とＧＮＤピックアップ領域５との間に選択的に設けられている。ｎ^-型領域８は、ｐ型分離領域４と離して、かつＧＮＤピックアップ領域５に接して配置されている。ｎ^-型領域８の深さは、ｐ型分離領域４およびＧＮＤピックアップ領域５の深さと同程度であってもよい。ｎ^-型領域８の内部には、ｐ⁺型アノード領域（第９半導体領域）８１およびｎ⁺型カソードコンタクト領域８２がそれぞれ選択的に設けられている。ｐ⁺型アノード領域８１とｎ^-型領域（カソード領域）８との間のｐｎ接合でダイオード１０９が形成されている。

アノード電極８３は、ｐ⁺型アノード領域８１に接する。また、アノード電極８３は、ＨＶＪＴ領域１０３ａにおいて、第２配線１３２を介してｐ型分離領域４のコンタクト電極４２に接続されている。かつ、アノード電極８３は、ＨＶＮＭＯＳ領域１０３ｂにおいて、第１配線１３１を介してＨＶＮＭＯＳ１０７のソース電極４４およびベースピックアップ電極（コンタクト電極４２）に電気的に接続されている。カソード電極８４は、ｎ⁺型カソードコンタクト領域８２に接する。また、カソード電極８４は、ＨＶＩＣ１００のＧＮＤ端子に電気的に接続されている。

すなわち、ダイオード１０９は、ＨＶＪＴ１０３の寄生ダイオード１０８（１０８ａ，１０８ｂ）に逆接続されている。かつ、ダイオード１０９は、ｐ型分離領域４のコンタクト電極４２とＧＮＤ端子との間に配線接続されている。これによって、ＨＶＪＴ１０３の接地電位ＧＮＤ側（ｐ型分離領域４）は、ＧＮＤ端子に直接接続されずに、ダイオード１０９を介してＧＮＤ端子に電気的に接続される。ＨＶＮＭＯＳ１０７のｎ⁺型ソース領域４３およびベース領域（ｐ型分離領域４）は、ＧＮＤ端子に直接接続されずに、ダイオード１０９を介してＧＮＤ端子に電気的に接続される。

このダイオード１０９は、ＨＶＩＣ１００の通常動作時に順方向にバイアスされ、ＨＶＪＴ１０３のアノード領域、ＨＶＮＭＯＳ１０７のｎ⁺型ソース領域４３およびベース領域の電位を固定（ダイオード１０９のｐｎ接合面のビルトイン電圧程度）する。また、ダイオード１０９（以下、第１電流経路遮断用ダイオードとする）は、負電圧サージ発生時に逆方向にバイアスされ、第１，２配線１３１，１３２を経由してＨＶＪＴ１０３の寄生ダイオード１０８を流れる電流の経路（後述する第１電流経路１４１）を遮断する機能を有する。

半導体基板１のおもて面は、各電極（コンタクト電極２５，４２，６３，６５、ドレイン電極３２、ソース電極４４、アノード電極８３、カソード電極８４およびＧＮＤピックアップ電極５２）とのコンタクトとなる部分を除いて絶縁層９で覆われている。絶縁層９は、例えば、ＬＯＣＯＳ膜および層間絶縁膜を順に積層してなる積層膜であってもよい。半導体基板１のおもて面と絶縁層９との間に、ＨＶＮＭＯＳ１０７のゲート絶縁膜４６が残っていてもよい。

ｐ^-型の半導体基板１の裏面には、半導体基板１を裏面から接地電位ＧＮＤに接続しない構成が施されている。好ましくは、半導体基板１の裏面全体にわたって、半導体基板１の裏面の電位Ｖ_SUBがフローティング電位となっていることが好ましい。具体的には、例えば、半導体基板１の裏面全体を絶縁性接着剤で覆うことで半導体基板１の裏面の電位Ｖ_SUBをフローティング電位にしてもよいし、半導体基板１の裏面全体が接触するリードフレームをフローティング電位にしてもよい。

仮に、半導体基板１の裏面全体を接地電位ＧＮＤに接続した場合、半導体基板１の裏面に平行（横方向）な後述する第２電流経路１４２の基板抵抗１３３よりも、半導体基板１の裏面に垂直（縦方向）な縦方向電流経路（不図示）の基板抵抗１３５（図４参照）が低くなる。これによって、第１電流経路遮断用ダイオード１０９付近の第２電流経路１４２よりも、ハイサイド回路部１０４付近の縦方向電流経路に電流が流れやすくなり、ＨＶＩＣ１００の負電圧サージ耐量が低減されるため、好ましくない。

基板抵抗１３３，１３５とは、基板裏面側のｐ^-型領域１０による抵抗である。縦方向電流経路とは、ｎ型領域２またはｎ^-型領域３と基板裏面側のｐ^-型領域１０との間のｐｎ接合で形成される寄生ダイオード１３６（図４参照）のオン時に、ｎ型領域２またはｎ^-型領域３から基板裏面側のｐ^-型領域１０へ向う方向に流れる電流の経路である。

上述したＨＶＩＣ１００の各構成要素は、同一の半導体基板１に一般的なＣＭＯＳ製造プロセスにより形成すればよい。ＨＶＩＣ１００の各構成要素とは、ＨＶＪＴ１０３、ハイサイド回路部１０４、ローサイド回路部１０５、レベルシフト抵抗１０６、ＨＶＮＭＯＳ１０７およびダイオード１０９などＣＭＯＳ製造プロセスにより製造される能動素子および受動素子である。

次に、実施の形態１にかかるＨＶＩＣ１００の負電圧サージ発生時の動作について、図２〜４を参照しながら説明する。ハイサイド回路部１０４の基準電位ＶＳが接地電位ＧＮＤよりも低電位になり、ＨＶＩＣ１００のＶＳ端子に印加される負電圧（負電圧サージ）の絶対値が大きい場合に、ＨＶＪＴ１０３の寄生ダイオード１０８がオン（順方向に通電）する。このとき、第１電流経路遮断用ダイオード１０９が逆方向にバイアスされ、ＧＮＤ端子から第１，２配線（金属配線）１３１，１３２を経由してｐ型分離領域４へ向う電流経路（第１電流経路）１４１が遮断される。

第１電流経路１４１が遮断されることで、ＨＶＪＴ１０３の寄生ダイオード１０８を流れる電流の経路は、ＧＮＤ端子からＧＮＤピックアップ領域５および基板裏面側のｐ^-型領域１０を経由してｐ型分離領域４へ向う経路（第２電流経路）１４２のみとなる。第２電流経路１４２は、基板抵抗１３３を経由する経路であるため、第１電流経路１４１に比べて高抵抗である。この高抵抗の基板抵抗１３３によってＨＶＪＴ１０３の寄生ダイオード１０８を流れる電流が小さくなる。このため、ハイサイド回路部１０４に流れ込む電流が小さくなり、ハイサイド回路部１０４の誤作動や破壊が抑制される。

なお、縦方向電流経路に電流を流す寄生ダイオード１３６には、基板抵抗１３５が直列に接続されているため、ＨＶＪＴ１０３の寄生ダイオード１０８よりも負電圧サージの悪影響が小さい。

（本発明の構成に至った経緯）
次に、実施の形態１にかかるＨＶＩＣ１００の負電圧サージ耐量について検証する。負電圧サージによりＨＶＪＴの寄生ダイオードがオンしたときに、ハイサイド回路部の誤動作や破壊を低減するには、ＨＶＪＴの寄生ダイオードを流れる電流を低減することが挙げられる。例えば、従来のＨＶＩＣ２００（図１８〜２０参照）において第１電流経路２５１の抵抗値を高くするには、ＧＮＤ端子とｐ型分離領域２１４とを電気的に接続する低抵抗の金属配線（第１，２配線２３１，２３２）を配置しない構成とすればよい。この第１，２配線２３１，２３２を配置しない構成のＨＶＩＣ２６０（以下、第１比較例とする）を図５〜７に示す。図５は、第１比較例のＨＶＮＭＯＳの構造の概略を示す断面図である。図６は、第１比較例のＨＶＪＴの構造の概略を示す断面図である。図７は、図５，６の等価回路を示す回路図である。

図５〜７に示すように、第１比較例では、ｐ型分離領域２１４とＧＮＤ端子とが金属配線で接続されない。このため、ＨＶＪＴ領域２０３ａにおけるｐ型分離領域２１４に、ｐ⁺型コンタクト領域２２４およびコンタクト電極２２５は配置されていない。なお、ＨＶＮＭＯＳ２０７のベースコンタクト領域およびベースピックアップ電極（ＨＶＮＭＯＳ領域２０３ｂにおけるｐ⁺型コンタクト領域２２４およびコンタクト電極２２５）は配置されるが、ＧＮＤ端子との金属配線接続はされない。ＨＶＮＭＯＳ２０７のベースコンタクト領域はｎ⁺型ソース領域２４１と短絡させて、上述したように寄生ｎｐｎバイポーラトランジスタ動作を抑制している。図７の符号２６１は、ＨＶＮＭＯＳ２０７のバックゲート（ｐ型分離領域２１４）と、ＨＶＪＴ領域２０３ａの寄生ダイオード１０８ａのアノード領域（ｐ型分離領域２１４）と、が拡散領域（ｐ型分離領域２１４）で接続されることで生じる拡散抵抗である（図９においても同様）。

このような第１比較例では、従来のＨＶＩＣ２００において負電圧サージ発生時に形成される第１，２電流経路２５１，２５２のうち、金属配線を経由する第１電流経路２５１は形成されない。図５，６には、第１電流経路２５１が形成されないことを×印で示す。したがって、負電圧サージ発生時にＨＶＪＴ２０３の寄生ダイオード２０８を流れる電流は、基板抵抗２３３を経由する第２電流経路２５２のみを通り、高抵抗の基板抵抗２３３によって減少する。しかしながら、ＨＶＮＭＯＳ２０７のｎ⁺型ソース領域２４１をＧＮＤ端子に接続していないため、第１比較例の通常動作時におけるＨＶＮＭＯＳ２０７の飽和ドレイン電流Ｉｓａｔが小さくなるという新たな問題（以下、第１の問題とする）が発生する。ＨＶＮＭＯＳ２０７の飽和ドレイン電流Ｉｓａｔが小さい場合、上アームのＩＧＢＴ３０１への信号伝達時間の遅延が発生したり、上アームのＩＧＢＴ３０１がオンしなくなったりする虞がある。

第１比較例の負電圧サージ耐量と飽和ドレイン電流Ｉｓａｔとの関係を図８に示す。図８は、第１比較例の負電圧サージ耐量と飽和ドレイン電流との関係を示す特性図である。図８の横軸は第２電流経路２５２の基板抵抗２３３の抵抗値であり、縦軸は負電圧サージ耐量および飽和ドレイン電流Ｉｓａｔである。第２電流経路２５２の基板抵抗２３３は、例えば、ＨＶＮＭＯＳ２０７のｎ⁺型ソース領域２４１からＧＮＤピックアップ領域２１５までの長さを長くするなどにより高くすることができる。図８に示すように、第２電流経路２５２の基板抵抗２３３の抵抗値を高くするほど、負電圧サージ耐圧を向上させることができるが（符号２７１で示す直線）、ＨＶＮＭＯＳ２０７の飽和ドレイン電流Ｉｓａｔは小さくなることがわかる（符号２７２で示す直線）。

第１の問題を解消するには、従来のＨＶＩＣ２００（図１８〜２０参照）において、第１配線２３１を残してＨＶＮＭＯＳ２０７のｎ⁺型ソース領域２４１とＧＮＤ端子とを電気的に接続し、第２配線２３２のみを配置しない構成とすればよい。この第１配線２３１を残し、かつ第２配線２３２を配置しない構成のＨＶＩＣ２８０（以下、第２比較例とする）を図９に示す。図９は、第２比較例の回路構成を示す回路図である。第２比較例のＨＶＪＴ領域２０３ａ付近の断面構造は、第１比較例と同様である（図６参照）。第２比較例のＨＶＮＭＯＳ領域２０３ｂ付近の断面構造は、従来のＨＶＩＣ２００と同様である（図１８参照）。図９，６，１８に示すように、第２比較例では、ＨＶＮＭＯＳ２０７のｎ⁺型ソース領域２４１およびベースコンタクト領域は、第１配線２３１を介してＧＮＤ端子と電気的に接続されている。

ＨＶＪＴ領域２０３ａにおけるｐ型分離領域２１４には、第１比較例と同様にｐ⁺型コンタクト領域２２４およびコンタクト電極２２５は配置されておらず、ＨＶＪＴ領域２０３ａにおけるｐ型分離領域２１４とＧＮＤ端子とは金属配線接続されていない。したがって、負電圧サージ発生時に寄生ダイオード２０８ａを流れる電流２８１ａは、高電位側領域２０１の周囲を囲むＨＶＪＴ２０３の大部分を占めるＨＶＪＴ領域２０３ａで第２電流経路２５２を通り、高抵抗の基板抵抗２３３によって減少する。しかしながら、負電圧サージ発生時に、ＨＶＮＭＯＳ２０７のソース配線である第１配線２３１に流れる電流が増大し、第１配線２３１が破壊に至るという新たな問題（以下、第２の問題とする）が生じる。第２の問題が生じる理由は、次の通りである。

負電圧サージ発生時にＨＶＪＴ領域２０３ａの寄生ダイオード２０８ａを流れる電流２８１は、ＨＶＮＭＯＳ領域２０３ｂから離れた部分では基板抵抗２３３を通る（符号２８１ａで示す破線）。しかしながら、ＨＶＪＴ領域２０３ａとＨＶＮＭＯＳ領域２０３ｂとの境界付近では、負電圧サージ発生時にＨＶＪＴ領域２０３ａの寄生ダイオード２０８ａを流れる電流２８１は基板抵抗２３３よりも低抵抗な第１配線２３１を通る。このため、負電圧サージ発生時、第１配線２３１には、ＨＶＮＭＯＳ領域２０３ｂの寄生ダイオード２０８ｂを流れる電流２８２に加えて、ＨＶＪＴ領域２０３ａの寄生ダイオード２０８ａを流れる電流２８１の一部２８１ｂも流れてしまうからである（図９参照）。

この第２の問題を解消するには、第１配線２３１の直径を太くして高抵抗化する必要があり、チップサイズの増大につながる。また、第２比較例では、ＨＶＮＭＯＳ領域２０３ｂの寄生ダイオード２０８ｂを流れる電流２８２，２８１ｂは、上述したように第１配線２３１を経由する第１電流経路２５１を通るため、低減させることができない。したがって、誤動作しやすい回路をＨＶＮＭＯＳ２０７から離して配置する必要があり、レイアウト上の制約が生じる。

本発明は、このような知見と理論考察に基づいて見出したものであり、上記第１，２の問題を生じさせることなく、負電圧サージ発生時にＨＶＪＴ１０３の寄生ダイオード１０８を流れる電流を低減させることができる。具体的には、本発明においては、ＨＶＮＭＯＳ１０７のｎ⁺型ソース領域４３とＧＮＤピックアップ領域５との間に配置した第１電流経路遮断用ダイオード１０９により、負電圧サージ発生時に第１配線１３１を経由する第１電流経路１４１が遮断される（図２参照）。かつ、ＨＶＪＴ領域１０３ａにおいてｐ型分離領域４とＧＮＤピックアップ領域５との間にも第１電流経路遮断用ダイオード１０９が配置され、負電圧サージ発生時に第２配線１３２を経由する第１電流経路１４１が遮断される（図３参照）。これによって、負電圧サージ発生時に寄生ダイオード１０８を流れる電流の経路が基板抵抗１３３を経由する第２電流経路１４２のみに切り替えられる。このため、負電圧サージ発生時に寄生ダイオード１０８を流れる電流を基板抵抗１３３によって低減させることができる。

また、本発明においては、ＨＶＮＭＯＳ１０７のｎ⁺型ソース領域４３とＧＮＤ端子とが第１電流経路遮断用ダイオード１０９を介して電気的に接続されているため、上記第１の問題が生じることを抑制することができる。ＨＶＩＣ１００の通常動作時、第１電流経路遮断用ダイオード１０９のオン電圧（約０．６Ｖ）が発生し、ＨＶＮＭＯＳ１０７の飽和ドレイン電流Ｉｓａｔが若干小さくなるが、上記第１の問題のように飽和ドレイン電流が大幅に小さくなることはない。また、ＨＶＮＭＯＳ１０７のｎ⁺型ソース領域４３とＧＮＤ端子との間に第１電流経路遮断用ダイオード１０９が配置されることで、負電圧サージ発生時にＨＶＮＭＯＳ領域１０３ｂの寄生ダイオード１０８ｂを流れる電流も基板抵抗１３３を経由する。これにより、ＨＶＮＭＯＳ１０７のソース配線である第１配線１３１への電流集中は生じないため、上記第２の問題も生じない。

以上、説明したように、実施の形態１によれば、ＨＶＪＴの寄生ダイオードに逆接続されたダイオードを介してＨＶＪＴのｐ型分離領域とＧＮＤ端子とを配線接続することで、負電圧サージ発生時にＨＶＪＴのｐ型分離領域とＧＮＤ端子との間の低抵抗な配線を経由する第１電流経路を遮断することができる。これにより、負電圧サージ発生時にＨＶＪＴの寄生ダイオードを流れる電流の経路が高抵抗な基板抵抗を経由する第２電流経路のみとなる。この高抵抗な基板抵抗により、負電圧サージ発生時にＨＶＪＴの寄生ダイオードを流れる電流が小さくなるため、ハイサイド回路部に流れ込む電流を低減させることができる。これによって、ハイサイド回路部の誤動作や破壊を抑制することができ、ＨＶＩＣの負電圧サージ耐量を向上させることができる。

また、実施の形態１によれば、第１電流経路遮断用ダイオード（ＨＶＪＴの寄生ダイオードに逆接続されたダイオード）を介してＨＶＪＴの接地電位側およびＨＶＮＭＯＳのソースがＧＮＤ端子に電気的に接続される。このため、ＨＶＪＴおよびＨＶＮＭＯＳともに負電圧サージ耐量を向上させることができる。また、実施の形態１によれば、ＳＯＩ基板を用いないため、ＨＶＩＣを安価に作製（製造）可能である。また、ＳＯＩ基板を用いて１２００Ｖクラス以上の高耐圧集積回路装置を作製する場合、ＳＯＩ基板を構成する絶縁層の厚さを厚くする必要があるため、ＳＯＩ基板の形成時間が増大しかつ反りが大きくなり高耐圧集積回路装置の作製が困難であるが、実施の形態１によれば、ＳＯＩ基板を用いないため、１２００Ｖクラス以上の高耐圧化も可能である。

（実施の形態２）
次に、実施の形態２にかかる高耐圧集積回路装置の構造について説明する。図１１は、実施の形態２にかかる高耐圧集積回路装置の構造を示す断面図である。実施の形態２は、実施の形態１の変形例である。図１１には、図１の切断線Ａ−Ａ’における断面構造のＨＶＮＭＯＳ１０７付近を示す。実施の形態２にかかる高耐圧集積回路装置が実施の形態１にかかる高耐圧集積回路装置と異なる点は、半導体基板１として、ｐ型支持基板１２０の上にｎ^-型半導体層（以下、ｎ^-型エピ層とする）１２３をエピタキシャル成長させてなるエピタキシャル基板を用いている点である。

具体的には、図１１に示すように、ｐ型支持基板１２０のおもて面上にｎ^-型エピ層１２３が設けられている。ハイサイド回路部１０４を配置するｎ型拡散領域１２２は、ｎ^-型エピ層１２３の、ｐ型支持基板１２０側に対して反対側の表面層に選択的に設けられている。ｎ型拡散領域１２２は、深さ方向にｎ^-型エピ層１２３を貫通してｐ型支持基板１２０に達する深さで設けられていることが好ましい。ｐ型支持基板１２０とｎ^-型エピ層１２３との界面において、ｐ型支持基板１２０とｎ型拡散領域１２２との間に、ｎ型拡散領域１２２に接するようにｎ⁺型埋め込み層１２１が設けられていてもよい。すなわち、ハイサイド回路部１０４を配置するｎ型拡散領域を、ｎ⁺型埋め込み層１２１とｎ型拡散領域１２２との２層構造としてもよい。

ｐ^-型分離領域（分離半導体領域）１２４は、ｎ^-型エピ層１２３を深さ方向に貫通してｐ型支持基板１２０に達する。ｎ^-型エピ層１２３の、ｐ^-型分離領域１２４よりも外側の部分にＨＶＮＭＯＳ１０７が配置され、ｐ^-型分離領域１２４によりハイサイド回路部１０４とＨＶＮＭＯＳ１０７とが電気的に分離されている。第２ｐ^-型分離領域４は、ｐ^-型分離領域１２４よりも外側において深さ方向にｎ^-型エピ層１２３を貫通してｐ型支持基板１２０に達する。第２ｐ^-型分離領域４とｎ^-型エピ層１２３との間のｐｎ接合でＨＶＪＴ１０３の寄生ダイオード１０８が形成される。第２ｐ^-型分離領域４は、例えばｐ^-型分離領域１２４と同一のイオン注入工程で形成されてもよい。

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

（実施の形態３）
次に、実施の形態３にかかる高耐圧集積回路装置の構造について説明する。図１２は、実施の形態３にかかる高耐圧集積回路装置の構造を示す断面図である。実施の形態３は、実施の形態１の変形例である。図１２には、図１の切断線Ａ−Ａ’における断面構造のＨＶＮＭＯＳ１０７付近を示す。実施の形態３にかかる高耐圧集積回路装置が実施の形態１にかかる高耐圧集積回路装置と異なる点は、半導体基板１として、ｐ型支持基板１２０の上にｐ^-型半導体層（以下、ｐ^-型エピ層とする）１５４をエピタキシャル成長させてなるエピタキシャル基板を用いている点である。

具体的には、図１２に示すように、ｐ型支持基板１２０のおもて面上にｐ^-型エピ層１５４が設けられている。ハイサイド回路部１０４を配置するｎ型拡散領域１２２は、ｐ^-型エピ層１５４の、ｐ型支持基板１２０側に対して反対側の表面層に選択的に設けられている。ｎ型拡散領域１２２は、深さ方向にｐ^-型エピ層１５４を貫通してｐ型支持基板１２０に達する深さで設けられていることが好ましい。ｐ型支持基板１２０とｐ^-型エピ層１５４との界面において、ｐ型支持基板１２０とｎ型拡散領域１２２との間に、ｎ型拡散領域１２２に接するようにｎ⁺型埋め込み層１２１が設けられていてもよい。すなわち、ハイサイド回路部１０４を配置するｎ型拡散領域を、ｎ⁺型埋め込み層１２１とｎ型拡散領域１２２との２層構造としてもよい。

また、ｎ^-型拡散領域１５３は、深さ方向にｐ^-型エピ層１５４を貫通してｐ型支持基板１２０に達する。ｎ^-型拡散領域１５３は、ｎ型拡散領域１２２よりも外側に、かつｎ型拡散領域１２２と離して配置されている。ｐ^-型エピ層１５４の、ｎ型拡散領域１２２とｎ^-型拡散領域１５３とに挟まれた部分でｐ^-型分離領域（分離半導体領域）１５４ａが構成される。ｐ^-型分離領域１５４ａは、半導体基板１のおもて面に露出され、かつｐ型支持基板１２０に接して配置されている。ｎ^-型拡散領域１５３、およびｐ^-型エピ層１５４の、ｎ^-型拡散領域１５３よりも外側の部分にＨＶＮＭＯＳ１０７が配置され、ｐ^-型分離領域１５４ａによりハイサイド回路部１０４とＨＶＮＭＯＳ１０７とが電気的に分離されている。

ｐ^-型分離領域１５４ａは、ｎ型拡散領域１２２の一部で基板おもて面に露出するスリット状に配置されていてもよいし、ｎ^-型拡散領域１５３の一部で基板おもて面に露出するスリット状に配置されていてもよい。また、ｐ^-型分離領域１５４ａは、深さ方向にｐ^-型エピ層１５４を貫通してｐ型支持基板１２０に達する拡散領域であってもよい。ｐ^-型エピ層１５４の、ｎ^-型拡散領域１５３よりも外側の部分で第２ｐ^-型分離領域１５４ｂが構成される。ｐ^-型エピ層１５４（第２ｐ^-型分離領域１５４ｂ）とｎ^-型拡散領域１５３との間のｐｎ接合でＨＶＪＴ１０３の寄生ダイオード１０８が形成される。第２ｐ^-型分離領域１５４ｂは、深さ方向にｐ^-型エピ層１５４を貫通してｐ型支持基板１２０に達する拡散領域であってもよい。

以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。

（実施の形態４）
次に、実施の形態４にかかる高耐圧集積回路装置の構造について説明する。図１３は、実施の形態４にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。図１４は、図１３の切断線Ｃ−Ｃ’における断面構造を示す断面図である。図１５は、図１３の切断線Ｅ−Ｅ’における断面構造を示す断面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ＨＶＮＭＯＳ１０７を低電位側領域１０２に配置した点である。図１３には、ＨＶＮＭＯＳ１０７の各半導体領域のうちｎ型オフセット領域１６３ｃおよびｐ^-型領域１６２のみを点線で示す。

具体的には、高電位側領域１０１には、例えば、上アームのＩＧＢＴ３０１のゲートドライバ、負荷抵抗１６５、ＶＢパッドおよびＯＵＴパッドなどが設けられている。ＶＢパッドは、図１０の補助直流電源Ｅ１の正極側に配線接続されている（不図示）。ＩＧＢＴ−ＧＡＴＥパッドは、図１０のＨＶＩＣ２００のＯＵＴ端子に相当しＩＧＢＴ３０１のゲートに配線接続されている（不図示）。ＯＵＴパッドは、図１０のＶ_OUT端子および補助直流電源Ｅ１の負極側に配線接続されている（不図示）。高電位側領域１０１の周囲は、ｎ^-型領域３およびｐ型分離領域４で構成されたＨＶＪＴ１０３で囲まれている。

ＨＶＪＴ１０３のｐ型分離領域４は、ｐ⁺型コンタクト領域４１（図１３〜１５には不図示、図２Ａ，３参照）を介してコンタクト電極４２が接続されている。また、ＨＶＪＴ１０３のｐ型分離領域４は、コンタクト電極４２および第１金属配線層１７１を介して、ＨＶＮＭＯＳ１０７のソース電極４４に電気的に接続されている。コンタクト電極４２は、第１金属配線層１７１を介してＨＶＩＣ１００のＧＮＤ端子に接続され、接地電位ＧＮＤに固定されている。ＨＶＮＭＯＳ１０７は、低電位側領域１０２（ｐ^-型の半導体基板１の、ｐ型分離領域４よりも外側の部分）に選択的に設けられたｎ^-型領域１６３に配置されている。

ｎ^-型領域１６３は、例えば略円形状の平面形状を有する。図１３には、２つのｎ^-型領域１６３にそれぞれＨＶＮＭＯＳ１０７を配置した場合を示す（図１６，１７Ａにおいても同様）。ｎ^-型領域１６３の周囲を囲むリング状の平面レイアウトにｐ型分離領域１６４が配置されている。ｐ型分離領域１６４は、第１金属配線層１７１を介してＨＶＩＣ１００のＧＮＤ端子に電気的に接続されている。ｐ型分離領域１６４は、ＨＶＮＭＯＳ１０７と他の素子とを分離する分離領域である。ｐ型分離領域１６４は、ＨＶＪＴ１０３のｐ型分離領域４に接していてもよいし、ｐ型分離領域４を延在させた部分で構成されていてもよい。

このｎ^-型領域１６３をドリフト領域とし、ｐ型分離領域１６４をベース領域としてＨＶＮＭＯＳ１０７が構成され、実施の形態１と同様にＨＶＮＭＯＳ１０７のＭＯＳゲート構造を構成する各領域が設けられている。すなわち、ＨＶＮＭＯＳ１０７は、ｎ^-型領域１６３、ｎ⁺型ドレイン領域３１、ドレイン電極３２、ｐ型分離領域１６４、ｐ⁺型コンタクト領域１６１、ｎ⁺型ソース領域４３、ソース電極４４、ゲート絶縁膜４６およびゲート電極４５を備える。ｎ^-型領域１６３を深さ方向に貫通して基板裏面側のｐ^-型領域１０に達するｐ^-型領域１６２を設けることで、ｎ^-型領域１６３が２つに分断されていてもよい（以下、ｎ^-型領域１６３ａ，１６３ｂとする）。

ｐ^-型領域１６２は、例えば、円形状の平面形状を有するｎ^-型領域１６３の中心を通るようにｐ型分離領域１６４からｐ型分離領域１６４まで延在して、かつ、横方向（基板おもて面に平行な方向）においてｐ^-型半導体基板１とも接して形成する。すなわち、ｐ^-型領域１６２は、円形状に設けられたＨＶＮＭＯＳ１０７の例えば中心を通り、かつ一方向に長い直線状の平面形状を有し、その端部のみがｐ型分離領域１６４に接する（図１３，１５参照）。また、ｐ^-型領域１６２は、前記一方向に延在する直線状の他端を除き、ｐ型分離領域１６４と離して配置されている（図１４参照）。ｐ型分離領域１６４は、ｎ^-型領域１６３の表面層に相対的に浅い深さで延在する。

ｐ型分離領域１６４の、ｎ^-型領域１６３の表面層に延在する深さの浅い部分は、ＨＶＮＭＯＳ１０７のオン時にチャネル（ｎ型の反転層）が形成されるｐ型ベース領域１６４ａである。このｐ型ベース領域１６４ａの内部に、ｐ⁺型コンタクト領域１６１およびｎ⁺型ソース領域４３がそれぞれ選択的に設けられている。ｎ⁺型ソース領域４３は、例えばｎ^-型領域１６３ａに設けられたｐ型ベース領域１６４ａにのみ設けられている。また、ｎ⁺型ソース領域４３は、ｐ^-型領域１６２に接しないように設けられている（図１３，１４参照）。ｎ⁺型ドレイン領域３１は、ｎ^-型領域１６３ａの表面層に選択的に設けられている。

ｎ⁺型ドレイン領域３１は、ｐ型ベース領域１６４ａおよびｐ^-型領域１６２に接しないように設けられている。また、ｎ⁺型ドレイン領域３１は、ｎ^-型領域１６３ａにのみ設けられている（図１３，１４参照）。ｎ⁺型ドレイン領域３１は、例えば円形状の平面形状を有する。ｎ型オフセット領域１６３ｃは、ｎ⁺型ドレイン領域３１を囲み、かつｎ⁺型ドレイン領域３１の下側（基板裏面側のｐ^-型領域１０側）を覆う。また、ｎ型オフセット領域１６３ｃは、ｎ^-型領域１６３ｂに接しないように設けられている。すなわち、ｎ型オフセット領域１６３ｃは、ｎ^-型領域１６３ａにのみ設けられている（図１３，１４参照）。

ゲート電極４５は、ｐ型ベース領域１６４ａの、ｎ⁺型ソース領域４３とｎ^-型領域１６３ａとに挟まれた部分の表面上にゲート絶縁膜４６を介して設けられている。また、ゲート電極４５は、ｎ⁺型ソース領域４３とｎ⁺型ドレイン領域３１との間でｎ^-型領域１６３ａを覆うＬＯＣＯＳ膜９ａ上に延在する。ドレイン電極３２は、ｎ⁺型ドレイン領域３１と接続される。また、ドレイン電極３２は、例えばボンディングワイヤ１６６により高電圧（ＨＶ）配線に接続される。ソース電極４４は、ｐ⁺型コンタクト領域１６１およびｎ⁺型ソース領域４３に接続される。また、ソース電極４４は、第１金属配線層１７１を介してＨＶＪＴ１０３のコンタクト電極４２に電気的に接続されている。符号９ｃは、パッシベーション膜である。

ｐ型分離領域１６４とローサイド回路部１０５（低電位側領域１０２のｎ型領域６）との間には、ＧＮＤピックアップ領域５が配置されている。また、低電位側領域１０２には、実施の形態１と同様に、ｎ^-型領域８、ｐ⁺型アノード領域８１（図１３〜１５には不図示）、ｎ⁺型カソードコンタクト領域８２（図１３〜１５には不図示）、アノード電極８３およびカソード電極８４からなるダイオード１０９が配置されている（図１６，１７Ａにおいても同様）。ダイオード１０９は、ＧＮＤピックアップ領域５とＨＶＪＴ１０３のｐ型分離領域４との間、および、ＧＮＤピックアップ領域５とＨＶＮＭＯＳ１０７のｐ型分離領域１６４との間に、実施の形態１と同様に配置される。

アノード電極８３は、第２金属配線層１７２を介してＨＶＮＭＯＳ１０７のソース電極４４に電気的に接続されている。第２金属配線層１７２は、図４の第１配線１３１に相当する。ソース電極４４を介して電気的に接続された第１，２金属配線層１７１，１７２が、図４の第２配線１３２に相当する。カソード電極８４は、第３金属配線層１７３を介して接地電位ＧＮＤのＧＮＤピックアップ電極５２に電気的に接続されている。第１〜３金属配線層１７１〜１７３は、例えば層間絶縁膜９ｂ上に設けられ、対応する各電極同士を接続可能な所定の平面レイアウトに延在している。

以上、説明したように、実施の形態４によれば、ＨＶＮＭＯＳを低電位側領域に配置した場合においても、ＨＶＪＴの寄生ダイオードに逆接続されたダイオードを介してＨＶＪＴのｐ型分離領域とＧＮＤ端子とを配線接続することで実施の形態１〜３と同様の効果を得ることができる。

（実施の形態５）
次に、実施の形態５にかかる高耐圧集積回路装置の構造について説明する。図１６Ａは、実施の形態５にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。図１６Ｂは、図１６Ａの等価回路を示す回路図である。図１６Ａの切断線Ｃ−Ｃ’および切断線Ｅ−Ｅ’における断面構造は、それぞれ図１４および図１５と同様である。実施の形態５にかかる高耐圧集積回路装置が実施の形態４にかかる高耐圧集積回路装置と異なる点は、ＨＶＪＴ１０３のｐ型分離領域４とＧＮＤピックアップ領域５との間にのみダイオード１０９（ｎ^-型領域８）を配置した点である。すなわち、ダイオード１０９は、ＧＮＤピックアップ領域５とＨＶＮＭＯＳ１０７のｐ型分離領域１６４との間には設けられていない。

具体的には、図１６Ａに示すように、ダイオード１０９のアノード電極８３は、第４金属配線層１７４を介してＨＶＪＴ１０３のコンタクト電極４２にのみ電気的に接続され、低電位側領域１０２に配置したＨＶＮＭＯＳ１０７のソース電極４４には接続されない。符号１７５は、２つのＨＶＮＭＯＳ１０７のソース電極４４同士を共通電位点ＣＯＭ（例えば接地電位ＧＮＤ）の電極パッド１７６に電気的に接続する第５金属配線層である。第４，５金属配線層１７４，１７５は、例えば層間絶縁膜９ｂ上に設けられ、対応する各電極同士を接続可能な所定の平面レイアウトに延在している。

このように、ＨＶＪＴ１０３のコンタクト電極４２とＨＶＮＭＯＳ１０７のソース電極４４とを接続しないことで、実施の形態５にかかる高耐圧集積回路装置は、ＨＶＮＭＯＳ１０７のソース電極４４に図４の第２配線１３２を接続しない構成と等価な構成となっている（図１６Ｂ）。これによって、上述した第２比較例で負電圧サージ発生時にＨＶＪＴ１０３の寄生ダイオード２０８ａを流れる電流２８１の一部２１８ｂ（図９参照）がＨＶＮＭＯＳ１０７に流れ込むことを防止することができる。

以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。

（実施の形態６）
次に、実施の形態６にかかる高耐圧集積回路装置の構造について説明する。図１７Ａは、実施の形態６にかかる高耐圧集積回路装置の平面レイアウトを示す平面図である。図１７Ｂは、図１７Ａの等価回路を示す回路図である。図１７Ａの切断線Ｃ−Ｃ’および切断線Ｅ−Ｅ’における断面構造は、それぞれ図１４および図１５と同様である。実施の形態６にかかる高耐圧集積回路装置が実施の形態４にかかる高耐圧集積回路装置と異なる点は、ＧＮＤピックアップ領域５とＨＶＮＭＯＳ１０７のｐ型分離領域１６４との間のみダイオード１０９（ｎ^-型領域８）を配置した点である。すなわち、ダイオード１０９は、ＨＶＪＴ１０３のｐ型分離領域４とＧＮＤピックアップ領域５との間に設けられていない。

具体的には、図１７Ａに示すように、ＨＶＪＴ１０３のコンタクト電極４２とＨＶＮＭＯＳ１０７のソース電極４４とを接続する金属配線層（図１３の符号１７１に相当）が設けられていない。これによって、実施の形態６にかかる高耐圧集積回路装置は、図４の第２配線１３２を設けない構成と等価な構成となっている（図１７Ｂ）。このため、上述した第２比較例で負電圧サージ発生時にＨＶＪＴ１０３の寄生ダイオード２０８ａを流れる電流２８１の一部２１８ｂ（図９参照）がＨＶＮＭＯＳ１０７に流れ込むことを防止することができる。かつＨＶＮＭＯＳ１０７に逆接続されたダイオード１０９により、実施の形態１と同様に、上述した第２比較例でＨＶＮＭＯＳ領域２０３ｂの寄生ダイオード２０８ｂを流れる電流２８２を小さくすることができる。

以上、説明したように、実施の形態６によれば、実施の形態１〜５と同様の効果を得ることができる。

以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、拡散領域を用いて第１電流経路遮断用ダイオードを構成した場合を例に説明しているが、ｐ^-型半導体基板上に堆積したポリシリコン（Ｐｏｌｙ−Ｓｉ）層を用いたダイオードや、ショットキーダイオードを第１電流経路遮断用ダイオードとした場合においても同様の効果を奏する。

以上のように、本発明にかかる高耐圧集積回路装置は、電力変換装置や種々の産業用機械などの電源装置に使用される高耐圧集積回路装置に有用である。

１ 半導体基板
２，６ ｎ型領域
３，８，１６３，１６３ａ，１６３ｂ ｎ^-型領域
９ 絶縁層
９ａ ＬＯＣＯＳ膜
９ｂ 層間絶縁膜
４，７，１６４ ｐ型分離領域
５ ＧＮＤピックアップ領域
１０ 基板裏面側のｐ^-型領域
２１，６１ ｐ型領域
２２，４１，５１，６２，１６１ ｐ⁺型コンタクト領域
２３，２５，４２，６３，６５ コンタクト電極
２４，６４ ｎ⁺型コンタクト領域
３１ ｎ⁺型ドレイン領域
３２ ドレイン電極
４３ ｎ⁺型ソース領域
４４ ソース電極
４５ ゲート電極
４６ ゲート絶縁膜
５２ ＧＮＤピックアップ電極
８１ ｐ⁺型アノード領域
８２ ｎ⁺型カソードコンタクト領域
８３ アノード電極
８４ カソード電極
１００ ＨＶＩＣ
１０１ 高電位側領域
１０２ 低電位側領域
１０３ ＨＶＪＴ
１０３ａ ＨＶＪＴ領域
１０３ｂ ＨＶＮＭＯＳ領域
１０４ ハイサイド回路部
１０５ ローサイド回路部
１０６ レベルシフト抵抗
１０７ ＨＶＮＭＯＳ
１０８，１０８ａ，１０８ｂ，１３６ 寄生ダイオード
１０９ ダイオード（第１電流経路遮断用）
１３１，１３２ 配線
１３３，１３５ 基板抵抗
１３４ 制御回路
１４１ 配線を経由する第１電流経路
１４２ 基板抵抗を経由する第２電流経路
１２０ ｐ型支持基板
１２１ ｎ⁺型埋め込み層
１２２ ｎ型拡散領域
１２３ ｎ^-型エピ層
１２４，１５４ａ，１５４ｂ ｐ^-型分離領域
１５３ ｎ^-型拡散領域
１５４ ｐ^-型エピ層
１６２ ｐ^-型領域
１６３ｃ ｎ型オフセット領域
１６４ａ ｐ型ベース領域
１６５ 負荷抵抗
１６６ ボンディングワイヤ
１７１〜１７５ 金属配線層
１７６ 電極パッド
３００ 電力変換用ブリッジ回路
３０１ 上アームのＩＧＢＴ
３０２ 下アームのＩＧＢＴ
３０３ 電力変換用ブリッジ回路の出力点
ＧＮＤ 接地電位
ＶＢ ＨＶＩＣの最高電位
ＶＣＣ ローサイド回路部の電源電位
ＶＳ ハイサイド回路部の基準電位

Claims (11)

1. 半導体基板の表面層に選択的に設けられた第２導電型の第１半導体領域と、
   前記第１半導体領域に接し、前記第１半導体領域の周囲を囲む、前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体領域と、
   前記第２半導体領域よりも外側に前記第２半導体領域に接して設けられ、前記第１半導体領域および前記第２半導体領域と、前記第２半導体領域よりも外側の領域とを分離する第１導電型の第３半導体領域と、
   前記第３半導体領域よりも外側に選択的に設けられた第１導電型の第４半導体領域と、
   前記第３半導体領域の内部に選択的に設けられた第２導電型の第５半導体領域と、
   前記半導体基板の表面層に選択的に設けられた第２導電型の第６半導体領域と、
   前記第３半導体領域の、前記第５半導体領域と前記第６半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記第６半導体領域の内部に選択的に設けられた第２導電型の第７半導体領域と、
   カソードが前記第４半導体領域と電気的に接続され、かつアノードが前記第３半導体領域および前記第５半導体領域と電気的に接続されたダイオードと、
   を備えることを特徴とする高耐圧集積回路装置。
2. 前記第３半導体領域と前記第４半導体領域との間に設けられた第２導電型の第８半導体領域と、
   前記第８半導体領域の内部に選択的に設けられた第１導電型の第９半導体領域と、
   をさらに備え、
   前記第８半導体領域を前記カソードとし、前記第９半導体領域を前記アノードとする前記ダイオードが構成されることを特徴とする請求項１に記載の高耐圧集積回路装置。
3. 前記半導体基板上に設けられたポリシリコン層で前記ダイオードが構成されることを特徴とする請求項１に記載の高耐圧集積回路装置。
4. 前記第３半導体領域は、前記ダイオードを介して前記第４半導体領域に配線接続されていることを特徴とする請求項１〜３のいずれか一つに記載の高耐圧集積回路装置。
5. 前記第２半導体領域は、前記第６半導体領域を兼ねることを特徴とする請求項１〜４のいずれか一つに記載の高耐圧集積回路装置。
6. 前記第３半導体領域は、前記第５半導体領域が配置された第１部分と、前記第１部分よりも内側に配置された前記第１部分以外の第２部分と、からなり、
   前記第６半導体領域は、前記第２部分よりも外側に、前記第１部分に接して配置され、
   前記ゲート電極は、前記第１部分の、前記第５半導体領域と前記第６半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられていることを特徴とする請求項１〜４のいずれか一つに記載の高耐圧集積回路装置。
7. 前記第３半導体領域よりも外側に選択的に設けられた第２導電型の第１０半導体領域と、
   前記第１０半導体領域に配置されたローサイド回路部と、
   をさらに備え、
   前記第４半導体領域は、前記第３半導体領域と前記第１０半導体領域との間に配置されていることを特徴とする請求項１〜６のいずれか一つに記載の高耐圧集積回路装置。
8. 前記第１半導体領域に配置されたハイサイド回路部と、
   前記ハイサイド回路部と前記第７半導体領域との間において、前記第２半導体領域または前記第１半導体領域に局部的に配置された、もしくは前記第２半導体領域または前記第１半導体領域が深さ方向の全域にわたって存在しない部分で構成された第１導電型の分離半導体領域と、
   をさらに備えることを特徴とする請求項１〜７のいずれか一つに記載の高耐圧集積回路装置。
9. 前記分離半導体領域は、前記第２半導体領域または前記第１半導体領域を深さ方向に貫通するウェル領域からなることを特徴とする請求項８に記載の高耐圧集積回路装置。
10. 前記分離半導体領域は、前記第２半導体領域または前記第１半導体領域において、前記半導体基板が前記ゲート電極側の表面に露出してなることを特徴とする請求項８に記載の高耐圧集積回路装置。
11. 半導体基板の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域に接し、前記第１半導体領域の周囲を囲む、前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体領域と、
    前記第２半導体領域よりも外側に前記第２半導体領域に接して設けられ、前記第１半導体領域および前記第２半導体領域と、前記第２半導体領域よりも外側の領域とを分離する第１導電型の第３半導体領域と、
    前記第３半導体領域よりも外側に選択的に設けられた第１導電型の第４半導体領域と、
    前記第３半導体領域の内部に選択的に設けられた第２導電型の第５半導体領域と、
    前記第３半導体領域のうち、前記第５半導体領域が配置された第１部分と、
    前記第３半導体領域のうち、前記第１部分と離して、前記第１部分よりも内側に配置された前記第１部分以外の第２部分と、
    前記第２部分よりも外側に、前記第１部分に接して選択的に設けられた第２導電型の第６半導体領域と、
    前記第１部分の、前記第５半導体領域と前記第６半導体領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    前記第６半導体領域の内部に選択的に設けられた第２導電型の第７半導体領域と、
    カソードが前記第４半導体領域と電気的に接続され、かつアノードが前記第３半導体領域または前記第５半導体領域と電気的に接続されたダイオードと、
    を備えることを特徴とする高耐圧集積回路装置。

Images