KR101418396B1 - 전력 반도체 소자 - Google Patents

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Abstract

본 발명은 제어 소자의 보호를 위한 가드링 영역을 포함하는 전력 반도체 소자에 관한 것이다. 일실시예에 따른 전력 반도체 소자는, 제 1 도전형의 반도체 기판 상에 제 2 도전형의 영역을 포함하는 반도체 바디층; 상기 반도체 바디층 내에 형성되고, 상기 반도체 기판과 절연된 웰; 상기 웰 내에 형성된 서로 다른 도전형의 접합을 이용하여 형성된 하나 이상의 제어 소자; 및 상기 웰 영역으로부터 이격되어 상기 웰 영역을 둘러싸는 제 1 도전형의 가드링 영역을 포함한다. 상기 가드링 영역은 상기 반도체 기판과 상기 반도체 바디층과 함께 기생 바이폴라 트랜지스터를 형성하고, 상기 가드링 영역은 상기 기생 바이폴라 트랜지스터의 컬렉터이다.
Figure R1020070118083
가드링 영역, 기생 소자, 모터 구동 IC

Description

전력 반도체 소자{Power semiconductor device}
본 발명은 전력 반도체 소자에 관한 것으로서, 더욱 상세하게는, 제어 소자의 보호를 위한 가드링(Guard ring) 영역을 포함하는 전력 반도체 소자에 관한 것이다.
동일한 기판 상에 모노리식으로(monolithically) 집적된 복수의 소자를 갖는 반도체 집적 회로에서, 트랜지스터, 다이오드 또는 저항과 같은 원하지 않는 기생 소자들이 발생할 수 있으며, 이들 기생 소자들은 소자들 사이에 간섭(cross talk) 문제 또는 래치업 상태를 초래할 수 있다. P 형 반도체 기판을 사용하여 모노리식으로 집적된 전력 반도체 소자의 경우, 내부에 예를 들면 상기 P 형 기판, N 형 웰 그리고 다른 P 형 영역이 기생 PNP 바이폴라 트랜지스터가 형성될 수 있다. 상기 기생 PNP 바이폴라 트랜지스터는 상기 트랜지스터의 PN 접합들 중 하나가 순방향이되면 턴온되어 래치업(latch-up)을 유도하거나 소자의 영구적 손상을 초래할 수 있다. 또한, 상기 기생 PNP 바이폴라 트랜지스터에 의해 발생된 전류 또는 누설 전류는 상기 P 형 반도체 기판의 저항 성분에 의해 벌크 전위를 증가시켜, 2차적으로 다른 기생 NPN 바이폴라 트랜지스터를 턴온시킬 수도 있다.
상술한 반도체 집적 회로로서, 예를 들면 모터 등의 전력 장치를 구동하기 위한 고전력 구동 소자와 이를 제어하기 위한 저전력 제어 소자가 하나의 반도체 기판 상에 집적된 전력 반도체 소자가 있다. 이러한 반도체 소자는 스마트 집적 회로라고 지칭되기도 하며, 더 우수한 성능, 비용의 절감 그리고 소자 신뢰성의 개선이라는 이점을 제공한다. 이러한 스마트 집적 회로에서는, 모터 등의 유도성(inductive) 전력 장치를 스위칭하는 동안 유도되는 순간 전압에 의해 기생 소자를 턴온시키는 순방향 전압 조건이 빈번하게 충족될 수 있다. 따라서, 이들 스마트 집적 회로에서는 래치 업과 같은 소자간 간섭 문제가 빈번하게 발생되므로, 기생 소자를 고려한 소자 설계가 반드시 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 유도성 전력 장치의 구동시 발생할 수 있는 래치 업 또는 절연 파괴와 같은 문제를 개선할 수 있는 전력 반도체 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 전력 반도체 소자는, 제 1 도전형의 반도체 기판 상에 제 2 도전형의 영역을 포함하는 반도체 바디층; 상기 반도체 바디층 내에 형성되고, 상기 반도체 기판과 절연된 웰; 상기 웰 내에 형성된 서로 다른 도전형의 접합을 이용하여 형성된 하나 이상의 제어 소자; 및 상기 웰 영역으로부터 이격되어 상기 웰 영역을 둘러싸는 제 1 도전형의 가드링 영역을 포함한다. 상기 가드링 영역은 상기 반도체 기판과 상기 반도체 바디층과 함께 기생 바이폴라 트랜지스터를 형성하고, 상기 가드링 영역은 상기 기생 바이폴라 트랜지스터의 컬렉터로서 작용한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 전력 반도체 소자는, 제 1 도전형의 반도체 기판 상에 형성된 제 2 도전형의 반도체 바디층; 상기 반도체 바디층 내에 형성되고, 제 1 도전형의 제 1 웰; 상기 제 1 웰 내에 형성된 하나 이상의 트랜지스터; 상기 제 1 웰과 이격되도록 상기 반도체 바디층 내에 형성되어 제 1 전원에 전기적으로 연결되는 제 1 전극 영역; 및 상기 제 1 전극 영역과 상기 제 1 웰 사이에서 상기 제 1 웰을 둘러싸는 제 1 도전형의 제 2 웰 및 제 2 전원에 전기적으로 연결되는 상기 제 2 웰 내의 제 2 전극 영역을 포함하는 가드링 영역을 포함한다.
일부 실시예에서, 상기 제 1 도전형은 P 형이고, 상기 제 2 도전형은 N 형일 수 있다. 또한, 상기 제 1 전원 및 상기 제 2 전원 중 어느 하나는 전원이고, 다른 하나는 외부 회로 기준 노드에 연결될 수 있다. 또한, 상기 전력 반도체 소자는 상기 트랜지스터와 이격되도록 상기 제 1 웰 내에 형성되고, 제 3 전원에 전기적으로 연결되는 벌크 전극 영역을 더 포함할 수 있다.
본 발명의 실시예에 따른 전력 반도체 소자는 반도체 기판으로부터 제어 소자가 형성된 웰을 포함하는 반도체 바디층으로 전류가 흐르는 경우, 상기 반도체 기판 및 상기 반도체 바디층과 함께 기생 바이폴라 트랜지스터를 형성하는 가드링 영역을 웰 주위에 배치하여 상기 전류가 웰로 흐르는 것을 차단한다. 이로 인하여, 상기 전류에 의해 발생할 수 있는 상기 제어 소자의 래치업 현상 또는 상기 웰 내의 2차적인 기생 바이폴라 트랜지스터의 발생에 따른 오동작을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아 니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일실시예에 따른 전력 반도체 소자(10)의 상면도이며, 도 2는 도 1의 선 Ⅱ-Ⅱ를 따라 절취된 전력 반도체 소자(10)의 단면도이다. 도 1에서는 설명의 편의를 위하여 소자분리막(50)을 생략하였지만, 소자분리막(50)은 도 2에 의해 완전히 개시된다.
도 1 및 도 2를 참조하면, 전력 반도체 소자(10)는 제 1 도전형, 예를 들면 P 형의 반도체 기판(100) 상에 형성된 제 2 도전형, 예를 들면 N 형의 반도체 바디층(200)을 포함한다. 반도체 바디층(200)은 에피택셜 층일 수 있다. 반도체 바디층(200) 내에는 제 1 도전형을 갖는 적어도 하나 이상의 제 1 웰(300)이 형성되고, 제 1 웰(300) 내에는 제어 소자로서 하나 이상의 트랜지스터(310)가 형성된다.
트랜지스터(310)는 도시된 바와 같이, 소오스(S), 드레인(D) 및 게이트(G)를 포함하는 N 채널 모스펫(MOSFET)일 수 있다. 게이트(G)는 반도체 바디층(200) 상에 형성된 게이트 절연막(311)과 게이트 전극(312)을 포함한다. 드레인(D) 및 소오스(S)는 게이트(G)에 의해 이격된 반도체 바디층(200)의 표면에 제 2 도전형의 고농도 불순물 영역(313)을 포함할 수 있다. 당해 분야에서 통상적으로 이해되는 바와 같이, 본 명세서에서 사용된 드레인(D) 및 소오스(S)는 회로 동작에 따라 반 대로 각각 소오스 및 드레인으로 지칭될 수도 있다. 드레인(D)은 도시된 바와 같이 고농도 불순물 영역(313)을 감싸면서 게이트(G) 하부의 채널 영역으로 연장된 제 2 도전형의 저농도 불순물 영역(314)을 더 포함할 수 있다. 저농도 불순물 영역(314)은 고농도 불순물 영역(313) 근처의 전계 강도를 완화시켜 열전자(hot electron)의 트랩 현상을 억제하고 트랜지스터(310)의 절연 내압이 감소되는 것을 개선할 수 있다.
제 1 웰(300) 내에는, 소자분리막(50)에 의해 트랜지스터(310)와 이격되고, 제 1 웰(300)을 바이어싱하기 위한 벌크 전극 영역(320)이 형성될 수 있다. 벌크 전극 영역(320)은 제 1 웰(300)의 표면에 형성된 제 1 도전형의 고농도 불순물 영역(321) 및 고농도 불순물 영역(321)의 하부에 형성된 제 1 도전형의 저농도 불순물 영역(322)을 포함할 수 있다. 일부 실시예에서, 벌크 전극 영역(320)은 고농도 불순물 영역(321)으로부터 저농도 불순물 영역(322)을 관통하여 반도체 기판(100) 쪽으로 연장된 제 1 도전형의 깊은 불순물 영역(323)을 더 포함할 수 있다. 일부 실시예에서는, 일반적인 전력 반도체 설계에서 적용되는 바와 같이, 트랜지스터(310)의 소오스(S)와 벌크 전극 영역의 단자(B)는 도전체(미도시)로 연결하여 서로 단락될 수도 있다.
반도체 바디층(200) 내에는 제 1 웰(300)과 이격된 제 1 전극 영역(400)이 배치된다. 제 1 전극 영역은(400), 전력 반도체 소자(10)가 고전압 영역(high side region)에 적용될 경우, 모터와 같은 전력 장치를 위한 전원 단자(VB)와 전기적으로 연결될 수 있다. 그러나, 이는 예시적일 뿐, 본 발명의 제 1 전극 영 역(400)은, 전력 반도체 소자(10)가 저전압 영역(low side region)에 적용된 경우, 상기 전력 장치의 전압 싱크(VS)에 전기적으로 연결될 수도 있다. 제 1 전극 영역(400)은 콘택을 형성하기 위한 제 2 도전형의 고농도 불순물 영역(401)을 포함할 수 있으며, 바람직하게는 고농도 불순물 영역(401)을 감싸는 저농도 불순물 영역(402)을 더 포함할 수도 있다.
전력 반도체 소자(10)는 제 1 웰(300)과 제 1 전극 영역(400) 사이에 형성되어, 제 1 웰(300)을 둘러싸는 제 1 도전형의 가드링 영역(500)을 포함한다. 가드링 영역(500)은 외부 회로의 기준 노드에 연결되어, 전압 싱크(VS)를 제공할 수 있다. 그러나, 본 발명의 실시예들은 이에 제한되지 않으며, 제 1 전극 영역(400)이 외부 회로의 전압 싱크(VS)를 제공하고 가드링 영역(500)이 외부 회로의 전원(VB)을 제공할 수도 있다.
가드링 영역(500)은 반도체 바디층(200) 내의 제 1 도전형의 제 2 웰(501) 및 제 2 웰(501)의 상부 표면에 콘택을 형성하기 위한 제 1 도전형의 고농도 불순물 영역(502)을 포함한다. 본 발명의 일부 실시예에서는, 가드링 영역(500)은 고농도 불순물 영역(502)의 하부에 제 1 도전형의 저농도 불순물 영역(503)을 더 포함할 수 있다. 저농도 불순물 영역(503)은 고농도 불순물 영역(502)에 비하여는 불순물 농도가 작고 제 2 웰(501)에 비하여는 불순물 농도가 높을 수 있다. 가드링 영역(500)의 저농도 불순물 영역(503)은 불순물 농도 차에 따른 전계의 급격한 증가를 완화시켜 절연 내압을 증가시킨다. 또한, 가드링 영역(500)은 고농도 불순물 영역(502)으로부터 저농도 불순물 영역(503)을 관통하여 반도체 기판(100) 쪽으 로 연장된 깊은 제 1 도전형의 깊은 불순물 영역(504)을 더 포함할 수도 있다. 깊은 불순물 영역(504)의 불순물 농도는 고농도 불순물 영역(502)의 불순물 농도와 동일할 수 있다.
일부 실시예에서, 전력 반도체 소자(10)는 반도체 바디층(200)과 반도체 기판(100) 사이에 반도체 바디층(200)과 반도체 기판(100)을 전기적으로 분리하기 위한 매립층(150)을 더 포함할 수 있다. 매립층(150)은 접합 분리(junction isolation)에 의해 반도체 기판(100)과 반도체 바디층(200)을 분리하는 제 2 도전형의 고농도 불순물층일 수 있다. 매립층(150)은 도시된 바와 같이 반도체 기판(100) 상에 전면적으로 형성될 수도 있으며, 제 1 웰(300)의 하부에만 또는 제 1 웰(300)의 하부로부터 가드링 영역(320)의 하부로 연장되도록 국소적으로 형성될 수도 있다.
제 1 웰(300)과 반도체 기판(100)이 전기적으로 분리되면 제 1 웰(300)과 반도체 기판(100)에 서로 다른 동작 전압이 인가될 수 있다. 예를 들면, 반도체 기판(100)은 기준 전압, 예를 들면 O V의 전압을 갖는 외부 회로의 공통 전극 단자(COM))에 전기적으로 연결될 수 있다. 제 1 웰(300)과 가드링 영역(500)이 모두 매립층(150)과 접하여 PN 접합을 형성하면, 후술하는 바와 같이 제 1 PNP 기생 바이폴라 트랜지스터(도 3의 PT1)에 의해 제 1 웰(300)로 흐르는 전류(ic)의 경로를 완전히 차단할 수 있게 된다.
이하에서는 도 2와 함께 도 3을 참조하여 본 발명의 실시예에 따른 가드링 영역(500)이 제 1 웰(300) 내의 트랜지스터(310)를 보호하는 메커니즘에 대하여 상 술한다. 도 3은 본 발명의 실시예에 따른 가드링을 생략한 전력 반도체 소자(10R)의 비교예를 도시한다.
모터와 같은 유도성 전력 장치의 구동시 모터에 공급되는 전류가 갑자기 방해를 받는 경우, 전원(VB)이 순간적으로 공통 전극(COM)의 전압 보다 작아질 수 있으며, 도 2 및 도 3에서와 같이, P 형 기판(100)으로부터 N 형 반도체 바디층(200)으로 전류(I)가 공급된다. 반도체 기판(100)으로부터 흐르는 전류(I)는, 도 3에 도시된 바와 같이, P 형 반도체 기판(100), N 형 제 1 전극 영역(200) 및 P 형 제 1 웰(300)로 이루어진 제 1 기생 PNP 바이폴라 트랜지스터(PT1)를 턴온시키고, 제 1 기생 PNP 바이폴라 트랜지스터(PT1)의 컬렉터로서 작용하는 제 1 웰(300)로 전류(ic)가 누설된다. 전류는 제 1 웰(300)의 저항 성분에 의해 제 1 웰(300)의 전위를 증가시키고 제 1 웰(300) 내에 배치된 제어 소자인 트랜지스터(310)의 래치업을 초래할 수 있다.
또한, 제 1 기생 PNP 바이폴라 트랜지스터(PT1)에 의한 전류(ic)로 인하여 제 1 웰(300)의 전위가 충분히 증가되면, 2차적으로 N 형 드레인(D), P 형 제 1 웰(300) 및 N 형 소오스(S)로 이루어진 제 2 기생 NPN 바이폴라 트랜지스터(PT2)가 턴온될 수 있다. 이 경우, 또 다른 2차적인 기생 소자인, 제 2 기생 NPN 바이폴라 트랜지스터(PT2)와 함께, N 형 소오스(S), P 형 제 1 웰(300) 및 N 형 반도체 바디층(200)으로 이루어진 제 3 기생 NPN 바이폴라 트랜지스터(PT3)가 턴온될 수도 있다. 이들 2 차적인 기생 트랜지스터들(PT2, PT3)은 트랜지스터(310)의 오동작을 초래할 수 있다.
다시 도 2를 참조하면, 본 발명의 실시예에 따른 가드링 영역(500)을 포함하는 전력 반도체 소자(10)에서는, 전원(VB)이 순간적으로 공통 전극(COM)의 전압 보다 작은 경우에, P 형 반도체 기판(100), N 형 제 1 전극 영역(400) 및 제 2 도전형의 가드링 영역(500)으로 이루어진 제 4 기생 PNP 바이폴라 트랜지스터(PT4)가 턴온된다. 도 3의 제 1 기생 바이폴라 트랜지스터(PT1)에서는 P 형 제 1 웰(300)이 제 1 기생 바이폴라 트랜지스터(PT1)의 컬렉터가 되지만, 본 발명의 제 4 기생 PNP 바이폴라 트랜지스터(PT4)는 가드링 영역(500)이 컬렉터가 되어 P 형 제 1 웰(300)로 전류가 누설되지 않는다. 그 결과, 도 3의 경우와 달리. 반도체 기판(100)으로부터 전류(I)가 반도체 바디층(200)으로 주입되는 경우에도, 제 1 웰(300)의 전위가 증가하지 않기 때문에, 도 3에 도시된 바와 같은 제 2 및 제 3 기생 NPN 바이폴라 트랜지스터(PT2, PT3)는 턴온되지 않으며, 트랜지스터(310)는 정상 동작을 할 수 있다.
전술한 실시예에 따른 전력 반도체 소자(10)는, 제 1 웰(300) 내에 트랜지스터(310)를 포함하는 경우에 관하여 개시하였지만, 본 발명의 범위는 이에 제한되지 않는다. 즉, 제 1 웰(300)의 전위 증가에 따른 래치 업 또는 기생 소자의 발생을 억제하기 위한 가드링 영역(500)은, 제 1 웰(300) 내에 서로 다른 도전형의 접합을 이용하여 제공되는 다른 제어 소자에 대하여도 동일한 효과를 달성할 수 있다. 예를 들어, 제 1 웰(100) 내에는 제어 소자로서, 트랜지스터 대신에 또는 트랜지스터와 함께, PN 접합을 갖는 다이오드가 배치될 수도 있음은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으 며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명의 일실시예에 따른 전력 반도체 소자의 상면도이다.
도 2는 도 1의 선 Ⅱ-Ⅱ를 따라 절취된 전력 반도체 소자의 단면도이다.
도 3은 본 발명의 실시예에 따른 가드링을 생략한 전력 반도체 소자의 비교예를 도시한다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 전력 반도체 소자 100: 반도체 기판
150: 매립층 200: 반도체 바디층
300: 제 1 웰 400: 제 1 전극 영역
500: 가드링 영역

Claims (18)

  1. 제 1 도전형의 반도체 기판 상에 제 2 도전형의 영역을 포함하는 반도체 바디층;
    상기 반도체 바디층 내에 형성되고, 상기 반도체 기판과 절연된 웰;
    상기 웰 내에 형성된 서로 다른 도전형의 접합을 이용하여 형성된 하나 이상의 제어 소자; 및
    상기 반도체 기판과 상기 웰 영역으로부터 이격되고 상기 웰 영역을 둘러싸는 제 1 도전형의 가드링 영역을 포함하며,
    상기 반도체 기판, 상기 반도체 바디층, 및 상기 가드링 영역은 기생 바이폴라 트랜지스터를 형성하고, 상기 가드링 영역은 상기 기생 바이폴라 트랜지스터의 컬렉터인 전력 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제어 소자는 트랜지스터 또는 다이오드 중 어느 하나 또는 이들의 조합인 전력 반도체 소자.
  3. 제 1 항에 있어서,
    상기 전력 반도체 소자는 유도성 전력 장치의 제어 소자인 전력 반도체 소자.
  4. 제 1 도전형의 반도체 기판 상에 형성된 제 2 도전형의 반도체 바디층;
    상기 반도체 바디층 내에 형성되고, 제 1 도전형의 제 1 웰;
    상기 제 1 웰 내에 형성된 하나 이상의 트랜지스터;
    상기 제 1 웰과 이격되도록 상기 반도체 바디층 내에 형성되어 제 1 전원에 전기적으로 연결되는 제 1 전극 영역; 및
    상기 반도체 기판으로부터 이격되고 상기 제 1 전극 영역과 상기 제 1 웰 사이에서 상기 제 1 웰을 둘러싸는 제 1 도전형의 제 2 웰 및 제 2 전원에 전기적으로 연결되는 상기 제 2 웰 내의 제 2 전극 영역을 포함하는 가드링 영역을 포함하는 전력 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제 1 도전형은 P 형이고, 상기 제 2 도전형은 N 형인 전력 반도체 소자.
  6. 제 4 항에 있어서,
    상기 반도체 바디층은 에피택셜 층인 전력 반도체 소자.
  7. 제 4 항에 있어서,
    상기 제 1 전원 및 상기 제 2 전원 중 어느 하나는 전원이고, 다른 하나는 외부 회로 기준 노드에 연결되는 전력 반도체 소자.
  8. 제 4 항에 있어서,
    상기 트랜지스터와 이격되도록 상기 제 1 웰 내에 형성되고, 제 3 전원에 전기적으로 연결되는 벌크 전극 영역을 더 포함하는 전력 반도체 소자.
  9. 제 8 항에 있어서,
    상기 벌크 전극 영역은 제 1 도전형의 고농도 불순물 영역 및 상기 고농도 불순물 영역의 하부에 형성된 제 1 도전형의 저농도 불순물 영역을 포함하는 전력 반도체 소자.
  10. 제 9 항에 있어서,
    상기 벌크 전극 영역은 상기 고농도 불순물 영역으로부터 상기 저농도 불순물 영역을 관통하여 상기 반도체 기판 쪽으로 연장된 제 1 도전형의 깊은 불순물 영역을 더 포함하는 전력 반도체 소자.
  11. 제 4 항에 있어서,
    제 1 전극 영역은 반도체 바디층의 표면에 형성된 제 2 도전형의 고농도 불순물 영역을 포함하는 전력 반도체 소자.
  12. 제 11 항에 있어서,
    상기 제 1 전극 영역은 상기 고농도 불순물 영역의 하부에 형성된 제 2 도전형의 저농도 불순물 영역을 더 포함하는 전력 반도체 소자.
  13. 제 4 항에 있어서,
    상기 가드링의 상기 제 2 전극 영역은 제 2 웰의 표면에 형성된 제 2 도전형의 고농도 불순물 영역 및 상기 고농도 불순물 영역의 하부에 형성된 제 2 도전형의 저농도 불순물 영역을 포함하는 전력 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제 2 전극 영역은 상기 고농도 불순물 영역으로부터 상기 저농도 불순물 영역을 관통하여 상기 반도체 기판 쪽으로 연장된 제 2 도전형의 깊은 불순물 영역을 더 포함하는 전력 반도체 소자.
  15. 제 4 항에 있어서,
    상기 반도체 기판과 상기 반도체 바디층 사이에 상기 반도체 기판과 상기 반도체 바디층을 전기적으로 분리하기 위한 매립층을 더 포함하는 전력 반도체 소자.
  16. 제 15 항에 있어서,
    상기 매립층은 제 2 도전형의 불순물층인 전력 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제 1 웰 및 상기 가드링 영역은 상기 매립층과 접하는 전력 반도체 소자.
  18. 제 4 항에 있어서,
    상기 전력 반도체 소자는 모터 구동을 위한 전력 제어 소자인 전력 반도체 소자.
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