JP6458878B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、高耐圧集積回路装置（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）では、同一の半導体チップに設けた高電位側領域と低電位側領域とを、これらの領域の間に設けた高耐圧接合終端領域（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ ｒｅｇｉｏｎ）で電気的に分離する高耐圧接合を利用した素子分離方式が知られている。ＨＶＪＴには、レベルシフタとして機能する高耐圧のｎチャネル型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）やｐチャネル型ＭＯＳＦＥＴが配置され、レベルシフタを介して高電位領域と低電位領域との間の信号伝達が行われることが公知である（例えば、下記特許文献１，２参照。）。従来の半導体装置のＨＶＪＴおよびレベルシフタの構成について説明する。
図２０〜２４は、従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。図２０，２１はそれぞれ下記特許文献１の図１，８であり、図２４は下記特許文献２の図６である。図２０に示す従来の半導体装置は、同一のｐ-型半導体基板２０１上に高電位側領域２１１および低電位側領域２１２を備え、これらの領域間をＨＶＪＴ２１３で電気的に分離した構成を有する。高電位側領域２１１は、ｐ-型半導体基板２０１に設けられたｎ型領域２０２である。ＨＶＪＴ２１３は、ｎ型領域２０２の周囲を囲むｎ-型領域２０３である。低電位側領域２１２は、ｐ-型半導体基板２０１の、ｎ-型領域２０３よりも外側の部分である。ｎ型領域２０２およびｎ-型領域２０３には、低電位側領域２１２からＨＶＪＴ２１３および高電位側領域２１１を通って低電位側領域２１２に戻る略Ｕ字状の平面レイアウトにｐ-型半導体基板２０１の一部分（以下、ｐ-型分離領域とする）２０４が介在する。
ｐ-型分離領域２０４により、ｎ型領域２０２とｎ-型領域２０３との連続した部分の一部分２０２ａ，２０３ａと他の部分とが電気的に分離される。ｐ-型分離領域２０４により囲まれた部分２０２ａ，２０３ａに、レベルシフタ２１４として用いるｎチャネル型ＭＯＳＦＥＴが配置されている。図２１に示す従来の半導体装置では、ｎ型領域２０２の内部に略矩形枠状の平面レイアウトに配置したｐ-型分離領域２０５により、ｎ型領域２０２の外側の部分（以下、周縁部とする）２０２ｂと、ｎ型領域２０２の内側の部分（以下、中央部とする）とが分離される。ｎ型領域２０２の周縁部２０２ｂからｎ-型領域２０３にわたって、レベルシフタ２１４として用いるｎチャネル型ＭＯＳＦＥＴが配置されている。図２１に示す従来の半導体装置の高電位側領域２１１、低電位側領域２１２およびＨＶＪＴ２１３の配置は、図２０に示す従来の半導体装置と同様である（図２２〜２４においても同様である）。
図２２に示す従来の半導体装置では、ｎ型領域２０２の内部に略Ｃ字状の平面レイアウトに配置したｐ-型分離領域２０６により、矩形状の平面レイアウトに配置したｎ型領域２０２の周縁部の３辺に沿った部分２０２ｃと、ｎ型領域２０２の中央部とが分離される。ｎ型領域２０２の周縁部の、ｐ-型分離領域２０６により分離された３辺に沿った部分２０２ｃからｎ-型領域２０３にわたって、レベルシフタ２１４として用いるｎチャネル型ＭＯＳＦＥＴが配置されている。ｎ型領域２０２の周縁部の、ｐ-型分離領域２０６により分離されていない１辺に沿った部分２０２ｄは、高電位側領域２１１の最高電位に固定される。このｎ型領域２０２の周縁部の、高電位側領域２１１の最高電位に固定された部分２０２ｄと、レベルシフタ２１４を構成するｎチャネル型ＭＯＳＦＥＴのドレイン領域（不図示）との間の拡散領域の抵抗をレベルシフト抵抗として用いている。
図２３に示す従来の半導体装置は、図２２に示す従来の半導体装置のＨＶＪＴ２１３にダブルリサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵｒｆａｃｅ Ｆｉｅｌｄ）構造を適用した構成を備える。ｎ-型領域２０３に配置されたｐ型領域２０９ａ，２０９ｂにより、ダブルリサーフ構造が構成されている。ｎ型領域２０２の周縁部の、高電位側領域２１１の最高電位に固定された部分２０２ｄからｎ-型領域２０３にわたって、レベルシフタ２１４として用いるｐチャネル型ＭＯＳＦＥＴ２１４ｂが配置されている。ＨＶＪＴ２１３と低電位側領域２１２とは、ｐ-型分離領域２０８により分離されている。符号２２１〜２２４は、それぞれ、レベルシフタ２１４を構成するｎチャネル型ＭＯＳＦＥＴ２１４ａのｐ型ベース領域、ｎ+型ソース領域、ｎ+型ドレイン領域およびゲート電極である。符号２２５〜２２７は、それぞれ、ｐチャネル型ＭＯＳＦＥＴ２１４ｂのｐ+型ソース領域、ｐ+型ドレイン領域およびゲート電極である。ｎ+型領域２２８およびｐ+型領域２２９は、それぞれＨＶＪＴ２１３の寄生ダイオードのカソードコンタクト領域およびアノードコンタクト領域を兼ねる。
図２４に示す従来の半導体装置では、ＨＶＪＴ２１３の一部をトレンチ２０７で分離し（例えば２箇所）、トレンチ２０７で囲まれた各領域にそれぞれレベルシフタ２１４（２１４ａ，２１４ｂ）として用いるｎチャネル型ＭＯＳＦＥＴおよびｐチャネル型ＭＯＳＦＥＴが配置されている。符号２１５，２１６は配線である。このように図２０〜２４に示すＨＶＪＴ２１３の一部をレベルシフタ２１４として用いる構成では、ｐ-型分離領域２０４〜２０６またはトレンチ２０７により、高電位側領域２１１の内部回路を配置する領域と、ＨＶＪＴ２１３の、少なくともレベルシフタ２１４として用いるｎチャネル型ＭＯＳＦＥＴを配置する領域と、が電気的に分離される。また、ＨＶＪＴ２１３上を通って低電位側領域２１２から高電位側領域２１１に跨る高電位配線を必要としないため、信頼性が高い。また、ＨＶＪＴ２１３以外の領域にレベルシフタ２１４を配置する構成に比べて、レベルシフタ２１４の占有面積分だけチップサイズを縮小（シュリンク）可能である。
特開平９−２８３７１６号公報 特開２００５−１２３５１２号公報
しかしながら、上述した図２０〜２４に示す従来の半導体装置では、ＨＶＪＴ２１３の寄生ダイオードとレベルシフタ２１４とでドリフト長が等しい。ＨＶＪＴ２１３の寄生ダイオードのドリフト長を決める因子として、例えば、カソードコンタクト領域（高電位のｎ+型領域）とアノードコンタクト領域（低電位のｐ+型領域）との間の、ドリフト電流が流れる方向（すなわち高電位側領域２１１側から低電位側領域２１２側へ向かう方向）の長さ（幅）が挙げられる。レベルシフタ２１４のドリフト長を決める因子として、例えば、ドレイン領域とソース領域との間の、ドリフト電流が流れる方向の長さ（幅）が挙げられる。これらドリフト長を決める長さがＨＶＪＴ２１３の寄生ダイオードとレベルシフタ２１４とで等しいため、ＨＶＪＴ２１３の寄生ダイオードとレベルシフタ２１４とでオフ耐圧も等しい。図２０〜２２，２４では、ｎ+型カソードコンタクト領域、ｐ+型アノードコンタクト領域、ドレイン領域およびソース領域を図示省略する。
このようにＨＶＪＴ２１３の寄生ダイオードとレベルシフタ２１４とでオフ耐圧が等しいことで、次の問題が生じる。オフ時にＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）などのサージ電圧が入力され、レベルシフタ２１４とＨＶＪＴ２１３の寄生ダイオードとが同時にアバランシェ降伏した場合、レベルシフタ２１４とＨＶＪＴ２１３の寄生ダイオードとでほぼ均一に電流（以下、アバランシェ電流とする）が急増する。このため、局所的な電流集中は起こりにくいが、ｎチャネル型ＭＯＳＦＥＴなどで構成されるレベルシフタ２１４ではアバランシェ電流により寄生動作が誘発されるため、ＨＶＪＴ２１３の寄生ダイオードに比べて破壊されやすい。レベルシフト抵抗を調整することでレベルシフタ２１４に流れるアバランシェ電流を制限し、ＨＶＪＴ２１３の寄生ダイオードとレベルシフタ２１４とのオフ時の破壊耐圧のアンバランスを解消する方法もあるが、この場合、レベルシフト抵抗が設計上の制限を受けることになる。
この発明は、上述した従来技術による問題点を解消するため、信頼性を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の周囲を囲む第２導電型の第２半導体領域が設けられている。前記第２半導体領域の周囲を囲む第１導電型の第３半導体領域が設けられている。前記第３半導体領域の内部に、第２導電型の第４半導体領域が選択的に設けられている。前記第１半導体領域もしくは前記第２半導体領域の内部に、第２導電型の第５半導体領域が選択的に設けられている。前記第５半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第３半導体領域の、前記第４半導体領域と前記第２半導体領域とに挟まれた部分の表面上に、第１ゲート絶縁膜を介して第１ゲート電極が設けられている。前記第１半導体領域もしくは前記第２半導体領域の内部に、前記第５半導体領域と離して第２導電型の第６半導体領域が選択的に設けられている。前記第６半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第３半導体領域の内部に、第１導電型の第７半導体領域が選択的に設けられている。前記第７半導体領域は、前記第３半導体領域よりも不純物濃度が高い。第１電極は、前記第３半導体領域、前記第４半導体領域および前記第７半導体領域に接する。第２電極は、前記第５半導体領域に接する。第３電極は、前記第６半導体領域に接する。前記第４半導体領域と前記第５半導体領域との距離は、前記第７半導体領域と前記第６半導体領域との距離よりも長い。
また、この発明にかかる半導体装置は、上述した発明において、少なくとも前記第５半導体領域の内側に設けられた、第１導電型の第８半導体領域をさらに備える。そして、前記第２半導体領域は、一部を内側または外側に突出させた平面レイアウト、もしくは一部を内側および外側の両方に突出させた平面レイアウトに配置されている。前記第５半導体領域は、前記第２半導体領域の前記一部の内側寄りの部分に配置されている。前記第４半導体領域は、前記第５半導体領域の外側に対向する位置に配置されている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記一部を内側に突出させた平面レイアウトに配置されている。前記第５半導体領域は、前記第２半導体領域の前記一部の内側に突出した端部に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の前記一部の内側に突出した端部の幅は、外側に向かうにしたがって広くなっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記一部を外側に突出させた平面レイアウトに配置されている。前記第４半導体領域は、前記第２半導体領域の前記一部の外側に突出した端部における前記第３半導体領域に配置されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の前記一部の外側に突出した端部の幅は、外側に向かうにしたがって狭くなっていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記一部以外の部分で前記第１半導体領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第１導電型の第９〜１１半導体領域、第２ゲート電極および第４，５電極をさらに備える。前記第９半導体領域は、前記第２半導体領域の内部に選択的に設けられている。前記第１０半導体領域は、前記第１半導体領域もしくは前記第２半導体領域の内部に、前記第９半導体領域と離して、かつ前記第９半導体領域よりも内側に設けられている。前記第１１半導体領域は、前記第９半導体領域の内部の外側寄りの部分に選択的に設けられている。前記第１１半導体領域は、前記第９半導体領域よりも不純物濃度が高い。前記第２ゲート電極は、前記第２半導体領域の、前記第９半導体領域と前記第１０半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して設けられている。前記第４電極は、前記第１０半導体領域に接する。前記第５電極は、前記第１１半導体領域に接する。そして、前記第１１半導体領域は、前記第１０半導体領域の外側に対向する位置に配置されている。前記第１０半導体領域と前記第１１半導体領域との距離は、前記第７半導体領域と前記第６半導体領域との距離よりも長いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第１半導体領域に接する部分を内側または外側に突出させた平面レイアウト、もしくは前記第１半導体領域に接する部分を内側および外側の両方に突出させた平面レイアウトに配置されていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体領域の周囲を囲み、一部で前記第１半導体領域に接する第２導電型の第２半導体領域が設けられている。前記第２半導体領域の周囲を囲む第１導電型の第３半導体領域が設けられている。前記第１半導体領域もしくは前記第２半導体領域の内部に、第２導電型の第６半導体領域が選択的に設けられている。前記第６半導体領域は、前記第２半導体領域よりも不純物濃度が高い。前記第３半導体領域の内部に、第１導電型の第７半導体領域が選択的に設けられている。前記第７半導体領域は、前記第３半導体領域よりも不純物濃度が高い。第１電極は、前記第７半導体領域に接する。第３電極は、前記第６半導体領域に接する。前記第２半導体領域の内部に、前記第６半導体領域と離して、第１導電型の第９半導体領域が選択的に設けられている。前記第２半導体領域の内部に、前記第９半導体領域と離して、かつ前記第９半導体領域よりも内側に、第１導電型の第１０半導体領域が選択的に設けられている。前記第９半導体領域の内部の外側寄りの部分に、第１導電型の第１１半導体領域が選択的に設けられている。前記第１１半導体領域は、前記第９半導体領域よりも不純物濃度が高い。前記第２半導体領域の、前記第９半導体領域と前記第１０半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して第２ゲート電極が設けられている。第４電極は、前記第１０半導体領域に接する。第５電極は、前記第１１半導体領域に接する。前記第１１半導体領域は、前記第１０半導体領域の外側に対向する位置に配置されている。前記第１０半導体領域と前記第１１半導体領域との距離は、前記第７半導体領域と前記第６半導体領域との距離よりも長い。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第１半導体領域に接する部分を内側または外側に突出させた平面レイアウト、もしくは前記第１半導体領域に接する部分を内側および外側の両方に突出させた平面レイアウトに配置されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３半導体領域の外側に第２導電型の第１２半導体領域をさらに備えることを特徴とする。
本発明にかかる半導体装置によれば、信頼性を向上させることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。 図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。 図３は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。 図４は、図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。 図５Ａは、実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。 図５Ｂは、図５Ａの要部を拡大して示す平面図である。 図６は、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。 図７Ａは、実施の形態４にかかる半導体装置の平面レイアウトを示す平面図である。 図７Ｂは、図７Ａの要部を拡大して示す平面図である。 図８は、実施の形態５にかかる半導体装置の平面レイアウトを示す平面図である。 図９は、実施の形態６にかかる半導体装置の平面レイアウトを示す平面図である。 図１０は、実施の形態７にかかる半導体装置の構造を示す断面図である。 図１１は、実施の形態８にかかる半導体装置の構造を示す断面図である。 図１２は、実施の形態９にかかる半導体装置の構造を示す断面図である。 図１３は、実施の形態１０にかかる半導体装置の平面レイアウトを示す平面図である。 図１４は、図１３の切断線Ｄ−Ｄ’における断面構造を示す断面図である。 図１５は、図１３の切断線Ｅ−Ｅ’における断面構造を示す断面図である。 図１６は、図１３の切断線Ｆ−Ｆ’における断面構造を示す断面図である。 図１７は、図１３の切断線Ｇ−Ｇ’における断面構造を示す断面図である。 図１８は、実施の形態１０にかかる半導体装置の平面レイアウトの別の一例を示す平面図である。 図１９は、実施の形態１１にかかる半導体装置の回路構成を示す回路図である。 図２０は、従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。 図２１は、従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。 図２２は、従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。 図２３は、従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。 図２４は、従来の半導体装置の要部の平面レイアウトの一例を示す平面図である。
この発明の特徴は、後述するように、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間の距離（以下、高濃度領域間距離とする）Ｌ１が、ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間の距離（以下、高濃度領域間距離とする）Ｌ２よりも長くなっている（Ｌ１＞Ｌ２）ことにある。これにより、本発明よれば、半導体装置全体のサージ耐量を向上させることができるものである。
さらに、本発明者らは、鋭意研究を重ねた結果、次のことも見出した。図２０〜図２４の従来の半導体装置では、レベルシフタ２１４にオン状態で高電圧がかかるような回路設計がなされるため、所定の値のオン耐圧を確保する必要がある。レベルシフタ２１４のオン耐圧は一般的にオフ耐圧よりも低いため、所定の値のオン耐圧を確保した場合、オフ耐圧のみを所定の値で確保する場合に比べてレベルシフタ２１４のドリフト長が長くなる。したがって、上述した図２０〜２４に示す従来の半導体装置において、レベルシフタ２１４が所定の値のオン耐圧を確保した場合、レベルシフタ２１４のドリフト長が長くなった分だけ、ＨＶＪＴ２１３の寄生ダイオードのドリフト長も長くなる。このため、ＨＶＪＴ２１３の寄生ダイオードのドリフト長は当該寄生ダイオードの所定の値のオフ耐圧を確保可能な長さよりも長くなり、チップサイズの縮小化の妨げとなる。本発明においては、後述するように、ｎ-型拡散領域３の幅を一部で長くし、突出する平面レイアウトを配置することで、チップサイズを縮小することができる。この発明は、このような知見に基づいてなされたものである。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置として、高耐圧集積回路装置（ＨＶＩＣ）の構成について説明する。図１は、実施の形態１にかかる半導体装置の平面レイアウトを示す平面図である。例えば、電力変換用ブリッジ回路の一相分（不図示）を構成する直列接続された２つのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）のうちの高電位側（ハイサイド側）のＩＧＢＴ（以下、上アームのＩＧＢＴとする）を駆動するＨＶＩＣを例に説明する。図１に示す実施の形態１にかかる半導体装置は、同一の半導体基板（半導体チップ）１００上に高電位側領域１０１および低電位側領域１０２を備え、これらの領域をＨＶＪＴ１０３で電気的に分離したＨＶＩＣである。
高電位側領域１０１は、略矩形状の平面レイアウトに配置したｎ型拡散領域（第１半導体領域）１ａと、ｎ型拡散領域１ａの周囲を囲む略矩形枠状の平面レイアウトに配置したｎ-型拡散領域１ｂと、で構成される。ｎ型拡散領域１ａは、ハイサイド回路部の最高電位（ハイサイド電源電位）Ｈ−ＶＤＤに電気的に接続される。ｎ型拡散領域１ａには、ハイサイド回路部（不図示）や、レベルアップ用レベルシフト回路のｎチャネル型ＭＯＳＦＥＴ（以下、ｎｃｈＭＯＳＦＥＴとする）１０４を除く構成部などが配置される。レベルアップ用レベルシフト回路のレベルシフト抵抗は、ｎ型拡散領域１ａまたはｎ-型拡散領域１ｂに配置される。ハイサイド回路部とは、例えば、電力変換用ブリッジ回路の上アームのＩＧＢＴのエミッタ電位ＶＳを基準電位として動作して当該上アームのＩＧＢＴを駆動するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路である。
低電位側領域１０２は、ｎ-型拡散領域１ｂと離して、かつｎ-型拡散領域１ｂより外側に配置されたｎ型拡散領域（第１２半導体領域）２である。ｎ型拡散領域２は、ローサイド回路部の最高電位（ローサイド電源電位）Ｌ−ＶＤＤに固定されている。ｎ型拡散領域２には、図示省略する内部回路（ローサイド回路部）などが配置される。ローサイド回路部とは、例えば、接地電位ＧＮＤを基準電位として動作し、レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ１０４を駆動するＣＭＯＳ回路である。ｎ-型拡散領域１ｂとｎ型拡散領域２との間には、耐圧領域であるｎ-型拡散領域（第２半導体領域）３が配置されている。ｎ-型拡散領域３は、ｎ-型拡散領域１ｂに接し、かつｎ-型拡散領域１ｂの周囲を囲む略矩形枠状の平面レイアウトに配置されている。
第１ｐ-型分離領域４は、ｎ-型拡散領域１ｂの内部に、ｎ-型拡散領域１ｂの３辺に沿ってｎ型拡散領域１ａの周囲を囲む略Ｕ字状または略Ｃ字状の平面レイアウトに配置されている。第１ｐ-型分離領域４は、ｎ型拡散領域１ａまたはｎ-型拡散領域３に接していてもよいし、ｎ型拡散領域１ａの内部に設けられていてもよい。ｎ型拡散領域１ａの内部に設けられる場合は、ハイサイド回路部（不図示）や、レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ１０４を除く構成部などを第１ｐ-型分離領域４の内側に設けることが望ましい。また、ｎ-型拡散領域３は、接地電位ＧＮＤの第２ｐ-型分離領域（第３半導体領域）５によりｎ型拡散領域２と電気的に分離されている。第２ｐ-型分離領域５は、ｎ-型拡散領域３に接し、かつｎ-型拡散領域３の周囲を囲む。ｎ-型拡散領域３および第２ｐ-型分離領域５は、例えば、高電位側領域１０１の周囲を囲む同心円状（略矩形枠状の平面レイアウト）に配置されている。
第２ｐ-型分離領域５の内部には、ｎ-型拡散領域３と離して、ｎ-型拡散領域３の周囲を囲む略矩形枠状の平面レイアウトにｐ+型コンタクト領域１１が配置されている。第２ｐ-型分離領域５は、ｐ+型コンタクト領域（第７半導体領域）１１を介して、接地電位ＧＮＤの図示省略する電極（以下、ＧＮＤ電極とする）に電気的に接続され、接地電位ＧＮＤに固定されている。第２ｐ-型分離領域５の相対的に高不純物濃度な内側部分（内側寄りの部分）５ａはレベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ１０４のｐ型ベース領域として機能する。第２ｐ-型分離領域５とｎ-型拡散領域３との間のｐｎ接合で寄生ダイオード１０５が形成される（後述する図２参照）。この寄生ダイオード１０５でＨＶＪＴ１０３が構成される。ｐ+型コンタクト領域１１は、ＨＶＪＴ１０３の寄生ダイオード１０５のアノードコンタクト領域として機能する。
ｎ-型拡散領域３の第１ｐ-型分離領域４と対向する部分（以下、第１ＨＶＪＴ部とする）６には、レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ１０４が選択的に配置される。ｎ-型拡散領域３の第１ｐ-型分離領域４と対向する部分とは、第１ｐ-型分離領域４と後述する第２ｐ-型分離領域５とに挟まれた部分である。すなわち、第１ＨＶＪＴ部６は、ｎ-型拡散領域３の略３辺に相当する略Ｕ字状または略Ｃ字状の部分である。図１には、第１ＨＶＪＴ部６に例えば２つのｎｃｈＭＯＳＦＥＴ１０４を配置した場合を示す（図５Ａ，５Ｂ，６，７Ａ，７Ｂ，８においても同様）。第１ｐ-型分離領域４は、その内側の最高電位（ハイサイド電源電位Ｈ−ＶＤＤ）であるｎ型拡散領域１ａと、第１ＨＶＪＴ部６に配置されたｎｃｈＭＯＳＦＥＴ１０４とを電気的に分離するための領域である。本実施の形態の場合は、ｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域４３と後述するｎ+型領域（第６半導体領域）８との距離Ｌ１００を長くすることで、ｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域４３とｎ型拡散領域１ａとの短絡を防いでいる。
ｎｃｈＭＯＳＦＥＴ１０４を複数配置する場合、同一構成のｎｃｈＭＯＳＦＥＴ１０４を、ｎ-型拡散領域３の第１ｐ-型分離領域４と対向しない部分（以下、第２ＨＶＪＴ部とする）７からの距離がほぼ均等になるように配置することが好ましい。その理由は、ノイズ等による各ｎｃｈＭＯＳＦＥＴ１０４の動作変動の度合いを等しくすることができ、半導体装置の誤動作を防止することができるからである。ｎ-型拡散領域３の第１ｐ-型分離領域４と対向しない部分とは、ｎ-型拡散領域３の第１ＨＶＪＴ部６以外の部分であり、第１ｐ-型分離領域４が配置されないことで、ｎ-型拡散領域３とｎ型拡散領域１ａとが電気的に接続された部分である。すなわち、第２ＨＶＪＴ部７は、ｎ-型拡散領域３の残りの１辺に相当する略直線状の部分である。第２ＨＶＪＴ部７に、例えば、レベルダウン用レベルシフト回路の異常検出用のｐチャネル型ＭＯＳＦＥＴ（以下、ｐｃｈＭＯＳＦＥＴとする）を配置してもよい。第２ＨＶＪＴ部７にレベルダウン用レベルシフト回路のｐｃｈＭＯＳＦＥＴを配置する構成については、実施の形態１０で説明する（図１３〜１８参照）。このように、ＨＶＪＴ１０３には、寄生ダイオード１０５と一体的にｎｃｈＭＯＳＦＥＴ１０４およびｐｃｈＭＯＳＦＥＴが配置される。
また、ｎ-型拡散領域３は、ｎｃｈＭＯＳＦＥＴ１０４を配置した領域（以下、ｎｃｈＭＯＳ領域とする）６ａを内側（ｎ型拡散領域１ａ側）に凸状に突出させた平面レイアウトに配置され、ｎｃｈＭＯＳ領域６ａにおける幅ｗ１を他の部分の幅ｗ２，ｗ３よりも広げた平面形状となっている。すなわち、ｎ-型拡散領域３のｎｃｈＭＯＳ領域６ａにおける幅ｗ１は、ｎ-型拡散領域３の、第２ＨＶＪＴ部７における幅ｗ２や、第１ＨＶＪＴ部６のｎｃｈＭＯＳ領域６ａ以外の領域（以下、ダイオード領域とする）６ｂにおける幅ｗ３よりも広い（ｗ１＞ｗ２、ｗ１＞ｗ３）。幅ｗ１〜ｗ３とは、ｎ-型拡散領域３の延在する方向に沿った方向（以下、周方向とする）Ｘと直交する方向（以下、径方向とする）Ｙの幅である。図１には、ｎｃｈＭＯＳ領域６ａとダイオード領域６ｂとの境界６ｄを粗い横破線で示す（図５Ａ，５Ｂ，６，７Ａ，７Ｂ，８、１３においても同様である）。
幅ｗ１，ｗ２およびｗ３は、ｎ-型拡散領域３の径方向Ｙの長さである。具体的には、ｎ-型拡散領域３のｎｃｈＭＯＳ領域６ａにおける幅ｗ１は、ｎｃｈＭＯＳ領域６ａにおけるｎ-型拡散領域３の、ｎ-型拡散領域１ｂとの境界から第２ｐ-型分離領域５の相対的に低不純物濃度な外側部分（外側寄りの部分）との境界までの径方向Ｙの長さである。ｎ-型拡散領域３のダイオード領域６ｂにおけるｗ３は、ダイオード領域６ｂにおけるｎ-型拡散領域３の、ｎ-型拡散領域１ｂとの境界から第２ｐ-型分離領域５の相対的に低不純物濃度な外側部分との境界までの径方向Ｙの長さである。ｎ-型拡散領域３の第２ＨＶＪＴ部７における幅ｗ２は、ｎ-型拡散領域３の、ｎ+型領域８と第２ｐ-型分離領域５の相対的に低不純物濃度な外側部分とに挟まれた部分の径方向Ｙの長さである。ｎ+型領域８は、ＨＶＪＴ１０３の寄生ダイオード１０５のカソードコンタクト領域として機能する。
このようにｎ-型拡散領域３のｎｃｈＭＯＳ領域６ａにおける幅ｗ１を内側に広げたことで、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間の距離（以下、高濃度領域間距離とする）Ｌ１は、ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間の距離（以下、高濃度領域間距離とする）Ｌ２よりも長くなっている（Ｌ１＞Ｌ２）。
ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１とは、ｎｃｈＭＯＳＦＥＴ１０４のｎ+型ソース領域（第４半導体領域）４２とｎ+型ドレイン領域（第５半導体領域）４３の間の径方向Ｙの長さ（幅）である。径方向Ｙは、ドリフト電流が流れる方向（すなわち高電位側領域１０１側から低電位側領域１０２側へ向かう方向）と一致する。ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１はｎｃｈＭＯＳＦＥＴ１０４のドリフト長を決める因子の１つであり、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１を長くするほどｎｃｈＭＯＳＦＥＴ１０４のドリフト長が長くなる。
ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間距離Ｌ２とは、ＨＶＪＴ１０３の寄生ダイオード１０５のｎ+型カソードコンタクト領域（ｎ+型領域８）とｐ+型アノードコンタクト領域（ｐ+型コンタクト領域１１）の間の径方向Ｙの長さ（幅）である。ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間距離Ｌ２はＨＶＪＴ１０３の寄生ダイオード１０５のドリフト長を決める因子の１つであり、ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間距離Ｌ２を長くするほどＨＶＪＴ１０３の寄生ダイオード１０５のドリフト長が長くなる。すなわち、ｎｃｈＭＯＳＦＥＴ１０４のドリフト長は、ＨＶＪＴ１０３の寄生ダイオード１０５のドリフト長よりも長くなっている。
具体的には、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１は、オフ状態でアバランシェ電流が流れたときに破壊に至らない程度にｎｃｈＭＯＳＦＥＴ１０４の破壊耐圧を確保可能な寸法に設定される。より具体的には、例えば、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１を９０μｍ程度とし、ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間距離Ｌ２を８０μｍ程度としてもよい。
ｎｃｈＭＯＳＦＥＴ１０４のｎ+型ソース領域４２、ｎ+型ドレイン領域４３およびゲート電極４５は、次のように配置される。ｎ-型拡散領域１ｂおよび第１ｐ-型分離領域４は、ｎ-型拡散領域３のｎｃｈＭＯＳ領域６ａに内側に対向する部分をｎｃｈＭＯＳ領域６ａに沿って内側に凹状に折り曲げた平面レイアウトに配置されている。ｎ型拡散領域１ａは、ｎ-型拡散領域３のｎｃｈＭＯＳ領域６ａに内側に対向する部分を第１ｐ-型分離領域４の凹状部４ａに沿って内側に凹状に窪ませた平面レイアウトで配置されている。ｎ+型ドレイン領域４３は、ｎｃｈＭＯＳ領域６ａの可能な限り内側寄りの部分に配置される。具体的には、ｎ+型ドレイン領域４３は、例えば、ｎｃｈＭＯＳ領域６ａの内側に突出した端部６ｃに配置してもよい。ｎｃｈＭＯＳ領域６ａの内側に突出した端部６ｃとは、ｎｃｈＭＯＳ領域６ａのうち、第１ｐ-型分離領域４の凹状部４ａに周囲をほぼ囲まれた内側部分である。
ｎ+型ソース領域４２は、第２ｐ-型分離領域５の内側部分５ａの、ｐ+型コンタクト領域１１よりも内側に、ｎ+型ドレイン領域４３の外側に対向するように配置される。ゲート電極４５は、第２ｐ-型分離領域５の内側部分５ａの、ｎ-型拡散領域３とｎ+型ソース領域４２とに挟まれた部分上に配置される。すなわち、ｎ+型ソース領域４２、ｎ+型ドレイン領域４３およびゲート電極４５は、ｎｃｈＭＯＳ領域６ａに周方向Ｘに延びるストライプ状の平面レイアウトに配置される。ｎ+型ドレイン領域４３の周方向Ｘの長さ（幅）ｌ２、ｎ+型ソース領域４２の周方向Ｘの長さｌ３、およびゲート電極４５の周方向Ｘの長さｌ４は、例えば、ｎｃｈＭＯＳ領域６ａの周方向Ｘの長さｌ１とほぼ等しい（ｌ１＝ｌ２、ｌ１＝ｌ３、ｌ１＝ｌ４）。また、ｎ+型ドレイン領域４３の周方向Ｘの長さ（幅）ｌ２、ｎ+型ソース領域４２の周方向Ｘの長さｌ３、およびゲート電極４５の周方向Ｘの長さｌ４はほぼ等しいことが好ましい（ｌ２＝ｌ３＝ｌ４）。
ｎ+型領域８は、第２ＨＶＪＴ部７におけるｎ-型拡散領域１ｂに、例えばｎ-型拡散領域１ｂの１辺に沿った略直線状の平面レイアウトに、第１ｐ-型分離領域４と離して配置されている。ｎ+型領域８の端部は、第１ｐ-型分離領域４の外側に対向する位置まで周方向Ｘに延在していてもよい。ｎ+型領域８は、例えば、第１ｐ-型分離領域４よりもｎ-型拡散領域１ｂとｎ-型拡散領域３との境界に近い位置に配置されている。ｎ+型領域８は、ｎ-型拡散領域３の、ｎ-型拡散領域１ｂとの境界付近に配置されていてもよい。ｎ+型領域８は、ｎ-型拡散領域３と接していてもよい。また、ｎ+型領域８は、ハイサイド電源電位Ｈ−ＶＤＤの図示省略する電極（以下、Ｈ−ＶＤＤ電極とする）に接続され、ハイサイド電源電位Ｈ−ＶＤＤに固定されている。
次に、実施の形態１にかかる半導体装置の断面構造について説明する。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。図３は、図１の切断線Ｂ−Ｂ’における断面構造を示す断面図である。図４は、図１の切断線Ｃ−Ｃ’における断面構造を示す断面図である。具体的には、図２には、高電位側領域１０１のハイサイド回路部および第２ＨＶＪＴ部７の断面構造を示す。図３には、第１ＨＶＪＴ部６のｎｃｈＭＯＳ領域６ａの断面構造を示す。図４には、低電位側領域１０２のローサイド回路部および第１ＨＶＪＴ部６のダイオード領域６ｂの断面構造を示す。すなわち、図２，４にはＨＶＪＴ１０３の寄生ダイオード１０５の断面構造を示し、図３にはｎｃｈＭＯＳＦＥＴ１０４の断面構造を示す。
図２〜４に示すように、ｐ型の半導体基板１００のおもて面の表面層には、ｎ型拡散領域１ａ、ｎ-型拡散領域１ｂ、ｎ型拡散領域２およびｎ-型拡散領域３がそれぞれ選択的に設けられている。ｎ-型拡散領域１ｂは、ｎ型拡散領域１ａよりも外側に配置され、ｎ型拡散領域１ａに接する。ｎ-型拡散領域１ｂの深さは、例えばｎ型拡散領域１ａの深さよりも浅い。ｎ-型拡散領域３は、ｎ-型拡散領域１ｂよりも外側に配置され、ｎ-型拡散領域１ｂに接する。ｎ-型拡散領域３の深さは、例えばｎ-型拡散領域１ｂの深さと同程度であってもよい。ｎ型拡散領域２は、ｎ-型拡散領域３よりも外側に配置されている。ｎ型拡散領域２の深さは、例えば、ｎ-型拡散領域３の深さ以上である。
第１ｐ-型分離領域４は、高電位側領域１０１のハイサイド回路部が配置される部分（ｎ型拡散領域１ａ）と、第１ＨＶＪＴ部６（ｎ-型拡散領域３）と、を電気的に分離する。具体的には、第１ｐ-型分離領域４は、第１ＨＶＪＴ部６の内側に対向する部分において、例えばｎ-型拡散領域１ｂを深さ方向に貫通して内側の部分と外側の部分とに分離する。第１ｐ-型分離領域４は、基板裏面側のｐ型領域１０から基板おもて面に露出するようにスリット状に残るｐ型の半導体基板１００の一部であってもよい。基板おもて面に露出とは、後述するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ：局所酸化）膜９ａに接するように配置されていることである。基板裏面側のｐ型領域１０とは、ｐ型の半導体基板１００の、ｎ型拡散領域１ａ、ｎ-型拡散領域１ｂ、ｎ型拡散領域２およびｎ-型拡散領域３よりも基板おもて面から深い部分に、これらの領域が形成されないことでｐ型領域として残っている部分である。ｐ型領域１０とｎ-型拡散領域３とでシングルリサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵｒｆａｃｅ Ｆｉｅｌｄ）構造が構成されている。
ｎ-型拡散領域３の、基板おもて面側の表面層には、ｎ-型拡散領域３の外側に第２ｐ-型分離領域５が設けられている。ｎ-型拡散領域３の、基板おもて面側の表面層に、ｎ-型拡散領域１ｂの周囲を囲む略矩形枠状の平面レイアウトに、ダブルリサーフ構造をなすｐ型拡散領域（不図示）が設けられていてもよい。ダブルリサーフ構造を適用した構成については、実施の形態１０で説明する（図１３〜１８参照）。第２ｐ-型分離領域５は、深さ方向にｎ-型拡散領域３を貫通して基板裏面側のｐ型領域１０に達する。また、第２ｐ-型分離領域５の内側部分５ａは、ｎ-型拡散領域３よりも浅い深さで内側に延在している。第２ｐ-型分離領域５の内側部分５ａの内部には、ｐ+型コンタクト領域１１が選択的に設けられている。第２ｐ-型分離領域５は、ｐ+型コンタクト領域１１を介してＧＮＤ電極（第１電極）１２に接続されている。
図２に示すように、ｎ型拡散領域１ａには、ハイサイド回路部が配置されている。ハイサイド回路部は、例えば、横型ｎチャネルＭＯＳＦＥＴ２０と横型ｐチャネルＭＯＳＦＥＴ３０とを相補に接続したＣＭＯＳ回路である。横型ｎチャネルＭＯＳＦＥＴ２０は、ｎ型拡散領域１ａの内部に設けられたｐ型ウェル領域２１に配置されている。横型ｎチャネルＭＯＳＦＥＴ２０は、ｎ+型ソース領域２２、ｐ+型コンタクト領域２３、ｎ+型ドレイン領域２４、ゲート絶縁膜２５およびゲート電極２６からなる一般的なプレーナゲート型のＭＯＳゲート構造（金属−酸化膜−半導体からなる絶縁ゲート）を備える。横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ソース領域２２およびｐ+型コンタクト領域２３は、ソース電極２７を介してハイサイド回路部の基準電位（上アームのＩＧＢＴのエミッタ電位ＶＳ）に固定されている。
横型ｐチャネルＭＯＳＦＥＴ３０は、ｎ型拡散領域１ａに配置されている。横型ｐチャネルＭＯＳＦＥＴ３０は、ｐ+型ソース領域３１、ｎ+型コンタクト領域３２、ｐ+型ドレイン領域３３、ゲート絶縁膜３４およびゲート電極３５からなる一般的なプレーナゲート型のＭＯＳゲート構造を備える。横型ｐチャネルＭＯＳＦＥＴ３０のｐ+型ソース領域３１およびｎ+型コンタクト領域３２は、ソース電極３６を介してハイサイド電源電位Ｈ−ＶＤＤに固定されている。横型ｎチャネルＭＯＳＦＥＴ２０のｎ+型ドレイン領域２４および横型ｐチャネルＭＯＳＦＥＴ３０のｐ+型ドレイン領域３３は、ドレイン電極２８に接する。横型ｎチャネルＭＯＳＦＥＴ２０および横型ｐチャネルＭＯＳＦＥＴ３０に共通のドレイン電極２８は、上アームのＩＧＢＴのゲートへ出力信号を出力するハイサイド回路部の出力端子である。
図４に示すように、ｎ型拡散領域２には、ローサイド回路部が配置されている。ローサイド回路部は、例えば、横型ｎチャネルＭＯＳＦＥＴ５０と横型ｐチャネルＭＯＳＦＥＴ６０とを相補に接続したＣＭＯＳ回路である。横型ｎチャネルＭＯＳＦＥＴ５０は、ｎ型拡散領域２の内部に設けられたｐ型ウェル領域５１に配置されている。横型ｎチャネルＭＯＳＦＥＴ５０は、ｎ+型ソース領域５２、ｐ+型コンタクト領域５３、ｎ+型ドレイン領域５４、ゲート絶縁膜５５およびゲート電極５６からなる一般的なプレーナゲート型のＭＯＳゲート構造を備える。ＧＮＤ電極１２は、ｎ+型ソース領域５２およびｐ+型コンタクト領域５３に接し、横型ｎチャネルＭＯＳＦＥＴ５０のソース電極として機能する。
横型ｐチャネルＭＯＳＦＥＴ６０は、ｎ型拡散領域２に配置されている。横型ｐチャネルＭＯＳＦＥＴ６０は、ｐ+型ソース領域６１、ｎ+型コンタクト領域６２、ｐ+型ドレイン領域６３、ゲート絶縁膜６４およびゲート電極６５からなる一般的なプレーナゲート型のＭＯＳゲート構造を備える。横型ｐチャネルＭＯＳＦＥＴ６０のｐ+型ソース領域６１およびｎ+型コンタクト領域６２は、ソース電極６６を介してローサイド回路部の最高電位（ローサイド電源電位）Ｌ−ＶＤＤに固定されている。横型ｎチャネルＭＯＳＦＥＴ５０のｎ+型ドレイン領域５４および横型ｐチャネルＭＯＳＦＥＴ６０のｐ+型ドレイン領域６３は、ドレイン電極５７に接する。横型ｎチャネルＭＯＳＦＥＴ５０および横型ｐチャネルＭＯＳＦＥＴ６０に共通のドレイン電極５７は、レベルアップ用レベルシフト回路と接続する図示省略するローサイド側のＣ−ＭＯＳ回路のゲートへの入力信号を受けるローサイド回路部の入力端子である。
図３に示すように、ｎ-型拡散領域３には、第１ＨＶＪＴ部６のｎｃｈＭＯＳ領域６ａに、レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ１０４が配置されている。ｎｃｈＭＯＳＦＥＴ１０４は、ｎ+型ソース領域４２、ｎ+型ドレイン領域４３、ゲート絶縁膜４４およびゲート電極４５からなるプレーナゲート型のＭＯＳゲート構造を備える。ｎ-型拡散領域３は、ｎ-型ドリフト領域も兼ねている。ｎ+型ソース領域４２は、第２ｐ-型分離領域５の内側部分５ａの内部に選択的に設けられている。第２ｐ-型分離領域５の内側部分５ａとｎ+型ソース領域４２との間に、ｎ+型ソース領域４２を覆うようにｎ型オフセット領域４１が設けられていてもよい。ｎ型オフセット領域４１（ｎ型オフセット領域４１を配置しない場合にはｎ+型ソース領域４２）は、ｐ+型コンタクト領域１１と接して配置されてもよい。図３には、ｐ+型コンタクト領域１１と離してｎ型オフセット領域４１を配置した場合を示す。
第２ｐ-型分離領域５の内側部分５ａと、ｎ+型ドレイン領域４３との間において、ｎ-型拡散領域３の表面には、ＬＯＣＯＳ膜９ａが設けられている。第２ｐ-型分離領域５の内側部分５ａの、ｎ型オフセット領域４１とｎ-型拡散領域３とに挟まれた部分の表面上に、ゲート絶縁膜４４を介してゲート電極４５が設けられている。ゲート電極４５は、ｎ+型ドレイン領域４３との間においてｎ-型拡散領域３を覆うＬＯＣＯＳ膜９ａ上に延在していてもよい。ＧＮＤ電極１２は、ｎ+型ソース領域４２に接し、かつ層間絶縁膜９ｂによりゲート電極４５と電気的に絶縁されている。ＧＮＤ電極１２は、ｎｃｈＭＯＳＦＥＴ１０４のソース電極として機能する。ｎ+型ドレイン領域４３は、ドレイン電極（第２電極）４６に接する。ドレイン電極４６は、ｎｃｈＭＯＳＦＥＴ１０４の出力端子であり、レベルアップ用レベルシフト回路の出力端子である。
また、図４，２に示すように、第１ＨＶＪＴ部６のダイオード領域６ｂおよび第２ＨＶＪＴ部７には、第２ｐ-型分離領域５とｎ-型拡散領域３との間のｐｎ接合で寄生ダイオード１０５が形成されている。すなわち、第２ｐ-型分離領域５およびｎ-型拡散領域３は、それぞれＨＶＪＴ１０３の寄生ダイオード１０５のアノード領域およびカソード領域として機能する。ｐ+型コンタクト領域１１およびＧＮＤ電極１２は、それぞれＨＶＪＴ１０３の寄生ダイオード１０５のアノードコンタクト領域およびアノード電極として機能する。ｎ+型領域８およびＨ−ＶＤＤ電極１４は、それぞれＨＶＪＴ１０３の寄生ダイオード１０５のカソードコンタクト領域およびカソード電極として機能する。ｎ+型領域８とｎ-型拡散領域３との間に、ｎ+型領域８を覆うようにｎ型オフセット領域１３（図１および後述する図５Ａ，５Ｂ，６，７Ａ，７Ｂ，８には不図示）が設けられていてもよい。
以上、説明したように、実施の形態１によれば、ｎｃｈＭＯＳ領域を内側に凸状に突出させた平面レイアウトにｎ-型拡散領域（耐圧領域）を配置することで、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴのドリフト長をＨＶＪＴの寄生ダイオードのドリフト長よりも長くすることができる。これにより、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴのドリフト領域にかかる電界を緩和させることができ、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴのオフ耐圧をＨＶＪＴの寄生ダイオードのオフ耐圧よりも高くすることができる。このため、オフ時にＥＳＤなどのサージ電圧が入力され、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴとＨＶＪＴの寄生ダイオードとが同時にアバランシェ降伏した場合においても、アバランシェ電流は、主に、寄生動作の生じないＨＶＪＴのｎｃｈＭＯＳ領域以外の領域（第１ＨＶＪＴ部のダイオード領域および第２ＨＶＪＴ部）を流れる。すなわち、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴにおいて寄生動作を生じさせる原因となるアバランシェ電流がｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴに流れ込むことを抑制することができる。これによって、半導体装置全体のサージ耐量を向上させることができる。
また、実施の形態１によれば、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴのドリフト領域にかかる電界を緩和させることができることで、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴのドリフト領域の端部で発生するインパクトイオン現象を抑制することができる。これにより、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴのドレイン−ソース間に高電圧が印加された状態でｎｃｈＭＯＳＦＥＴがオンしたときに発生する基板電流（ゲート電極側から基板裏面側のｐ型領域側へ向かって流れる電流）を抑制することができる。このため、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴのオン耐圧も向上させることができる。また、実施の形態１によれば、ＨＶＪＴの寄生ダイオードのドリフト長をｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴのドリフト長に合わせて長くする必要がないため、チップ面積の増大を最小限に抑えることができる。したがって、ＥＳＤ耐量と、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴのオン耐圧およびオフ耐圧とを向上させて信頼性を向上させることができるとともに、チップサイズを縮小することができる。
また、実施の形態１によれば、ｎｃｈＭＯＳ領域の配置のみでｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴに流れ込むアバランシェ電流を抑制することができる。このため、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴに流れ込むアバランシェ電流を例えば第１，２ＨＶＪＴ部の境界付近におけるｎ-型拡散領域（耐圧領域）で構成するレベルシフト抵抗のみで抑制する構造に比べて、設計上の自由度が高い。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構成について説明する。図５Ａは、実施の形態２にかかる半導体装置の平面レイアウトを示す平面図である。図５Ｂは、図５Ａの要部を拡大して示す平面図である。図５Ｂには、図５ＡのｎｃｈＭＯＳ領域８６ａを拡大して示す。図５Ａの切断線Ａ−Ａ’、切断線Ｂ−Ｂ’および切断線Ｃ−Ｃ’における断面構造は、実施の形態１（それぞれ図２〜４参照）と同様である。
実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎｃｈＭＯＳ領域８６ａを外側（ｎ型拡散領域１ａ側とは逆側）に凸状に突出させた平面レイアウトに配置することで、ｎ-型拡散領域３のｎｃｈＭＯＳ領域８６ａにおける幅ｗ１を他の部分の幅ｗ２，ｗ３よりも広げている点である。すなわち、図５Ａに示すように、第２ｐ-型分離領域５およびｐ+型コンタクト領域１１は、ｎ-型拡散領域３のｎｃｈＭＯＳ領域８６ａの外側に対向する部分をｎｃｈＭＯＳ領域８６ａに沿って外側に凹状に折り曲げた平面レイアウトに配置されている。
図５Ｂに示すように、ｎ+型ソース領域４２は、ｎｃｈＭＯＳ領域８６ａの外側に突出した端部８６ｃの外側寄りに配置される。ゲート電極４５は、第２ｐ-型分離領域５の、ｎｃｈＭＯＳ領域８６ａの外側に突出した端部８６ｃの表面上に配置される。ｎ+型ドレイン領域４３は、ｎｃｈＭＯＳ領域８６ａの最も内側の部分に、ｎ+型ソース領域４２の内側に対向するように配置される。
また、ｎ+型ドレイン領域４３の周方向Ｘの長さｌ２、ｎ+型ソース領域４２の周方向Ｘの長さｌ３、およびゲート電極４５の周方向Ｘの長さｌ４は、例えば、ｎｃｈＭＯＳ領域８６ａの周方向Ｘの長さｌ１よりも短いことが好ましい。その理由は、第２ｐ-型分離領域５の段差部分５ｃにゲート電極４５の端部が位置する場合、第２ｐ-型分離領域５の段差部分５ｃでの電流集中によりｎｃｈＭＯＳＦＥＴ１０４が破壊に至る虞があるからである。
このようにｎ-型拡散領域３のｎｃｈＭＯＳ領域８６ａにおける幅ｗ１を外側に広げた場合においても、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１をＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間距離Ｌ２よりも長くすることができる。実施の形態２にかかる半導体装置に実施の形態１にかかる半導体装置の構成を適用し、ｎｃｈＭＯＳ領域を内側および外側の両方に凸状に突出させた平面レイアウトに配置してもよい。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図６は、実施の形態３にかかる半導体装置の平面レイアウトを示す平面図である。図６の切断線Ａ−Ａ’、切断線Ｂ−Ｂ’および切断線Ｃ−Ｃ’における断面構造は、実施の形態１（それぞれ図２，〜４参照）と同様である。
実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎｃｈＭＯＳ領域６ａの内側に突出した端部６ｃの周方向Ｘの長さ（幅）ｌ１１を外側に向かうにしたがって広くした点である。すなわち、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１は、ｎｃｈＭＯＳ領域６ａとダイオード領域６ｂとの境界（粗い横破線で示す）６ｄに近づくほど短くなっている。これにより、ｎｃｈＭＯＳ領域６ａとダイオード領域６ｂとの境界６ｄ付近での電界集中を緩和させることができ、局所的な耐圧低下を抑制することができる。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図７Ａは、実施の形態４にかかる半導体装置の平面レイアウトを示す平面図である。図７Ｂは、図７Ａの要部を拡大して示す平面図である。図７Ｂには、図７ＡのｎｃｈＭＯＳ領域８６ａを拡大して示す。図７Ａの切断線Ａ−Ａ’、切断線Ｂ−Ｂ’および切断線Ｃ−Ｃ’における断面構造は、実施の形態１（それぞれ図２〜４参照）と同様である。
実施の形態４にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、ｎｃｈＭＯＳ領域８６ａの外側に突出した端部８６ｃの周方向Ｘの長さ（幅）ｌ２１を内側に向かうにしたがって広くした点である。すなわち、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１は、ｎｃｈＭＯＳ領域８６ａとダイオード領域６ｂとの境界（粗い横破線で示す）８６ｄに近づくほど短くなっている。図７Ａ，７Ｂには、ｎｃｈＭＯＳ領域８６ａとダイオード領域６ｂとの境界８６ｄを粗い横破線で示す（図１８においても同様である）。これにより、ｎｃｈＭＯＳ領域８６ａとダイオード領域６ｂとの境界８６ｄ付近での電界集中を緩和させることができ、局所的な耐圧低下を抑制することができる。
実施の形態４にかかる半導体装置に実施の形態３にかかる半導体装置の構成を適用し、ｎｃｈＭＯＳ領域を内側および外側の両方に凸状に突出させた平面レイアウトに配置してもよい。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図８は、実施の形態５にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態５にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、第２ＨＶＪＴ部７において、ｎ-型拡散領域１ｂとｎ-型拡散領域３との境界からの距離を、第１ｐ-型分離領域４とハイサイド電源電位Ｈ−ＶＤＤのｎ+型領域８８とでほぼ同じにしている点である。実施の形態１と同様に、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１をＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間距離Ｌ２よりも長くしている。図８の切断線Ａ−Ａ’、切断線Ｂ−Ｂ’および切断線Ｃ−Ｃ’における断面構造は、実施の形態１（それぞれ図２〜４参照）と同様である。
実施の形態５にかかる半導体装置の構成を実施の形態２〜４にかかる半導体装置に適用してもよい。
以上、説明したように、実施の形態５によれば、ハイサイド電源電位のｎ+型領域の配置によらず、実施の形態１〜４と同様の効果を得ることができる。
（実施の形態６）
次に、実施の形態６にかかる半導体装置の構造について説明する。図９は、実施の形態６にかかる半導体装置の平面レイアウトを示す平面図である。実施の形態６にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ１０４を、ＨＶＪＴ１０３から高電位側領域１０１にわたって配置している点である。
具体的には、ｎ型拡散領域１ａおよびｎ-型拡散領域１ｂ，３に、低電位側領域１０２からＨＶＪＴ１０３および高電位側領域１０１を通って低電位側領域１０２に戻る略Ｕ字状の平面レイアウトにｐ-型分離領域９４が配置されている。ｐ-型分離領域９４により、ｎ型拡散領域１ａとｎ-型拡散領域１ｂ，３との連続した部分の一部分９１〜９３と他の部分とが電気的に分離される。ｐ-型分離領域９４により囲まれた部分９１〜９３からなるｎｃｈＭＯＳ領域９６ａに、レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ１０４が配置される。ｎｃｈＭＯＳ領域９６ａは、ダイオード領域９６ｂよりも内側に凸状に突出した平面レイアウトに配置されている。
さらに、ｎｃｈＭＯＳ領域９６ａの径方向Ｙの幅ｗ１は、ダイオード領域９６ｂの径方向Ｙの幅ｗ３よりも広くなっている。これにより、ｎｃｈＭＯＳＦＥＴ１０４の周囲をｐ-型分離領域９４で囲んで高電位側と電気的に分離する場合においても、ｎｃｈＭＯＳＦＥＴ１０４のドリフト長を、ＨＶＪＴ１０３の寄生ダイオードのドリフト長よりも長くすることができる。実施の形態２と同様に、ｎｃｈＭＯＳ領域をダイオード領域よりも外側に凸状に突出した平面レイアウトに配置してもよい。また、実施の形態６にかかる半導体装置に実施の形態２にかかる半導体装置の構成を適用し、ｎｃｈＭＯＳ領域を内側および外側の両方に凸状に突出させた平面レイアウトに配置してもよい。
以上、説明したように、実施の形態６によれば、ｎｃｈＭＯＳＦＥＴの周囲をｐ-型分離領域で囲んで高電位側と電気的に分離する場合においても実施の形態１，２と同様の効果を得ることができる。
（実施の形態７）
次に、実施の形態７にかかる半導体装置の構造について説明する。図１０は、実施の形態７にかかる半導体装置の構造を示す断面図である。実施の形態７は、実施の形態１の変形例である。図１０には、図１の切断線Ｃ−Ｃ’における断面構造、すなわち第１ＨＶＪＴ部６のダイオード領域６ｂの断面構造を示す。実施の形態７にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ型拡散領域１ａとｎ-型拡散領域３とを電気的に分離するｐ-型分離領域１１４を拡散領域としている点である。ｐ-型分離領域１１４は、ｎ-型拡散領域１ｂ（またはｎ-型拡散領域３）を深さ方向に貫通して基板裏面側のｐ型領域１０に達していればよく、例えば第２ｐ-型分離領域５と同一のイオン注入工程で形成されてもよい。
実施の形態７にかかる半導体装置の構成を実施の形態２〜６にかかる半導体装置に適用してもよい。
以上、説明したように、実施の形態７によれば、高電位側領域とＨＶＪＴとを電気的に分離するｐ-型分離領域を拡散領域で構成した場合においても実施の形態１〜６と同様の効果を得ることができる。
（実施の形態８）
次に、実施の形態８にかかる半導体装置の構造について説明する。図１１は、実施の形態８にかかる半導体装置の構造を示す断面図である。実施の形態８は、実施の形態１の変形例である。図１１には、図１の切断線Ｃ−Ｃ’における断面構造、すなわち第１ＨＶＪＴ部６のダイオード領域６ｂの断面構造を示す。実施の形態８にかかる半導体装置が実施の形態７にかかる半導体装置と異なる点は、次の２点である。１つ目の相違点は、ｐ型支持基板１２０の上にｎ-型エピタキシャル層からなるｎ-型エピ層１２３を設けて半導体基板１００を構成している点である。２つ目の相違点は、ハイサイド回路部を配置するｎ型拡散領域１ａを、ｎ+型埋め込み層１２１とｎ型拡散領域１２２との２層構造とした点である。
具体的には、図１１に示すように、ｐ型支持基板１２０のおもて面上に、ｎ-型エピタキシャル層からなるｎ-型エピ層１２３が設けられている。高電位側領域１０１において、ｐ型支持基板１２０とｎ-型エピ層１２３との界面には、ｎ+型埋め込み層１２１が設けられている。高電位側領域１０１において、ｎ-型エピ層１２３の、ｐ型支持基板１２０側に対して反対側の表面層には、ｎ型拡散領域１２２が設けられている。ｎ型拡散領域１２２は、ｎ+型埋め込み層１２１に達する。ｎ+型埋め込み層１２１およびｎ型拡散領域１２２は、ハイサイド回路部を配置するｎ型拡散領域１ａを構成する。
ｎ+型埋め込み層１２１は設けられていなくてもよい。この場合、ｎ型拡散領域１２２は、ｎ-型エピ層１２３を深さ方向に貫通してｐ型支持基板１２０に達する深さで設けられていることが好ましい。また、高電位側領域１０１において、ｐ-型分離領域１２４は、ｎ-型エピ層１２３を深さ方向に貫通してｐ型支持基板１２０に達する。ｐ-型分離領域１２４は、高電位側領域１０１のハイサイド回路部を配置するｎ型拡散領域１ａと、ＨＶＪＴ１０３とを電気的に分離する。第２ｐ-型分離領域５は、ｎ-型エピ層１２３を深さ方向に貫通してｐ型支持基板１２０に達する。第２ｐ-型分離領域５は、例えばｐ-型分離領域１２４と同一のイオン注入工程で形成されてもよい。ｎ-型エピ層１２３は、図１のｎ-型拡散領域１ｂ，３に対応している。
実施の形態８にかかる半導体装置の構成を実施の形態２〜６にかかる半導体装置に適用してもよい。
以上、説明したように、実施の形態８によれば、ｐ型支持基板上にｎ-型エピ領域となるエピタキシャル層を積層したエピタキシャル基板を用いた場合においても、実施の形態１〜６と同様の効果を得ることができる。
（実施の形態９）
次に、実施の形態９にかかる半導体装置の構造について説明する。図１２は、実施の形態９にかかる半導体装置の構造を示す断面図である。実施の形態９は、実施の形態１の変形例である。図１２には、図１の切断線Ｃ−Ｃ’における断面構造、すなわち第１ＨＶＪＴ部６のダイオード領域６ｂの断面構造を示す。実施の形態９にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、基板裏面側のｐ型領域１０から基板おもて面に露出するようにスリット状に残るｐ型の半導体基板１００の一部に、拡散領域からなるｐ-型分離領域１１４を形成している点である。ｐ-型分離領域１１４は、例えば第２ｐ-型分離領域５と同一のイオン注入工程で形成されてもよい。
実施の形態９にかかる半導体装置の構成を実施の形態２〜６にかかる半導体装置に適用してもよい。
以上、説明したように、実施の形態９によれば、高電位側領域とＨＶＪＴとを電気的に分離するｐ-型分離領域を拡散領域で構成した場合においても実施の形態１〜６と同様の効果を得ることができる。
（実施の形態１０）
次に、実施の形態１０にかかる半導体装置の構造について説明する。図１３は、実施の形態１０にかかる半導体装置の平面レイアウトを示す平面図である。図１４は、図１３の切断線Ｄ−Ｄ’における断面構造を示す断面図である。図１５は、図１３の切断線Ｅ−Ｅ’における断面構造を示す断面図である。図１６は、図１３の切断線Ｆ−Ｆ’における断面構造を示す断面図である。図１７は、図１３の切断線Ｇ−Ｇ’における断面構造を示す断面図である。具体的には、図１４，１６にはＨＶＪＴ１０３の寄生ダイオード１０５の断面構造を示し、図１５にはｎｃｈＭＯＳＦＥＴ１０４の断面構造を示す。図１７には、第２ＨＶＪＴ部７のｐｃｈＭＯＳＦＥＴ１０６の断面構造を示す。
実施の形態１０にかかる半導体装置は、実施の形態１にかかる半導体装置（図１〜４参照）のＨＶＪＴ１０３にダブルリサーフ構造を適用し、かつ第２ＨＶＪＴ部７にレベルダウン用レベルシフト回路のｐｃｈＭＯＳＦＥＴ１０６を配置した構成を備える。具体的には、図１３に示すように、ＨＶＪＴ１０３のｎ-型拡散領域３にダブルリサーフ構造を構成するｐ型拡散領域（以下、ｐ型リサーフ領域とする）７０ａ，７０ｂが配置されている。図１３には、ｐ型リサーフ領域７０ａ，７０ｂをハッチングして示すように、ｎ-型拡散領域１ｂの周囲を囲む平面レイアウトに配置されている（図１８においても同様）。ｐ型リサーフ領域７０ａは、第１ＨＶＪＴ部６において、ｎ-型拡散領域１ｂの周囲を囲む略Ｕ字状または略Ｃ字状の平面レイアウトに配置されている。また、ｐ型リサーフ領域７０ａは、例えば、第１ｐ-型分離領域４の、ｎｃｈＭＯＳ領域６ａに沿って内側に凹状に折り曲げた凹状部（以下、第１凹状部とする）４ａに延在するように、第１凹状部４ａに沿って凸状に突出させた平面レイアウトに配置してもよい。
ＨＶＪＴ１０３の寄生ダイオード１０５のカソードコンタクト領域を兼ねるｎ+型領域８は、ダイオード領域６ｂに配置されていてもよい。この場合、第１ｐ-型分離領域４の一部４ｂを内側に凹状に折り曲げた平面レイアウトに配置し、この第１ｐ-型分離領域４の凹状部（以下、第２凹状部とする）４ｂに周囲をほぼ囲まれる位置にｎ+型領域８を配置してもよい。第１ｐ-型分離領域４の第２凹状部４ｂの径方向Ｙの張り出し幅ｌ３２は、第１ｐ-型分離領域４の、ｎｃｈＭＯＳ領域６ａに沿って内側に凹状に折り曲げた凹状部（以下、第１凹状部とする）４ａの径方向Ｙの張り出し幅ｌ３１よりも短い（ｌ３１＞ｌ３２）。これにより、実施の形態１と同様に、レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１を、ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間距離Ｌ２よりも長くしている。
ｐ型リサーフ領域（第９半導体領域）７０ｂは、第２ＨＶＪＴ部７におけるｎ-型拡散領域３のほぼ全体に略矩形状の平面レイアウトに配置されている。また、ｐ型リサーフ領域７０ｂは、ｎ-型拡散領域３によりｐ型リサーフ領域７０ａと分離されている。このｐ型リサーフ領域７０ｂは、レベルダウン用レベルシフト回路のｐｃｈＭＯＳＦＥＴ１０６のｐ型ドリフト領域を兼ねる。ｎ-型拡散領域３は、第２ＨＶＪＴ部７においてｐｃｈＭＯＳＦＥＴ１０６を配置した部分を第１ｐ-型分離領域４よりも内側に凸状に突出させた平面レイアウトに配置されている。ｐ型リサーフ領域７０ｂはｐ型オフセット領域７１（ｐ型オフセット領域７１が設けられてない場合はｐ+型ソース領域７２）に達しない範囲で内側に延在し、第２ＨＶＪＴ部７におけるｎ-型拡散領域３の内側に凸状に突出した端部３ａに達する。
具体的には、ｐ型リサーフ領域７０ｂは、例えば、ダイオード領域６ｂにおけるｐ型リサーフ領域７０ａよりも内側に延在させる。そして、ｐｃｈＭＯＳＦＥＴ１０６のｐ+型ソース領域（第１０半導体領域）７２は、第１ｐ-型分離領域４よりも内側に配置する。ｐｃｈＭＯＳＦＥＴ１０６のｐ+型ソース領域７２は、例えば、例えばｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域４３の径方向Ｙの位置と同程度の位置に配置してもよい。このようにして、ｐｃｈＭＯＳＦＥＴ１０６の高濃度領域間距離Ｌ３を、ＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間距離Ｌ２よりも長くする（Ｌ３＞Ｌ２）。ｐｃｈＭＯＳＦＥＴ１０６の高濃度領域間距離Ｌ３とは、ｐｃｈＭＯＳＦＥＴ１０６のｐ+型ソース領域７２とｐ+型ドレイン領域（第１１半導体領域）７３の間の径方向Ｙの長さ（幅）である。
ｐｃｈＭＯＳＦＥＴ１０６の高濃度領域間距離Ｌ３はｐｃｈＭＯＳＦＥＴ１０６のドリフト長を決める因子の１つであり、ｐｃｈＭＯＳＦＥＴ１０６の高濃度領域間距離Ｌ３を長くするほどｐｃｈＭＯＳＦＥＴ１０６のドリフト長が長くなる。すなわち、ｐｃｈＭＯＳＦＥＴ１０６のドリフト長は、ＨＶＪＴ１０３の寄生ダイオード１０５のドリフト長よりも長くなっている。
図１４〜１７に示すように、これらｐ型リサーフ領域７０ａ，７０ｂは、それぞれ、ｎ-型拡散領域３の、基板おもて面側の表面層に選択的に設けられている。具体的には、ｐ型リサーフ領域７０ａは、ｎｃｈＭＯＳ領域６ａにおいて、第２ｐ-型分離領域５の内側部分５ａとｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域４３との間に、第２ｐ-型分離領域５の内側部分５ａおよびｎ+型ドレイン領域４３と離して配置される（図１５）。また、ｐ型リサーフ領域７０ａは、ダイオード領域６ｂにおいて、第２ｐ-型分離領域５の内側部分５ａ（ＨＶＪＴ１０３の寄生ダイオード１０５のアノード領域）とｎ+型領域８（ＨＶＪＴ１０３の寄生ダイオード１０５のカソードコンタクト領域）との間に、第２ｐ-型分離領域５の内側部分５ａと接し、かつｎ+型領域８と離して配置されている（図１４，１６）。
ｎ+型領域８とｎ-型拡散領域３との間にｎ型オフセット領域１３（図１３および後述する図１８には不図示）が設けられている場合には、ｐ型リサーフ領域７０ａはｎ型オフセット領域１３と離して配置される。第２ｐ-型分離領域５の内側部分５ａをさらに内側に延在させてｐ型リサーフ領域７０ａとして用いてもよい。ｐ型リサーフ領域７０ｂは、第２ＨＶＪＴ部７において、第２ｐ-型分離領域５の内側部分５ａとｐｃｈＭＯＳＦＥＴ１０６のｐ+型ソース領域７２との間に、第２ｐ-型分離領域５およびｐ+型ソース領域７２と離して配置される（図１７）。ｐ型リサーフ領域７０ａ，７０ｂは、ＬＯＣＯＳ膜９ａおよび層間絶縁膜９ｂに覆われている。ｐ型領域１０とｎ-型拡散領域３と、および、ｎ-型拡散領域３とｐ型リサーフ領域７０ａ，７０ｂとで、ダブルリサーフ構造が構成される。
ＨＶＪＴ１０３の寄生ダイオード１０５の、ｐ型リサーフ領域７０ａを設けてダブルリサーフ構造とした以外の断面構造（図１４，１６）は、実施の形態１のＨＶＪＴの寄生ダイオード（図２，４参照）と同様である。ｎｃｈＭＯＳＦＥＴ１０４の、ｐ型リサーフ領域７０ａを設けてダブルリサーフ構造とした以外の断面構造（図１５）は、実施の形態１のレベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ（図３参照）と同様である。高電位側領域１０１のハイサイド回路部および低電位側領域１０２のローサイド回路部の断面構造（図１４，１５）は、それぞれ実施の形態１のハイサイド回路部およびローサイド回路部（図２，４参照）と同様である。ｐｃｈＭＯＳＦＥＴ１０６の断面構造は図１７に示す。
図１７に示すように、ｐｃｈＭＯＳＦＥＴ１０６は、ｐ型リサーフ領域７０ｂ、ｐ+型ソース領域７２、ｐ+型ドレイン領域７３、ゲート絶縁膜（第２ゲート絶縁膜）７４およびゲート電極（第２ゲート電極）７５からなるプレーナゲート型のＭＯＳゲート構造を備える。ｐ+型ソース領域７２は、ｎ-型拡散領域１ｂ，３の内部においてｐ型リサーフ領域７０ｂよりも内側に、ｐ型リサーフ領域７０ｂと離して設けられている。ｎ-型拡散領域３とｐ+型ソース領域７２との間に、ｐ型リサーフ領域７０ｂと離して、かつｐ+型ソース領域７２を覆うｐ型オフセット領域７１が設けられていてもよい。ｐ+型ドレイン領域７３は、ｐ型リサーフ領域７０ｂの内部に選択的に、かつｐ型リサーフ領域７０ｂの可能な限り外側に配置される。ｐ+型ドレイン領域７３およびｐ型リサーフ領域７０ｂは、ｎ-型拡散領域３により第２ｐ-型分離領域５と電気的に分離されている。
ｐ+型ソース領域７２とｐ+型ドレイン領域７３との間において、ｎ-型拡散領域３の表面には、ＬＯＣＯＳ膜９ａが設けられている。ｎ-型拡散領域３の、ｐ型リサーフ領域７０ｂとｐ型オフセット領域７１（ｐ型オフセット領域７１が設けられてない場合はｐ+型ソース領域７２）とに挟まれた部分の表面上に、ゲート絶縁膜７４を介してゲート電極７５が設けられている。ゲート電極７５は、ｐ型リサーフ領域７０ｂを選択的に覆うＬＯＣＯＳ膜９ａ上に延在していてもよい。ソース電極（第４電極）７６は、ｐ+型ソース領域７２に電気的に接する。上述したように、第２ＨＶＪＴ部７において第１ｐ-型分離領域４は設けられなくてもよい。ソース電極７６はハイサイド電源電位Ｈ−ＶＤＤに固定されている。ドレイン電極（第５電極）７７はｐ+型ドレイン領域７３に接し、かつ層間絶縁膜９ｂにより、ＧＮＤ電極１２と電気的に絶縁されている。
また、上述した実施の形態１０にかかる半導体装置においては、第１，２ＨＶＪＴ部６，７にそれぞれレベルシフト回路として用いるＭＯＳＦＥＴを配置した場合を説明したが、第１，２ＨＶＪＴ部６，７のいずれか一方のみにレベルシフト回路として用いるＭＯＳＦＥＴを配置してもよい。また、第２ＨＶＪＴ部７のみにｐ型リサーフ領域７０ｂを設けて、第２ＨＶＪＴ部７のみをダブルリサーフ構造としてもよい。この場合、シングルリサーフ構造の第１ＨＶＪＴ部６にｎｃｈＭＯＳＦＥＴ１０４を配置しなくてもよい。また、第１ＨＶＪＴ部６のみにｐ型リサーフ領域７０ａを設けて、第１ＨＶＪＴ部６のみをダブルリサーフ構造としてもよい。この場合、第１ＨＶＪＴ部６のみにレベルシフト回路として用いるＭＯＳＦＥＴ（ｎｃｈＭＯＳＦＥＴ１０４）が配置される。
また、実施の形態１０を実施の形態１〜９にかかる半導体装置に適用した場合においても同様の効果が得られる。例えば、実施の形態１０を実施の形態４にかかる半導体装置（図７Ａ，７Ｂ参照）に適用した場合の平面レイアウトの一例を図１８に示す。図１８は、実施の形態１０にかかる半導体装置の平面レイアウトの別の一例を示す平面図である。図１８に示す実施の形態１０にかかる半導体装置の別の一例が実施の形態４にかかる半導体装置と異なる点は、次の３点である。１つ目の相違点は、第２ＨＶＪＴ部７にレベルダウン用レベルシフト回路のｐｃｈＭＯＳＦＥＴ１０６が配置されている点である。２つ目の相違点は、第１ＨＶＪＴ部６にｎ+型領域８が配置されている点である。３つ目の相違点は、第１，２ＨＶＪＴ６，７にそれぞれにｐ型リサーフ領域７０ａ，７０ｂを設けてダブルリサーフ構造とした点である。
図１８に示すように、ｐ型リサーフ領域７０ａは、ｎｃｈＭＯＳ領域８６ａの外側に突出した端部８６ｃに沿って外側に凸状に突出させた平面レイアウトに配置されている。ｐ型リサーフ領域７０ｂは第２ｐ-型分離領域５と離して配置され、第２ＨＶＪＴ部７におけるｎ-型拡散領域３の外側に凸状に突出した端部３ｂに達する。ｐ+型ドレイン領域７３は、ｐ型リサーフ領域７０ｂの可能な限り外側寄りの部分に配置される。具体的には、ｐ+型ドレイン領域７３は、例えば、ｐ型リサーフ領域７０ｂの外側に凸状に突出した端部７０ｄに配置される。第１ｐ-型分離領域４の第１凹状部４ａの径方向Ｙの張り出し幅ｌ３１は、例えば、第１ｐ-型分離領域４の第２凹状部４ｂの径方向Ｙの張り出し幅ｌ３２と同程度でよい（ｌ３１＝ｌ３２）。
以上、説明したように、実施の形態１０によれば、ＨＶＪＴをダブルリサーフ構造とした場合においても、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴの高濃度領域間距離をＨＶＪＴの寄生ダイオードの高濃度領域間距離よりも長くすることができる。これにより、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴのドリフト長をＨＶＪＴの寄生ダイオードのドリフト長よりも長くすることができる。このため、オフ時にＥＳＤなどのサージ電圧が入力され、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴとＨＶＪＴの寄生ダイオードとが同時にアバランシェ降伏した場合においても、アバランシェ電流は、主に、ダイオード領域を流れる。すなわち、実施の形態１と同様に、ｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴにおいて寄生動作を生じさせる原因となるアバランシェ電流がｎｃｈＭＯＳ領域のｎｃｈＭＯＳＦＥＴに流れ込むことを抑制することができる。これによって、半導体装置全体のサージ耐量を向上させることができる。
また、実施の形態１０によれば、ＨＶＪＴのｐｃｈＭＯＳＦＥＴを配置した領域において内側または外側に凸状に突出させた平面レイアウトにｎ-型拡散領域（耐圧領域）を配置することで、当該ｐｃｈＭＯＳＦＥＴの高濃度領域間距離をＨＶＪＴの寄生ダイオードの高濃度領域間距離よりも長くすることができる。すなわち、ＨＶＪＴのｐｃｈＭＯＳＦＥＴのドリフト長をＨＶＪＴの寄生ダイオードのドリフト長よりも長くすることができる。これにより、ｐｃｈＭＯＳ領域のｐｃｈＭＯＳＦＥＴのドリフト領域にかかる電界を緩和させることができ、ＨＶＪＴのｐｃｈＭＯＳＦＥＴのオフ耐圧をＨＶＪＴの寄生ダイオードのオフ耐圧よりも高くすることができる。このため、オフ時にＨＶＪＴのｐｃｈＭＯＳＦＥＴとＨＶＪＴの寄生ダイオードとが同時にアバランシェ降伏した場合に、アバランシェ電流は、主に、ＨＶＪＴのダイオード領域（ｎｃｈＭＯＳＦＥＴおよびｐｃｈＭＯＳＦＥＴを配置した領域以外の領域）を流れる。すなわち、ＨＶＪＴのｐｃｈＭＯＳＦＥＴにおいて寄生動作を生じさせる原因となるアバランシェ電流が当該ｐｃｈＭＯＳＦＥＴに流れ込むことを抑制することができる。したがって、ＨＶＪＴにｐｃｈＭＯＳＦＥＴを配置した場合においても、半導体装置全体のサージ耐量を向上させることができる。
また、実施の形態１０によれば、ＨＶＪＴのｐｃｈＭＯＳＦＥＴのドリフト領域にかかる電界を緩和させることができることで、当該ｐｃｈＭＯＳＦＥＴのドリフト領域の端部で発生するインパクトイオン現象を抑制することができる。したがって、ｐｃｈＭＯＳＦＥＴにおいてもオン耐圧も向上させることができる。また、実施の形態１０によれば、ＨＶＪＴの寄生ダイオードのドリフト長をＨＶＪＴのｎｃｈＭＯＳＦＥＴやｐｃｈＭＯＳＦＥＴのドリフト長に合わせて長くする必要がないため、チップ面積の増大を最小限に抑えることができる。したがって、ＥＳＤ耐量と、ＨＶＪＴのｎｃｈＭＯＳＦＥＴおよびｐｃｈＭＯＳＦＥＴのオン耐圧およびオフ耐圧とを向上させて信頼性を向上させることができるとともに、チップサイズを縮小することができる。また、実施の形態１０によれば、ｎｃｈＭＯＳ領域および第２ＨＶＪＴ部の配置のみで、ＨＶＪＴのｎｃｈＭＯＳＦＥＴおよびｐｃｈＭＯＳＦＥＴに流れ込むアバランシェ電流を抑制することができる。このため、ＨＶＪＴのｎｃｈＭＯＳＦＥＴおよびｐｃｈＭＯＳＦＥＴに流れ込むアバランシェ電流をレベルシフト抵抗のみで抑制する構造に比べて、設計上の自由度が高い。
（実施の形態１１）
次に、実施の形態１１にかかる半導体装置として、実施の形態１〜１０にかかる半導体装置を適用する回路構成例について説明する。図１９は、実施の形態１１にかかる半導体装置の回路構成を示す回路図である。例えば、電力変換用ブリッジ回路１５０に接続され、電力変換用ブリッジ回路１５０の一相分を構成する直列接続された第１，２ＩＧＢＴ１５１，１５２のハイサイド側の第１ＩＧＢＴ１５１を駆動するＨＶＩＣ１３０を例に説明する。図１９に示すＨＶＩＣ１３０は、同一の半導体チップ（ｐ型の半導体基板１００）上に、ハイサイドゲート駆動回路１３１、異常検知回路１３２、入力・制御回路１３３、レベルアップ用レベルシフト回路１３４、レベルダウン用レベルシフト回路１３９、およびＨＶＪＴ１０３を備える。直列接続された２つのＩＧＢＴ１５１，１５２は、高電圧電源間に接続される。高電圧電源の電源電圧は、１００Ｖ以上である。
ハイサイドゲート駆動回路１３１および異常検知回路１３２は、高電位側領域１０１に配置され、電力変換用ブリッジ回路１５０のハイサイド側の第１ＩＧＢＴ１５１のエミッタ電位ＶＳを基準電位とし、電源電位ＶＢを最高電位（ハイサイド電源電位Ｈ−ＶＤＤ）として、電源電圧ＶＣＣで動作する。第１ＩＧＢＴ１５１のエミッタ電位ＶＳとは、第１ＩＧＢＴ１５１とローサイド側の第２ＩＧＢＴ１５２との接続点１５３の電位である。高電位側領域１０１は、ＨＶＪＴ１０３によって低電位側領域１０２と電気的に分離された、浮遊電位を持つ高電位領域である。異常検知回路１３２は、異常検出信号を入力・制御回路１３３に伝達する。符号１５４，１５５はそれぞれブートストラップダイオードおよびブートストラップコンデンサである。電源電圧ＶＣＣからブートストラップダイオード１５４を介してブートストラップコンデンサ１５５に充電された電圧がハイサイド電源となる。電源電位ＶＢは、電力変換用ブリッジ回路１５０のハイサイド側の第１ＩＧＢＴ１５１のエミッタ電位ＶＳと、ハイサイド電源との総和である。電源電圧ＶＣＣおよびハイサイド電源電圧は例えば３０Ｖである。
入力・制御回路１３３は、低電位側領域１０２に配置され、接地電位ＧＮＤを基準に動作する。入力・制御回路１３３は、電源電圧端子から供給される電源電圧ＶＣＣで動作し、外部（マイコン等）からの制御信号ＨＩＮや、異常検知回路１３２からの異常検知信号に基づいて、ハイサイドゲート駆動回路１３１の出力ＨＯを制御する。ハイサイドゲート駆動回路１３１は、実施の形態１〜１０のハイサイド回路部に相当する。レベルアップ用レベルシフト回路１３４は、セット信号用およびリセット信号用の２つのレベルシフト回路から構成されている。レベルシフト回路は、高耐圧のｎｃｈＭＯＳＦＥＴ１０４およびレベルシフト抵抗１３５からなる。このｎｃｈＭＯＳＦＥＴ１０４は、実施の形態１〜１０のＨＶＪＴ１０３のｎｃｈＭＯＳ領域に配置されたｎｃｈＭＯＳＦＥＴに相当する。
レベルアップ用レベルシフト回路１３４を構成するレベルシフト抵抗１３５は、高電位側領域１０１（ｎ型拡散領域１ａまたはｎ-型拡散領域１ｂ）に配置されている。レベルアップ用レベルシフト回路１３４は、入力・制御回路１３３から入力された接地電位ＧＮＤ基準のセット信号およびリセット信号を、電源電位ＶＢ基準の信号に変換し、後段のラッチ回路１３６に入力する。セット信号とは、ハイサイドゲート駆動回路１３１をターンオンして、ハイサイドゲート駆動回路１３１の出力ＨＯを電力変換用ブリッジ回路１５０のハイサイド側の第１ＩＧＢＴ１５１のゲート信号として出力するための信号である。リセット信号とは、ハイサイドゲート駆動回路１３１をターンオフするための信号である。ラッチ回路１３６の出力端子Ｑは、電力変換用ブリッジ回路１５０のハイサイド側の第１ＩＧＢＴ１５１のゲート充電用のｐｃｈＭＯＳＦＥＴ１３７およびゲート放電用のｎｃｈＭＯＳＦＥＴ１３８のゲートに接続されている。
電力変換用ブリッジ回路１５０のハイサイド側の第１ＩＧＢＴ１５１のゲートは、ｐｃｈＭＯＳＦＥＴ１３７およびｎｃｈＭＯＳＦＥＴ１３８のソース同士の接続点に接続されている。レベルダウン用レベルシフト回路１３９は、高耐圧のｐｃｈＭＯＳＦＥＴ１０６およびレベルシフト抵抗１４０からなる。このｐｃｈＭＯＳＦＥＴ１０６は、実施の形態１０のＨＶＪＴ１０３に配置されたｐｃｈＭＯＳＦＥＴに相当する。レベルダウン用レベルシフト回路１３９のレベルシフト抵抗１４０は低電位側領域１０２に配置されている。レベルダウン用レベルシフト回路１３９は、異常検知回路１３２から出力された電源電位ＶＢ基準の異常検出信号を接地電位ＧＮＤ基準の信号に変換して入力・制御回路１３３に伝達する。
以上、説明したように、実施の形態１１によれば、実施の形態１〜１０と同様の効果を奏する。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、第２ＨＶＪＴ部７を設けずに、ｐ-型分離領域により高電位側領域１０１（ｎ型拡散領域１ａ，１ｂ）とＨＶＪＴ１０３（ｎ-型拡散領域３）とを完全に電気的に分離してもよい。すなわち、上述した実施の形態１，３では、ｎｃｈＭＯＳ領域６ａの内側に対向する部分で内側に凹状に折り曲げた略矩形枠状の平面レイアウトにｐ-型分離領域を配置し、上述した実施の形態２，４では、略矩形枠状の平面レイアウトにｐ-型分離領域を配置してもよい。
また、逆に第１ＨＶＪＴ部６を設けない構成、すなわち高電位側領域１０１とＨＶＪＴ１０３との間にｐ-型分離領域を設けない構成としてもよい。この場合、レベルシフタを構成するｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域４３と、ＨＶＪＴ１０３の寄生ダイオード１０５のカソードコンタクト領域として機能するｎ+型領域８およびｎ型拡散領域１ａと、の距離Ｌ１００を十分離すようにｎ-型拡散領域１ｂを長くする。この距離Ｌ１００を構成するｎ-型拡散領域１ｂをｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域４３と接続されるレベルシフト抵抗とする場合は、レベルシフト抵抗として使用できる抵抗値となるような条件でｎ-型拡散領域１ｂを形成するとよい。また、この距離Ｌ１００を構成するｎ-型拡散領域１ｂをｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域４３と接続されるレベルシフト抵抗として使用しない場合は、レベルシフト抵抗の抵抗値よりも大きい寄生抵抗となるような条件でｎ-型拡散領域１ｂを形成するとよい。
また、上述した実施の形態１〜９において、ｎ-型拡散領域３もしくはｎ-型エピ層１２３の一部の幅を広げ凸状に突出させた平面レイアウトに配置したが、ｎ-型拡散領域３もしくはｎ-型エピ層１２３の幅を変えず凸状に突出させた部分を形成しないこともある。この場合、ｎｃｈＭＯＳＦＥＴ１０４の高濃度領域間距離Ｌ１がＨＶＪＴ１０３の寄生ダイオード１０５の高濃度領域間距離Ｌ２より長くなるようにレベルシフタを構成するｎｃｈＭＯＳＦＥＴ１０４のｎ+型ドレイン領域４３およびｎ+型領域８を配置すればよい。
また、上述した高電位側領域１０１、低電位側領域１０２およびＨＶＪＴ１０３を備えた１つの構成部を、同一の半導体チップに複数配置してもよい。また、上述した実施の形態１〜９において、実施の形態１０のように、ＨＶＪＴ１０３の寄生ダイオード１０５のカソードコンタクト領域を兼ねるｎ+型領域８を第１ＨＶＪＴ部６に配置してもよい。また、ｐ-型分離領域に代えて、絶縁層を充填したトレンチを配置して、高電位側領域１０１とＨＶＪＴ１０３、および、ＨＶＪＴ１０３と低電位側領域１０２とを電気的に分離してもよい。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置に使用される高耐圧集積回路装置に有用である。
１ａ ｎ型拡散領域
１ｂ ｎ-型拡散領域
２ ｎ型拡散領域
３ ｎ-型拡散領域（耐圧領域）
４，５，９４，１１４，１２４ ｐ-型分離領域
４ａ ｐ-型分離領域の凹状部
５ａ ｐ-型分離領域の内側部分
５ｃ ｐ-型分離領域の段差部分
６ 第１ＨＶＪＴ部
６ａ，８６ａ，９６ａ ｎｃｈＭＯＳ領域
６ｂ，９６ｂ ダイオード領域
６ｃ ｎｃｈＭＯＳ領域の内側に突出した端部
６ｄ，８６ｄ ｎｃｈＭＯＳ領域とダイオード領域との境界
７ 第２ＨＶＪＴ部
８，８８ ｎ+型領域
９ａ ＬＯＣＯＳ膜
９ｂ 層間絶縁膜
１０ ｐ型領域
１１ ｐ+型コンタクト領域
１２ ＧＮＤ電極
１３ ｎ型オフセット領域
１４ Ｈ−ＶＤＤ電極
２０，５０ 横型ｎチャネルＭＯＳＦＥＴ
２１，５１ ｐ型ウェル領域
２２，４２，５２ ｎ+型ソース領域
２３，５３ ｐ+型コンタクト領域
２４，４３，５４ ｎ+型ドレイン領域
２５，３４，４４，５５，６４，７４ ゲート絶縁膜
２６，３５，４５，５６，６５，７５ ゲート電極
２７，３６，６６，７６ ソース電極
２８，４６，５７，７７ ドレイン電極
３０，６０ 横型ｐチャネルＭＯＳＦＥＴ
３１，６１，７２ ｐ+型ソース領域
３２，６２ ｎ+型コンタクト領域
３３，６３，７３ ｐ+型ドレイン領域
４１ ｎ型オフセット領域
７１ ｐ型オフセット領域
８６ｃ ｎｃｈＭＯＳ領域の外側に突出した端部
９１，９３ ｎ型拡散領域とｎ-型拡散領域との連続した部分の一部分
１００ 半導体基板
１０１ 高電位側領域
１０２ 低電位側領域
１０３ ＨＶＪＴ
１０４ レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴ
１０５ ＨＶＪＴの寄生ダイオード
１０６ レベルダウン用レベルシフト回路のｐｃｈＭＯＳＦＥＴ
１２０ ｐ型支持基板
１２１ ｎ+型埋め込み層
１２２ ｎ型拡散領域
１２３ ｎ-型エピ領域
ＧＮＤ 接地電位
Ｈ−ＶＤＤ ハイサイド電源電位
Ｌ−ＶＤＤ ローサイド電源電位
Ｌ１ レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴの高濃度領域間距離
Ｌ２ ＨＶＪＴの寄生ダイオードの高濃度領域間距離
Ｌ３ レベルダウン用レベルシフト回路のｐｃｈＭＯＳＦＥＴの高濃度領域間距離
ＶＳ 電力変換用ブリッジ回路の上アームのＩＧＢＴのエミッタ電位
Ｘ ｎ-型拡散領域（耐圧領域）の延在する方向に沿った方向（周方向）
Ｙ 周方向と直交する方向（径方向）
ｌ１ ｎｃｈＭＯＳ領域の周方向の長さ
ｌ２ レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴのｎ+型ドレイン領域の周方向の長さ
ｌ３ レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴのｎ+型ソース領域の周方向の長さ
ｌ４ レベルアップ用レベルシフト回路のｎｃｈＭＯＳＦＥＴのゲート電極の周方向の長さ
ｌ１１ ｎｃｈＭＯＳ領域の内側部分の周方向の長さ（幅）
ｌ２１ ｎｃｈＭＯＳ領域の外側部分の周方向の長さ（幅）
ｌ３１ ｐ-型分離領域の、ｎｃｈＭＯＳ領域における凹状部の径方向の張り出し幅
ｌ３２ ｐ-型分離領域の、ダイオード領域における凹状部の径方向の張り出し幅
ｗ１ ｎ-型拡散領域（耐圧領域）のｎｃｈＭＯＳ領域における幅
ｗ２ ｎ-型拡散領域（耐圧領域）の第２ＨＶＪＴ部における幅
ｗ３ ｎ-型拡散領域（耐圧領域）のダイオード領域における幅

Claims (12)

  1. 第１導電型の半導体基板に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の周囲を囲む第２導電型の第２半導体領域と、
    前記第２半導体領域の周囲を囲む第１導電型の第３半導体領域と、
    前記第３半導体領域の内部に選択的に設けられた第２導電型の第４半導体領域と、
    前記第１半導体領域もしくは前記第２半導体領域の内部に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第５半導体領域と、
    前記第３半導体領域の、前記第４半導体領域と前記第２半導体領域とに挟まれた部分の表面上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
    前記第３半導体領域および前記第４半導体領域に接する第１電極と、
    前記第５半導体領域に接する第２電極と、
    前記第１半導体領域もしくは前記第２半導体領域の内部に、前記第５半導体領域と離して選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、
    前記第３半導体領域の内部に選択的に設けられた、前記第３半導体領域よりも不純物濃度の高い第１導電型の第７半導体領域と、
    前記第７半導体領域に接する前記第１電極と、
    前記第６半導体領域に接する第３電極と、
    を備え、
    前記第４半導体領域と前記第５半導体領域との距離は、前記第７半導体領域と前記第６半導体領域との距離よりも長いことを特徴とする半導体装置。
  2. 少なくとも前記第５半導体領域の内側に設けられた、第１導電型の第８半導体領域をさらに備え、
    前記第２半導体領域は、一部を内側または外側に突出させた平面レイアウト、もしくは一部を内側および外側の両方に突出させた平面レイアウトに配置され、
    前記第５半導体領域は、前記第２半導体領域の前記一部の内側寄りの部分に配置され、
    前記第４半導体領域は、前記第５半導体領域の外側に対向する位置に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体領域は、前記一部を内側に突出させた平面レイアウトに配置され、
    前記第５半導体領域は、前記第２半導体領域の前記一部の内側に突出した端部に配置されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２半導体領域の前記一部の内側に突出した端部の幅は、外側に向かうにしたがって広くなっていることを特徴とする請求項３に記載の半導体装置。
  5. 前記第２半導体領域は、前記一部を外側に突出させた平面レイアウトに配置され、
    前記第４半導体領域は、前記第２半導体領域の前記一部の外側に突出した端部における前記第３半導体領域に配置されていることを特徴とする請求項２に記載の半導体装置。
  6. 前記第２半導体領域の前記一部の外側に突出した端部の幅は、外側に向かうにしたがって狭くなっていることを特徴とする請求項５に記載の半導体装置。
  7. 前記第２半導体領域は、前記一部以外の部分で前記第１半導体領域に接することを特徴とする請求項２に記載の半導体装置。
  8. 前記第２半導体領域の内部に選択的に設けられた第１導電型の第９半導体領域と、
    前記第１半導体領域もしくは前記第２半導体領域の内部に、前記第９半導体領域と離して、かつ前記第９半導体領域よりも内側に選択的に設けられた第１導電型の第１０半導体領域と、
    前記第９半導体領域の内部の外側寄りの部分に選択的に設けられた、前記第９半導体領域よりも不純物濃度の高い第１導電型の第１１半導体領域と、
    前記第２半導体領域の、前記第９半導体領域と前記第１０半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
    前記第１０半導体領域に接する第４電極と、
    前記第１１半導体領域に接する第５電極と、
    をさらに備え、
    前記第１１半導体領域は、前記第１０半導体領域の外側に対向する位置に配置され、
    前記第１０半導体領域と前記第１１半導体領域との距離は、前記第７半導体領域と前記第６半導体領域との距離よりも長いことを特徴とする請求項２に記載の半導体装置。
  9. 前記第２半導体領域は、前記第１半導体領域に接する部分を内側または外側に突出させた平面レイアウト、もしくは前記第１半導体領域に接する部分を内側および外側の両方に突出させた平面レイアウトに配置されることを特徴とする請求項８に記載の半導体装置。
  10. 第１導電型の半導体基板に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の周囲を囲み、一部で前記第１半導体領域に接する第２導電型の第２半導体領域と、
    前記第２半導体領域の周囲を囲む第１導電型の第３半導体領域と、
    前記第１半導体領域もしくは前記第２半導体領域の内部に選択的に設けられた、前記第２半導体領域よりも不純物濃度の高い第２導電型の第６半導体領域と、
    前記第３半導体領域の内部に選択的に設けられた、前記第３半導体領域よりも不純物濃度の高い第１導電型の第７半導体領域と、
    前記第７半導体領域に接する第１電極と、
    前記第６半導体領域に接する第３電極と、
    前記第２半導体領域の内部に、前記第６半導体領域と離して選択的に設けられた第１導電型の第９半導体領域と、
    前記第２半導体領域の内部に、前記第９半導体領域と離して、かつ前記第９半導体領域よりも内側に選択的に設けられた第１導電型の第１０半導体領域と、
    前記第９半導体領域の内部の外側寄りの部分に選択的に設けられた、前記第９半導体領域よりも不純物濃度の高い第１導電型の第１１半導体領域と、
    前記第２半導体領域の、前記第９半導体領域と前記第１０半導体領域とに挟まれた部分の表面上に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
    前記第１０半導体領域に接する第４電極と、
    前記第１１半導体領域に接する第５電極と、
    を備え、
    前記第１１半導体領域は、前記第１０半導体領域の外側に対向する位置に配置され、
    前記第１０半導体領域と前記第１１半導体領域との距離は、前記第７半導体領域と前記第６半導体領域との距離よりも長いことを特徴とする半導体装置。
  11. 前記第２半導体領域は、前記第１半導体領域に接する部分を内側または外側に突出させた平面レイアウト、もしくは前記第１半導体領域に接する部分を内側および外側の両方に突出させた平面レイアウトに配置されることを特徴とする請求項１０に記載の半導体装置。
  12. 前記第３半導体領域の外側に第２導電型の第１２半導体領域をさらに備えることを特徴とする請求項１〜１１のいずれか一つに記載の半導体装置。
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