CN103797572B - 高耐压半导体装置 - Google Patents

高耐压半导体装置 Download PDF

Info

Publication number
CN103797572B
CN103797572B CN201280045086.9A CN201280045086A CN103797572B CN 103797572 B CN103797572 B CN 103797572B CN 201280045086 A CN201280045086 A CN 201280045086A CN 103797572 B CN103797572 B CN 103797572B
Authority
CN
China
Prior art keywords
region
semiconductor regions
conductivity type
voltage
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280045086.9A
Other languages
English (en)
Other versions
CN103797572A (zh
Inventor
山路将晴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN103797572A publication Critical patent/CN103797572A/zh
Application granted granted Critical
Publication of CN103797572B publication Critical patent/CN103797572B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种高耐压半导体装置。在p-硅基板（100）的表面层上，设有n阱区域（201）以及包围n阱区域（201）的n-区域（101）。n-区域（101）具备配置有高耐压MOSFET（71）、（72）的耐压区域。n阱区域（201）具备配置有逻辑电路的逻辑电路区域（19）。在高耐压MOSFET（71）、（72）的漏极区域（103）与逻辑电路区域（19）之间，设有p-开口部（131）。在第2拾取区域（122）与漏极区域（103）之间，设有作为负载电阻（104a）、（104b）使用的n缓冲区域（104）。p-开口部（131）设置于n缓冲区域（104）与逻辑电路区域（19）之间。据此，可以实现芯片的小面积化，并能够提供一种具有开关响应速度较快的电平移位电路的高耐压半导体装置。

Description

高耐压半导体装置
技术领域
本发明涉及一种具有电平移位电路的高耐压半导体装置。
背景技术
IGBT（绝缘栅型双极晶体管）与功率MOSFET（绝缘栅型场效应晶体管）等功率器件，除了在电机控制用的逆变器以外，还可以在PDP（等离子显示面板）、液晶面板等的电源应用以及空调与照明之类的家电用逆变器等众多领域中应用。
以往，这种功率器件的驱动以及控制，通过对光电耦合器等半导体元件与变压器等电子部件进行组合而构成的电子电路来进行。但是，近年来，随着LSI（大规模集成电路）技术的进步，用于AC400V系列工业用电源等中的达到1200V级别的高耐压IC也得到了实际应用。
其结果，作为高耐压IC，内置有作为功率器件的高边栅极驱动器与低边栅极驱动器的栅极驱动器IC，还有使控制电路与功率器件集成在同一半导体基板上的单芯片逆变器IC等被系列化。
该高耐压IC通过减少安装板的部件数量而为逆变器系统整体的小型化与高效化做出了贡献。图13是内置有通常电平移位电路的高耐压IC的电路图。该电路图是在下述专利文献1的图8中增加了二极管41,42的说明图。
在图13中，符号17,18是构成PWM逆变器的例如一相的IGBT（输出功率器件）。这些IGBT17,18在例如DC400V高压的主直流电源（正极侧）Vdc与该电源的负极侧即公共电位COM之间串联连接。OUT端子是与桥电路的上臂的IGBT17的发射器、同一下臂的IGBT18的连接器的连接点。另外，是通过IGBT17与IGBT18互补地进行接通/断开而生成的交流电的交流输出端子。
符号E2是负极与公共电位COM相连接的、例如15V低压的辅助直流电源（也称为驱动电源）。另外，符号20是在辅助直流电源E2（Vcc2的电源电压）下工作的驱动电路，对下臂的IGBT18进行接通/断开驱动。
在其他电路部分中存在用于驱动桥电路的上臂的IGBT17的电平移位电路以及驱动电路16等。另外，还存在用于向各个驱动电路16、20输入接通/断开信号的控制电路61等。
高耐压MOSFET1通过置位脉冲的接通信号25进行导通。该接通信号25通过由以主直流电源的负极侧（公共电位COM）为基准的低电压电源供给电流的控制电路61（低电位侧低耐压电路）生成。该高耐压MOSFET1是高耐压N沟道MOSFET，以负载电阻3的电压降作为信号使IGBT17接通。高耐压MOSFET2通过输入同样通过控制电路61生成的复位脉冲的断开信号26而导通。高耐压MOSFET2是高耐压N沟道MOSFET，以负载电阻4的电压降作为信号使IGBT17断开。
在这里，高耐压MOSFET1、2以及负载电阻3、4，通常为了使电路常数匹配而使其相等地构成。此外，与负载电阻3、4分别并联连接的稳压二极管5、6具有限制负载电阻3、4的过大的电压降，保护下述NOT电路8、9等的作用。在电平移位电路中，2个高耐压MOSFET1、2成为输入以公共电位COM为基准的信号的电路部分。
另一方面，虚线所包围的电路部分根据输出用IGBT17、18的接通/断开，以交替地与公共电位COM和高电压的主直流电源的电位Vdc随动的交流输出端子OUT的电位为基准进行工作。在此，虚线所包围的电路内的符号E1是例如15V的辅助直流电源（也称为驱动电源），很多情况下使用自举电路中的自举电容。辅助直流电源E1中，正极与正极线Vcc1相连接，负极与交流输出端子OUT相连接。
此外，NOT电路8、9及其后续电路（由低通滤波电路（也缩写为LPF）30、31、RS触发器（还记载为RS锁存器、RS-FF）15、驱动器16等构成）以辅助直流电源E1作为电源进行工作。
但是，负载电阻3、4的上端与辅助直流电源E1的正极线Vcc1相连接的高耐压MOSFET1、2的负载电阻电路的电源电压，交流输出端子OUT的电位在公共电位COM与主直流电源（正极侧）Vdc之间变化。因此，该电源电压在E1+Vdc与E1之间变化。
但是，实际上，未图示的环流二极管以阴极作为连接器侧与IGBT17、18分别并列进行连接。另外，通过PCB（PrintedCircuitBoard）等附带的寄生电感的感应电动势、以及因流经电路电感与IGBT的di/dt的积发生的负电压噪声，交流输出端子OUT的电位有时相对于公共电位COM的电位呈数十伏左右的负值。
下面，对该电平移位电路的动作进行阐述。通过施加到高耐压MOSFET1的栅极的接通信号25，在高耐压MOSFET1中流通电流，在负载电阻3中产生电压降。负载电阻3的端部电位如果变为NOT电路8的阈值以下，则NOT电路8的输出变为高。该高电平通过LPF30加至RS锁存器15的置位端子S上。这样一来，RS锁存器15的输出Q变为高，IGBT17通过驱动器16而被接通。同时（严格地说，为了防止臂间短路，在接通时刻的跟前的时刻）IGBT18根据来自控制电路61的信号通过包含驱动器20的外部电路而被断开。
其次，向高耐压MOSFET2的栅极施加断开信号26，高耐压MOSFET2中流通电流，在负载电阻4中产生电压降。负载电阻4的端部电位如果变为NOT电路9的阈值以下，则NOT电路9的输出变为高。该高电平通过LPF31，加至RS锁存器15的复位端子R21上。这样一来，RS锁存器15的输出Q变为低，IGBT17通过驱动器16而被断开。同时（严格地说，为了防止臂间短路，在该断开时刻的略后的时刻）IGBT18根据来自控制电路61的信号通过驱动器20而被接通。
然而，在IGBT18断开、或IGBT17接通时，以该开关为起因，通过在交流输出端子OUT所产生的急剧的电位上升dV/dt，高耐压MOSFET1、2的源极-漏极间电容被充电。根据此时的充电电流，将产生与本应该输入到负载电阻3、4的端部结点（高耐压MOSFET1、2的漏极的结点）的接通信号或断开信号不同的电压降。这样一来，将导致RS锁存器15误动作，使IGBT17发生误接通。其结果，有可能引起桥电路的臂间短路或者使IGBT17发生不必要的断开。
同样的负载电阻3、4的异常电压降，除了IGBT17、18的开关以外还可能由外源性噪声产生。LPF30、31为了防止这样的RS锁存器15的误动作而被插入。该LPF30、31具有将基于开关与外源性噪声的脉冲宽度较小（高频的）的输入信号作为异常信号进行清除的作用。
此外，如图13的电路，利用脉冲信号即接通信号25以及断开信号26对IGBT17进行接通/断开驱动的理由如以下所述。为了对PWM逆变器等交流输出信号进行高速开关，应提高对输出用开关元件（高耐压MOSFET1、2）进行接通/断开的载波频率，即，高速运转电平移位电路为佳。另外，提高对输出用开关元件进行接通/断开的载波频率，还可以发挥出减小构成滤波电路的未图示的线圈的效果。其结果，具有可以缩小PCB面积、并能够实现逆变器系统的小型化的优点。
因此，为了使电平移位电路高速运转，需要加快高耐压MOSFET1、2的结电容的充电时间以及减小电平移位电阻成分。为此，要求在电平移位电路用高耐压MOSFET1、2中流经较大的电流。但是，特别是在通过开关使电位变化的OUT端子的结点处于高电位的情况下，因该电流引起的功率损耗会增大。
例如，对主直流电源（正极侧）Vdc的电压为400V、电平移位用负载电阻的电阻值为1KΩ、高耐压MOSFET1、2的最低接通电流（漏极饱和电流）为50mA的情况进行说明。通过脉冲发生器电路驱动接通高耐压MOSFET1、2的栅极的信号，在复位侧的高耐压MOSFET2的接通期间的占空比平均为10%的情况下，高耐压MOSFET2的平均损耗大约为2.0W左右的值。虽然也根据IC的工作频率而异，但一般在向SOP（SmallOutlinePackage）与QFP（QuadFlatPackage）进行安装时，该2.0W这个值，特别是在高温侧的允许功耗标准方面很严格。
在下述专利文献2中，公开了内置有功率器件的高边栅极驱动器与电平移位电路的高耐压IC。图14是表示传统例的高耐压MOSFET以及高边驱动电路的主要部分的平面图。图15是表示图14的剖线G-G’中截面结构的截面图。图14、图15是在下述专利文献2的图1、图2中仅表示1个高耐压MOSFET的图。
在下述专利文献2中，如图14、图15所示，在形成电平移位用高耐压MOSFET的n阱区域201a（图纸左侧）与构成分离岛区域（悬浮电位区域）的n阱区域201b（图纸右侧）之间设置局部暴露半导体基板（p-基板200）的开口部221。通过设置开口部221，会使高耐压MOSFET的n漏极区域205与分离岛区域（右侧的n阱区域201b）间的寄生电阻R1增大。通过将该寄生电阻R1设定为比与n漏极区域205和分离岛区域（右侧的n阱区域201b）相连接的负载电阻元件（例如，多晶硅（poly-Si）电阻RL1等）更大的电阻值，将上述负载电阻元件作为电平移位用电阻使用，从而实现稳定的电平移位电路。
在此，在图14中仅描述了一个高耐压MOSFET。在该单输入方式中，高耐压MOSFET处于长时间接通状态，在高耐压MOSFET接通期间接通电流持续流动，耗电量变大。
为了避免这种情况，提出了设置两个高耐压MOSFET的双输入方式。双输入方式通过将接通/断开信号传递到脉冲，以缩短高耐压MOSFET的接通时间，能够大幅度地降低电平移位的耗电量，因此通常多使用这种方式。在这里简单地记述了对应于单输入方式的HVIC，但在下述专利文献2中，公开了双输入方式也用与单输入方式同样的方法得到与单输入方式同样的效果。
在此，在图14、图15中，符号200为p-基板、符号201a、201b为n阱区域、符号202为p-偏置区域、符号203为n区域、符号204为p阱区域、符号205为n漏极区域、符号206、215、216为p+区域。图14所示的符号210为n+源极区域，图15中以符号211、212表示第1n+源极区域和第2n+源极区域。符号213、214为n+区域、符号221为开口部、符号231为栅极电极、符号241为COM电极、符号242为漏极电极、符号243为高电位电极、符号244为低电位电极、符号251为高电阻区域。
另外，在下述专利文献3中也公开了内置有作为功率设备的高边栅极驱动器与电平移位电路的高耐压IC。在下述专利文献3中，通过在半导体基板上隔着绝缘膜而形成的高耐压的互连布线来连接电平移位用高耐压MOSFET和分离岛区域（悬浮电位区域）。为此，将在高耐压MOSFET与分离岛区域之间暴露的半导体基板作为从高电位区域至地电位区域延伸的狭缝区域进行设置，通过该狭缝区域使高耐压MOSFET与分离岛区域完全地结绝缘。
在向连接高耐压MOSFET与分离岛区域的互连布线施加高电位时，从高耐压MOSFET扩散的耗尽层与从分离岛区域扩散的耗尽层发生连接。以此，使互连布线下的暴露基板表面的区域的电位上升，通过将其作为中间电位来防止破坏绝缘膜的绝缘性。
现有技术文献专利文献
专利文献1：日本专利第3635975号公报
专利文献2：日本专利第3941206号公报
专利文献3：日本专利第3917211号公报
发明内容
如上所述，在图13中，在断开IGBT18、接通IGBT17时，以该开关为起因，在交流输出端子OUT中产生急剧的电位上升，即产生所谓的dV/dt电涌，交流输出端子OUT的电位发生较大的变化。另外，根据交流输出端子OUT的电位变化，辅助直流电源E1的正极线的电位（Vcc1）与高耐压MOSFET1、2的漏极电位也同样发生变化。
以下，对因上述交流输出端子OUT的电压以及辅助直流电源E1的电压变化所引起的误动作进行说明。首先，在图13中，高耐压MOSFET1、2在漏极电位上升时构成的寄生电容中，作为占较大比例的输出电容，具有由源极-漏极间电容Cds和漏极基板间电容Cdsub所构成的寄生的输出电容51、52。如果在交流输出端子OUT中产生dV/dt电涌，则通过寄生的输出电容51、52，从辅助直流电源E1的正极侧流过相当于dV/dt的过渡电流（位移电流），高耐压MOSFET1、2在表观上表现出与接通相同的状态。
此时，根据流经与接通信号侧的高耐压MOSFET1和断开信号侧的高耐压MOSFET2的漏极相连接的结点的位移电流而产生错误信号。例如，可以设想由于IC的制造工艺偏差，断开信号侧的高耐压MOSFET2的寄生的输出电容52相对于高耐压MOSFET1的输出电容51产生10%左右大小偏差的情形。
此时，通过由寄生的输出电容52×dV/dt引起的位移电流与负载电阻4之积产生电压降。如果负载电阻4的端部电位变为NOT电路9的阈值以下，则与高耐压MOSFET2的漏极相连接的结点输出高电平信号。该高电平信号通过LPF31，使RS锁存器15的复位端子R21优先，RS锁存器15的输出Q变为低。
其结果，IGBT17通过驱动器16断开，导致误动作。以下，对该误动作进行具体说明。首先，由于dV/dt电涌引起的交流输出端子OUT的电压以及辅助直流电源E1的电压变化，I1的位移电流过渡流向接通信号侧，I2的位移电流过渡流向断开信号侧。
在图13中，为了使电涌电流流经公共电位COM，二极管41、42分别连接在接通信号的高耐压MOSFET1的漏极与交流输出端子OUT之间以及断开信号的高耐压MOSFET2的漏极与交流输出端子OUT之间。
在这里，在因dV/dt电涌而发生变化时流经二极管41、42的电流成分相当于图13的i1、i2。流经这些负载电阻3、4的电流成分相当于图13的i1’、i2’。
此时，高耐压MOSFET1、2中流动的位移电流分别用I1=i1+i1’、I2=i2+i2’表示。根据dV/dt电涌，不仅交流输出端子OUT的电位上升，而且伴随交流输出端子OUT的电位上升，辅助直流电源E1的正极线Vcc1的电位也上升。
为此，在dV/dt电涌引起电位变化之后，微小的位移电流I1’、I2’通过各个负载电阻3、4和高耐压MOSFET1、2而流向公共电位COM。微小的位移电流i1’和负载电阻3下的电压降以及微小的位移电流i2’和负载电阻4下的电压降，在辅助直流电源E1的正极线Vcc1和交流输出端子OUT之间的电位差（在这里为15V）以上。在负载电阻3、4两端中的电压降比交流输出端子OUT的电位低0.6V以上时，上述二极管41、42开始按顺时针方向流动。也就是说，在数十kV/μs左右的急剧的dV/dt电涌下，由于负载电阻3、4两端中的电压降比交流输出端子OUT的电位降低0.6V以上，因此大部分位移电流通过该二极管41、42对高耐压MOSFET1、2的寄生的输出电容51、52进行充电。但是，在产生数kV/μs左右的dV/dt电涌时，微小的位移电流i1’、i2’占主导地位。但是，此时，与负载电阻3、4并联的电压钳用稳压二极管5、6在工作电压以下。
在数十kV/μs左右的急剧的dV/dt电涌下的位移电流通过二极管41、42对高耐压MOSFET1、2的寄生的输出电容51、52进行充电时，负载电阻3、4两端的电压降为15.6V以上。
因此，NOT电路8、9的输出同时变为高信号，RS触发器15无法区别置位信号与复位信号。因此，不作为信号进行接收，不会出现误动作。
然而，在数KV/μs的dV/dt电涌下，由微小的位移电流i1’、i2’与负载电阻3、4引起的电压降，正好处于NOT电路8、9的Vth（阈值）电压附近，因此有时会作为错误信号进行传输。
这里所述的NOT电路8、9的Vth（阈值）电压源于由未图示的NMOS以及PMOS构成的CMOS逆变器电路的NMOS以及PMOS各自的电流驱动能力。
若假设NMOS与PMOS的电流驱动能力相等，则NOT电路8、9的Vth电压变为辅助直流电源E1的正极线Vcc1与交流输出端子OUT之间的电位差÷2=7.5（V）。在这里，对于如上所述那样在接通信号侧以及断开信号侧的寄生的输出电容51、52成分因制造偏差而不同时候的、将位移电流i1’、i2’作为触发电流的错误信号进行说明。
当数KV/μs的dV/dt电涌进入交流输出端子OUT时，辅助直流电源E1的正极线Vcc1与交流输出端子OUT之间的微小的位移电流i1’、i2’之一超过1.5mA（NOT电路8、9的阈值电压7.5V÷负载电阻5.0kΩ）。
这样一来，NOT电路8、9之一将会作为高信号而被输入，因此向RS锁存器15的输出Q中传输错误信号。作为此时的错误信号的接通信号侧以及断开信号侧的电压降的估计值，例如，当高耐压MOSFET1的输出电容51（Cds+Cdsub）的合成电容Cn1为2pF、高耐压MOSFET2的输出电容52（Cds+Cdsub）的合成电容Cn2为2.2pF（假设因制造偏差而增加10%）、负载电阻3、4分别为5.0kΩ时，将有0.7KV/μs的dV/dt电涌进入交流输出端子OUT。此时，接通信号侧（i1’侧）的负载电阻3的连接结点的电压降以下式（Ⅰ’）表示。
Vs1=2×10-12×（0.7×103/（1×10-6））×5×103=7.0V……（Ⅰ’）
另一方面，断开信号侧（i2’侧）的负载电阻4的连接结点的电压降以下式（Ⅱ’）表示。
Vr1=2.2×10-12×（0.7×103/（1×10-6））×5×103=7.7V……（Ⅱ’）
此时，由于断开信号侧的负载电阻4的连接结点的电压降超过NOT电路9的阈值电压Vht=7.5V，因此仅有NOT电路9错误地输出高信号。
为了缓解上述错误信号电平，例如，可以考虑将电平移位用负载电阻3、4的电阻值从5kΩ减小至1kΩ左右，但存在以下问题。首先，当将使用负载电阻5kΩ的情况下的高耐压MOSFET1、2的接通电流假定为10mA的饱和电流时，在负载电阻1kΩ中需要流经50mA的饱和电流。
在使50mA的高耐压MOSFET1、2的饱和电流流过时，将主直流电源Vdc的电压设为400V，暂时用脉冲发生器驱动接通高耐压MOSFET1、2的栅极的信号。此时，特别是在复位侧的高耐压MOSFET2的接通占空比平均为10%时，变为IGBT17的发射器电位较高状态下的开关。因此，高耐压MOSFET2的平均损耗达到约2.0W左右，这将大幅度超过用于对高耐压IC进行树脂密封的组件的允许损失。
通常，提高了散热性的SOP（SmallOutlinePackage）的容许热耗散为0.8W左右。因此，为了降到0.8W以下，需要将高耐压MOSFET1、2的接通占空比缩小至4.0%以下。
然而，当减小高耐压MOSFET1、2的接通占空比时，在中小容量的电源设备、FPD（FlatPanelDisplay）或家电设备等的应用中，为了实现电源系统的小型化而要求从数百KHz至数MHz的较高开关频率。
此时，由电平移位电路的输入电容和输出电容、其后续的缓冲电路（NOT电路8、9，LPF30、31等）以及驱动器16等的输入电容所引起的延迟时间之间的关系成为问题。
在内置有如图13所示的通常电平移位电路与悬浮电位区域的高耐压IC的情况下，从负载电阻电路至驱动器16的开通/断开的传输延迟时间为100ns至200ns左右。
这取决于寄生的输出电容51、52的充电时间以及缓冲电路的寄生电容等的影响。也就是说，在将高耐压IC的振荡频率设定为1MHz的情况下，10%占空比为100ns的接通时间，因此产生无法设定在10%占空比以下的接通占空比以及90%以上的断开占空比的限制。
因此，为了减少平均损耗，即使用高耐压MOSFET1、2的4%以下的接通/断开占空比进行驱动，根据传输延迟时间的不同也会发生接通信号无法被传输的问题。
由dV/dt电涌引起的位移电流所产生的错误信号的信号电平，很大程度上依赖于图13描述的高耐压MOSFET1、2的寄生输出电容51、52的电容值，NOT电路8、9与LPF30、31以及其他金属布线下的悬浮电容等影响不大。
另外，除上述误动作模式以外，在输入dV/dt电涌时，对接通信号侧的高耐压MOSFET1与断开信号侧的高耐压MOSFET2之间的寄生的输出电容51、52进行充电期间为无法向下一级传导传输信号的期间。在该输入信号与dV/dt电涌重叠期间，还存在着高边驱动电路的输入和输出传输延迟时间增加的问题。
因此，为了抑制高耐压IC的允许功耗，同时减小基于dV/dt电涌的误动作以及引起传输延迟时间增加的位移电流，减小高耐压MOSFET1、2的输出电容是非常有效的。
如图14、图15所示，在上述专利文献2中，使高耐压MOSFET的漏极区域与高耐压分离岛区域一体化。另外，还记载有在高耐压MOSFET的漏极区域205和高边驱动电路逻辑区域以及位于Vcc1电位的n+区域214（下述图16的第2拾取区域122）之间，设置暴露p-基板200的开口部221。在上述专利文献2中，虽然通过开口部221能够实现高耐压MOSFET的漏极区域205与n+区域214（第2拾取区域122）之间的寄生电阻的高电阻化，但存在以下问题。
图16是显示传统例的高耐压MOSFET的寄生输出电容成分的平面图。如图16所示，在漂移区域的、高耐压MOSFET71、72的n+漏极区域213和地电位区域（p-阱区域102）之间，形成高耐压MOSFET71、72的输出电容Coss（结电容C1）。此外，与结电容C1并列形成的寄生结电容成分C2存在于耐压区域80（HVJT：高耐压结终端区域）以及高边的n阱区域201内。据此，高耐压MOSFET71的净输出电容Ctotal为Ctotal=C1+（2×C2），因此将会导致高耐压MOSFET71、72的输出电容Coss变得非常大的问题。
在此，在图16中，符号15为RS触发器（RS-FF，RS锁存器），符号16为高边驱动部，符号16a为高边逻辑电路部，符号30、31为低通滤波电路（LPF），符号71、72为高耐压MOSFET。另外，符号101为n-区域，符号102为p-阱区域，符号103为n+漏极区域，符号104为n缓冲区域，符号105为p基极区域，符号113为p+区域，符号114为n+源极区域，符号115为栅极电极，符号120为漏极电极，符号122为第2拾取区域（n+区域），符号131为p-开口部，符号201为n阱区域。
另外，在上述专利文献3中，关于共享高耐压IC中的电平移位用高耐压MOSFET的耐压结构和高耐压分离岛区域的耐压结构进行了描述。但是，在上述专利文献3中，在高耐压MOSFET与分离岛区域之间，从高电位区域至地电位区域，设置有使相对于等电位线被垂直地分割的半导体基板暴露的狭缝区域。因此，由于在耐压结构内部的狭缝区域中很难使电位梯度均匀、以及耗尽层的扩散受到限制，因此存在着容易引起局部电场集中、很难实现高耐压化的问题。另外，在上述专利文献3中，关于高耐压MOSFET的输出电容也未做记载。
另外，为了构成上述高耐压IC的电平移位电路，电平移位用电阻的形成是必不可少的，但是在上述专利文献2、3中，作为电平移位用电阻在高边驱动电路区域内配置了多晶硅等电阻元件。因此，需要确保相当于置位信号·复位信号的2个输入信号部分的负载电阻形成区域。这将使据此引起的高耐压IC的芯片面积增加不少，而且通过追加高电阻多晶硅形成工艺而引起的制造工艺的增加也不可避免。
另一方面，对作为电平移位用电阻而不使用多晶硅等电阻元件的情况进行说明。图17是显示传统例的高耐压MOSFET以及高边驱动电路的主要部分的另一示例的平面图。作为电平移位用电阻而不使用多晶硅等电阻元件时，如图17所示，可以考虑将位于高耐压MOSFET的漏极与高边驱动电路的高电位侧（辅助直流电源E1的正极线）Vcc1拾取区域之间的N型扩散层或者N型外延层的寄生电阻区域作为电平移位用电阻使用。
在双输入方式中，为了防止dV/dt电涌等引起的误动作，较为理想的是，使置位侧和复位侧间的电平移位电阻以及高耐压MOSFET的输出电容无偏差地相等。
然而，如图17所示，在将位于高耐压MOSFET的漏极与高边驱动电路的高电位侧Vcc1拾取区域之间的N型扩散层或N型外延层的寄生电阻区域作为电平移位用电阻使用时，寄生电阻根据配置高边驱动电路的高电位侧Vcc1拾取区域的位置而发生变化，根据不同布局电平移位电阻的绝对值也将发生变化。
因此，在双输入方式中，在置位侧和复位侧的电平移位电阻发生改变的情况下，在dV/dt电涌被输入到电平移位电路中时，置位侧以及复位侧的各个高耐压MOSFET的漏极结点的电位变化产生差异，这有可能向下一级的逻辑电路传输错误信号。
另外，在高耐压MOSFET的漏极与高边驱动电路的高电位侧Vcc1拾取区域之间的N型扩散层或N型外延层，成为根据辅助直流电源E1的正极线Vcc1的电位状态（在这里从15V变化至高相当于Vdc电压的415V）发生变化的可变电阻区域。
在辅助直流电源E1的正极线Vcc1的电位为415V这样较高的状态下，从寄生电阻区域和地电位区域间的结部分开始耗尽而使寄生电阻值变大，输入和输出传输延迟时间增大。该寄生电阻区域的电阻值的电位依赖性越大，输入和输出传输延迟时间的U-VCC电压依赖性就越大，其结果无法实现高耐压IC的高频化。
本发明的目的在于，为了解决上述现有技术引发的问题点而实现芯片的小面积化，并且控制开关時的功率损耗以及伴随dV/dt电涌的电路误动作与传输延迟时间的增加，从而提供一种具有开关响应速度较快的电平移位电路的高耐压半导体装置。
为了解决上述问题，并实现本发明的目的，本发明的高耐压半导体装置具有以下特征。在第1导电型半导体基板上设有第2导电型半导体区域。在所述半导体区域的表面层上设有逻辑电路。在所述半导体区域中设有绝缘栅型场效应晶体管。所述绝缘栅型场效应晶体管具有在所述半导体区域的外周侧设置的第2导电型源极区域、在所述半导体区域上隔着绝缘膜设置的栅极电极以及与所述半导体区域的外周端分开预定距离而设置在所述半导体区域的表面层上的第2导电型漏极区域。与所述半导体区域的外周端分开所述预定距离并在所述半导体区域的表面层与所述漏极区域分开设有第2导电型拾取区域。在从所述漏极区域起至经由所述半导体区域的夹在所述漏极区域与所述第2导电型拾取区域之间的部分到达所述第2导电型拾取区域的靠所述漏极区域侧的一部分的部分为止的区域与所述逻辑电路之间，与所述漏极区域、所述第2导电型拾取区域以及所述逻辑电路分开设置，并从所述半导体区域的表面达到所述半导体基板的第1导电型开口部。还设有由所述半导体区域的、夹在所述漏极区域与所述第2导电型拾取区域之间的部分构成的负载电阻。
另外，本发明的高耐压半导体装置，在上述发明中，所述负载电阻为，在所述半导体区域的夹在所述漏极区域与所述第2导电型拾取区域之间的部分以与所述漏极区域以及所述第2导电型拾取区域相接触的方式设置的杂质浓度比所述半导体区域高的第2导电型缓冲区域即可。
另外，本发明的高耐压半导体装置，在上述发明中，还在所述半导体区域的外周侧表面层以环状设置有第1导电型基极区域。在所述基极区域的内部设有第1导电型拾取区域。并且，所述源极区域设置于所述基极区域的内部。
另外，本发明的高耐压半导体装置，在上述发明中，所述开口部还可以为，所述半导体区域的、在与所述半导体基板侧相反的一侧的表面上使所述半导体基板露出的区域。另外，本发明的高耐压半导体装置，在上述发明中，所述开口部为，在所述半导体基板的表面层上选择性地形成的、杂质浓度比所述半导体基板高的第1导电型扩散区域即可。
另外，本发明的高耐压半导体装置，在上述发明中，所述开口部，只要具有从所述半导体基板的表面向所述半导体基板的深度方向所形成的沟槽以及埋设在所述沟槽内的绝缘体即可。
另外，本发明的高耐压半导体装置，在上述发明中，在通过所述开口部与所述半导体区域的pn结以及所述半导体区域与所述半导体基板的pn结进行雪崩击穿之前，也可以是从所述pn结向所述开口部内扩展的耗尽层彼此相互接触的结构。
另外，本发明的高耐压半导体装置，在上述发明中，只要所述半导体区域为在所述半导体基板上形成的第2导电型外延生长层即可。
另外，本发明的高耐压半导体装置，在上述发明中，所述半导体区域由设有所述逻辑电路的第1区域和包围该第1区域的第2区域构成，所述第1区域由第1扩散区域构成，所述第2区域由杂质浓度比所述第1扩散区域低的第2扩散区域构成。
另外，本发明的高耐压半导体装置，在上述发明中，在所述半导体区域的内部，只要以环绕所述逻辑电路的方式设有第1导电型偏置区域即可。
另外，本发明的高耐压半导体装置，在上述发明中，只要在所述半导体区域的内部，以环绕所述逻辑电路的方式设有第1导电型偏置区域，所述偏置区域与所述基极区域或者所述开口部、或者与所述基极区域和所述开口部相接触即可。
另外，为了解决上述问题，并实现本发明的目的，本发明的高耐压半导体装置，对高电位侧端子与高电压电源相连接、低电位侧端子与能够获取所述高电压电源的高电位与地电位之间的电位的OUT端子相连接的开关元件进行驱动，且具有以下特征。在第1导电型半导体基板上设有第2导电型半导体区域。在所述半导体区域中，设有将以所述OUT端子为基准的低电位电源作为电源的逻辑电路。另外，在所述半导体区域中配置有绝缘栅型场效应晶体管。所述绝缘栅型场效应晶体管，具有在所述半导体区域的外周侧设置成环状的第1导电型基极区域、在所述基极区域的内部设置的第2导电型源极区域、在所述半导体区域上隔着绝缘膜设置的栅极电极、以及与所述基极区域分开预定距离而设置在所述半导体区域的表面层上的第2导电型漏极区域。与所述基极区域分开预定距离且比所述漏极区域在所述半导体区域的表面层与所述漏极区域分离，而设置有与以所述OUT端子为基准的低电位电源的高电位侧相连接的第2导电型拾取区域。在所述基极区域的内部设有与以地电位为基准的低电位电源的地连接的第1导电型拾取区域。在所述源极区域的、与所述绝缘栅型场效应晶体管的沟道宽度方向的端部相接近的区域中，只要不形成所述第1导电型拾取区域而设有具有寄生电阻成分Rp的区域即可。
另外，本发明的高耐压半导体装置，在上述发明中，存在于所述漏极区域与所述源极区域之间的结电容C1，在所述绝缘栅型场效应晶体管的沟道宽度方向上与所述结电容C1并列存在的结电容成分Cn（F），所述半导体区域的、夹在所述漏极区域和所述源极区域之间的部分相邻的部分即寄生电阻成分Rn（Ω），所述寄生电阻成分Rp（Ω），在将所述绝缘栅型场效应晶体管接通时的上升时间的倒数、所述绝缘栅型场效应晶体管断开时的下降时间的倒数、或者向所述OUT端子输入的dV/dt电涌发生时间的倒数设定为fc（Hz）的情况下，只要满足Rp≥{1/（2π×Cn×fc)}-Rn即可。
另外，本发明的高耐压半导体装置，在上述发明中，所述结电容C1存在于所述半导体区域的、从夹在所述漏极区域与所述源极区域之间的漂移区域至所述第1导电型拾取区域之间。所述结电容成分Cn隔着所述半导体区域的、与所述漂移区域相邻的部分而与所述结电容C1并列存在。所述寄生电阻成分Rn为所述半导体区域的所述漂移区域以外的部分中的从所述漏极区域至不形成所述第1导电型拾取区域的区域的所述基极区域与所述半导体区域的pn结之间形成。所述寄生电阻成分Rp形成在所述半导体区域中的从不形成所述第1导电型拾取区域的区域的所述基极区域至所述第1导电型拾取区域之间。
根据本发明的高耐压半导体装置，在绝缘栅型场效应晶体管的漏极区域与逻辑电路区域（第1区域）之间形成开口部，通过将第2导电型拾取区域与漏极区域之间的半导体区域或者缓冲区域作为负载电阻使用，可以实现芯片的小面积化，并通过抑制开关时的功率损耗以及伴随dV/dt电涌的电路误动作与传输延迟时间的增加，可以提供一种具有开关响应速度较快的电平移位电路的高耐压半导体装置。
附图说明
图1是表示本发明的实施方式1的高耐压半导体装置的主要部分的平面图；
图2是表示本发明的实施方式1的高耐压半导体装置的主要部分的截面图；
图3是表示本发明的实施方式2的高耐压半导体装置的主要部分的平面图；
图4是表示本发明的实施方式2的高耐压半导体装置的主要部分的截面图；
图5是表示图3的电平移位电路中高耐压MOSFET的输出电容的等价电路图；
图6是表示实施方式1、2的高耐压半导体装置的U-VCC电位依赖性的特性图；
图7是表示本发明的实施方式3的高耐压半导体装置的主要部分的平面图；
图8是表示本发明的实施方式3的高耐压半导体装置的主要部分的截面图；
图9是表示本发明的实施方式4的高耐压半导体装置的主要部分的平面图；
图10是表示图9的电平移位电路中高耐压MOSFET的输出电容的等价电路图；
图11是表示内置有本发明的电平移位电路的高耐压半导体装置的主要部分的电路图；
图12是表示本发明的实施方式5的高耐压半导体装置的主要部分的平面图；
图13是表示内置有通常的电平移位电路的高耐压IC的电路图；
图14是表示传统例的高耐压MOSFET以及高边驱动电路的主要部分的平面图；
图15是表示图14的剖线G-G’中截面结构的截面图；
图16是表示传统例的高耐压MOSFET的寄生输出电容成分的平面图；
图17是表示传统例的高耐压MOSFET以及高边驱动电路的主要部分的其他示例的平面图。
符号说明：
1、2、71、72高耐压MOSFET
3、4负载电阻
5、6稳压二极管
8、9NOT电路
15RS触发器（RS-FF,RS锁存器）
16高边驱动部
16a高边逻辑电路部
17、18IGBT
19逻辑电路区域
20低边驱动
21复位端子R
25接通信号
26断开信号
30、31低通滤波电路（LPF）
41、42二极管
51、52输出电容
61控制电路
80耐压区域
81n-漂移区域
100p-硅基板
101n-区域
102p-阱区域
103n+漏极区域
104n缓冲区域
104a、104b、104c、104d负载电阻（电平移位电阻）
105p基极区域
113p+区域
113a第1拾取区域
113b第1拾取电极
114n+源极区域
115栅极电极
120漏极电极
121源极电极
122第2拾取区域（n+区域）
122a第2拾取电极
122b第2拾取区域的端部
131p-开口部
131ap-开口部的端部
140p偏置区域
151LOCOS
152层间绝缘膜（硅氧化膜）
153钝化膜
201n阱区域
300、400、500、600高耐压半导体装置
COM公共电位
Vdc主直流电源（正极侧）
OUT交流输出端子
E1、E2辅助直流电源
Vcc1、Vcc2正极线
具体实施方式
以下参照附图，对本发明的高耐压半导体装置的较佳实施方式进行具体说明。在本说明书以及附图中，开头标记n或p的层或区域分别意味着电子或空穴大多数为载流子。另外，n与p中标记的+以及-分别意味着其比未标有的层或区域具有更高杂质浓度以及更低杂质浓度。在此，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，省略重复说明。
另外，应当注意，附图所述的高耐压半导体装置为示意性的高耐压半导体装置，各层的厚度与平面尺寸间的关系、各层的厚度的比率等与实际有所不同。因此，具体的厚度与尺寸应参考以下的说明进行判断。另外，在附图相互之间也包括相互间的尺寸关系与比率不同的部分，这一点是毋庸置疑的。
另外，在以下实施方式中，以硅（Si）基板作为半导体基板进行了说明，但碳化硅（SiC）与氮化镓（GaN）等硅以外的半导体基板也能够得到同样的效果。
图11是表示内置有本发明的电平移位电路的高耐压半导体装置的主要部分的电路图。在图11所示的内置有电平移位电路的高耐压半导体装置中，除高耐压MOSFET71、72的结构以外，与图13所示的内置有通常电平移位电路的高耐压IC相同，因此省略其说明。
以下，在实施方式中进行说明的图1、图3、图7、图9、图12所示的高耐压半导体装置300、400、500、600、700与图11所示的内置有电平移位电路的高耐压IC的电路图的用虚线包围的区域以及高耐压MOSFET71、72相对应。图11的负载电阻（图1的104c、104d，图3、图7、图9的104a、104b）与图13的负载电阻3、4相对应。与图11的负载电阻的两端相连接的二极管5、6以及流过位移电流I1的二极管41、流过位移电流I2的二极管42，在图1、图3中省略说明。
（实施方式1）
对于实施方式1的高耐压半导体装置的结构进行说明。图1是表示本发明的实施方式1的高耐压半导体装置300的主要部分的平面图。图1所示的实施方式1的高耐压半导体装置300是将具备包括高耐压MOSFET71、72的电平移位电路部和悬浮电位区域的驱动电路形成于同一半导体基板上的高耐压IC。
图2是表示本发明的实施方式1的高耐压半导体装置300的主要部分的截面图。图2（a）是表示图1的剖线A-A’上的截面结构的主要部分截面图，图2（b）是表示图1的剖线B-B’上的截面结构的主要部分截面图。
图1、2所示的高耐压半导体装置300具备：构成电平移位电路的高耐压MOSFET71、72（相当于图11的符号71、72），负载电阻104c、104d（相当于图13的符号3、4），高边逻辑电路部16a，高边驱动部16等。高边逻辑电路部（逻辑电路部）16a由图11所示的RS触发器15（RS-FF，RS锁存器）与低通滤波电路（LPF）30、31以及NOT电路（逆变器电路）8、9构成，其接收电平移位电路的信号（高耐压MOSFET71、72的漏极电压）而输出发送给高边驱动部16（图11的驱动16、20）的信号。另外，高边驱动部16是向构成主电路的图11所示的IGBT17输出栅极信号的电路。
高耐压半导体装置300具备：设置于p-硅基板100上的环状的n-区域101以及配置于该n-区域101的一部分的表面层的高耐压MOSFET71、72。高耐压MOSFET71、72分别具备设置于n-区域101的表面层的n+漏极区域103。n+漏极区域103选择性地设置于n-区域101的表面层（相对于p-硅基板100侧的相反侧的表面层）。
另外，在n-区域101的表面层上，与n+漏极区域103分开且与n-区域101相接触并包围n-区域101的方式设有p基极区域105。在p基极区域105的内部，选择性地设置有p+区域113以及n+源极区域114。
源极电极121与n+源极区域114相连接。源极电极121还与p+区域113（第1拾取区域113a）相连接，并作为施加低电位的第1拾取电极113b而发挥作用。相对于向第1拾取电极113b施加的低电位而言，施加高电位的漏极电极120与n+漏极区域103相连接。在p-硅基板100上，还设有被n-区域101包围的n阱区域201、以及包围n-区域101的p-阱区域（地电位区域）102。
在n阱区域201中，配置有逻辑电路区域19（高边逻辑电路部63和高边驱动部16）。在n+漏极区域103和逻辑电路区域19之间，与n+漏极区域103以及逻辑电路区域19分开而选择性地配置有p-开口部131。
p-开口部131是贯穿n-区域101而达到p-硅基板100的p-区域，暴露于n-区域101的表面（相对于p-硅基板100侧的相反侧表面）。p-开口部131是向p-硅基板100扩散p型杂质而形成的p型扩散区域。
另外，在n-区域101中n+漏极区域103与p基极区域105之间的区域为高耐压MOSFET的漂移区域。在p基极区域105中被夹在n-区域101与n+源极区域114的部分的表面上，隔着绝缘膜设有栅极电极115。在n-区域101内部设有n型的第2拾取区域122。第2拾取区域122与n+漏极区域103分离而配置。
p-开口部131与第2拾取区域122以及n+漏极区域103面对设置，并与第2拾取区域122以及n+漏极区域103平行而选择性地配置。另外，p-开口部131被配置成使第2拾取区域122的端部122b比p-开口部131的端部131a更埋入n+漏极区域103侧。也就是说，p-开口部131被配置成位于第2拾取区域122的、n+漏极区域103侧的端部122b与逻辑电路区域19之间。
另外，可以将n-区域101的、被夹在p-开口部131与第1拾取区域113a的部分中被夹在n+漏极区域103与第2拾取区域122的部分作为负载电阻104c、104d使用。
另外，在向源极电极121以及第1拾取电极113b施加低电位、向漏极电极120以及第2拾取电极122a分别施加高电位时，在通过p-开口部131与n-区域101间的pn结、以及n-区域101与p-硅基板100间的pn结进行雪崩击穿之前，以使从p-开口部131与n-区域101间的pn结向p-开口部131内扩散的各个耗尽层相互接触的方式设定p-开口部131的宽度W。
另外，p-开口部131也可以是如图14所示的开口部221那样p-硅基板100暴露在n-区域101表面（相对于p-硅基板100侧的相反侧表面）的结构。另外，虽然没有进行图示，但p-开口部131也可以由从p-硅基板100的表面贯穿n-区域101并达到p-硅基板100而形成的沟槽、以及埋设在该沟槽内的绝缘体构成。此时，埋设在该沟槽内的绝缘体的深度应该为该绝缘体的绝缘性不被破坏的深度以上。
另外，如图2所示，在n+漏极区域103与n-区域101之间，还可以以包围n+漏极区域103的方式设置杂质浓度比n+漏极区域103低的n型杂质区域（用包围n+漏极区域103的虚线表示的部分）。另外，在第2拾取区域122与n-区域101之间，也可以以包围第2拾取区域122的方式设置杂质浓度比第2拾取区域122低的n型杂质区域（用包围第2拾取区域122的虚线表示的部分）。通过如用虚线表示那样形成杂质浓度比n+漏极区域103以及第2拾取区域122相对较低的n型杂质区域，在施加高耐压时，可以缓和n+漏极区域103或第2拾取区域122附近的电场。据此，可以改善高耐压化与高耐压MOSFET71、72的接通耐压。在此，在n+漏极区域103与n-区域101、或者第2拾取区域122与n-区域101之间存在杂质浓度差的情况下，由于存在杂质浓度差的部分中的电位分布较密集，因此作为缓冲层，如用虚线表示那样形成杂质浓度比n+漏极区域103相对较低的n型杂质区域为佳。
通过在n-区域101的、被夹在p-开口部131与p+区域113（第1拾取区域113a）的部分中，将n+漏极区域103与第2拾取区域122之间作为负载电阻104c,104d（电平移位电阻）使用，具有如下（1）～（3）所示的效果。
（1）没有必要在n阱区域201（形成高边逻辑电路部16a的区域）中设置形成负载电阻104c、104d的区域（形成负载电阻元件的区域）。
（2）仅通过将第2拾取电极122a与漏极电极120之间的距离参数化，就能够高精度、少偏差地任意设定负载电阻104c、104d的电阻值。该负载电阻104c、104d比下述的图3、图4所示的实施方式2的高耐压半导体装置的负载电阻104a、104b大。
（3）可以减小高耐压MOSFET71、72的寄生结电容成分C2（C2变小）。
另外，在向源极电极121以及第1拾取电极113b施加低电位、向漏极电极120以及第2拾取电极122a分别施加高电位时，耗尽层从p基极区域105与n-区域101间的pn结以及p-阱区域102与n-区域101间的pn结扩散。这样通过使耗尽层扩散来确保耐压。将这样确保耐压的结构称为高耐压结终端结构（HVJT）。在本发明中，将从p-阱区域102至n+漏极区域103的n-区域101以及从p-阱区域102至第2拾取区域122的n-区域101作为耐压区域80。
（实施方式2）
其次，对实施方式2的高耐压半导体装置的结构进行说明。图3是表示本发明的实施方式2的高耐压半导体装置400的主要部分的平面图。该高耐压半导体装置400是将具备包含高耐压MOSFET71、72的电平移位电路部和悬浮电位区域的驱动电路形成于同一半导体基板上的高耐压IC。图3所示的实施方式2的高耐压半导体装置400与图1所示的实施方式1的高耐压半导体装置300的不同点在于，连接n+漏极区域103与n型的第2拾取区域122并将负载电阻元件的n缓冲区域104形成在耐压区域80即n-区域101的表面层上。n-区域101的、夹在n+漏极区域103与n型的第2拾取区域122之间的部分的杂质浓度越高，扩散电阻的电压依赖性与温度依赖性的变化越缓和。因此，通过在n+漏极区域103与n型的第2拾取区域122之间设置n缓冲区域104，可以得到与实施方式1相比高耐压MOSFET71、72的U-VCC电压的依赖性小、温度依赖性小的稳定的负载电阻元件。
图4是表示本发明的实施方式2的高耐压半导体装置400的主要部分的截面图。图4（a）是表示图3的剖线C-C’上的截面结构的主要部分截面图。图4（b）是表示图3的剖线D-D’上的截面结构的主要部分截面图，与图2（b）所示的主要部分截面图相同。
图5是在图3的电平移位电路中的高耐压MOSFET的输出电容的等价电路图。图5中的Rn是在高耐压MOSFET71、72的n+漏极区域103与寄生的结电容成分C2之间存在的分布常数的电阻成分（以下，作为第1寄生电阻成分）。
图3所示的实施方式2的高耐压MOSFET71、72分别相当于前述的图11的高耐压MOSFET71或高耐压MOSFET72。包含高耐压MOSFET71的电平移位电路部，具备以下各区域。在p-硅基板100的表面层上，设有n-区域101以及n阱区域201。n-区域101通过以下方式来形成，例如，在表面浓度从1×1015/cm3至1×1016/cm3的范围内将磷杂质选择性地离子注入至p-硅基板100，通过随后的热处理为使其达到预定的扩散深度Xj而扩散磷杂质。n-区域101的扩散深度Xj可以为例如从7μm至10μm左右。
n阱区域201从n-区域101的外周线向平面内侧方向隔开150μm左右的间隔进行配置。另外，n阱区域201通过以下方式来形成，例如，在表面浓度从1×1016/cm3至1×1018/cm3的范围内，将磷杂质选择性地离子注入至p-硅基板100，通过随后的热处理为使其达到预定的扩散深度Xj而扩散磷杂质。n阱区域201的扩散深度Xj可以为例如从10μm至15μm左右。n阱区域201被n-区域101包围。
另外，在p-硅基板100的表面层，设有构成与其他电路区域的分离区域且与COM电位电连接的p-阱区域102。p-阱区域102通过以下方式来形成，例如，在表面浓度1×1015/cm3至1×1019/cm3的范围内，将硼杂质选择性地离子注入至p-硅基板100，通过随后的热处理为使其达到预定的扩散深度Xj而扩散硼杂质。p-阱区域102的扩散深度Xj可以为例如从10μm至13μm左右。
在n-区域101的内部，选择性地设有从n-区域101表面直至p-硅基板100的p-开口部131。p-开口部131通过以下方式来形成，例如，在表面浓度1×1014/cm3至1×1017/cm3的范围内，将硼杂质选择性地离子注入至n-区域101，通过随后的热处理为使其达到预定的扩散深度Xj而扩散硼杂质。p-开口部131的扩散深度Xj可以为例如从7μm至10μm左右。
这些n-区域101、n阱区域201、p-阱区域102以及p-开口部131由于共享制造工艺，因此可以通过1100℃以上的高温且氮气氛围的热处理为使其达到预定的扩散深度Xj一次性地驱动（热扩散）而形成。另外，p-开口部131可以通过以下方式来形成，即，不通过p型的高杂质扩散而形成，而是通过使n-区域101（图纸左侧）与n阱区域201（图纸右侧）相互分离而形成，并且使p-硅基板100的、夹在n-区域101与n阱区域201之间的部分暴露在表面上而形成。另外，p-开口部131也可以通过在p-硅基板100上形成沟槽并向该沟槽内埋设绝缘体而形成。
通过设置p-开口部131，可以使形成高电位区域即移位寄存器的n阱区域201与n+漏极区域103之间的电阻增大。其次，在n-区域101以及p-阱区域102边界的表面层上形成p基极区域105。p基极区域105作为高耐压MOSFET71、72的沟道区域发挥作用。p基极区域105通过以下方式来形成，例如，在表面浓度1×1016/cm3至1×1019/cm3的范围内，将硼杂质选择性地离子注入至n-区域101以及p-阱区域102，通过随后的热处理为使其达到预定的扩散深度Xj而扩散硼杂质。p基极区域105的扩散深度Xj也可以为例如从3.0μm至6μm左右。
另外，在n-区域101的表面层上，与p基极区域105分离而形成n缓冲区域104。n缓冲区域104通过以下方式来形成，例如，在表面浓度1×1016/cm3至1×1020/cm3的范围内，将磷杂质选择性地离子注入至n-区域101，通过随后的热处理为使其达到预定的扩散深度Xj而扩散磷杂质。n缓冲区域104的扩散深度Xj也可以为例如0.2μm至15μm左右。
通常，就该n缓冲区域104而言，与形成构成逻辑电路部的15V左右的耐压的MOSFET的偏置漏极层的驱动工艺一同为使扩散深度达到3μm左右而驱动形成。在n缓冲区域104的扩散深度Xj为例如15μm深的情况下，可以通过与上述n阱区域201相同的扩散工艺而形成。另外，在使n缓冲区域104的扩散深度形成为例如0.2μm左右较浅的情况下，可以通过下述的形成n+源极区域114与n+漏极区域103时的退火处理而形成。
其次，在p基极区域105的内部形成p+区域（第1拾取区域）113以及高耐压MOSFET71、72的、n+源极区域114。然后，在n缓冲区域104的内部形成高耐压MOSFET7172的n+漏极区域103以及第2拾取区域122。p+区域113、n+源极区域114以及n+漏极区域103通过以下方式来形成，分别为了使p型杂质、n型杂质以及n型杂质的表面浓度达到1×1020/cm3以上而进行离子注入，并通过随后的退火处理为使其达到预定的扩散深度Xj而扩散p型杂质以及n型杂质。p+区域113、n+源极区域114以及n+漏极区域103的扩散深度Xj也可以为例如左右。
作为U-VCC电位区域的拾取区域发挥作用的第2拾取区域122，在与n+漏极区域103同一工艺中进行离子注入以及退火处理而形成。在该制造过程中，在p基极区域105的、夹在n+源极区域114与n-区域101之间的部分的表面上通过栅极氧化膜形成由例如多晶硅构成的高耐压MOSFET71、72的栅极电极115。另外，由铝系列材料形成与n+漏极区域103相连接的高耐压MOSFET71、72的漏极电极120、与n+源极区域114相连接的高耐压MOSFET71、72的源极电极121以及与第2拾取区域122相连接的第2拾取电极122a。
栅极电极115、漏极电极120、源极电极121以及第2拾取电极122a分别通过层间绝缘膜而被电绝缘。作为该层间绝缘膜，设置有场氧化膜的LOCOS151、由TEOS（四乙氧基硅烷）与BPSG（BoroPhosphoSilicateGlass）形成的层间绝缘膜（硅氧化膜）152以及由等离子CVD形成的硅氧化膜以及硅氮化膜构成的钝化膜153。
在本发明中，具有将在高耐压MOSFET71、72的漏极区域103与第2拾取区域122之间的n-区域101作为电平移位用负载电阻的结构（n缓冲区域104）。因此，没有必要增大作为该负载电阻使用的n-区域101的总电阻值。相对于此，在上述专利文献2等现有例的电平移位电路方式中，作为负载电阻元件使用多晶硅等，与n-区域101并列设置了该负载电阻元件。因此，需要增大n-区域101的总电阻值。其结果，必须使第2拾取区域122与n+漏极区域103分开距离而形成。因此，在上述专利文献2等的现有例中，与高耐压MOSFET71、72的漏极-源极间的输出电容Coss（结电容C1）并列地广范围形成寄生的结电容成分C2（在图16中图示）。因此，高耐压MOSFET71、72的漏极-源极间的输出电容Coss的总和为，Coss=C1+（2×C2），将变得非常大。
图5表示对本发明的电平移位电路中附带的电容成分进行描述的等价电路。在本发明中，从n+漏极区域103至第2拾取区域122连续地配置了n缓冲区域104。在这里作为一例，在室温（例如25℃左右）下向U-VCC与地电位之间施加15V的电位差的状态下，为使电阻值达到5KΩ而调整至第2拾取区域122的距离以及n缓冲区域104的宽度等来形成对在本发明的负载电阻区域即n缓冲区域104中形成的负载电阻（104a、104b的并联组合电阻）。在这里，将成为负载电阻104a,104b的n缓冲区域104分别设定为宽度5μm、长度100μm。所谓n缓冲区域104的宽度，是指从n阱区域201侧向p-阱区域102侧横断n缓冲区域104的方向。所谓n缓冲区域104的长度，是指与n缓冲区域104的宽度正交方向的长度。
这样，在本发明中，对从高耐压MOSFET71、72的n+漏极区域103至第2拾取区域122的负载电阻设定得较小。因此，与从高耐压MOSFET71、72的n+漏极区域103相对于地电位区域的输出电容Coss（结电容C1）并列存在的耐压区域80即n-区域101的结电容成分的大部分，包含在从图5所示的第2拾取区域122至地电位区域的结电容成分C3中。其结果，对于与从高耐压MOSFET71、72的n+漏极区域103相对于地电位区域的输出电容Coss（结电容C1）并列存在的耐压区域80即n-区域101与地电位区域之间的寄生的结电容成分C2，可以一直减小到图3所示的区域。据此，本发明中的高耐压MOSFET71、72的净输出电容Ctotal为Ctotal=C1+（2×C2），与现有例的图15所示的高耐压MOSFET的输出电容Ctotal相比，仅减小了可以使寄生的结电容成分C2减小的量。这可以通过下述步骤实现。
将第2拾取区域122靠近n+漏极区域103而进行配置。另外，使p-开口部131形成为从n+漏极区域103与第2拾取区域122的方向并行延伸。据此，围绕p-开口部131而存在于n阱区域201附近的结电容成分C2的一部分，可以作为从n+漏极区域103相对于地电位区域的输出电容Coss不介入。因此，可以使高耐压MOSFET71、72的净输出电容Ctotal减小数pF，因此dV/dt电涌引起的高耐压MOSFET71、72的漏极结点的电位的下降量变少，能够实现不容易误动作的电路。
另外，在图3中由于所图示的缩尺关系上，置位侧的高耐压MOSFET71与复位侧的高耐压MOSFET72之间的距离描画得较短，但在实际的布局中，置位侧的高耐压MOSFET71与复位侧的高耐压MOSFET72的漏极之间，没有用低电阻进行连接。具体的说，高耐压MOSFET71、72的n+漏极区域103间的间隔距离数百μm以上而进行配置。据此，发送给高耐压MOSFET71的输入信号不会作为错误信号传输到高耐压MOSFET、或者、发送给高耐压MOSFET72的输入信号不会作为错误信号传输到高耐压MOSFET。
另外，在向漏极电极120施加了高电压（例如1200V）时，p-阱区域102与p-开口部131之间的n-区域101以及p-开口部131的全部完全耗尽。这样一来，不会因本发明的上述结构而对耐压特性造成不良影响。特别是，对于p-开口部131，通过从在开口下部的两端形成的n-区域101与p-开口部131之间的结合面分别延伸的耗尽层之间相互接触，以比p-硅基板100高的电位形成均匀的电位梯度。
在向漏极端子以及U-VCC端子施加高电压（例如1200V）时，为了使p-开口部131不发生击穿，需要在p-开口部131周围不形成高浓度的n+区域。例如，使p-开口部131与n缓冲区域104隔开20μm以上的间隔进行配置。另外，当p-开口部131的开口宽度过于宽时，开口下部不会完全耗尽，耐压在开口下部有可能受到限制，因此p-开口部131的开口宽度优选为10μm至20μm左右。在本发明中，除了上述p-开口部131的条件以外，形成为p-开口部131不介入耐压区域80内。因此，不存在局部电场强度较高的区域，可以得到稳定的耐压特性。
另外，在本发明中，作为电平移位电路的电平移位电阻（负载电阻104a,104b），使用与高耐压MOSFET71、72的n-漂移区域81相邻的耐压区域80（n-区域101）的扩散电阻部分。在这种情况下，根据功率器件的开关状态，通过OUT端子以及U-VCC端子的电位从低电压（地电位）向高电压（高电压电源的高电位）变化，上述扩散电阻部分变为受到耗尽影响的可变电阻元件。
以下，对于在上述扩散电阻区域中配置n缓冲区域104的情况以及仅有不配置n缓冲区域104的区域101的情况下的负载电阻104a、104b的电压依赖性进行说明。图6是表示实施方式1、2的高耐压半导体装置的U-VCC电位依赖性的特性图。如图6所示，通过将n缓冲区域104形成于负载电阻区域，在向地电位区域与U-VCC电位区域（n阱区域201）之间施加高电压时，不会形成耗尽引起的收缩电阻，因此电压依赖性得到缓和。
其结果，由于不会根据U-VCC电位状态而使电平移位电阻（负载电阻104a、104b）极端变大，因此可以构成输入和输出传输延迟时间的电位依赖性较小的稳定的电平移位电路。
在以上说明中，以通过杂质的扩散形成n-区域101的情况为例进行了说明，但是还可以在p-硅基板100上通过外延生长而形成n-区域101。在这种情况下，只要使n-区域101的杂质浓度在1×1014/cm3至1×1016/cm3的范围内即可。另外，n-区域101还可以为在SOI（SilicononInsulator）基板上形成的n-SOI层。在以下实施方式3～5中也同样，即使将由扩散区域构成的n-区域101替换为通过外延生长而形成的n-区域以及在SOI（SilicononInsulator）基板上形成的n-SOI层也可以得到同样的效果。
如果对根据上述实施方式1以及实施方式2所得到的效果进行归纳，则如以下（A）～（F）所述。（A）可以不使用多晶硅而在耐压区域（高耐压结终端区域：HVJT）形成电平移位电路的电平移位用电阻（负载电阻）。因此，无需另行设置形成负载电阻的区域，可以实现电平移位电路部的小面积化。据此，可以抑制芯片面积的增加，并且无需高电阻多晶硅的形成工艺，因此比较廉价。
（B）由于可以使高耐压晶体管（高耐压MOSFET）形成为与耐压区域一体化的布局形状，因此可以实现高耐压IC（高耐压半导体装置）的大幅度小面积化。（C）通过在p-开口部与耐压区域之间配置高边驱动电路的高电位侧的拾取区域，可以降低高耐压晶体管（高耐压MOSFET）的输出电容。其结果，在向高耐压晶体管的栅极输入接通信号时，输出电容的充放电变快，因此可以缩短高边驱动电路部的输入和输出传输延迟时间。通过缩短传输延迟时间，驱动高耐压晶体管的接通占空比也可以设定得较小。因此，在维持允许功耗的状态下，还可以减小电平移位用负载电阻。
（D）取得上述（C）效果的结果，不仅抑制了在电平移位电路部的功耗，而且在dV/dt电涌发生时的位移电流与负载电阻（电平移位电阻）也均减小。因此，负载电阻上的电压降变小，可以实现不容易因dV/dt电涌产生误动作与传输延迟增加的驱动电路。
（E）作为电平移位电阻，通过使用第2拾取电极与漏极电极之间的耐压区域（n-区域）的表面层，可以得到以下（1）～（3）的效果。（1）无需在形成高边逻辑电路部（逻辑电路部）的区域设置形成负载电阻的区域（形成负载电阻元件的区域），可以实现芯片的小型化。（2）仅通过使第2拾取电极与漏极电极间的距离参数化就可以高精度、小偏差地任意设定负载电阻的电阻值。（3）可以减小高耐压MOSFET的寄生的结电容成分（C2变小）。
（F）可以不对高耐压晶体管的耐压特性造成不良影响，根据实际使用条件的开关频率使高耐压MOSFET的寄生的结电容成分无效，使高耐压MOSFET的输出电容最小化。因此，可以提供一种开关响应速度较快的高耐压晶体管以及电平移位电路。
如以上所述，根据实施方式1、2，通过形成p-开口部、并将第2拾取区域与漏极区域之间的耐压区域或者缓冲区域作为负载电阻使用，可以实现芯片的小面积化，抑制开关时的功率损耗以及伴随dV/dt电涌的电路误动作与传输延迟时间的增加。据此，可以提供一种具有开关响应速度较快的电平移位电路的高耐压半导体装置以及驱动电路。
另外，根据实施方式2，还可以通过在第2拾取电极与漏极电极之间的耐压结构的表面层上设置n缓冲区域，将n缓冲区域作为主要的电流通路使电流流过。其结果，可以减少负载电阻的电位依赖性与温度依赖性，实现在所期望的电压范围内传输延迟时间变化少的稳定的电平移位电路动作。
（实施方式3）
其次，对实施方式3的高耐压半导体装置的结构进行说明。图7是表示本发明的实施方式3的高耐压半导体装置500的主要部分的平面图。图8是表示本发明的实施方式3的高耐压半导体装置500的主要部分的截面图。图8（a）是表示图7的剖线E-E’上的截面结构的主要部分截面图。图8（b）是表示图7的剖线F-F’上的截面结构的主要部分截面图。实施方式3的高耐压半导体装置500是将具备包含高耐压MOSFET的电平移位电路部与悬浮电位区域的驱动电路形成于同一半导体基板上的高耐压IC。
图7所示的实施方式3的高耐压半导体装置500与图3所示的实施方式2的高耐压半导体装置400的不同点在于，在高耐压MOSFET71、72以及HVJT（高耐压结终端区域）的耐压区域80（n-区域101）表面上，呈设置p偏置区域140的双旋转曲面结构。该p偏置区域140至少需要与p基极区域105或第2拾取区域122的一者相连接。p偏置区域140还可以与p基极区域105以及第2拾取区域122的两者相连接。将p偏置区域140连接在p基极区域105以及第2拾取区域122的两者更容易取得耐压效果。
特别是，在1200V耐压等级的高耐压IC的情况下，需要实现1500V以上的高耐压。通常，为了弛豫耐压区域80的表面电场，使用在n-区域101表面形成p偏置区域140的双旋转曲面结构。p偏置区域140的形成条件为，为了使其在向n+漏极区域103以及第2拾取区域122施加高电位（例如1200V）时在n-区域101与p偏置区域140间的结合面上完全耗尽，对n-区域101以及p偏置区域140的杂质浓度进行相互调整而形成。因此，p偏置区域140的扩散深度Xj优选为容易使p偏置区域140耗尽的1μm至5μm的扩散深度。
此外，为了使p偏置区域140容易完全耗尽，p偏置区域140优选与p基极区域105或p-开口部131的任意一者、或者与p-基极区域105以及p-开口部131的两者相接。
通过采用实施方式3的双旋转曲面结构，可以考虑相对于单旋转曲面结构，电平移位用负载电阻部分的电阻值变高以及高耐压MOSFET71、72的输出电容Coss（结电容C1）变大。但是，在该实施方式3的高耐压MOSFET结构中，与实施方式1同样，也谋求高耐压MOSFET的漏极-地电位间的低输出电容化与电平移位电阻的稳定化。
如以上所述，根据实施方式3，可以得到与实施方式1、2同样的效果。
（实施方式4）
其次，对实施方式4的高耐压半导体装置的结构进行说明。图9是表示本发明的实施方式4的高耐压半导体装置600的主要部分的平面图。该实施方式4的高耐压半导体装置600是将包含高耐压MOSFET的电平移位电路部与具备悬浮电位区域的驱动电路形成于同一半导体基板上的高耐压IC。
图10是图9的电平移位电路中的高耐压MOSFET的输出电容的等价电路图。图9所示的实施方式4的高耐压半导体装置600与图3所示的实施方式2的高耐压半导体装置300的不同点在于，通过在和与高耐压MOSFET71、72的n-漂移区域81相邻的n-区域101面对设置的p基极区域105中选择性地设置不形成p+区域（第1拾取区域）113的区域，从而减少寄生的结电容成分。
通过采用该结构，如图10的B点所示，从p基极区域105与耐压区域80（n-区域101）之间的pn结部至配置在最近位置的p+区域113的寄生电阻成分（以下，作为第2寄生电阻成分）Rn和与寄生的结电容成分C2’串联连接的情况等价。
此时，通过以使第1寄生电阻成分Rn和第2寄生电阻成分Rp的总电阻值Rn+Rp满足Rn+Rp≥（2π×Cn×fc）-1的方式设定第2寄生电阻成分Rp，可以减小寄生的结电容成分C2’。在此，第1寄生电阻成分Rn为与图9所示的n-漂移区域81相邻的n-区域101内的寄生电阻成分。第2寄生电阻成分Rp为图9所示的p基极区域105的、不形成p+区域113的部分的寄生电阻成分。Cn为图9所示的寄生的结电容成分C2’。fc为截止频率。
其结果，在图5中所示的寄生的结电容成分C2减小至图9所示的寄生的结电容成分C2’。据此，高耐压MOSFET71、72的输出电容Ctotal变为Ctotal=C1+（2×C2’），与图3中的实施方式2的高耐压MOSFET的输出电容相比，可以进一步减小相当于使寄生的结电容成分C2’减小的量。
对与本发明的高耐压MOSFET的输出电容Coss（结电容C1）并列地存在的、由n-区域101与p基极区域105构成的寄生的结电容成分C2’与截止频率之间的关系进行说明。本发明的高耐压MOSFET71、72例如作为进行HVIC的高边驱动电路和低电压电路区域之间的信号交换的电平移位元件使用。在液晶面板的驱动IC等电源领域中，开关频率使用从100kHz至1MHz左右的高振荡频率。
另一方面，向图10中的高耐压MOSFET71、72的漏极端子施加电压时的寄生的输出电容（C1=Cds+Cdsub）在1200V耐压等级下为10pF左右。与该输出电容Coss（结电容C1）并列存在的寄生的结电容成分C2’，在不存在第2寄生电阻成分Rp时为1pF左右（在高耐压MOSFET的两侧分别存在的寄生的结电容成分C2’中为2pF左右）。高耐压MOSFET的两侧是指高耐压MOSFET的沟道宽度方向（沿着环状n-区域101的方向）的端部侧。
因此，在本实施方式4中，如图10所示，在和与高耐压MOSFET71、72的n-漂移区域81相邻的n-区域101面对设置的p基极区域105的一部分上设置不形成p+区域113的区域。此时，在与高耐压MOSFET的输出电容Coss（结电容C1）并列存在的寄生的结电容成分C2’、与n-漂移区域81相邻的n-区域101内的第1寄生电阻成分Rn以及p基极区域105的不形成p+区域113的部分的第2寄生电阻成分Rp中，CR截止频率通过下式（Ⅰ）算出。
fc=1/2πC（Rn+Rp）……（Ⅰ）
例如，在高耐压IC的开关频率100kHz下，为了降低与高耐压MOSFET并列存在的寄生的结电容成分C2’，最好在高耐压MOSFET71、72接通或断开的上升时间/下降时间的期间内能够使寄生的结电容成分C2’无效。为此，在将高耐压MOSFET71、72的上升时间/下降时间分别设为20ns左右时，换算成频率为50MHz。另外，在图11所示的电路图中，在向OUT端子输入的dV/dt电涌发生期间，即使在使高耐压MOSFET的结电容低电容化时，如果dV/dt电涌的输入时间为20ns，则频率同样换算成50MHz。因此，根据上述（Ⅰ）式，第1寄生电阻成分Rn与第2寄生电阻成分Rp的总电阻值Rn+Rp可以通过下述（Ⅱ）式表示。
Rn+Rp=1/（2π×10-12×50×106）=3.2KΩ……（Ⅱ）
为了实现寄生的结电容成分C2’（高耐压MOSFET的一侧上寄生的结电容成分）的低电容化，将第1寄生电阻成分Rn与第2寄生电阻成分Rp的总电阻值Rn+Rp设为Rn+Rp≥（2π×Cn×fc）-1，即，只要在Rn+Rp=3.2kΩ以上即可。此时，例如，如果将第1寄生电阻成分Rn设为2.2kΩ，则只要将第2寄生电阻成分Rp设为1kΩ以上即可。假设在将p基极区域105的宽度设为20μm时，如果p基极区域105的扩散电阻的薄层电阻值为0.5kΩ/口（kΩ/square），则不形成p+区域113的p基极区域105的长度只要可以确保在2片×2倍（由于在高耐压MOSFET的两侧配置有p+区域113，因此需要2倍的距离）的80μm左右以上的长度即可。此外，该距离在布局的尺寸上，为是能够切实实现的值。
如此，通过不局部性地获取和与本发明的高耐压MOSFET71、72的n-漂移区域81相邻的n-区域101面对设置的p基极区域105的p+区域113，可以将输出电容与现有例的高耐压MOSFET的输出电容相比大约降低左右。
不局部性地获取和与n-漂移区域81相邻的n-区域101面对设置的p基极区域105的p+区域113的结构是指，在与n+源极区域114的端部相邻的区域中，在MOSFET71、72的沟道宽度方向上相邻的区域上不设置p+区域113。另外，为了减小结电容C2’不与n+源极区域114相邻而设置p+区域113为佳，但是如果在寄生电容C2’减小的范围内，可以采用在与n+源极区域114相近的区域中不设置p+区域113的结构。
另外，在本实施方式4中，示出了将n+漏极区域103与第2拾取区域122之间作为负载电阻的情况，但是如图14、15所示的结构或图17所示的结构那样，只要是在悬浮电路区域的耐压区域的一部分上形成电平移位用MOSFET的情况也可以适用。
如以上所述，根据实施方式4，可以得到与实施方式1、2同样的效果。
（实施方式5）
其次，对实施方式5的高耐压半导体装置的结构进行说明。图12是表示本发明的实施方式5的高耐压半导体装置700的主要部分的平面图。实施方式5的高耐压半导体装置700是实施方式2的高耐压半导体装置400的变形例。
在以上实施方式1至实施方式4中，对在高耐压MOSFET71、72的两者上分别设置p-开口部131、并使用负载电阻104a、104b或者负载电阻104c、104d的组合电阻的例子进行了说明。但是，如本实施方式5所述，结合分别在高耐压MOSFET71、72中的p-开口部131而设定1个p-开口部131的基础上，作为负载电阻使用负载电阻104b的结构也能够得到同样的效果。此时，由于负载电阻区域不会变成组合电阻，因此可以将从n+漏极区域103至第2拾取区域122之间的距离缩短一半左右。
在图12所示的本实施方式5的高耐压半导体装置700中，以连接图3所示的2个p-开口部131的端部间的距离较短一侧的各个端部的形式形成1个p-开口部131，但也可以连接2个p-开口部131的端部间的距离较长一侧的各个端部、包围逻辑电路区域19而形成1个p-开口部131。此时，图3中描述的负载电阻104a作为负载电阻使用，不形成负载电阻104b。
如以上所述，根据实施方式5，可以得到与实施方式1、2同样的效果。
在上述本发明中，以第1导电型作为p型、以第2导电型作为n型，但是本发明以第1导电型作为n型、以第2导电型作为p型也同样成立。
工业上的应用
如上所述，本发明的高耐压半导体装置除电机控制用逆变器以外，对于PDP、液晶面板等电源用途、在空调与照明之类的家电用逆变器、中小电容的电源设备、FPD及家电设备等中使用的功率半导体装置均适用。

Claims (14)

1.一种高耐压半导体装置，其特征在于，具备：
第2导电型半导体区域，其设置于第1导电型半导体基板上；
逻辑电路，其设置于所述半导体区域的表面层；
绝缘栅型场效应晶体管，其具有在所述半导体区域的外周侧设置的第2导电型源极区域、在所述半导体区域上隔着绝缘膜设置的栅极电极以及与所述半导体区域的外周端分开预定距离而设置在所述半导体区域的表面层的第2导电型漏极区域；
第2导电型拾取区域，其与所述半导体区域的外周端分开所述预定距离并在所述半导体区域的表面层与所述漏极区域分开而设置；以及
第1导电型开口部，其在从所述漏极区域起至经由所述半导体区域的夹在所述漏极区域与所述第2导电型拾取区域之间的部分到达所述第2导电型拾取区域的靠所述漏极区域侧的一部分的部分为止的区域与所述逻辑电路之间，与所述漏极区域、所述第2导电型拾取区域以及所述逻辑电路分开设置，并从所述半导体区域的表面达到所述半导体基板；
并具备负载电阻，其由所述半导体区域的、夹在所述漏极区域与所述第2导电型拾取区域之间的部分构成。
2.根据权利要求1所述的高耐压半导体装置，其特征在于，所述负载电阻为，在所述半导体区域的夹在所述漏极区域与所述第2导电型拾取区域之间的部分以与所述漏极区域和所述第2导电型拾取区域接触的方式设置的杂质浓度比所述半导体区域高的第2导电型缓冲区域。
3.根据权利要求1所述的高耐压半导体装置，其特征在于，还具备：
第1导电型基极区域，其在所述半导体区域的外周侧的表面层以环状设置；
第1导电型拾取区域，其设置于所述基极区域的内部，并且
所述源极区域设置于所述基极区域的内部。
4.根据权利要求1所述的高耐压半导体装置，其特征在于，所述开口部为，所述半导体区域的在与所述半导体基板侧相反的一侧的表面上使所述半导体基板露出的区域。
5.根据权利要求1所述的高耐压半导体装置，其特征在于，所述开口部为，在所述半导体基板的表面层上选择性地形成的、杂质浓度比所述半导体基板高的第1导电型扩散区域。
6.一种高耐压半导体装置，其特征在于，具备：
第2导电型半导体区域，其设置于第1导电型半导体基板上；
逻辑电路，其设置于所述半导体区域的表面层；
绝缘栅型场效应晶体管，其具有在所述半导体区域的外周侧设置的第2导电型源极区域、在所述半导体区域上隔着绝缘膜设置的栅极电极以及与所述半导体区域的外周端分开预定距离而设置在所述半导体区域的表面层的第2导电型漏极区域；
第2导电型拾取区域，其与所述半导体区域的外周端分开所述预定距离并在所述半导体区域的表面层与所述漏极区域分开而设置；以及
沟道，其在从所述漏极区域至经由所述半导体区域的夹在所述漏极区域与所述第2导电型拾取区域之间的部分到达所述第2导电型拾取区域的靠所述漏极区域侧的一部分的部分为止的区域与所述逻辑电路之间，与所述漏极区域、所述第2导电型拾取区域以及所述逻辑电路分开设置，并从所述半导体区域的表面达到所述半导体基板；
绝缘体，其埋设在所述沟道内；
并具备负载电阻，其由所述半导体区域的、夹在所述漏极区域与所述第2导电型拾取区域之间的部分构成。
7.根据权利要求1所述的高耐压半导体装置，其特征在于，在通过所述开口部与所述半导体区域的pn结以及所述半导体区域与所述半导体基板的pn结进行雪崩击穿之前，从所述pn结向所述开口部内扩展的耗尽层彼此相互接触。
8.根据权利要求1所述的高耐压半导体装置，其特征在于，所述半导体区域为在所述半导体基板上形成的第2导电型外延生长层。
9.根据权利要求1所述的高耐压半导体装置，其特征在于，所述半导体区域由设有所述逻辑电路的第1区域和包围该第1区域的第2区域构成，
所述第1区域由第1扩散区域构成，所述第2区域由杂质浓度比所述第1扩散区域低的第2扩散区域构成。
10.根据权利要求1至9中任意一项所述的高耐压半导体装置，其特征在于，在所述半导体区域的内部以环绕所述逻辑电路的方式设有第1导电型偏置区域。
11.根据权利要求3所述的高耐压半导体装置，其特征在于，在所述半导体区域的内部以环绕所述逻辑电路的方式设有第1导电型偏置区域，
所述偏置区域与所述基极区域或者所述开口部、或者与所述基极区域和所述开口部相接触。
12.一种高耐压半导体装置，其对高电位侧端子与高电压电源连接、低电位侧端子与能够获取所述高电压电源的高电位与地电位之间的电位的OUT端子连接的开关元件进行驱动，其特征在于，具备：
第2导电型半导体区域，其设置于第1导电型半导体基板上；
逻辑电路，其设置于将以所述OUT端子为基准的低电位电源作为电源的所述半导体区域的表面层；
绝缘栅型场效应晶体管，其具有在所述半导体区域的外周侧设置成环状的第1导电型基极区域、在所述基极区域的内部设置的第2导电型源极区域、在所述半导体区域上隔着绝缘膜设置的栅极电极、以及与所述基极区域分开预定距离而设置在所述半导体区域的表面层的第2导电型漏极区域；
第2导电型拾取区域，其与所述基极区域分开预定距离并在所述半导体区域的表面层与所述漏极区域分开设置，与以所述OUT端子为基准的低电位电源的高电位侧连接；
第1导电型拾取区域，其设置于所述基极区域的内部，与以地电位为基准的低电位电源的地连接；以及
在所述源极区域的接近所述绝缘栅型场效应晶体管的沟道宽度方向的区域中，不形成所述第1导电型拾取区域而设置寄生电阻成分Rp的区域。
13.根据权利要求12所述的高耐压半导体装置，其特征在于，
存在于所述漏极区域与所述源极区域之间的结电容为C1，
在所述绝缘栅型场效应晶体管的沟道宽度方向上，与所述结电容C1并列存在的结电容成分为Cn，
所述半导体区域的、与夹在所述漏极区域和所述源极区域之间的部分相邻的部分的寄生电阻成分为Rn，以及
所述寄生电阻成分为Rp，
在将接通(ON)所述绝缘栅型场效应晶体管时的上升时间的倒数、断开(OFF)所述绝缘栅型场效应晶体管时的下降时间的倒数、或者向所述OUT端子输入的dV/dt电涌发生的期间的倒数设定为fc的情况下，其中，Cn的单位是F，Rn、Rp的单位是Ω，fc的单位是Hz，
满足Rp≥{1/(2π×Cn×fc)}-Rn。
14.根据权利要求13所述的高耐压半导体装置，其特征在于，
所述结电容C1存在于所述半导体区域的、从夹在所述漏极区域与所述源极区域之间的漂移区域至所述第1导电型拾取区域之间，
所述结电容成分Cn隔着所述半导体区域的、与所述漂移区域相邻的部分而与所述结电容C1并列存在，
所述寄生电阻成分Rn在所述半导体区域的所述漂移区域以外的部分中的从所述漏极区域至不形成所述第1导电型拾取区域的区域的所述基极区域与所述半导体区域的pn结之间形成，
所述寄生电阻成分Rp形成在所述半导体区域中的从不形成所述第1导电型拾取区域的区域的所述基极区域至所述第1导电型拾取区域之间。
CN201280045086.9A 2011-09-16 2012-09-13 高耐压半导体装置 Active CN103797572B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011-202681 2011-09-16
JP2011202681 2011-09-16
PCT/JP2012/073426 WO2013039135A1 (ja) 2011-09-16 2012-09-13 高耐圧半導体装置

Publications (2)

Publication Number Publication Date
CN103797572A CN103797572A (zh) 2014-05-14
CN103797572B true CN103797572B (zh) 2016-06-22

Family

ID=47883354

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280045086.9A Active CN103797572B (zh) 2011-09-16 2012-09-13 高耐压半导体装置

Country Status (4)

Country Link
US (1) US8860172B2 (zh)
JP (1) JP5720792B2 (zh)
CN (1) CN103797572B (zh)
WO (1) WO2013039135A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6447139B2 (ja) * 2014-02-19 2019-01-09 富士電機株式会社 高耐圧集積回路装置
US9293533B2 (en) * 2014-06-20 2016-03-22 Infineon Technologies Austria Ag Semiconductor switching devices with different local transconductance
US9960620B2 (en) 2014-09-16 2018-05-01 Navitas Semiconductor, Inc. Bootstrap capacitor charging circuit for GaN devices
US9571093B2 (en) 2014-09-16 2017-02-14 Navitas Semiconductor, Inc. Half bridge driver circuits
CN106663658B (zh) * 2015-02-18 2020-01-10 富士电机株式会社 半导体集成电路
US10784372B2 (en) * 2015-04-03 2020-09-22 Magnachip Semiconductor, Ltd. Semiconductor device with high voltage field effect transistor and junction field effect transistor
KR101975630B1 (ko) * 2015-04-03 2019-08-29 매그나칩 반도체 유한회사 접합 트랜지스터와 고전압 트랜지스터 구조를 포함한 반도체 소자 및 그 제조 방법
CN107534017B (zh) * 2015-11-19 2020-07-14 富士电机株式会社 半导体装置
US9831867B1 (en) 2016-02-22 2017-11-28 Navitas Semiconductor, Inc. Half bridge driver circuits
JP6690336B2 (ja) * 2016-03-18 2020-04-28 富士電機株式会社 半導体装置
CN109314081B (zh) * 2016-06-10 2023-01-06 三菱电机株式会社 半导体电路及半导体装置
JP6996247B2 (ja) 2017-11-17 2022-01-17 富士電機株式会社 半導体集積回路装置
JP7027176B2 (ja) * 2018-01-22 2022-03-01 ラピスセミコンダクタ株式会社 半導体装置
JP7405550B2 (ja) * 2019-09-30 2023-12-26 ローム株式会社 半導体装置
CN111162665B (zh) * 2020-02-05 2021-03-16 电子科技大学 一种全集成高侧驱动电路
KR20230029841A (ko) * 2020-07-28 2023-03-03 엘지전자 주식회사 디스플레이 장치 및 그에 대한 전원 제어 방법
US11508757B2 (en) * 2021-01-12 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown voltage capability of high voltage device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1243334A (zh) * 1998-07-23 2000-02-02 电子科技大学 一种用于有浮动电压端的半导体器件的表面耐压层
CN1716550A (zh) * 2004-06-28 2006-01-04 中芯国际集成电路制造(上海)有限公司 用于高电压操作的金属氧化物半导体器件及其制造方法
CN1871705A (zh) * 2003-10-20 2006-11-29 丰田自动车株式会社 半导体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3917211B2 (ja) 1996-04-15 2007-05-23 三菱電機株式会社 半導体装置
JP3941206B2 (ja) * 1998-02-26 2007-07-04 富士電機デバイステクノロジー株式会社 高耐圧ｉｃ
JP3635975B2 (ja) 1999-03-02 2005-04-06 富士電機デバイステクノロジー株式会社 レベルシフト回路
JP4797203B2 (ja) * 2008-12-17 2011-10-19 三菱電機株式会社 半導体装置
JP5493435B2 (ja) * 2009-04-08 2014-05-14 富士電機株式会社 高耐圧半導体装置および高電圧集積回路装置
CN102349156B (zh) * 2009-09-29 2015-03-18 富士电机株式会社 高电压半导体器件和驱动电路
JP5458809B2 (ja) * 2009-11-02 2014-04-02 富士電機株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1243334A (zh) * 1998-07-23 2000-02-02 电子科技大学 一种用于有浮动电压端的半导体器件的表面耐压层
CN1871705A (zh) * 2003-10-20 2006-11-29 丰田自动车株式会社 半导体装置
CN1716550A (zh) * 2004-06-28 2006-01-04 中芯国际集成电路制造(上海)有限公司 用于高电压操作的金属氧化物半导体器件及其制造方法

Also Published As

Publication number Publication date
US8860172B2 (en) 2014-10-14
CN103797572A (zh) 2014-05-14
US20140191281A1 (en) 2014-07-10
WO2013039135A1 (ja) 2013-03-21
JPWO2013039135A1 (ja) 2015-03-26
JP5720792B2 (ja) 2015-05-20

Similar Documents

Publication Publication Date Title
CN103797572B (zh) 高耐压半导体装置
US9478543B2 (en) Semiconductor integrated circuit
CN105074922B (zh) 半导体器件
US8841744B2 (en) Semiconductor apparatus
CN105122452B (zh) 半导体装置
JP6237901B2 (ja) 半導体集積回路装置
JP5733416B2 (ja) 高耐圧半導体装置
US20130009272A1 (en) Semiconductor device
CN102349156B (zh) 高电压半导体器件和驱动电路
US20150021711A1 (en) Semiconductor device
CN103038876A (zh) 高压集成电路设备
US9608072B2 (en) Semiconductor device
WO2011152253A1 (ja) 半導体装置および駆動回路
CN103872052B (zh) 半导体器件
US9331143B1 (en) Semiconductor structure having field plates over resurf regions in semiconductor substrate
TWI570916B (zh) 半導體結構

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant