CN105074922B - 半导体器件 - Google Patents

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Abstract

在p型半导体衬底(1)上具有自举二极管(Db)和高耐压场效应晶体管(62)的半导体器件(100)中，通过在半导体衬底(1)的n‑型掩埋层(50)内形成空腔(3)，将该空腔下部的掩埋层(50)用作高耐压n沟道MOSFET(62)的漏极漂移区域，由此能够在抑制自举二极管(Db)的正向偏置时由流向半导体衬底(1)侧的空穴(92)形成的漏电流的同时，增大自举电容器(C1)的充电电流，并且抑制芯片面积的增大。

Description

半导体器件
技术领域
本发明涉及高耐压集成电路装置等半导体器件。
背景技术
IGBT(Insulated Gate Bipolar Transistor：绝缘栅型双极晶体管)和MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)等功率器件，除了电动机控制用的逆变器之外，还在大容量的FPD(Flat PanelDisplay：平板显示器)等的电源用途、空调和照明之类的家电用逆变器等许多领域被广泛利用。
以往，这种功率器件的驱动和控制是由组合光电耦合器(photo coupler)等半导体元件和变压器等电子部件而构成的电子电路来进行的。但是，由于近年来LSI(大规模集成电路)技术的进步，额定电压达到1200V的高耐压集成电路装置正在被实用化。
图10是构成电动机控制用逆变器的功率组件和主电路驱动电路的主要部分结构图(例如，参照专利文献1)。为了驱动三相电动机70而使用的功率器件构成桥接电路，形成收纳在同一封装中的功率组件71的结构。
在该图10中，功率组件71由作为功率器件的IGBT和二极管构成。此外，替代IGBT，也可以是MOSFET。在图10中，IGBT由上臂输出元件Q1～Q3、下臂输出元件Q4～Q6表示，二极管由D1～D6表示。
主电源VCC2的高电位侧端子(＝VCC2H端子)与Q1、Q2、Q3的集电极连接，低电位侧端子(＝VCC2L端子)与Q4、Q5、Q6的发射极连接。
各IGBT的栅极与主电路驱动电路72的输出连接，由功率组件71构成的逆变器的输出U、V、W与三相电动机70连接。
主电源VCC2通常是AC100～400V的高电压。特别地，在Q4、Q5、Q6分别是断开状态且Q1、Q2、Q3是导通状态时，Q1、Q2、Q3的发射极电位分别成为高电压。
因此，在驱动这些栅极的情况下，必须用比发射极电位更高的电压来驱动。
此外，主电路驱动电路72的输入输出端子I/O(input/output)通常连接到微型计算机，经由该微型计算机进行由功率组件71构成的逆变器电路整体的控制。针对用高耐压集成电路装置构成主电路驱动电路72的情况，示出一例。
图11是用高耐压集成电路装置构成主电路驱动电路的情况下的各要素的主要部分配置图。主电路驱动电路72通过输入输出端子I/O与微型计算机进行信号的交换。主电路驱动电路72包括控制电路(CU：Control Unit)，该控制电路产生使IGBT断开/导通的控制信号。此外，包括栅极驱动电路(GDU：Gate Driver Unit)，该栅极驱动电路接收来自该CU的信号来驱动IGBT的栅极，并且检测IGBT的过电流并将异常信号传递到CU。此外，包括电平转换电路(LSU：Level Shift Unit)，该电平转换电路对于构成图10的桥接的IGBT中的、与高电位侧连接的Q1、Q2、Q3的栅极信号和警报信号，起到过渡VCC2L端子的电位(＝VCC2L)电平和VCC2H端子的电位(＝VCC2H)电平的功能。
该GDU由分别与Q1、Q2、Q3连接的GDU-U、GDU-V、GDU-W、以及分别与Q4、Q5、Q6连接的GDU-X、GDU-Y、GDU-Z构成。GDU-U、GDU-V、GDU-W分别是将U-OUT、V-OUT、W-OUT设为基准电位的电路。接下来针对其中的LSU示出一例。
图12是LSU(电平转换电路)的基本结构图。作为基本结构，使用高耐压n沟道MOSFET 61和电阻RL1。高耐压n沟道MOSFET 61是用于将来自CU(控制电路)的信号S1进行电平转换而传送至GDU-U、V、W的部件。LSU从高耐压n沟道MOSFET 61与电阻RL1之间输出向上臂GDU输入的信号S2。
用于该LSU的高耐压n沟道MOSFET 61被要求与驱动三相电动机70的IGBT(上下臂输出元件Q1～Q6)同等的600V至1400V左右的耐压。
接下来，对在同一半导体衬底上形成有自举系统的、以往的高耐压集成电路装置(HV栅极驱动器IC)进行说明(参照专利文献2)。
图13是将驱动图10的上臂输出元件Q1的、图11所示的GDU-U和GDU-X、以及LSU和自举二极管Db单芯片化时的电路结构图。当然，GDU-V、GDU-W也具有同样的结构。
图14示出在外延衬底上形成有图13所示的高耐压集成电路装置时的主要部分截面图，并且示出图13所示的GDU-U和自举二极管Db。
图13中记载的LSU(电平转换电路)仅示出电平上升侧的电平转换电路。
这里，对自举电路的动作进行说明。Vb电压(C1的电压)向GDU-U供给电源。通常，为了可靠地增强(完全导通(full on))HV栅极驱动器IC驱动的外部的IGBT(Q1)，将该Vb电压设定为15V左右。
该Vb电压是浮动电源的电压，并且将成为高频下的方波的U-OUT电压设为基准电位。如图13所示，浮动电源由自举二极管Db和自举电容器C1的组合构成。
自举电路是在低侧的IGBT(Q4)的栅极为导通状态时、U-OUT电压通过IGBT(Q4)下降至地电位时进行动作的。此时，自举电容器C1从作为15V低电压电源的VDD电源通过自举二极管Db而被充电。
此外，反过来，在高侧的IGBT(Q1)的栅极导通期间，U-OUT端子的电压成为VCC2端子的电压或者因过渡性浪涌而成为比VCC2端子的电压高的电压。因此，自举二极管Db的反向耐压被要求与高耐压n沟道MOSFET 61同等的从600V到1400V左右的耐压值。
这里，被用于充电的自举电容器C1需要100nF以上的大容量，因此难以集成化，通常使用外置的钽电容器、陶瓷电容器等。
在专利文献3中暗示如下：如果使用SOI(Silicon on Insulator，绝缘体上硅)衬底来形成pn二极管，则减小自举二极管的高耐压化、并减少空穴向衬底的泄漏。
此外，在专利文献4中公开如下：在硅衬底的表面二维地排列形成多个沟槽后，通过对硅衬底实施热处理，将多个槽变成1个平板状的空腔，由此形成SON(Silicon OnNothing)结构而不导致成本的上升和可靠性的下降。
此外，在专利文献5中公开了一种方法，该方法包括：第一步骤，注入离子，用于在衬底的期望区域形成微小空腔；和第二步骤，对通过上述第一步骤形成有微小空腔的衬底进行热处理，在上述第二步骤中存在用于至少将衬底暴露于1000℃以上的温度的高温热处理步骤，由此提供了低成本且高品质的SON半导体衬底的制造方法，并且通过将该半导体衬底的制造方法用于工序中，能够制造高性能的高耐压集成电路装置。
此外，在专利文献6中公开如下：将自举二极管配置于包围高侧驱动电路部的高耐压结终端区域，在二极管的阳极区域和阴极区域下方形成空腔，由此在施加反向耐压时能够维持高耐压，并且在对自举电容器充电时，能够消除空穴向衬底的泄漏。
此外，在专利文献7中公开了如下自举仿真器功能：将自举FET(场效应晶体管)配置在包围高侧驱动电路部的高耐压结终端区域的一部分，以对自举电容器充电的时序控制该FET的栅极。
此外，在专利文献8中记载了即使使用由SIMOX法得到的薄的掩埋氧化膜(埋入氧化膜)也能够获得高耐压和低开关损耗的SOI横向半导体器件，并且公开了以上下夹着通过氧离子注入而形成的部分SOI衬底的掩埋氧化膜的方式将高耐压的IGBT和MOSFET并列配置的内容。
在图13和图14所示的结构中，当高侧(上臂侧)的IGBT(Q1)断开时，U-OUT端子的电压被下拉到地电位，从而对自举电容器C1进行充电。自举二极管Db具有以下构造：在p-衬底上设置作为Nepi层的n-层和n+掩埋层，形成p+扩散作为阳极扩散区域。
因此，在对自举电容器C1充电过程中，一方面从自举二极管Db的阳极电极向VDD电源供给电子，一方面向电位低的阴极电极供给空穴。
然而，在自举二极管Db的正向电压降(VF电压)为2V以下的低电压区域中，多数空穴贯穿n+掩埋层，向地电位的p-衬底流入。其结果是，在U-OUT电压被下拉到地电位而对自举电容器充电期间，从VDD电源的高电位侧端子到HV栅极驱动器IC的p-衬底的GND端子产生大的泄漏电流(漏电流)，使消耗电流增加。刚才提到的专利文献6也叙述了在自举电容器的充电期间，空穴从自举二极管Db的作为p+区域的阳极区域侧(VDD)经由n+掩埋层跑到p-衬底，成为泄漏电流Ileak。
这是因为，与从作为p+区域的阳极区域侧注入的空穴在作为n+区域的阴极区域侧被摄入而作为少数载流子与电子再复合的比例相比，向固定于电位势垒低的地电位的p-衬底方向流动的空穴成分多的缘故而引起的，结果是成为流向p-衬底的泄漏电流。
此外，如专利文献6和专利文献7所示，在将自举二极管或自举FET元件配置于包围高侧驱动电路的高耐压结终端区域时，同样配置于高耐压结终端区域内的高耐压n沟道MOSFET(相当于图12的61)通常需要置位、复位2个信号，对各自的配置区域产生制约。
原因是，作为电平转换元件的高耐压n沟道MOSFET将包围周围的p型GND区域用作背栅极层，该p-区域所包围的作为耐压区域的n-区域用作漏极漂移层，与此相对，自举二极管被固定于图13所示的VDD电位，阴极区域同样被连接于图13所示的U-VCC端子，因此高耐压n沟道MOSFET和自举二极管各自不能邻近地配置，需要有足够的距离，或者另外需要相互设置沟槽或隔离用的扩散层等的元件隔离构造。因此，导致HV栅极驱动器IC的芯片面积增大和制造成本增加。
图15是将专利文献6所记载的高耐压n沟道MOSFET和自举二极管两者均配置于相同的高耐压结终端区域时的平面结构图。图15所示的电平转换器(高耐压n沟道MOSFET)的漏极层和自举二极管的阴极区域7K的电位如上述那样处于漏极电位和U-VCC端子的电位，是不同的。因此，将漏极层和阳极区域6A隔开距离数百μm左右配置，使得在自举二极管的充电动作时，没有空穴从自举二极管的阳极区域6A向漏极层注入。此外，为了使在阴极区域7K置换出的电子载流子在例如漏极和阴极区域7K被上拉到高电压的反向恢复状态时等，不向高耐压n沟道MOSFET的漏极层误注入，优选阴极区域7K和漏极层也隔开距离数百μm左右间隔。原因是，高耐压n沟道MOSFET是电平转换元件，因此如果电子载流子被注入到漏极层，则导致电平转换电路的误动作。
这里，虽然可以将高耐压n沟道MOSFET和自举二极管这两个元件配置于各自的高耐压结终端区域，但是显然会占用额外的配置面积，因此无法避免HV栅极驱动器IC的芯片面积增大。
此外，对于将高耐压n沟道MOSFET和自举二极管两者配置于相同的高耐压结终端区域的课题，除了元件彼此的电气隔离以外，还存在使自举二极管的充电能力减少这一点。如果是二输入方式的电平转换电路，则需要置位、复位信号用的两个高耐压n沟道MOSFET，由于将这些元件配置于高耐压结终端区域，因此会制约自举二极管的阳极区域和阴极区域的配置面积。
在应用是用于输出额定低的家电产品等的逆变器等的情况下，功率器件(这里是功率MOSFET)的栅极容量小，载波频率也是100KHz左右，充电的自举电容器的容量也是从100nF到1μF左右的容量，因此电容器充电时的二极管的充电电流也是数十mA左右即可。但是，在应用是要求从500KHz到1MHz等高频的用途或者功率器件(这里是IGBT)的栅极容量大的面向产业机器的逆变器等的情况下，充电的自举电容器的容量成为从数μF到数十μF左右的容量。因此，电容器充电时的二极管的充电电流必须流过数百mA左右。此外，此时的正向(VF)电压是作为电容器放电电压量的数V左右，因此当为了流过数百mA水平的充电电流而降低自举二极管的漂移电阻时，必须确保足够的元件面积。
现有技术文献
专利文献
专利文献1：日本专利第3941206号公报
专利文献2：US6825700号公报
专利文献3：日本特开2004-200472号公报
专利文献4：日本特开2001-144276号公报
专利文献5：日本特开2003-332540号公报
专利文献6：日本特开2012-227300号公报
专利文献7：日本专利第3604148号公报
专利文献8：日本专利第5055813号公报
发明内容
发明要解决的问题
本发明的目的在于提供一种半导体器件，其能够在抑制自举二极管正向偏置时由流向衬底侧的空穴形成的漏电流的同时，增大自举电容器的充电电流，并且抑制芯片面积的增大。
解决问题的技术方案
为了实现上述目的，本发明的一个实施方式的半导体器件，其特征在于，包括：p型半导体衬底；在半导体衬底上形成的n型掩埋层；在掩埋层上形成的n型半导体层；浮动电位区域，其设置于半导体层的一部分；呈环状地形成的p型第一隔离区域，其包围设置有浮动电位区域的部分的半导体层，与半导体衬底接触，并且与浮动电位区域隔开距离；第一绝缘隔离区域，其设置在浮动电位区域和第一隔离区域之间的半导体层的下部；在第一绝缘隔离区域上形成的二极管；p型第二隔离区域，其与第一隔离区域隔开距离，环状地包围配置有二极管的区域，并且从半导体层的表面到达半导体层的下部；在第一隔离区域的上部形成的n型源极区域；以及具有源极区域的晶体管的n型漏极接触区域，其形成在二极管的阴极区域和浮动电位区域之间的半导体层的上部。
发明效果
根据本发明，能够在抑制自举二极管正向偏置时由流向衬底侧的空穴所形成的漏电流的同时，增大自举电容器的充电电流，并且抑制芯片面积的增大。
附图说明
图1是本发明的第一实施方式的高耐压集成电路装置的主要部分截面图(表示沿图2(b)的IIA-IIA线的截面构造的主要部分截面图)。
图2是本发明的第一实施方式的高耐压集成电路装置的主要部分俯视图，图2(a)是栅极驱动电路和包围该电路的耐压构造部的整体图，图2(b)是放大了图2(a)所示的区域Fa的放大图。
图3是表示沿图2(b)的IIB-IIB线的截面构造的主要部分截面图。
图4是本发明的第一实施方式的高耐压集成电路装置的另一例的主要部分俯视图，图4(a)是栅极驱动电路和包围该电路的耐压构造部的整体图，图4(b)是放大了图4(a)所示的区域Fb的放大图。
图5是将图11的栅极驱动电路(驱动图10的上臂的IGBT的GDU-U、GDU-V)和电平转换电路(LSU)、以及自举二极管(Db)单芯片化时的电路结构图。
图6是表示在图1中对阴极区域和漏极接触区域施加高电压时的耗尽层、以及高耐压n沟道MOSFET和自举二极管成为导通状态时的载流子(电子、空穴)的流动的图，图6(a)是耗尽层的图，图6(b)是表示载流子的流动的图。
图7是本发明的第二实施方式的高耐压集成电路装置的主要部分截面图(表示在与图2的IIA-IIA线对应的位置处的截面构造的截面图)。
图8是本发明的第三实施方式的高耐压集成电路装置的主要部分截面图(表示在与图2的IIA-IIA线对应的位置处的截面构造的截面图)。
图9是本发明的第四实施方式的高耐压集成电路装置的主要部分截面图(表示在与图2的IIA-IIA线对应的位置处的截面构造的截面图)。
图10是表示构成电动机控制用逆变器的功率组件、以及驱动该功率组件的主电路驱动电路的主要部分结构图。
图11是由高耐压集成电路装置构成图10的主电路驱动电路时的各要素的主要部分配置图。
图12是图11的电平转换电路的基本结构图。
图13是将图11的栅极驱动电路(驱动图10的上臂的IGBT的GDU-U、GDU-V)和电平转换电路(LSU)、以及自举二极管(Db)单芯片化时的电路结构图。
图14是在外延衬底上将栅极驱动用电路和自举二极管集成化时的HV栅极驱动器IC的主要部分截面图。
图15是将专利文献6所记载的高耐压n沟道MOSFET和自举二极管两者配置于相同的高耐压结终端区域时的平面结构图。
图16是连接浮动(floating)区域和二极管隔离层、在该浮动区域和二极管隔离层所包围的区域形成自举二极管时的图。
具体实施方式
以下参照附图，对本发明的第一至第四实施方式的半导体进行说明。
在本说明书和附图中，标记有n或p的层和区域分别意味着电子或空穴是多数载流子。此外，附加于n或p的“+”和“-”意味着与不附加有“+”或“-”的半导体区域相比分别为相对杂质浓度较高或较低的半导体区域。
另外，在以下的第一至第四实施方式的说明和附图中，对同样的结构标记相同符号，并且省略重复说明。
此外，为了容易观察或容易理解，在第一至第四实施方式中所说明的附图没有按精确的比例、尺寸比进行绘制。只要不超出本发明的要点，本发明并不限于以下说明的第一至第四实施方式的记载。
此外，在第一至第四实施方式所说明的附图中的图1、图3、图6至图9中，为了容易观察画面，省略了表示截面的阴影线。
在以下的第一至第四实施方式中，作为本发明的“半导体器件”的代表例，着眼于高耐压集成电路装置，例示地进行说明。
(第一实施方式)
图1至图3示出与例如图10、图11中所示的桥接电路的高侧的U相、V相、W相中的U相的栅极驱动电路部分(GDU-U、LSU和自举二极管Db)相关的部分的图。
如图1所示，本发明的第一实施方式的高耐压集成电路装置100以如下半导体基体为主体而构成，即在例如由单晶硅构成的p-型半导体衬底1的表面上形成有作为表面层的n-型外延生长层(半导体层)2的半导体基体。此外，本发明的第一实施方式的高耐压集成电路装置100包括n-型掩埋层50，该n-型掩埋层通过从半导体衬底1的表面以2μm-10μm左右的深度扩散而形成，或者通过在半导体衬底1的表面上利用外延生长而形成。此外，本发明的第一实施方式的高耐压集成电路装置100包括在掩埋层50上的外延生长层2的上部配置的p沟道MOSFET 31和p型补偿(offset)区域21、以及在补偿区域21内形成的n沟道MOSFET 32。该p沟道MOSFET 31和n沟道MOSFET 32构成CMOS电路33。该CMOS电路33是逻辑电路。
此外，如图1和图2(a)所示，本发明的第一实施方式的高耐压集成电路装置100包括：在外延生长层2的上部以包围CMOS电路33的方式呈环状地形成的n+型阴极区域7；以与该阴极区域7隔开距离且包围该阴极区域7的方式呈环状地形成的p+型阳极区域6；以及以与该阳极区域6隔开距离且包围该阳极区域6的方式形成为环状的p型浮动区域(第二隔离区域)5。在该阴极区域7和阳极区域6形成有自举二极管Db。
此外，本发明的第一实施方式的高耐压集成电路装置100包括p型深(deep)区域(第一隔离区域)4，该p型深区域以与浮动区域5隔开距离且包围该浮动区域5的方式形成，并且被施加GND电位。如图11所示，在深区域4的外侧的同一半导体衬底内能够同样地形成其他相(V相、W相)的电路。此外，如图11所示，X相、Y相、Z相的电路也能够形成在同一半导体衬底上。
此外，本发明的第一实施方式的高耐压集成电路装置100包括SON构造的空腔(第一绝缘隔离区域)3，该空腔3以与浮动区域5和p型二极管隔离层(第三隔离区域)52接触(接触)的方式形成。通过从掩埋层50的表面到掩埋层50内形成多个微小的沟槽(trench)且进行退火处理来形成该空腔3。因此，该空腔3形成于掩埋层50的内部。二极管隔离层52被阴极区域7包围。
深区域4是用于将半导体衬底1的电位固定于例如GND电位的区域。p型基(base)区(基部区域)4a是在外延生长层2的上部选择性地形成的扩散层，并且用作作为电平转换器件的高耐压n沟道MOSFET62的背栅层(back gate layer)。高耐压n沟道MOSFET 62包括置位用MOSFET 62a和复位用MOSFET 62b两个MOSFET(参照图2(b))。
在基区4a的上部形成有高耐压n沟道MOSFET 62的n+型源极区域55和p+型接触区域56。然后，在源极区域55和外延生长层2之间的基区4a上隔着作为栅极绝缘膜的栅极氧化膜37(SiO2等)配置有由多晶硅构成的栅极电极53。在第一实施方式中，虽然p型深区域4与p型基区4a接触，但是也可以相互隔开距离地形成。在隔开距离形成的情况下，在基区4a的上部形成n+型源极区域55，并且分别在深区域4和基区4a的上部形成p+型接触区域56。
此外，以与二极管隔离层52隔开距离、包围CMOS电路33且与配置于CMOS电路33下方的空腔3接触的方式形成p型高侧隔离层(第四隔离区域)51。在由高侧隔离层51和二极管隔离层52包围的外延生长层2(区域E)的表面形成高耐压n沟道MOSFET 62的作为漏极拾取(pick-up)层的n+型漏极接触区域57，在其上形成有漏极电极54。在由高侧隔离层51和二极管隔离层52包围的外延生长层2的底部没有形成空腔3。
电平转换电阻RL的一端与漏极电极54连接，电平转换电阻RL的另一端与U-VCC端子13连接。深区域4与GND端子11连接，阳极区域6与VDD端子12连接。阴极区域7与U-VCC端子13连接。U-VCC端子13与外置的自举电容器C1的高电位侧连接，还与构成CMOS电路33的p沟道MOSFET 31的p+型源极区域18连接。自举电容器C1的低电位侧与构成CMOS电路33的n沟道MOSFET 32的n+型源极区域22连接，还与U-OUT端子14连接。
p沟道MOSFET 31的p+型漏极区域19和n沟道MOSFET 32的n+型漏极区域23相互连接，并且它们与U-GATE端子15连接。形成有CMOS电路33的浮动电位区域34与自举电源的高电位侧连接。VDD端子12是驱动低侧电路的VDD电源(控制电源)16的高电位侧端子，VDD电源16是数十伏(V)的低电压电源。U-VCC端子13是驱动高侧电路的自举电容器C1的高电位侧端子。U-OUT端子14的中间电位在主电源VCC2的高电位侧电位VCC2H与低电位侧电位VCC2L之间变动。虽然以上对U相进行了说明，但是对于V相和W相也是同样的。
高侧隔离层51和二极管隔离层52如图2所示那样部分地连接，并且同时形成。对于深区域4、浮动区域5、阳极区域6、阴极区域7、二极管隔离层52、高侧隔离层51，如图2(a)所示，各自的平面形状由以包围浮动电位区域34的方式封闭而成的环状形成。
另外，在附图的符号中，8、9、10、26、27、29、30、54是连接到各层的电极，25、28、53是栅极电极。此外，20和57、以及24和56是成为接触(contact)的区域。此外，阳极区域6构成在未图示的p型区域的上部形成有成为接触层的p+型区域的构造，阴极区域7构成在未图示的n型区域的上部形成有成为接触层的n+型区域的构造。在图1和图3中，省略了p型区域和n型区域。
此外，浮动区域5、二极管隔离层52和高侧隔离层51是电位没有被固定的浮动区域。此外，在FET中，栅极绝缘膜可以是由氧化膜构成的MOS型，栅极绝缘膜也可以是由氧化硅膜或氮化硅膜、或者它们的层叠膜等绝缘膜构成的MIS型。
在图1～图3中，在掩埋层50的上部选择性地形成空腔3。空腔3至少形成于自举二极管Db的下方(底部)与高耐压n沟道MOSFET 62的漏极接触区域57之间的下方(底部)、以及浮动电位区域34的下方(底部)。以与该空腔3连接的方式分别形成浮动区域5、高侧隔离层51和二极管隔离层52。该高侧隔离层51和二极管隔离层52在没有高耐压n沟道MOSFET 62的漏极接触区域57的部分连接成一个区域，都为同电位。浮动区域5、高侧隔离层51和二极管隔离层52各自以从外延生长层2的表面朝向其深度方向到达下部的方式形成。
这里，以覆盖形成有自举二极管Db的区域的下方的方式设置于外延生长层2的下方的空腔3对应于本发明的第一绝缘隔离区域。此外，以覆盖逻辑电路(浮动电位区域34)的下方的方式设置于外延生长层2的下部的空腔3对应于本发明的第二绝缘隔离区域。
外延生长层2的形成有自举二极管Db的区域与形成有CMOS电路(逻辑电路)33的浮动电位区域34厚度相同，并且以包围浮动电位区域34的方式呈岛状地配置在掩埋层50上。深区域4以包围该外延生长层2的形成有自举二极管Db的区域的方式呈环状地设置，并且形成为与浮动电位区域34隔开距离且从外延生长层2的表面到达半导体衬底1。浮动区域5与深区域4隔开距离，以包围形成有自举二极管Db的部分的外延生长层2的方式呈环状地设置，并且以从外延生长层2的表面遍及空腔3地贯穿(贯穿外延生长层2)的方式到达空腔3。
在外延生长层2的表面选择性地形成LOCOS，在没有该LOCOS的有源部分形成与深区域4连接的GND电极8、与阳极区域6连接的阳极电极9、与阴极电极7连接的阴极电极10等。GND端子11与GND电极8连接，VDD端子12与阳极电极9连接，U-VCC端子13与阴极电极10连接。
高耐压n沟道MOSFET 62和电平转换电阻RL构成电平转换电路LSU。漏极接触区域57的电位在高耐压n沟道MOSFET 62导通时成为地电位，在断开时成为U-VCC端子13的电位。该U-VCC端子13的电位在从主电源VCC2的低电位侧电位VCC2L(＝地电位)到高电位侧电位VCC2H的范围内变动。此外，U-VCC端子13的电位成为将VDD电源16的电压(固定电压)与U-OUT端子14的电位相加得到的电位。
图4是本发明的第一实施方式的高耐压集成电路装置100的另一例的主要部分俯视图，图4(a)是栅极驱动电路(GDU)和包围该电路的耐压构造部的整体图，图4(b)是放大了图4(a)所示的区域Fb的放大图。图4所示的高耐压集成电路装置100是本发明的第一实施方式的高耐压集成电路装置100的变形例，与本发明的第一实施方式的半导体器件的不同之处如下所述。
即，与图2的不同之处在于，在图2中，高侧隔离层51的平面形状形成为包围浮动电位区域34的环状，而在图4中，以包围高耐压n沟道MOSFET 62的漏极的方式形成。
即使是这种形状，也能够得到同样的效果。此外，如图16所示，也能够连接浮动区域5和二极管隔离层52，在该浮动区域5和二极管隔离层52所包围的区域形成自举二极管Db。
图5是将图11的栅极驱动电路(驱动图10的上臂的IGBT的GDU-U、GDU-V)及电平转换电路(LSU)和自举二极管(Db)单芯片化时的电路结构图。在图5中，还示出了构成主电路的上臂输出元件Q1(U相)和下臂输出元件Q4(X相)、与它们反向并联连接的二极管D1、D4、以及自举电容器C1。
在图5中，上臂输出元件Q1和下臂输出元件Q4的连接点是主电路的中间点端子OUT，其连接到高耐压集成电路装置100的U-OUT端子14，并且连接到未图示的负载(电动机等)。U-OUT端子14(OUT端子)处于中间电位，在作为主电路电源的高压电源VCC2的高电位侧电位VCC2H与低电位侧电位VCC2L之间变动。
以分别使用IGBT作为外置的上臂输出元件Q1和下臂输出元件Q4时的例子进行说明。替代该IGBT，也可以使用MOSFET(MOS型场效应晶体管)、GTO晶闸管(门极可关断晶闸管)、晶闸管、SIT(静电感应型晶体管)、SI(静电感应)晶闸管等其他输出元件。
上臂二极管D1(回流二极管)与上臂输出元件Q1反向并联连接，下臂二极管D4(回流二极管)与下臂输出元件Q4反向并联连接。
如图5所示，上臂输出元件Q1通过浮动状态(＝浮动电位状态)的上臂驱动器GDU-U来驱动。即，HV栅极驱动器IC的上臂驱动器GDU-U的输出端子U-GATE与外置的上臂输出元件Q1的控制电极连接。
另一方面，HV栅极驱动器IC的下臂驱动器GDU-X的输出端子X-GATE与外置的下臂输出元件Q4的控制电极连接。上臂驱动器GDU-U连接在作为内部电源的U-VCC电源的高电位侧端子(＝U-VCC端子13)和中间点端子OUT(＝U-OUT端子14)之间，并且被供给规定的电源电压(＝U-OUT端子14的电压+VDD端子的电压)。上臂驱动器GDU-U是位于浮动电位区域34的高侧电路，下臂驱动器GDU-X是固定于低电位(地电位)的低侧电路。
此外，下臂驱动器GDU-X连接在作为低电压电源的VDD电源16的作为高电位侧端子的VDD端子12和处于地电位(＝接地电位)的GND端子11之间，并且被供给规定的电源电压(＝VDD电压)。如图10、图11所示，从控制电路部CU经由位于LSU(＝电平转换电路)的高耐压n沟道MOSFET 62，将上臂用控制信号输入到上臂驱动器GDU-U，从控制电路部CU将下臂用控制信号直接输入到下臂驱动器GDU-X。
虽然没有示出，但是上臂驱动器GDU-U由上臂CMOS逆变器、上臂缓冲放大器和上臂控制逻辑构成。另一方面，下臂驱动器GDU-X由下臂CMOS逆变器、下臂缓冲放大器和下臂控制逻辑构成。
在图5所示的结构中，上臂输出元件Q1和下臂输出元件Q4由上臂驱动器GDU-U和下臂驱动器GDU-X来驱动，并且分别交替地导通/断开。
因此，伴随上臂输出元件Q1和下臂输出元件Q4交替地导通/断开，中间点端子(OUT端子)的电位在接地电位(＝GND电位＝VCC2L)和主电源VCC2的高电位侧电位VCC2H之间反复上升下降。对于上臂输出元件Q1和下臂输出元件Q4交替导通/断开时的自举电路(自举二极管Db和自举电容器C1)的动作，如上述那样，自举电容器C1在上臂输出元件Q1断开的情况下且仅在中间点端子OUT的电位被下拉到(下降到)地电位的期间进行充电，因此低侧开关(下臂输出元件Q4)的导通时间(或者高侧开关(上臂输出元件Q1)的断开时间)的长度必须足够用于完全补充由上臂驱动器GDU-U从自举电容器C1被引出的电荷。
在图1至图3中，自举二极管Db是pn二极管，Db的阴极区域7和阳极区域6及浮动区域5形成于空腔3上的外延生长层2。空腔3上的掩埋层50和外延生长层2合并而成的半导体层的厚度例如是14μm。如果使空腔3的厚度为6μm以上，则存在由于空腔3上的外延生长层2的重量而导致空腔3崩溃的可能性，因此将空腔3的厚度设为6μm以下即可。
此外，在设想额定电压为1200V等级的高耐压电平转换器的情况下，作为半导体衬底1，使用比电阻率(比电阻)为250～400Ω·cm左右的半导体衬底。位于空腔3的下方且也用作高耐压n沟道MOSFET 62的漏极漂移区域的掩埋层50按以下方式制造：在半导体衬底1上形成外延厚度为2～10μm左右的外延生长层，或者自半导体衬底1的表面起，通过1100～1200℃的高温推进处理，扩散深度Xj成为2～10μm左右。
以下说明SON构造的空腔3的形成方法。
首先，在通过上述方法形成有掩埋层50的作为支承衬底的半导体衬底1上形成掩模氧化膜(热氧化)，在沟槽孔的图案化之后，用干法蚀刻进行沟槽的蚀刻。
接着，在蚀刻之后，用湿法蚀刻除去掩模氧化膜，在1000～1200℃高温下的非活性气体气氛(例如氢气)下进行退火处理。
在该退火之后，沟槽孔图案的上部封闭(闭合)，从而形成空腔3。
这里，也可以用电解蚀刻等形成多孔硅，在高温下的非活性气体气氛下进行退火处理，从而形成空腔3。在空腔3的形成之后，形成外延生长层2。外延生长层2的杂质浓度是1×1014～1×1016/cm3左右。
如图1、图3所示，为了分别形成与空腔3接触的浮动区域5、与GND端子11连接的深区域4、以及在空腔3上形成自举二极管Db的阳极区域6和阴极区域7，分别形成掩模进行磷、硼的离子注入。剂量如下。自举二极管Db的阳极区域6是1×1012～1×1014/cm2左右，自举二极管Db的阴极区域7是1×1015/cm2左右，浮动区域5是1×1012～5×1014/cm2左右，深区域4是1×1012～5×1014/cm2左右。
为了使浮动区域5扩散到空腔3，并且使深区域4扩散到达半导体衬底1，在离子注入后，在1100～1200℃左右下进行退火处理10小时的程度。通过该浮动区域5，能够抑制由连接到VDD端子12的自举二极管Db的阳极区域6去往连接到GND端子11的半导体衬底1的空穴形成的漏电流。另外，通过与浮动区域5同时处理，也能够形成高侧隔离层51和二极管隔离层52。
这里，自举二极管Db的阳极区域6和阴极区域7也可以扩散到空腔3。但是，为了使自举二极管Db的阳极区域6、浮动区域5和深区域4不连接，彼此设置间隙。自举二极管Db的阳极区域6和阴极区域7的间隔设定为100μm左右，阳极区域6和浮动区域5的间隔设为在VDD电源16的电压(例如15V左右)下不穿通的间隔。
此外，高耐压n沟道MOSFET 62包括在深区域4的表面形成的源极区域55、在深区域4上隔着栅极氧化膜37配置的栅极电极53a、漏极接触区域57。此外，高耐压n沟道MOSFET 62的漏极漂移区域由浮动区域5和深区域4之间的外延生长层2、高侧隔离层51和二极管隔离层52所包围的外延生长层2、以及掩埋层50构成。
通过将空腔3下的掩埋层50的实际效果的深度设定为1μm以上，使掩埋层50为漏极漂移区域，作为电平转换器件，能够向高侧的CMOS电路33(逻辑电路)传送足够的信号传递。
虽然图1中没有示出，但是在外延生长层2的表面，在扩散区域之间形成有作为场氧化膜的LOCOS。此外，还包括TEOS(四乙氧基硅烷)或BPSG(硼磷硅玻璃)等作为氧化硅膜的层间绝缘膜和作为氮化硅膜的钝化膜。
这里，也可以在形成空腔3之后，生长p-型外延生长层而不是n-型外延生长层2，之后，注入磷杂质，形成图1的成为GND p区域的深区域4和浮动区域5之间的外延生长层2、从浮动区域5到阴极区域7之间的外延生长层2、以及高侧隔离层51和二极管隔离层52所包围的外延生长层2。在注入杂质之后，在1100～1200℃下进行退火处理10小时的程度，使这些n区域扩散到空腔的深度。此时，这些n区域的浓度是1×1014～1×1017/cm3左右。在这种情况下，图1的深区域4、浮动区域5、高侧隔离层51以及二极管隔离层52被置换为p-型外延生长层。
如以上说明的，根据本发明的第一实施方式的高耐压集成电路装置100，通过设置浮动区域5，在对外置的自举电容器C1充电时，能够抑制由去往半导体衬底1的空穴形成的漏电流，因此能够实现具有消耗电力小且高性能的栅极驱动电路的高耐压集成电路装置100。此外，通过将自举二极管Db和高耐压n沟道MOSFET 62配置在空腔3的上下方向上，除了能够实现HV栅极驱动器IC的小面积化之外，还能够构成这些器件间没有相互影响且误动作少的自举电路。此外，由于空腔3部分地形成于自举二极管Db的岛区域(带状的环区域)即可，因此对晶片(p-型半导体衬底1)的翘曲的影响小。
另外，在上述结构中，虽然绝缘隔离区域示出了SON构造的空腔3的情况，但是也存在SOI构造的绝缘膜的情况。在这种情况下，在半导体衬底1上的掩埋层50上形成成为绝缘隔离区域的部分SOI构造的绝缘膜，在该绝缘膜上形成外延生长层2即可。对于这种情况，在由掩埋层50和外延生长层2构成的n型半导体层内形成作为绝缘隔离区域的SOI构造的绝缘膜。
在替代利用了空腔3的部分SON半导体衬底而使用利用了氧化膜的部分SOI半导体衬底的情况下，氧化膜的厚度在1500V左右的耐压下需要为15μm左右(氧化膜的相对介电常数按3.9计算)，与空腔3的情况相比，氧化膜的情况需要变为4倍左右的厚度，因此制造成本增大。但是，由于有绝缘效果，也可以用氧化膜代替空腔3。
此外，空腔3的形成只要增加沟槽孔形成工序(掩模氧化、图案形成、沟槽蚀刻)、氢退火工序即可，因此与使用利用了氧化膜的SOI衬底的情况相比，能够抑制制造成本。
接下来，对上述空腔3的厚度进行说明。在高耐压集成电路装置100中，分别向自举二极管Db和高耐压n沟道MOSFET 62施加反向偏压时，掩埋层50完全耗尽，在不损害表面电场(RESURF)效应时的电介质隔离高耐压集成电路装置的耐压Vbr通过变换泊松公式，由式(1)表示。
Vbr＝Ecr×(d/2+Tox×εsi/εox) (1)
这里，Ecr是临界电场，d是n-型半导体层的厚度，Tox是电介质层的厚度，εsi是硅的相对介电常数，εox是电介质的相对介电常数。
在电介质层是空腔3的情况下，与εox对应的空腔3的介电常数εcabity是1，在Ecr＝3×105(V/cm)，d＝10μm，εsi＝11.7下，代入与Tox对应的空腔3的厚度Tcabity＝4μm，得到Vbr＝1550V。该空腔3的厚度是使用SOI衬底时的氧化膜的厚度的1/4左右。
通常，高耐压集成电路装置100所装载的电平转换器LSU和自举二极管Db的耐压在额定电压为1200V的情况下，考虑到n-半导体层(外延生长层2)的比电阻(电阻率)偏差、空腔3的厚度偏差、还有外置部件的功率晶体管Q1、Q4的实际耐压等，最低也要求1500V左右的耐压。虽然从上述(1)式可知，对于电介质隔离高耐压集成电路装置的高耐压化，只要将n-半导体层(外延生长层2)或电介质层厚膜化即可，但是在将电介质层设为空腔3的情况下，如果使空腔3变厚，则空腔3上的半导体层的重量使空腔3崩溃。因此，空腔3的厚度优选是4～6μm左右。
图6示出在图1中将高电压施加到阴极区域7和漏极接触区域57时的耗尽层90、以及高耐压n沟道MOSFET 62和自举二极管Db成为导通状态时的载流子(电子91、空穴92)的流动，图6(a)是耗尽层的图，图6(b)是示出载流子的流动的图。
在图6中，在高耐压n沟道MOSFET 62处于断开状态下，U-VCC端子13的电位为U-OUT端子14的电位加上VDD端子12的电位而得到的电位。
在图6(a)中，U-OUT端子14的电位成为主电源VCC2的高电位侧电位VCC2H，在高耐压n沟道MOSFET 62断开时，向自举二极管Db的阴极区域7和高耐压n沟道MOSFET 62的漏极接触区域57施加高电压。这样，从pn结81、82展开的耗尽层90在掩埋层50内接触，到达空腔3。此外，从pn结83展开的耗尽层90也达到一部分空腔。在该状态下，导通信号通过GDU施加到作为U相的上臂输出元件Q1的栅极，Q1成为导通状态。
另一方面，当高耐压n沟道MOSFET 62导通时，未图示的电子(相当于图6(b)所示的电子91)从源极区域55向漏极接触区域57流动，自举电容器C1放电。因此，自举电容器C1的电压下降。漏极接触区域57的电位成为地电位，从pn结81、82展开的耗尽层90的宽度变窄。但是，从pn结83展开的耗尽层90维持原样。
在图6(b)中，作为主电路的X相的下臂输出元件Q4导通，U-OUT端子14的电位成为地电位，当U-VCC端子13的电位变得比VDD端子12的电位低时，自举二极管Db被正向偏置。此时，高耐压n沟道MOSFET 62导通，Q1处于断开状态。由于这个正向偏压，空穴92从阳极区域6向阴极区域7流动，电子91从阴极区域7向阳极区域6流动。在作为漂移区域的外延生长层2内发生电导率调制，在低导通电压的状态下流过电流I。该电流I分成对自举电容器C1充电的电流I1、以及由于高耐压n沟道MOSFET 62导通而向漏极接触区域57流动的电流I2。电流I2由于经由电平转换电阻RL而流过，因此较小，电流I几乎作为电流I1流动。通过增大电流I1，能够迅速地对由于放电而导致电压下降的自举电容器C1充电。通过设置浮动区域5、空腔3、二极管隔离层52，防止了从阳极区域6注入的空穴92向半导体衬底1泄漏。其结果是，能够抑制流向半导体衬底1的漏电流。
通过将作为高耐压n沟道MOSFET 62的漂移区域的掩埋层50配置于自举二极管Db的形成区域35的下方，能够将高耐压n沟道MOSFET 62原本所占用的面积的量分配给自举二极管Db，因此能够增大自举二极管Db的面积。其结果是，能够使较大的电流I1流到自举二极管Db，如上所述，能够迅速地对自举电容器C1进行充电。由此，能够实现逆变器装置的高频化。
在该第一实施方式中，在半导体衬底1的掩埋层50内形成SON构造的空腔3作为绝缘隔离区域，将位于空腔3上部的外延生长层2设为自举二极管Db的漂移区域，并且将位于空腔3下部的掩埋层50用作作为电平转换器件的高耐压n沟道MOSFET 62的漏极漂移区域。
分别将自举二极管Db和高耐压n沟道MOSFET 62通过空腔3和p型扩散层(p型浮动区域5和p型二极管隔离层52)进行元件隔离，由此能够抑制自举电容器C1充电时的由去往半导体衬底1的空穴形成的漏电流。
此外，由于能够将高耐压结终端区域全部用作自举二极管Db，因此也能够最大限度利用充电电流。
进一步地，由于将高耐压n沟道MOSFET 62配置于自举二极管Db下部，因此没有必要在其他区域配置高耐压n沟道MOSFET 62，能够抑制芯片面积的增大。
(第二实施方式)
如图7所示，本发明的第二实施方式的高耐压集成电路装置200相对于本发明的第一实施方式的高耐压集成电路装置100，在以下构成方面不同。
即，在本发明的第一实施方式的高耐压集成电路装置100中，p型高侧隔离层51和p型二极管隔离层52成为浮动状态。与此相对，在本发明的第二实施方式的高耐压集成电路装置200中，分别在p型高侧隔离层51的上部形成p+型接触区域51a，在p型二极管隔离层52的上部形成p+型接触区域52a，U-OUT端子14连接到该接触区域51a和52a。通过这样的构成，能够抑制负电压浪涌施加到U-OUT端子14时的CMOS电路33的误动作。
这里，上臂输出元件Q1从导通转换为断开时，由于负载的感应电动势而产生负电压浪涌。因此，U-OUT端子14被施加负电压浪涌。这样，如图1所示，空穴92从自举二极管Db的阳极区域6通过p型高侧隔离层51和p型二极管隔离层52向高侧驱动电路(CMOS电路33)注入，存在CMOS电路33误动作的情况。
为了防止该现象，在p型高侧隔离层51的上部设置p+型接触区域51a，在p型二极管隔离层52的上部设置p+型接触区域52a。通过将这些接触区域51a、52a连接到U-OUT端子14，如图7所示，能够从位于比地电位低的电位的U-OUT端子14抽走进入到p型高侧隔离层51和p型二极管隔离层52的空穴92。
其结果是，能够实现具有负电压浪涌承受力高的HV栅极驱动器IC的高耐压集成电路装置200。当然，同样能够获得第一实施方式所说明的效果。另外，在高侧隔离层51和二极管隔离层52的上部的杂质浓度非常高，与外部配线处于欧姆接触的状态的情况下，高侧隔离层51和二极管隔离层52各自的上部的杂质浓度高的区域成为接触区域51a、52a。
此外，在上述第一实施方式的高耐压集成电路装置100中，如图1所示，在p型深区域4上部形成有p型基区4a。与此相对，在本发明的第二实施方式的高耐压集成电路装置200中，如图7所示，在深区域4的上部形成有n+型源极区域55，而没有形成p型基区4a。也存在这样的不形成p型基区4a的情况。但是，分别形成基区4a和深区域4的情况更容易控制高耐压n沟道MOSFET 62的背栅极的杂质浓度。
(第三实施方式)
如图8所示，本发明的第三实施方式的高耐压集成电路装置300相对于上述第一实施方式的高耐压集成电路装置100，在以下构成方面不同。
即，如图1所示，本发明的第一实施方式的高耐压集成电路装置100为以下结构：在高侧隔离层51和二极管隔离层52之间的外延生长层2设置高耐压n沟道MOSFET 62的n+型漏极接触区域57，在高侧隔离层51和浮动电位区域34的下方配置空腔3。
与此相对，如图8所示，在本发明的第三实施方式的高耐压集成电路装置300中，不设置高侧隔离层51和二极管隔离层52，相对于第一实施方式的高耐压n沟道MOSFET 62，高耐压n沟道MOSFET 63的构成不同。而且，在本发明的第三实施方式的高耐压集成电路装置300中，也不设置浮动电位区域34下方的空腔3。
此外，本发明的第三实施方式的高耐压集成电路装置300为以下结构：充分扩大漏极接触区域57分别与自举二极管Db的阴极区域7和p沟道MOSFET 31的n+型接触区域20之间的距离L。通过充分扩大距离L，当负浪涌施加到U-OUT端子14时，从自举二极管Db的阳极区域6注入的空穴92从阴极区域7和漏极接触区域57被抽走，抑制了空穴92向浮动电位区域34的注入。该构造与第一实施方式相比简单，虽然占有面积变大，但是由于构造简单化，因此能够提高成品率。此外，为了抑制电平转换的误动作，需要使漏极接触区域57和n+型接触区域20之间的寄生电阻RR1的电阻值比电平转换电阻RL的电阻值大。
当考虑上述电阻条件时，漏极接触区域57和n+型接触区域20的间隔优选是100μm以上。此外，为了使漏极接触区域57和接触区域20的间隔变短，也可以在外延生长层2的上部配置p型扩散层，提高寄生电阻RR1的电阻值。
在图8中，为了使从阳极区域6注入的空穴92进入阴极区域7和漏极接触区域57而不进入高侧接触区域20和p+型源极区域18，将距离L增大到比从阳极区域6注入的空穴92的扩散长度长。这样，通过使距离L比空穴92的扩散长度长，用虚线所示的空穴92在到达接触区域20和p+型源极区域18之前由于再复合而消失。空穴92的扩散长度为数10μm左右。
(第四实施方式)
如图9所示，本发明的第四实施方式的高耐压集成电路装置400相对于上述第一实施方式的高耐压集成电路装置100，在以下构成方面不同。
即，如图1所示，本发明的第一实施方式的高耐压集成电路装置100为以下结构：在高耐压n沟道MOSFET 62的漏极接触区域57和浮动电位区域34之间设置高侧隔离层51，在高侧隔离层51和浮动电位区域34下方配置空腔3。
与此相对，如图9所示，本发明的第四实施方式的高耐压集成电路装置400不设置高侧隔离层51，也不设置浮动电位区域34下方的空腔3。
此外，在本发明的第四实施方式的高耐压集成电路装置400中，充分扩大漏极接触区域57和接触区域20之间的距离L。这样，通过充分扩大距离L，能够抑制电平转换的误动作。与第三实施方式同样地，需要使漏极接触区域57和接触区域20之间的寄生电阻RR1的电阻值比电平转换电阻RL的电阻值大。
当考虑上述电阻条件时，漏极接触区域57和接触区域20的间隔优选是100μm以上。此外，为了使漏极接触区域57和接触区域20的间隔变短，也可以在外延生长层2的上部配置p型扩散层，提高寄生电阻RR1的电阻值。
虽然上面根据上述实施方式具体说明了本发明者完成的发明，但是不用说，本发明不限于上述实施方式，在不脱离本发明的要点的范围内，各种变化是可能的。
另外，在本发明的第一至第四实施方式的半导体器件中，虽然对使用硅半导体衬底作为半导体衬底的情况进行了说明，但是本发明不限于此，也能够适用于使用了例如碳化硅(SiC)或氮化镓(GaN)等半导体衬底的半导体器件。
产业上的可利用性
如以上那样，本发明的半导体器件能够在抑制自举二极管的正向偏置时流到衬底侧的空穴所形成的漏电流的同时，增大自举电容器的充电电流，并且抑制芯片面积的增大，对于在同一衬底上具有高耐压MOSFET和自举二极管的半导体器件是有用的。
符号说明
1 半导体衬底
2 外延生长层(半导体层)
3 空腔(第一绝缘隔离区域，第二绝缘隔离区域)
4 深区域(第一隔离区域)
5 浮动区域(第二隔离区域)
6 阳极区域
7 阴极区域
8 GND电极
9 阳极电极
10 阴极电极
11 GND端子
12 VDD端子
13 U-VCC端子
14 U-OUT端子
15 U-GATE端子
16 VDD电源
18 源极区域
19 漏极区域
20 接触区域
21 补偿区域
22 源极区域
23 漏极区域
24,56 接触区域
25,28,53a 栅极电极
26,29 源极电极
27,30,54a 漏极电极
31 p沟道MOSFET
32n沟道MOSFET
33 CMOS电路
34 浮动电位区域
35 形成区域
50 掩埋层
51 高侧隔离层(第四隔离区域)
51a,52a 接触区域
52 二极管隔离层(第三隔离区域)
53 栅极端子
54 漏极端子
55 源极区域
56接触区域
57 漏极接触区域
62,63 高耐压n沟道MOSFET
81,82,83 pn结
90 耗尽层
91 电子
92 空穴
100,200,300,400 高耐压集成电路装置
Db 自举二极管
C1 自举电容器
RL 电平转换电阻
Q1～Q3 上臂输出元件
Q4～Q6下臂输出元件
VCC2 主电源
VCC2H 高电位侧电位
VCC2L 低电位侧电位
L 距离
GDU 栅极驱动电路

Claims (20)

1.一种半导体器件，其特征在于，包括：
p型半导体衬底；
形成在所述半导体衬底上的n型掩埋层；
形成在所述掩埋层上的n型半导体层；
浮动电位区域，其设置于所述半导体层的一部分；
呈环状地形成的p型第一隔离区域，其包围设置有所述浮动电位区域的部分的所述半导体层，与所述半导体衬底接触，并且与所述浮动电位区域隔开距离；
第一绝缘隔离区域，其设置在所述浮动电位区域与所述第一隔离区域之间的所述半导体层的下部；
形成在所述第一绝缘隔离区域上的二极管；
p型第二隔离区域，其与所述第一隔离区域隔开距离，呈环状地包围配置有所述二极管的区域，并且从所述半导体层的表面到达所述半导体层的下部；
形成在所述第一隔离区域的上部的n型源极区域；和
具有所述源极区域的晶体管的n型漏极接触区域，其形成在所述二极管的阴极区域与所述浮动电位区域之间的所述半导体层的上部，
所述晶体管的漏极漂移区域包括第一绝缘隔离区域的下方的所述掩埋层。
2.一种半导体器件，其特征在于，包括：
p型半导体衬底；
形成在所述半导体衬底上的n型掩埋层；
形成在所述掩埋层上的n型半导体层；
浮动电位区域，其设置在所述半导体层的一部分；
呈环状地形成的p型第一隔离区域，其包围设置有所述浮动电位区域的部分的所述半导体层，与所述半导体衬底接触，并且与所述浮动电位区域隔开距离；
第一绝缘隔离区域，其设置在所述浮动电位区域与所述第一隔离区域之间的所述半导体层的下部；
形成在所述第一绝缘隔离区域上的二极管；
p型第二隔离区域，其与所述第一隔离区域隔开距离，呈环状地包围配置有所述二极管的区域，并且从所述半导体层的表面到达所述半导体层的下部；
p型基区，其形成在所述第一隔离区域与所述第二隔离区域之间的所述半导体层的上部；
形成在所述基区的上部的n型源极区域；和
具有所述基区和所述源极区域的晶体管的n型漏极接触区域，其形成在所述二极管的阴极区域与所述浮动电位区域之间的所述半导体层的上部。
3.根据权利要求1或2所述的半导体器件，其特征在于：
所述二极管包括：
p型的阳极区域，其与所述第二隔离区域隔开距离，并且形成在所述第一绝缘隔离区域上的所述半导体层的上部；和
n型的所述阴极区域，其位于所述阳极区域与所述浮动电位区域之间与所述阳极区域和所述浮动电位区域隔开距离，形成在所述第一绝缘隔离区域上的所述半导体层的上部。
4.根据权利要求3所述的半导体器件，其特征在于：
所述晶体管还包括栅极电极，该栅极电极隔着栅极绝缘膜形成在被所述源极区域和所述半导体层夹着的所述第一隔离区域上。
5.根据权利要求4所述的半导体器件，其特征在于：
在所述浮动电位区域集成有逻辑电路。
6.根据权利要求4所述的半导体器件，其特征在于，还包括：
p型第三隔离区域，其在所述阴极区域与所述漏极接触区域之间从所述半导体层的上表面到达所述第一绝缘隔离区域。
7.根据权利要求5所述的半导体器件，其特征在于，还包括：
第二绝缘隔离区域，其以覆盖所述逻辑电路下方的方式设置在所述半导体层的下部；和
p型第四隔离区域，其在所述漏极接触区域与所述浮动电位区域之间从所述半导体层的表面到达所述第二绝缘隔离区域。
8.根据权利要求6所述的半导体器件，其特征在于：
在所述浮动电位区域集成有逻辑电路，
所述第三隔离区域与所述逻辑电路的电源的低电位侧电连接。
9.根据权利要求7所述的半导体器件，其特征在于：
所述第四隔离区域与所述逻辑电路的电源的低电位侧电连接。
10.根据权利要求7所述的半导体器件，其特征在于：
在所述阴极区域与所述漏极接触区域之间还具有从所述半导体层的上表面到达所述第一绝缘隔离区域的p型的第三隔离区域，
所述第二隔离区域、所述第三隔离区域、所述第四隔离区域、所述阳极区域和所述阴极区域的平面形状为封闭的环状。
11.根据权利要求3所述的半导体器件，其特征在于：
所述漏极接触区域与所述浮动电位区域之间的距离比从所述阳极区域注入的空穴的扩散长度长。
12.根据权利要求1或2所述的半导体器件，其特征在于：
所述第一绝缘隔离区域是空腔。
13.根据权利要求7所述的半导体器件，其特征在于：
所述第二绝缘隔离区域是空腔。
14.根据权利要求1或2所述的半导体器件，其特征在于：
包括连接所述阴极区域和所述浮动电位区域的导电通路。
15.根据权利要求1或2所述的半导体器件，其特征在于：
所述掩埋层由形成在所述半导体衬底的上部的扩散层构成，所述半导体层由形成在所述掩埋层上的外延生长层构成。
16.根据权利要求1或2所述的半导体器件，其特征在于：
所述掩埋层由形成在所述半导体衬底上的第一外延生长层构成，所述半导体层由形成在所述第一外延生长层上的第二外延生长层构成。
17.一种半导体器件，其特征在于，包括：
p型半导体衬底；
形成在所述半导体衬底上的n型掩埋层；
设置在所述掩埋层上的、形成有逻辑电路的浮动电位区域；
n型半导体层，其厚度与所述浮动电位区域相同，并且以包围所述浮动电位区域的方式呈岛状地配置在所述掩埋层上；
p型第一隔离区域，其以包围所述半导体层的方式呈环状地设置，与所述浮动电位区域隔开距离，并且从所述半导体层的上表面到达所述半导体衬底；
第一绝缘隔离区域，其设置于所述浮动电位区域与所述第一隔离区域之间的所述掩埋层；
形成在所述第一绝缘隔离区域上的二极管；
p型第二隔离区域，其与所述第一隔离区域隔开距离，以包围配置有所述二极管的部分的所述半导体层的方式呈环状地设置，并且贯穿所述半导体层；
晶体管的n型源极区域，其设置在所述第一隔离区域的上部；和
所述晶体管的n型漏极接触区域，其设置在所述二极管的阴极区域与所述浮动电位区域之间的所述半导体层的上部，
所述晶体管的漏极漂移区域包括第一绝缘隔离区域的下方的所述掩埋层。
18.根据权利要求17所述的半导体器件，其特征在于：
所述晶体管还包括栅极电极，以被所述源极区域和所述半导体层夹着的所述第一隔离区域的上部的一部分作为基区，所述栅极电极隔着栅极绝缘膜形成在所述基区上。
19.一种半导体器件，其特征在于，包括：
p型半导体衬底；
形成在所述半导体衬底上的n型掩埋层；
设置在所述掩埋层上的、形成有逻辑电路的浮动电位区域；
n型半导体层，其厚度与所述浮动电位区域相同，并且以包围所述浮动电位区域的方式呈岛状地配置在所述掩埋层上；
p型第一隔离区域，其以包围所述半导体层的方式呈环状地设置，与所述浮动电位区域隔开距离，并且从所述半导体层的上表面到达所述半导体衬底；
第一绝缘隔离区域，其设置于所述浮动电位区域与所述第一隔离区域之间的所述掩埋层；
形成在所述第一绝缘隔离区域上的二极管；
p型第二隔离区域，其与所述第一隔离区域隔开距离，以包围配置有所述二极管的部分的所述半导体层的方式呈环状地设置，并且贯穿所述半导体层；
晶体管的p型基区，其形成在所述第一隔离区域与所述第二隔离区域之间的所述半导体层的上部；
所述晶体管的n型源极区域，其形成在所述基区的上部；和
所述晶体管的n型漏极接触区域，其设置在所述二极管的阴极区域与所述浮动电位区域之间的所述半导体层的上部。
20.根据权利要求17或19所述的半导体器件，其特征在于：
所述二极管包括：
p型的阳极区域，其形成在所述第一绝缘隔离区域上的所述半导体层；和
n型的所述阴极区域，其形成在所述阳极区域与所述浮动电位区域之间的所述半导体层。
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