JP2017045966A - 半導体装置 - Google Patents

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type semiconductor
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旨哲 嘉屋
Yoshinori Kaya
旨哲 嘉屋
寧 中原
Yasushi Nakahara
寧 中原
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Abstract

【課題】半導体装置の性能を向上させる。
【解決手段】半導体装置は、ｐ型の半導体からなる基体上のｎ−型半導体領域ＬＤＲ１に形成された、ｐチャネル型のＭＯＳＦＥＴからなる接続トランジスタＴＲを備える。接続トランジスタＴＲは、ｐ型の半導体領域としてのリサーフ層ＲＳＦ１を有し、低圧回路領域ＬＳＲと、低圧回路領域ＬＳＲに供給される電源電位よりも高い電源電位が供給される高圧回路領域ＨＳＲと、を接続する。また、当該半導体装置は、ｎ−型半導体領域ＬＤＲ１のうち、平面視において、接続トランジスタＴＲを囲む部分に形成されたｐ型半導体領域ＩＤＦ１を有する。
【選択図】図３

Description

本発明は、半導体装置に関し、例えば、互いに異なる電源電位が供給される２つの回路を備える半導体装置に好適に利用できるものである。
電力用半導体素子の制御信号を生成する制御回路が設けられた半導体装置では、電力用半導体素子に制御信号を入力するために、制御回路（第１制御回路）と電力用半導体素子の間に、別の制御回路（第２制御回路）が設けられている。この第２制御回路の電源電位は、一般的に電力用半導体素子の電源電位と等しいかそれよりも低く、かつ、第１制御回路の電源電位よりも高い。電源電位が低い制御回路と、電源電位が高い制御回路とは、ｐｎ接合を用いた分離領域により電気的に分離されている。
また、電源電位が低い制御回路と、電源電位が高い制御回路との間には、制御信号を伝達するために、電圧レベルをシフトさせるためのレベルシフト回路が設けられている。レベルシフト回路は、電源電位が低い制御回路と電源電位が高い制御回路とを接続する接続トランジスタとして、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなるレベルシフタを有する。
具体的には、電源電位が低い制御回路から電源電位が高い制御回路に信号を伝達するためには、レベルシフト回路は、接続トランジスタとして、ｎチャネル型のＭＯＳＦＥＴからなるレベルアップシフタを有する。また、逆に、電源電位が高い制御回路から電源電位が低い制御回路に信号を伝達するためには、レベルシフト回路は、接続トランジスタとして、ｐチャネル型のＭＯＳＦＥＴからなるレベルダウンシフタを有する。
特開平９−２８３７１６号公報（特許文献１）には、半導体装置において、第一導電型のスリット状領域が、第二導電型の第二領域と第二導電型の第三領域との間に介在し、第二領域または第三領域とスリット状領域とで形成されるｐｎ接合が空乏化される技術が、開示されている。
特開２００５−１２３５１２号公報（特許文献２）には、低電位基準回路領域から高電位基準回路領域へのレベルシフトに、ＮＭＯＳが利用され、高電位基準回路領域から低電位基準回路領域へのレベルシフトに、ＰＭＯＳが利用される技術が、開示されている。
特開平９−２８３７１６号公報 特開２００５−１２３５１２号公報
このような半導体装置において、ｐチャネル型のＭＯＳＦＥＴからなる接続トランジスタと、例えばｎチャネル型の完全空乏型のＭＯＳＦＥＴまたはダイオードからなる半導体素子とを、近接させながら混載する場合がある。このような場合、混載された半導体素子と、ｐチャネル型のＭＯＳＦＥＴからなる接続トランジスタと、の間に形成された寄生バイポーラトランジスタまたは寄生ダイオードが動作し、寄生バイポーラトランジスタまたは寄生ダイオードを通ってリーク電流が流れるおそれがあり、半導体装置の性能が低下する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、ｐ型の半導体からなる基体上のｎ型の半導体層に形成された、ｐチャネル型のＭＯＳＦＥＴからなる接続トランジスタを備える。接続トランジスタは、ｐ型の半導体領域としてのリサーフ層を有し、低圧回路領域と、低圧回路領域に供給される電源電位よりも高い電源電位が供給される高圧回路領域と、を接続する。また、当該半導体装置は、ｎ型の半導体層のうち、平面視において、接続トランジスタを囲む部分に形成されたｐ型の半導体領域を備える。
また、他の実施の形態によれば、半導体装置は、ｐ型の半導体からなる基体上のｎ型の半導体層に形成された、ｐチャネル型のＭＯＳＦＥＴからなる接続トランジスタを備える。接続トランジスタは、ｐ型の半導体領域としてのリサーフ層を有し、低圧回路領域と、低圧回路領域に供給される電源電位よりも高い電源電位が供給される高圧回路領域と、を接続する。また、当該半導体装置は、ｎ型の半導体層のうち、平面視において、接続トランジスタを囲む部分に形成された溝部と、溝部に埋め込まれた絶縁膜と、を備える。
一実施の形態によれば、半導体装置の性能を向上させることができる。
実施の形態１の半導体装置が用いられる電気機器の機能ブロック図である。 実施の形態１の半導体装置の構成を示す平面図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置における接続トランジスタ周辺の等価回路図である。 実施の形態１の半導体装置の要部平面図である。 実施の形態１の半導体装置の要部平面図である。 比較例の半導体装置の要部平面図である。 比較例の半導体装置の要部平面図である。 比較例の半導体装置の要部断面図である。 比較例の半導体装置の要部断面図である。 寄生バイポーラトランジスタを流れるリーク電流の電圧依存性を示すグラフである。 寄生バイポーラトランジスタを流れるリーク電流の電圧依存性を示すグラフである。 実施の形態１の半導体装置の要部断面図である。 実施の形態１の半導体装置の変形例の断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態１の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の要部平面図である。 実施の形態２の半導体装置の要部平面図である。 実施の形態２の半導体装置の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。 実施の形態２の半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことはいうまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、代表的な実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、実施の形態で用いる図面においては、断面図であっても図面を見やすくするためにハッチングを省略する場合もある。
（実施の形態１）
初めに、実施の形態１の半導体装置について説明する。本実施の形態１の半導体装置は、電力用半導体素子の制御信号を生成する制御回路が集積されたものである。
本実施の形態１の半導体装置は、前述したような、電源電位が低い制御回路と、電源電位が高い制御回路と、を有する半導体装置である。電源電位が低い制御回路と、電源電位が高い制御回路との間には、電源電位が低い制御回路と、電源電位が高い制御回路との間で、制御信号を伝達するために、電圧レベルをシフトさせるためのレベルシフト回路が設けられている。レベルシフト回路は、電源電位が低い制御回路と電源電位が高い制御回路とを接続する接続トランジスタとして、ＭＯＳＦＥＴからなるレベルシフタを有する。
以下では、半導体装置が、レベルシフタとしての接続トランジスタとして、ハイサイド駆動回路ＨＤＣから出力された信号を、信号処理回路ＬＧＣに入力する接続トランジスタを有する例について説明する。このような場合、接続トランジスタは、ｐチャネル型のＭＯＳＦＥＴからなる。
＜実施の形態１の半導体装置が用いられる電気機器＞
次に、実施の形態１の半導体装置が用いられる電気機器について説明する。図１は、実施の形態１の半導体装置が用いられる電気機器の機能ブロック図である。
図１に示す電気機器は、半導体装置ＳＤと、電力制御回路ＯＰＣと、電源電位ＶＴを有する高圧電源ＨＶと、負荷ＬＤと、を備えている。半導体装置ＳＤは、電力制御回路ＯＰＣに接続され、高圧電源ＨＶは、電力制御回路ＯＰＣに接続され、電力制御回路ＯＰＣは、負荷ＬＤに接続されている。電力制御回路ＯＰＣは、例えばモータＭからなる負荷ＬＤに、高圧電源ＨＶから供給される電力を、制御する。半導体装置ＳＤは、電力制御回路ＯＰＣを制御するための制御信号を、電力制御回路ＯＰＣに供給する。すなわち、半導体装置ＳＤは、高圧電源ＨＶから電力制御回路ＯＰＣを介して負荷ＬＤに供給される電力を、制御する。
電力制御回路ＯＰＣは、例えばプレーナゲート型もしくはトレンチゲート型の縦型ＭＯＳトランジスタなどのＭＯＳトランジスタ、バイポーラトランジスタ、または、ＩＧＢＴ（Insulated Gate Bipolar Transistor）からなるトランジスタを、複数有する。図１に示す例では、電力制御回路ＯＰＣは、ＩＧＢＴとしての高圧側（ハイサイド側）のトランジスタＨＭと、低圧側（ローサイド側）のトランジスタＬＭと、を有する。ハイサイド側のトランジスタＨＭと、ローサイド側のトランジスタＬＭとは、電源電位ＶＴを有する高圧電源ＨＶと、接地電位ＧＮＤを有する接地配線との間に直列に接続されている。ハイサイド側のトランジスタＨＭのコレクタは、電源電位ＶＴを有する高圧電源ＨＶに接続され、ハイサイド側のトランジスタＨＭのエミッタは、ローサイド側のトランジスタＬＭのコレクタと接続され、ローサイド側のトランジスタＬＭのエミッタは、接地電位ＧＮＤを有する接地配線に接続されている。また、電力制御回路ＯＰＣは、ハイサイド側のトランジスタＨＭとローサイド側のトランジスタＬＭとの間に設けられた出力端子ＯＴ１を有し、出力端子ＯＴ１が負荷ＬＤと接続されている。
半導体装置ＳＤは、信号処理回路ＬＧＣと、レベルシフト回路ＬＳＣと、ハイサイド駆動回路ＨＤＣと、ローサイド駆動回路ＬＤＣと、を備えている。ハイサイド駆動回路ＨＤＣは、電力制御回路ＯＰＣのトランジスタＨＭのゲート電極に接続され、ローサイド駆動回路ＬＤＣは、電力制御回路ＯＰＣのトランジスタＬＭのゲート電極に接続されている。また、ハイサイド駆動回路ＨＤＣおよびローサイド駆動回路ＬＤＣは、信号処理回路ＬＧＣにより制御される。
信号処理回路ＬＧＣは、ロジック回路であり、外部から入力される信号に従って、負荷ＬＤを制御するための制御信号を生成する。この制御信号は、ローサイド駆動回路ＬＤＣを制御する信号と、ハイサイド駆動回路ＨＤＣを制御する信号と、を含む。
ローサイド駆動回路ＬＤＣに供給される電源電位は、信号処理回路ＬＧＣに供給される電源電位とほぼ等しい。このため、信号処理回路ＬＧＣは、ローサイド駆動回路ＬＤＣに、レベルシフト回路ＬＳＣを介さずに接続されている。一方、ハイサイド駆動回路ＨＤＣに供給される電源電位は、信号処理回路ＬＧＣに供給される電源電位よりも高い。このため、信号処理回路ＬＧＣは、ハイサイド駆動回路ＨＤＣに、レベルシフト回路ＬＳＣを介して接続されている。レベルシフト回路ＬＳＣは、後述する図２〜図４を用いて説明する接続トランジスタＴＲを含む。
ハイサイド駆動回路ＨＤＣに供給される電源電位（ハイサイド駆動回路ＨＤＣに印加される電源電圧）ＶＢは、信号処理回路ＬＧＣに供給される電源電位（信号処理回路ＬＧＣに印加される電源電圧）ＶＣＣから生成される。電源電位ＶＢは、電源電位ＶＣＣ、整流素子ＨＲＤ、電力制御回路ＯＰＣおよび容量素子ＢＳＣにより生成される。容量素子ＢＳＣは、例えばブートストラップコンデンサからなる。容量素子ＢＳＣの一方の端子は、電力制御回路ＯＰＣの出力端子ＯＴ１に接続され、容量素子ＢＳＣの他方の端子は、ハイサイド駆動回路ＨＤＣの電源配線ＶＩＮＣ２に接続されている。
なお、本願明細書では、ある部分に印加される電源電圧が、その部分に供給される電源電位と接地電位との差を意味し、その部分に供給される電源電位と等しいものとする。
電源配線ＶＩＮＣ２と電源配線ＶＩＮＣ１との間には、整流端子ＨＲＤが設けられている。整流端子ＨＲＤには、電圧制御回路ＧＣＣが接続されている。電圧制御回路ＧＣＣは、整流端子ＨＲＤに信号を入力する。
なお、信号処理回路ＬＧＣには、トランジスタＨＭを制御するための制御信号ＨＩＮ、および、トランジスタＬＭを制御するための制御信号ＬＩＮが入力される。信号処理回路ＬＧＣは、制御信号ＨＩＮに基づいてハイサイド駆動回路ＨＤＣを制御し、制御信号ＬＩＮに基づいてローサイド駆動回路ＬＤＣを制御する。
また、制御信号ＬＩＮは、電圧制御回路ＧＣＣにも入力される。電圧制御回路ＧＣＣは、制御信号ＬＩＮに基づいて整流素子ＨＲＤに信号を入力する。このため、整流素子ＨＲＤに入力される信号を、トランジスタＬＭのオンオフと同期させる。ここで、制御信号ＬＩＮの代わりに制御信号ＨＩＮを用いてもよい。この場合、整流素子ＨＲＤに入力される信号を、トランジスタＨＭのオンオフと同期させることができる。
＜実施の形態１の半導体装置の構成＞
次に、本実施の形態１の半導体装置の構成について説明する。図２は、実施の形態１の半導体装置の構成を示す平面図である。図３は、実施の形態１の半導体装置の要部平面図である。図４および図５は、実施の形態１の半導体装置の要部断面図である。
図３は、図２のうち、接続トランジスタＴＲの周辺を拡大して示す。図４は、図２および図３のＡ−Ａ線に沿った断面図であり、図５は、図２および図３のＢ−Ｂ線に沿った断面図である。
図２〜図５に示すように、本実施の形態１の半導体装置ＳＤは、基板ＳＵＢと、高圧回路領域ＨＳＲと、分離領域ＳＰＲと、低圧回路領域ＬＳＲと、を有する。平面視において、基板ＳＵＢの外周に沿ってガードリングＧＤＬが形成され、高圧回路領域ＨＳＲ、分離領域ＳＰＲおよび低圧回路領域ＬＳＲは、ガードリングＧＤＬにより囲まれた領域の内側にそれぞれ配置されている。
基板ＳＵＢは、ｐ型の半導体基板としての基体ＢＳＥと、基体ＢＳＥ上に形成されたｎ−型半導体層ＥＰＩと、を含む。基体ＢＳＥは、基体ＢＳＥの主面としての上面ＴＳの一部の領域として、高圧回路領域ＨＳＲと、分離領域ＳＰＲと、低圧回路領域ＬＳＲと、を有する。基体ＢＳＥは、例えばシリコン（Ｓｉ）単結晶基板からなる。ｎ−型半導体層ＥＰＩは、例えば基体ＢＳＥの主面としての上面ＴＳ上に、エピタキシャル成長している。
高圧回路領域ＨＳＲで、ｎ−型半導体層ＥＰＩ、すなわち基体ＢＳＥの上方には、ハイサイド駆動回路ＨＤＣが形成され、低圧回路領域ＬＳＲで、ｎ−型半導体層ＥＰＩ、すなわち基体ＢＳＥの上方には、ローサイド駆動回路ＬＤＣおよび信号処理回路ＬＧＣが形成されている。ハイサイド駆動回路ＨＤＣに供給される電源電位は、ローサイド駆動回路ＬＤＣに供給される電源電位、および、信号処理回路ＬＧＣに供給される電源電位の各々よりも高い。すなわち、高圧回路領域ＨＳＲに供給される電源電位は、低圧回路領域ＬＳＲに供給される電源電位よりも高い。
高圧回路領域ＨＳＲの周囲は、分離領域ＳＰＲにより囲まれている。すなわち、高圧回路領域ＨＳＲと低圧回路領域ＬＳＲとは、分離領域ＳＰＲにより分離されている。これにより、互いに異なる電源電位が供給される複数の回路を、同一の基板ＳＵＢに形成することができる。
図２に示す例では、基板ＳＵＢ及び高圧回路領域ＨＳＲは、いずれもほぼ矩形である。高圧回路領域ＨＳＲは、基板ＳＵＢの一つの角部に近接して配置されている。そして、高圧回路領域ＨＳＲの一方の長辺（図２中右辺）および一方の短辺（図２中上辺）の各々と、基板ＳＵＢのうちこれらの各々の辺に最も近い辺との間には、他の回路が配置されていない。
分離領域ＳＰＲで、ｎ−型半導体層ＥＰＩには、接続トランジスタＴＲが形成されている。接続トランジスタＴＲは、高圧回路領域ＨＳＲに形成されたハイサイド駆動回路ＨＤＣから入力された信号を、低圧回路領域ＬＳＲに形成された信号処理回路ＬＧＣに入力、すなわち伝達する。
前述したように、図２に示す例では、分離領域ＳＰＲは、矩形形状を有する高圧回路領域ＨＳＲの縁に沿って形成されている。また、図２に示す例では、接続トランジスタＴＲは、分離領域ＳＰＲのうち、矩形形状を有する高圧回路領域ＨＳＲの他方の長辺（図２中左辺）に沿った部分に形成されている。ただし、接続トランジスタＴＲが形成される位置は、図２に示す例には限定されない。
接続トランジスタＴＲは、ｎ−型半導体領域ＬＤＲ１と、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥと、ｐ＋型半導体領域としてのソース領域ＳＯ１と、ｐ型半導体領域としてのリサーフ層ＲＳＦ１と、ｐ＋型半導体領域としてのドレイン領域ＤＲ１と、を有する。言い換えれば、ｎ−型半導体領域ＬＤＲ１と、ゲート絶縁膜ＧＩ１と、ゲート電極ＧＥと、ソース領域ＳＯ１と、リサーフ層ＲＳＦ１と、ドレイン領域ＤＲ１と、により、接続トランジスタＴＲが形成されている。接続トランジスタＴＲは、ｐチャネル型のＭＯＳＦＥＴである。
ｎ−型半導体領域ＬＤＲ１は、分離領域ＳＰＲのうち、接続トランジスタＴＲが形成された領域ＳＰＲ１に配置された部分のｎ−型半導体層ＥＰＩを含む。また、領域ＳＰＲ１は、後述するｐ型半導体領域ＩＤＦ１により囲まれた領域と、ｐ型半導体領域ＩＤＦ１が形成された領域と、を含むものとする。
ゲート絶縁膜ＧＩ１は、分離領域ＳＰＲのうち、領域ＳＰＲ１で、ｎ−型半導体領域ＬＤＲ１上に形成されている。ゲート電極ＧＥは、ゲート絶縁膜ＧＩ１上に、形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン（ＳｉＯ２）からなり、ゲート電極ＧＥは、例えば多結晶シリコン（ポリシリコン）からなる。
ソース領域ＳＯ１は、分離領域ＳＰＲのうち、領域ＳＰＲ１で、ｎ−型半導体領域ＬＤＲ１のうち、ゲート電極ＧＥに対して高圧回路領域ＨＳＲ側に配置された部分の上層部に形成されている。リサーフ層ＲＳＦ１は、分離領域ＳＰＲのうち、領域ＳＰＲ１で、ｎ−型半導体領域ＬＤＲ１のうち、ゲート電極ＧＥに対して低圧回路領域ＬＳＲ側に配置された部分の上層部に形成されている。ドレイン領域ＤＲ１は、リサーフ層ＲＳＦ１のうち、ゲート電極ＧＥ側と反対側に配置された部分の上層部に形成されている。
ソース領域ＳＯ１におけるｐ型の不純物濃度は、リサーフ層ＲＳＦ１におけるｐ型の不純物濃度よりも高い。ドレイン領域ＤＲ１におけるｐ型の不純物濃度は、リサーフ層ＲＳＦ１におけるｐ型の不純物濃度よりも高い。
図２および図３に示すように、分離領域ＳＰＲのうち、領域ＳＰＲ１の付近で、高圧回路領域ＨＳＲの外周に沿った方向と交差、好適には直交する方向をＸ軸方向とし、高圧回路領域ＨＳＲの外周に沿った方向をＹ軸方向とする。すなわち、Ｙ軸方向は、Ｘ軸方向と交差、好適には直交する方向である。Ｘ軸方向を、接続トランジスタＴＲのゲート電極ＧＥのゲート長方向とするとき、ソース領域ＳＯ１、ゲート電極ＧＥ、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１は、Ｘ軸方向に配列されている。具体的には、ソース領域ＳＯ１、ゲート電極ＧＥ、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１は、Ｘ軸方向において、高圧回路領域ＨＳＲから低圧回路領域ＬＳＲに向かって、ソース領域ＳＯ１、ゲート電極ＧＥ、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１の順に配列されている。
このとき、平面視において、分離領域ＳＰＲに対して、Ｘ軸方向における一方の側（図２中右側）に配置された高圧回路領域ＨＳＲで、基体ＢＳＥの上方に、回路部としての例えばハイサイド駆動回路ＨＤＣ（図１参照）が形成されている。また、平面視において、分離領域ＳＰＲに対して、Ｘ軸方向における一方の側と反対側（図２中左側）に配置された低圧回路領域ＬＳＲで、基体ＢＳＥの上方に、回路部としての例えば信号処理回路ＬＧＣが形成されている。
Ｘ軸方向、すなわちゲート長方向におけるリサーフ層ＲＳＦ１の長さは、Ｘ軸方向におけるソース領域ＳＯ１における長さよりも長い。このようなリサーフ層ＲＳＦ１は、ドリフト領域として機能する。
なお、ソース領域ＳＯ１、ゲート電極ＧＥ、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１が配列される方向、すなわち接続トランジスタＴＲのゲート長方向は、Ｘ軸方向と同一の方向でなくてもよい。
ソース領域ＳＯ１、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１は、ｐ型半導体領域ＩＤＦ１により囲まれている。すなわち、接続トランジスタＴＲは、ｐ型半導体領域ＩＤＦ１により囲まれている。ｐ型半導体領域ＩＤＦ１は、ｎ−型半導体領域ＬＤＲ１のうち、平面視において、ソース領域ＳＯ１、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１を囲む部分に、ソース領域ＳＯ１、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１のいずれからも離れて形成されている。
好適には、ｐ型半導体領域ＩＤＦ１は、基体ＢＳＥと接触している。これにより、ｎ−型半導体領域ＬＤＲ１のうち、ｐ型半導体領域ＩＤＦ１により囲まれた部分を、分離領域ＳＰＲのうち、領域ＳＰＲ１以外の領域ＳＰＲ２に配置された部分のｎ−型半導体層ＥＰＩから電気的に分離することができる。
分離領域ＳＰＲで、ｎ−型半導体領域ＬＤＲ１のうち、ゲート電極ＧＥに対して高圧回路領域ＨＳＲ側に配置された部分の上層部に、ｎ型半導体領域ＤＮＷ１が形成されていてもよい。また、分離領域ＳＰＲで、ｎ型半導体領域ＤＮＷ１のうち、ソース領域ＳＯ１を挟んでゲート電極ＧＥと反対側に配置された部分の上層部に、バックゲートＢＧが形成されていてもよい。ｎ−型半導体領域ＬＤＲ１におけるｎ型の不純物濃度は、ｎ型半導体領域ＤＮＷ１におけるｎ型の不純物濃度よりも低い。
このとき、バックゲートＢＧ、ソース領域ＳＯ１、ゲート電極ＧＥ、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１は、高圧回路領域ＨＳＲから低圧回路領域ＬＳＲに向かって、バックゲートＢＧ、ソース領域ＳＯ１、ゲート電極ＧＥ、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１の順に配列されている。また、バックゲートＢＧ、ソース領域ＳＯ１、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１は、ｐ型半導体領域ＩＤＦ１により囲まれている。
リサーフ層ＲＳＦ１上には、素子分離膜ＥＩが形成されている。素子分離膜ＥＩは、例えば酸化シリコン（ＳｉＯ２）膜からなる。このとき、ゲート電極ＧＥのうち、ドレイン領域ＤＲ１側の部分は、素子分離膜ＥＩ上に形成されている。
素子分離膜ＥＩは、例えばＬＯＣＯＳ（Local oxidation of silicon）酸化法により形成されている。あるいは、素子分離膜ＥＩは、ＳＴＩ（Shallow trench isolation）法により形成されていてもよい。また、素子分離膜ＥＩは、分離領域ＳＰＲのうち、領域ＳＰＲ２にも、形成されていてもよい。
また、図２および図３では図示は省略するが、図４に示すように、分離領域ＳＰＲのうち、領域ＳＰＲ１では、リサーフ層ＲＳＦ１上に、フィールドプレート電極ＲＦＰが、形成されていてもよい。フィールドプレート電極ＲＦＰは、高圧回路領域ＨＳＲの周囲を何重にも亘って囲むように、配置されている。
フィールドプレート電極ＲＦＰは、高圧回路領域ＨＳＲの外周に沿った方向にそれぞれ延在する複数の部分電極ＲＦＰ１が、高圧回路領域ＨＳＲの外周に交差する方向に配列しており、配列された複数の部分電極ＲＦＰ１が、互いに直列に接続されている。フィールドプレート電極ＲＦＰは、例えばアルミニウム（Ａｌ）からなる。
リサーフ層ＲＳＦ１のうち、フィールドプレート電極ＲＦＰとドレイン領域ＤＲ１との間に配置された部分上には、絶縁膜ＧＩ２を介して、フィールドプレート電極ＦＰ１が形成されている。フィールドプレート電極ＦＰ１は、フィールドプレート電極ＲＦＰと電気的に接続されている。フィールドプレート電極ＦＰ１は、例えば多結晶シリコン（ポリシリコン）からなる。
分離領域ＳＰＲのうち、領域ＳＰＲ１で、基板ＳＵＢ上には、ソース領域ＳＯ１、ゲート電極ＧＥ、フィールドプレート電極ＲＦＰおよびＦＰ１、ならびに、ドレイン領域ＤＲ１を覆う層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１は、例えば酸化シリコン（ＳｉＯ２）からなる。
分離領域ＳＰＲのうち、領域ＳＰＲ１で、層間絶縁膜ＩＬ１上には、ソース電極ＳＯＥ１、ゲートプレート電極ＧＰ１、フィールドプレート電極ＦＥおよびドレイン電極ＤＲＥ１が形成されている。ソース電極ＳＯＥ１、ゲートプレート電極ＧＰ１、フィールドプレート電極ＦＥおよびドレイン電極ＤＲＥ１の各々は、例えばアルミニウム（Ａｌ）からなり、互いに同一の工程により形成されている。なお、ソース電極ＳＯＥ１、ゲートプレート電極ＧＰ１、フィールドプレート電極ＦＥおよびドレイン電極ＤＲＥ１のうち、互いに隣り合う電極の間には、層間絶縁膜ＩＬ２が形成されている。
ソース電極ＳＯＥ１は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＳＣＮＴ１を介して、ソース領域ＳＯ１と電気的に接続されている。ゲートプレート電極ＧＰ１は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＧＣＮＴ１を介して、ゲート電極ＧＥと電気的に接続されている。ドレイン電極ＤＲＥ１は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＤＣＮＴ１を介して、ドレイン領域ＤＲ１と電気的に接続されている。
ソース電極ＳＯＥ１は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＳＣＮＴ２を介して、バックゲートＢＧと電気的に接続されている。これにより、バックゲートＢＧが、コンタクトＳＣＮＴ２、配線としてのソース電極ＳＯＥ１およびコンタクトＳＣＮＴ１を介して、ソース領域ＳＯ１と電気的に接続される。ソース電極ＳＯＥ１は、ソース領域ＳＯ１の上方、および、バックゲートＢＧの上方に形成されている。
ドレイン電極ＤＲＥ１は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＦＣＮＴ１を介して、フィールドプレート電極ＦＰ１と電気的に接続されている。これにより、フィールドプレート電極ＲＦＰは、フィールドプレート電極ＦＰ１およびコンタクトＦＣＮＴ１を介して、ドレイン電極ＤＲＥ１と電気的に接続される。そのため、フィールドプレート電極ＲＦＰは、分離領域ＳＰＲのうち、分離領域ＳＰＲの幅方向（図２および図３のＸ軸方向）における中央よりも低圧回路領域ＬＳＲ側に配置された部分で、接続トランジスタＴＲのドレイン電極ＤＲＥ１と電気的に接続されることになる。
一方、フィールドプレート電極ＲＦＰは、分離領域ＳＰＲのうち、分離領域ＳＰＲの幅方向（図２および図３のＸ軸方向）における中央よりも高圧回路領域ＨＳＲ側に配置された部分で、フィールドプレート電極ＦＥと電気的に接続されている。フィールドプレート電極ＦＥには、接地電位または信号処理回路ＬＧＣの電源電位が供給されている。なお、以下の説明では、フィールドプレート電極ＦＥには、接地電位が供給されているものとする。
フィールドプレート電極ＲＦＰのうち、最も外周側、すなわち低圧回路領域ＬＳＲに近い側に配置された部分が、接続トランジスタＴＲのドレイン電極ＤＲＥ１に接続されていることが好ましい。またフィールドプレート電極ＲＦＰのうち、最も内周側、すなわち高圧回路領域ＨＳＲに近い側に配置された部分が、フィールドプレート電極ＦＥと電気的に接続されていることが好ましい。このような場合、フィールドプレート電極ＲＦＰの延在方向に沿って、フィールドプレート電極ＲＦＰの大部分に電位勾配を持たせることができるので、電界の集中を、フィールドプレート電極ＲＦＰにより抑制する効果が大きくなる。
なお、分離領域ＳＰＲには、接続トランジスタとして、上記したように、ハイサイド駆動回路ＨＤＣから出力された信号を、信号処理回路ＬＧＣに入力、すなわち伝達するトランジスタのみならず、信号処理回路ＬＧＣから入力された信号を、ハイサイド駆動回路ＨＤＣに入力、すなわち伝達するトランジスタが形成されていてもよい。このような場合、接続トランジスタは、ｎチャネル型のＭＯＳＦＥＴからなる。そして、信号処理回路ＬＧＣは、接続トランジスタのゲート電極に接続され、ハイサイド駆動回路ＨＤＣは、接続トランジスタのドレインに接続される。
分離領域ＳＰＲのうち、領域ＳＰＲ１で、ｐ型半導体領域ＩＤＦ１のうち、例えば接続トランジスタＴＲに対して低圧回路領域ＬＳＲ側に配置された部分の上層部には、ｐ＋型半導体領域ＨＤＦ１が形成されている。ｐ＋型半導体領域ＨＤＦ１におけるｐ型の不純物濃度は、ｐ型半導体領域ＩＤＦ１におけるｐ型の不純物濃度よりも高い。
分離領域ＳＰＲのうち、領域ＳＰＲ１で、層間絶縁膜ＩＬ１上には、電極ＳＵＥ１が形成されている。電極ＳＵＥ１は、例えばアルミニウム（Ａｌ）からなり、例えばドレイン電極ＤＲＥ１を形成する工程と同一の工程により形成されている。電極ＳＵＥ１は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＣＮＴ１を介して、ｐ＋型半導体領域ＨＤＦ１と電気的に接続されている。
高圧回路領域ＨＳＲで、基板ＳＵＢ上には、ｎ−型半導体領域ＬＤＦ１が形成されている。ｎ−型半導体領域ＬＤＦ１は、高圧回路領域ＨＳＲに配置された部分のｎ−型半導体層ＥＰＩを含む。
高圧回路領域ＨＳＲで、基体ＢＳＥの上層部、および、ｎ−型半導体領域ＬＤＦ１の下層部には、ｎ型の半導体領域としての埋込拡散層ＢＤＦが形成されている。ｎ−型半導体領域ＬＤＦ１におけるｎ型の不純物濃度は、埋込拡散層ＢＤＦにおけるｎ型の不純物濃度よりも低い。
高圧回路領域ＨＳＲで、ｎ−型半導体領域ＬＤＦ１上には、素子分離膜ＥＩが形成されている。高圧回路領域ＨＳＲで、ｎ−型半導体層ＥＰＩのうち、互いに隣り合う２つの素子分離膜ＥＩの間に配置された部分の上層部には、ｎ＋型半導体領域ＨＤＦ２が形成されている。ｎ＋型半導体領域ＨＤＦ２におけるｎ型の不純物濃度は、ｎ−型半導体領域ＬＤＦ１におけるｎ型の不純物濃度よりも高い。
高圧回路領域ＨＳＲで、基板ＳＵＢ上には、ｎ＋型半導体領域ＨＤＦ２を覆う層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１上には、電極ＥＬ１が形成されている。電極ＥＬ１は、例えばアルミニウム（Ａｌ）からなり、例えばソース電極ＳＯＥ１を形成する工程と同一の工程により形成されている。電極ＥＬ１は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＣＮＴ２を介して、ｎ＋型半導体領域ＨＤＦ２と電気的に接続されている。電極ＥＬ１は、電源電位ＶＴを有する高圧電源ＨＶ（図１参照）と電気的に接続され、電極ＥＬ１には、高圧電源ＨＶの電源電位ＶＴが供給される。そのため、ｎ−型半導体領域ＬＤＦ１には、電極ＥＬ１を介して、高圧電源ＨＶの電源電位ＶＴが供給される。
なお、低圧回路領域ＬＳＲで、基板ＳＵＢ上には、ｎ−型半導体領域ＬＤＦ２が形成されている。ｎ−型半導体領域ＬＤＦ２は、低圧回路領域ＬＳＲに配置された部分のｎ−型半導体層ＥＰＩを含む。
図５に示すように、分離領域ＳＰＲのうち、領域ＳＰＲ１以外の領域ＳＰＲ２には、整流素子ＨＲＤが形成されている。整流素子ＨＲＤは、ｎチャネル型のＭＯＳＦＥＴであり、ブートストラップダイオードとしての機能を有する。
整流素子ＨＲＤは、ｎ−型半導体領域ＬＤＲ２と、ゲート絶縁膜ＧＩ３と、コントロールゲート電極ＣＧと、ｎ＋型半導体領域としてのソース領域ＳＯ２と、ｎ＋型半導体領域としてのドレイン領域ＤＲ２と、ｐ型半導体領域としてのリサーフ層ＲＳＦ２と、を有する。言い換えれば、ｎ−型半導体領域ＬＤＲ２と、ゲート絶縁膜ＧＩ３と、コントロールゲート電極ＣＧと、ソース領域ＳＯ２と、ドレイン領域ＤＲ２と、リサーフ層ＲＳＦ２と、により、トランジスタとしての整流素子ＨＲＤが形成されている。整流素子ＨＲＤは、ｎチャネル型の完全空乏型のＭＯＳＦＥＴである。
整流素子ＨＲＤにおいて電流が流れる電流経路には、ｐｎ接合が形成されていない。そのため、ｐｎ接合において少数キャリアが順方向と逆方向に逆流することが可能なリカバリー時間、すなわち逆回復時間が、原理的には零であり、キャリアの移動度が高い。なお、図１に示すように、整流素子ＨＲＤは、ｎチャネル型のＭＯＳＦＥＴと直列に接続された抵抗を有してもよい。
ｎ−型半導体領域ＬＤＲ２は、分離領域ＳＰＲのうち、領域ＳＰＲ２に配置された部分のｎ−型半導体層ＥＰＩを含む。また、領域ＳＰＲ２は、分離領域ＳＰＲのうち、ｐ型半導体領域ＩＤＦ１により囲まれた領域と、ｐ型半導体領域ＩＤＦ１が形成された領域と、を除いた領域を意味するものとする。
ゲート絶縁膜ＧＩ３は、分離領域ＳＰＲのうち、領域ＳＰＲ２で、ｎ−型半導体領域ＬＤＲ２上に、ｐ型半導体領域ＩＤＦ１から離れて形成されている。コントロールゲート電極ＣＧは、ゲート絶縁膜ＧＩ３上に、形成されている。ゲート絶縁膜ＧＩ３は、例えば酸化シリコン（ＳｉＯ２）からなり、コントロールゲート電極ＣＧは、例えば多結晶シリコン（ポリシリコン）からなる。
ソース領域ＳＯ２は、分離領域ＳＰＲのうち、領域ＳＰＲ２で、ｎ−型半導体領域ＬＤＲ２のうち、コントロールゲート電極ＣＧに対して低圧回路領域ＬＳＲ側に配置された部分の上層部に形成されている。ドレイン領域ＤＲ２は、分離領域ＳＰＲのうち、領域ＳＰＲ２で、ｎ−型半導体領域ＬＤＲ２のうち、コントロールゲート電極ＣＧに対して高圧回路領域ＨＳＲ側に配置された部分の上層部に形成されている。リサーフ層ＲＳＦ２は、分離領域ＳＰＲのうち、領域ＳＰＲ２で、ｎ−型半導体領域ＬＤＲ２のうち、コントロールゲート電極ＣＧに対して高圧回路領域ＨＳＲ側に配置された部分の上層部に形成されている。
ソース領域ＳＯ２におけるｎ型の不純物濃度は、ｎ−型半導体領域ＬＤＲ２におけるｎ型の不純物濃度よりも高い。ドレイン領域ＤＲ２におけるｎ型の不純物濃度は、ｎ−型半導体領域ＬＤＲ２におけるｎ型の不純物濃度よりも高い。
前述したＸ軸方向を、整流素子ＨＲＤのコントロールゲート電極ＣＧのゲート長方向とするとき、ソース領域ＳＯ２、コントロールゲート電極ＣＧ、リサーフ層ＲＳＦ２およびドレイン領域ＤＲ２は、Ｘ軸方向に配列されている。具体的には、ソース領域ＳＯ２、コントロールゲート電極ＣＧ、リサーフ層ＲＳＦ２およびドレイン領域ＤＲ２は、Ｘ軸方向において、低圧回路領域ＬＳＲから高圧回路領域ＨＳＲに向かって、ソース領域ＳＯ２、コントロールゲート電極ＣＧ、リサーフ層ＲＳＦ２およびドレイン領域ＤＲ２の順に配列されている。
なお、ソース領域ＳＯ２、コントロールゲート電極ＣＧ、リサーフ層ＲＳＦ２およびドレイン領域ＤＲ２が配列される方向、すなわち整流素子ＨＲＤのゲート長方向は、少なくともＹ軸方向と交差する方向であればよいので、Ｘ軸方向と同一の方向でなくてもよい。
リサーフ層ＲＳＦ２上には、素子分離膜ＥＩが形成されている。素子分離膜ＥＩは、例えば酸化シリコン（ＳｉＯ２）膜からなる。このとき、コントロールゲート電極ＣＧのうち、ドレイン領域ＤＲ２側の部分は、素子分離膜ＥＩ上に形成されている。
なお、分離領域ＳＰＲのうち、領域ＳＰＲ２で、ｎ−型半導体領域ＬＤＲ２のうち、コントロールゲート電極ＣＧに対して低圧回路領域ＬＳＲ側に配置された部分の上層部に、ｎ型半導体領域ＤＮＷ２が形成され、ソース領域ＳＯ２が、ｎ型半導体領域ＤＮＷ２の上層部に形成されていてもよい。ｎ型半導体領域ＤＮＷ２におけるｎ型の不純物濃度は、ｎ−型半導体領域ＬＤＲ２におけるｎ型の不純物濃度よりも高く、かつ、ソース領域ＳＯ２におけるｎ型の不純物濃度よりも低い。
また、分離領域ＳＰＲのうち、領域ＳＰＲ２で、領域ＳＰＲ１と同様に、リサーフ層ＲＳＦ２上に、フィールドプレート電極ＲＦＰおよびＦＰ２が、形成されていてもよい。なお、フィールドプレート電極ＦＰ２の一部は、ｎ−型半導体領域ＬＤＲ２上に、絶縁膜ＧＩ４を介して形成されている。
分離領域ＳＰＲのうち、領域ＳＰＲ２で、基板ＳＵＢ上には、ソース領域ＳＯ２、コントロールゲート電極ＣＧ、フィールドプレート電極ＲＦＰおよびＦＰ２、ならびに、ドレイン領域ＤＲ２を覆う層間絶縁膜ＩＬ１が形成されている。層間絶縁膜ＩＬ１上には、ソース電極ＳＯＥ２、ゲートプレート電極ＧＰ２およびドレイン電極ＤＲＥ２が形成されている。ソース電極ＳＯＥ２、ゲートプレート電極ＧＰ２およびドレイン電極ＤＲＥ２の各々は、例えばアルミニウム（Ａｌ）からなり、互いに同一の工程により形成されている。なお、ソース電極ＳＯＥ２、ゲートプレート電極ＧＰ２およびドレイン電極ＤＲＥ２のうち、互いに隣り合う電極の間には、層間絶縁膜ＩＬ２が形成されている。
ソース電極ＳＯＥ２は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＳＣＮＴ３を介して、ソース領域ＳＯ２と電気的に接続されている。ゲートプレート電極ＧＰ２は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＧＣＮＴ２を介して、コントロールゲート電極ＣＧと電気的に接続されている。ドレイン電極ＤＲＥ２は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＤＣＮＴ２を介して、ドレイン領域ＤＲ２と電気的に接続されている。
ゲートプレート電極ＧＰ２は、電圧制御回路ＧＣＣ（図１参照）と電気的に接続されている。ソース電極ＳＯＥ２は、電源電位ＶＣＣを有する低圧電源ＬＶと電気的に接続されている。また、ドレイン電極ＤＲＥ２は、高圧回路領域ＨＳＲを介して、例えばブートストラップコンデンサからなる容量素子ＢＳＣと電気的に接続されている。
ｎ−型半導体領域ＬＤＲ２のうち、ソース領域ＳＯ２を挟んでコントロールゲート電極ＣＧと反対側には、ｐ型半導体領域ＩＤＦ２が形成されている。ｐ型半導体領域ＩＤＦ２は、分離領域ＳＰＲのうち、領域ＳＰＲ２で、高圧回路領域ＨＳＲを囲む部分であって、かつ、最も外周側の部分に、形成されている。これにより、ｎ−型半導体領域ＬＤＲ２を、ｎ−型半導体層ＥＰＩのうち、低圧回路領域ＬＳＲに配置された部分から電気的に分離することができる。
分離領域ＳＰＲのうち、領域ＳＰＲ２の一部であって、ｐ型半導体領域ＩＤＦ２と重なる部分では、基体ＢＳＥの上層部、および、ｎ−型半導体領域ＬＤＲ２の下層部には、ｐ型半導体領域としての埋込拡散層ＢＩＤＦが形成されている。ｐ型半導体領域ＩＤＦ２は、埋込拡散層ＢＩＤＦを介して、基体ＢＳＥと接触している。これにより、ｎ−型半導体領域ＬＤＲ２を、ｎ−型半導体層ＥＰＩのうち、低圧回路領域ＬＳＲに配置された部分から電気的に分離することができる。
分離領域ＳＰＲのうち、領域ＳＰＲ２で、ｐ型半導体領域ＩＤＦ２の上層部には、ｐ＋型半導体領域ＨＤＦ３が形成されている。ｐ＋型半導体領域ＨＤＦ３におけるｐ型の不純物濃度は、ｐ型半導体領域ＩＤＦ２におけるｐ型の不純物濃度よりも高い。
分離領域ＳＰＲのうち、領域ＳＰＲ２で、層間絶縁膜ＩＬ１上には、電極ＳＵＥ１が形成されている。電極ＳＵＥ２は、例えばアルミニウム（Ａｌ）からなり、例えばソース電極ＳＯＥ２を形成する工程と同一の工程により形成されている。電極ＳＵＥ２は、層間絶縁膜ＩＬ１を貫通する接続電極としてのコンタクトＣＮＴ３を介して、ｐ＋型半導体領域ＨＤＦ３と電気的に接続されている。
＜実施の形態１の半導体装置の動作＞
次に、図１および図４〜図８を参照し、本実施形態１に係る半導体装置ＳＤの動作について説明する。図６は、実施の形態１の半導体装置における接続トランジスタ周辺の等価回路図である。図７および図８は、実施の形態１の半導体装置の要部平面図である。
図７は、図２のうち、接続トランジスタＴＲの周辺を示し、図８は、図２のうち、接続トランジスタＴＲの周辺を拡大して示す。また、図７および図８では、平面図に合わせて接続トランジスタＴＲの電気的な接続の状態を模式的に示す。また、図４は、図７および図８のＡ−Ａ線に沿った断面図であり、図５は、図７および図８のＢ−Ｂ線に沿った断面図である。
図６に示すように、接続トランジスタＴＲのソース領域ＳＯ１は、電源電位ＶＢを有する電源配線ＶＩＮＣ２（図１参照）と電気的に接続されており、ソース領域ＳＯ１には、電源電位ＶＢが供給される。接続トランジスタＴＲのゲート電極ＧＥは、高圧回路領域ＨＳＲに形成されたハイサイド駆動回路ＨＤＣと電気的に接続され、ハイサイド駆動回路ＨＤＣにおける基準電位ＶＳが供給される。また、基準電位ＶＳは、高圧回路領域ＨＳＲにおいて、ハイサイド駆動回路ＨＤＣに電力制御回路ＯＰＣの出力端子ＯＴ１から入力される電位である。
接続トランジスタＴＲのドレイン領域ＤＲ１は、レベルシフト抵抗Ｒを介して、接地電位ＧＮＤを有する接地配線と電気的に接続されている。レベルシフト抵抗Ｒとドレイン領域ＤＲ１との間には、出力端子ＯＴ２が設けられ、出力端子ＯＴ２は、低圧回路領域ＬＳＲに形成された信号処理回路ＬＧＣと電気的に接続されている。すなわち、接続トランジスタＴＲは、ハイサイド駆動回路ＨＤＣと信号処理回路ＬＧＣとを電気的に接続する。
なお、整流素子ＨＲＤのソース領域ＳＯ２は、電源電位ＶＣＣを有する低圧電源ＬＶと電気的に接続されている。また、ｐ型半導体領域ＩＤＦ１およびＩＤＦ２には、０Ｖ、すなわち接地電位が供給されている。これは、基体ＢＳＥに、０Ｖ、すなわち接地電位が供給され、ｐ型半導体領域ＩＤＦ１およびＩＤＦ２の各々が、基体ＢＳＥと接触しているためである。
まず、容量素子ＢＳＣに電荷が蓄積されていない状態で、低レベル（Ｌレベル）の制御信号ＨＩＮが半導体装置ＳＤに入力され、高レベル（Ｈレベル）の制御信号ＬＩＮが半導体装置ＳＤに入力される。これにより、電力制御回路ＯＰＣのハイサイド側のトランジスタＨＭはオフ状態になり、電力制御回路ＯＰＣのローサイド側のトランジスタＬＭはオン状態になる。そして、Ｈレベルの制御信号ＬＩＮは、電圧制御回路ＧＣＣにも入力され、電圧制御回路ＧＣＣは、ｎチャネル型のＭＯＳＦＥＴとしての整流素子ＨＲＤのコントロールゲート電極ＣＧに、電源電位ＶＣＣを供給する。
すると、ｎ−型半導体領域ＬＤＲ２のうち、コントロールゲート電極ＣＧ下に配置された部分にはキャリアとしての電子が集まり、ｎ−型半導体領域ＬＤＲ２のうち、ソース領域ＳＯ２とドレイン領域ＤＲ２との間に配置された部分は空乏化していない状態になる。これにより、整流素子ＨＲＤがオン状態になり、ソース領域ＳＯ２とドレイン領域ＤＲ２との間で電流が流れ、電源電位ＶＣＣを有する低圧電源ＬＶと容量素子ＢＳＣとの間で整流素子ＨＲＤを介して電流が流れ、容量素子ＢＳＣに電荷が蓄積される。なお、整流素子ＨＲＤがオン状態になるときに集まる電子は多数キャリアであるため、整流素子ＨＲＤがオン状態になるときの応答速度は速い。
そして、容量素子ＢＳＣに電荷が蓄積されるのに伴って、容量素子ＢＳＣの電源配線ＶＩＮＣ２側の端子の電位、すなわち電源電位ＶＢは、徐々に上昇し、最終的に低圧電源ＬＶの電源電位ＶＣＣと等しくなる。
次に、容量素子ＢＳＣに電荷が蓄積されている状態で、高レベル（Ｈレベル）の制御信号ＨＩＮが半導体装置ＳＤに入力され、低レベル（Ｌレベル）の制御信号ＬＩＮが半導体装置ＳＤに入力される。これにより、電力制御回路ＯＰＣのハイサイド側のトランジスタＨＭはオン状態になり、電力制御回路ＯＰＣのローサイド側のトランジスタＬＭはオフ状態になる。そして、Ｌレベルの制御信号ＬＩＮは、電圧制御回路ＧＣＣにも入力され、電圧制御回路ＧＣＣは、ｎチャネル型のＭＯＳＦＥＴとしての整流素子ＨＲＤのコントロールゲート電極ＣＧに、０Ｖの電位を供給する。
すると、ｎ−型半導体領域ＬＤＲ２のうち、コントロールゲート電極ＣＧ下に配置された部分にはキャリアとしての電子が集まらなくなり、ｎ−型半導体領域ＬＤＲ２のうち、ソース領域ＳＯ２とドレイン領域ＤＲ２との間に配置された部分は空乏化した状態になる。これにより、整流素子ＨＲＤがオフ状態になり、ソース領域ＳＯ２とドレイン領域ＤＲ２との間で電流が流れなくなり、電源電位ＶＣＣを有する低圧電源ＬＶと容量素子ＢＳＣとの間で電流が流れなくなる。
なお、ｐ型の半導体領域ＢＩＤＦがｎ−型半導体領域ＬＤＲ２の下方に張り出しているため、ｎ−型半導体領域ＬＤＲ２のうち、ソース領域ＳＯ２付近に配置された部分は、より空乏化しやすくなる。したがって、整流素子ＨＲＤがオフ状態になるときの応答速度は速い。
また、ハイサイド側のトランジスタＨＭがオン状態になり、ローサイド側のトランジスタＬＭがオフ状態になるため、容量素子ＢＳＣの電源配線ＶＩＮＣ２側と反対側の端子には、高圧電源ＨＶの電源電位ＶＴが供給される。そのため、容量素子ＢＳＣの電源配線ＶＩＮＣ２側の端子の電位、すなわち電源電位ＶＢは、電源電位ＶＴと電源電位ＶＣＣとの和に等しくなるまで上昇する。なお、整流素子ＨＲＤはオフ状態になっているため、電源配線ＶＩＮＣ２の電源電位ＶＢが電源電位ＶＴと電源電位ＶＣＣとの和に等しくなるまで上昇しても、電源配線ＶＩＮＣ２と電源配線ＶＩＮＣ１との間で電流は流れない。
このとき、高圧回路領域ＨＳＲにおける基準電位ＶＳは、電源電位ＶＴに等しくなっている。そして、図６〜図８に示すように、接続トランジスタＴＲのゲート電極ＧＥに、高圧回路領域ＨＳＲにおける基準電位ＶＳ（電源電位ＶＴ）が供給され、接続トランジスタＴＲのソース領域ＳＯ１およびバックゲートＢＧに、電源電位ＶＢ（電源電位ＶＴと電源電位ＶＣＣとの和）が供給される。すると、ドレイン領域ＤＲ１と接地配線との間でレベルシフト抵抗Ｒを介してドレイン電流Ｉｄｓが流れ、ドレイン領域ＤＲ１とレベルシフト抵抗Ｒとの間の出力端子ＯＴ２には、接地電位に対して、ドレイン電流Ｉｄｓとレベルシフト抵抗Ｒとの積に等しい電位だけ上昇した出力電位ＶＯＵＴが出力される。そして、出力端子ＯＴ２から出力された出力電位ＶＯＵＴは、低圧回路領域ＬＳＲに形成された、例えば信号処理回路ＬＧＣに入力、すなわち伝達される。
このようにして、接続トランジスタＴＲは、高圧回路領域ＨＳＲにおける基準電位ＶＳ（電源電位ＶＴ）を、出力電位ＶＯＵＴにレベルシフトして、低圧回路領域ＬＳＲに伝達することができる。ここで、例えば出力電位ＶＯＵＴが基準電位ＶＳ（電源電位ＶＴ）よりも低くなるようにレベルシフト抵抗Ｒを調整することにより、接続トランジスタＴＲは、高圧回路領域ＨＳＲにおける基準電位ＶＳ（電源電位ＶＴ）を、出力電位ＶＯＵＴに降圧（レベルダウン）して、低圧回路領域ＬＳＲに伝達することができる。
その後、ハイサイド駆動回路ＨＤＣは、容量素子ＢＳＣに蓄積されている電荷を用いながら動作する。そのため、容量素子ＢＳＣに蓄積された電荷は減少してなくなり、電源配線ＶＩＮＣ２の電源電位ＶＢは減少して、例えば電源電位ＶＴに等しくなる。
次に、容量素子ＢＳＣに電荷が蓄積されていない状態で、再びＬレベルの制御信号ＨＩＮが半導体装置ＳＤに入力され、再び高レベルＨレベルの制御信号ＬＩＮが半導体装置ＳＤに入力される。このようにして、上記した動作が繰り返される。
＜比較例の半導体装置＞
次に、比較例の半導体装置について説明する。図９および図１０は、比較例の半導体装置の要部平面図である。図１１および図１２は、比較例の半導体装置の要部断面図である。
図９は、接続トランジスタＴＲの周辺を示し、図１０は、接続トランジスタＴＲの周辺を拡大して示す。また、図９および図１０では、平面図に加えて接続トランジスタＴＲの電気的な接続の状態を模式的に示す。図１１は、図９および図１０のＡ−Ａ線に沿った断面図であり、図１２は、図１０のＤ−Ｄ線に沿った断面図である。また、図１２では、断面図に合わせて電気的な接続の状態を模式的に示す。
比較例の半導体装置は、接続トランジスタＴＲが、ｐ型半導体領域ＩＤＦ１により囲まれていない点で、実施の形態１の半導体装置と異なる。それ以外の点については、比較例の半導体装置は、実施の形態１の半導体装置と同様である。
比較例の半導体装置でも、実施の形態１の半導体装置と同様に、ｎ−型半導体領域ＬＤＲ１は、分離領域ＳＰＲのうち、接続トランジスタＴＲが形成された領域ＳＰＲ１に配置された部分のｎ−型半導体層ＥＰＩを含む。
しかし、比較例の半導体装置では、実施の形態１の半導体装置と異なり、ソース領域ＳＯ１、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１は、ｐ型半導体領域ＩＤＦ１により囲まれていない。すなわち、接続トランジスタＴＲは、ｐ型半導体領域ＩＤＦ１により囲まれていない。そのため、分離領域ＳＰＲのうち、領域ＳＰＲ１は、接続トランジスタＴＲが形成された領域ではあるが、ｐ型半導体領域ＩＤＦ１により囲まれた領域ではない。なお、ｎ−型半導体領域ＬＤＲ２のうち、ソース領域ＳＯ２を挟んでコントロールゲート電極ＣＧと反対側には、ｐ型半導体領域ＩＤＦ１が形成されている。
比較例の半導体装置でも、実施の形態１の半導体装置と同様に、分離領域ＳＰＲのうち、領域ＳＰＲ２には、整流素子ＨＲＤが形成されている。
図１２に示すように、比較例の半導体装置では、寄生バイポーラトランジスタＰＢＴ１が形成されている。寄生バイポーラトランジスタＰＢＴ１は、ｐｎｐバイポーラトランジスタである。寄生バイポーラトランジスタＰＢＴ１は、ｐ型半導体領域ＩＤＦ２およびＢＩＤＦをコレクタとして有し、ｎ−型半導体領域ＬＤＲ１およびＬＤＲ２ならびに整流素子ＨＲＤのｎ型半導体領域ＤＮＷ２およびソース領域ＳＯ２をベースとして有し、接続トランジスタＴＲのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１をエミッタとして有する。
また、比較例の半導体装置では、寄生ダイオードＰＤ１が形成されている。寄生ダイオードＰＤ１は、接続トランジスタＴＲのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１をアノードとして有し、ｎ−型半導体領域ＬＤＲ１およびＬＤＲ２ならびに整流素子ＨＲＤのｎ型半導体領域ＤＮＷ２およびソース領域ＳＯ２をカソードとして有する。
前述したように、接続トランジスタＴＲのソース領域ＳＯ１に電源電位ＶＢ（容量素子ＢＳＣに電荷が貯まっているとき）が印加され、接続トランジスタＴＲがオン状態になるときを考える。このときのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１の電位は、出力電位ＶＯＵＴに等しい電位（例えば２０Ｖ）である。一方、整流素子ＨＲＤのソース領域ＳＯ２には、接続トランジスタＴＲがオン状態のときのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１の電位よりも低い電位である電源電位ＶＣＣ（例えば１５Ｖ）が供給される。そのため、寄生バイポーラトランジスタＰＢＴ１が動作し、リーク電流ＬＣ１が流れる。または、寄生ダイオードＰＤ１が動作し、リーク電流ＬＣ２が流れる。
すなわち、比較例の半導体装置では、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を有する。したがって、比較例の半導体装置では、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１またはＬＣ２が流れる。
つまり、比較例の半導体装置では、混載された半導体素子と、ｐチャネル型のＭＯＳＦＥＴからなる接続トランジスタと、の間に形成された寄生バイポーラトランジスタまたは寄生ダイオードが動作し、寄生バイポーラトランジスタまたは寄生ダイオードを通ってリーク電流が流れるおそれがあり、半導体装置の性能が低下する。
＜本実施の形態の主要な特徴と効果＞
本実施の形態１の半導体装置では、ソース領域ＳＯ１、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１は、ｐ型半導体領域ＩＤＦ１により囲まれている。そのため、接続トランジスタＴＲは、ｐ型半導体領域ＩＤＦ１により囲まれている。また、領域ＳＰＲ１は、ｐ型半導体領域ＩＤＦ１により囲まれた領域と、ｐ型半導体領域ＩＤＦ１が形成された領域と、を含む。
本実施の形態１の半導体装置では、比較例の半導体装置とは異なり、寄生バイポーラトランジスタＰＢＴ１（図８参照）のベースのうち、領域ＳＰＲ１に配置された部分としてのｎ−型半導体領域ＬＤＲ１と、領域ＳＰＲ２に配置された部分としてのｎ−型半導体領域ＬＤＲ２ならびにｎ型半導体領域ＤＮＷ２およびソース領域ＳＯ２とが、ｐ型半導体領域ＩＤＦ１により分離されている。そのため、本実施の形態１の半導体装置では、比較例の半導体装置とは異なり、整流素子ＨＲＤのソース領域ＳＯ２に、接続トランジスタＴＲがオン状態のときのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１の電位よりも低い電位である電源電位ＶＣＣが供給された場合でも、寄生バイポーラトランジスタＰＢＴ１が動作しにくい。
また、本実施の形態１の半導体装置では、比較例の半導体装置とは異なり、寄生ダイオードＰＤ１（図８参照）のうち領域ＳＰＲ１に配置された部分としてのｎ−型半導体領域ＬＤＲ１と、寄生ダイオードＰＤ１のうち領域ＳＰＲ２に配置された部分としてのｎ−型半導体領域ＬＤＲ２ならびにｎ型半導体領域ＤＮＷ２およびソース領域ＳＯ２とが、ｐ型半導体領域ＩＤＦ１により分離されている。そのため、本実施の形態１の半導体装置では、比較例の半導体装置とは異なり、整流素子ＨＲＤのソース領域ＳＯ２に、接続トランジスタＴＲがオン状態のときのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１の電位よりも低い電位である電源電位ＶＣＣが供給された場合でも、寄生ダイオードＰＤ１が動作しにくい。
そのため、本実施の形態１の半導体装置では、比較例の半導体装置に比べ、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１およびＬＣ２（図８参照）が流れることを、防止または抑制することができる。したがって、レベルダウンシフタとしてのｐチャネル型ＭＯＳＦＥＴからなる接続トランジスタＴＲと、例えば整流素子ＨＲＤなどの半導体素子とを、近接させながら混載することが可能となる。
すなわち、本実施の形態１によれば、レベルダウンシフタとしてのｐチャネル型ＭＯＳＦＥＴからなる接続トランジスタＴＲと、例えば整流素子ＨＲＤなどの半導体素子とを、近接させながら混載した場合でも、半導体装置の性能を向上させることができる。
図１３は、寄生バイポーラトランジスタを流れるリーク電流の電圧依存性を示すグラフである。図１３は、比較例および実施の形態１について、接続トランジスタＴＲがオン状態のときに、接続トランジスタＴＲのドレイン領域ＤＲ１と低圧電源ＬＶとの間の電圧Ｖと、接続トランジスタＴＲのドレイン領域ＤＲ１と低圧電源ＬＶとの間を流れる電流Ｉとの関係を示す。
図７〜図１０に示したように、整流素子ＨＲＤのソース領域ＳＯ２は、電源電位ＶＣＣを有する低圧電源ＬＶと電気的に接続されている。したがって、図１３は、比較例および実施の形態１について、接続トランジスタＴＲがオン状態のときに、ドレイン領域ＤＲ１とソース領域ＳＯ２との間の電圧Ｖと、ドレイン領域ＤＲ１とソース領域ＳＯ２との間を流れる電流Ｉとの関係を示す。また、ドレイン領域ＤＲ１とソース領域ＳＯ２との間を流れる電流Ｉは、寄生ダイオードＰＤ１を流れる電流であり、寄生バイポーラトランジスタＰＢＴ１のエミッタとベースとの間を流れるベース電流である。
図１３に示すように、比較例の半導体装置では、電圧Ｖが０Ｖ近傍でも、電圧Ｖの増加に伴って電流Ｉが急激に増加する。これは、比較例の半導体装置では、寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１が動作してリーク電流が流れることを意味する。
一方、実施の形態１の半導体装置では、電圧Ｖが３０Ｖ程度以上の範囲で、電流Ｉは電圧Ｖの増加に伴って増加するものの、電圧Ｖが３０Ｖ程度未満の範囲では、電流Ｉは、電圧Ｖの増加に伴ってほとんど増加しない。これは、前述したように、本実施の形態１の半導体装置では、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１が動作しないことを意味する。
好適には、ｐ型半導体領域ＩＤＦ１は、平面視において、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１に対して、Ｙ軸方向における一方の側（図８中上側）に配置された部分ＰＴ１を含む。また、ｐ型半導体領域ＩＤＦ１は、平面視において、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１に対して、Ｘ軸方向における一方の側と反対側（図８中左側）に配置された部分ＰＴ２を含む。また、ｐ型半導体領域ＩＤＦ１は、平面視において、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１に対して、Ｙ軸方向における一方の側と反対側（図８中下側）に配置された部分ＰＴ３を含む。そして、ｐ型半導体領域ＩＤＦ１のうち、部分ＰＴ１、部分ＰＴ２および部分ＰＴ３は、一体的に形成されている。
前述したように、領域ＳＰＲ２で、寄生バイポーラトランジスタＰＢＴ１のコレクタとしてのｐ型半導体領域ＩＤＦ２は、ｎ−型半導体領域ＬＤＲ２のうち、コントロールゲート電極ＣＧに対して低圧回路領域ＬＳＲ側（図８中左側）に配置された部分に形成されている。そのため、寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１の電流経路は、主として、接続トランジスタＴＲに対して、Ｙ軸方向における一方の側（図８中上側）、Ｘ軸方向における一方の側と反対側（図８中左側）、および、Ｙ軸方向における一方の側と反対側（図８中下側）に偏在する。したがって、例えばｎ−型半導体領域ＬＤＲ１の電位と、ｎ−型半導体領域ＬＤＦ１の電位が等しい場合には、ｐ型半導体領域ＩＤＦ１のうち、Ｘ軸方向における一方の側（図８中右側）に配置された部分ＰＴ４が形成されず、部分ＰＴ１、ＰＴ２およびＰＴ３が一体的に形成されてもよい。このような場合でも、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１またはＬＣ２が流れることを、確実に防止または抑制することができる。
さらに好適には、ｐ型半導体領域ＩＤＦ１は、平面視において、Ｘ軸方向における一方の側（図８中右側）に配置された部分ＰＴ４を含む。そして、ｐ型半導体領域ＩＤＦ１のうち、部分ＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４は、一体的に形成されている。このような場合、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１またはＬＣ２が流れることを、より確実に防止または抑制することができる。
なお、このとき、整流素子ＨＲＤのソース領域ＳＯ２、コントロールゲート電極ＣＧ、リサーフ層ＲＳＦ２およびドレイン領域ＤＲ２の各々は、ｎ−型半導体領域ＬＤＲ２のうち、例えば部分ＰＴ１に対して、Ｙ軸方向における一方の側（図８中上側）に配置された部分に、部分ＰＴ１から離れて形成されている。また、ｐ型半導体領域ＩＤＦ２は、領域ＳＰＲ２で、ｎ−型半導体領域ＬＤＲ２のうち、例えば部分ＰＴ１に対して、Ｙ軸方向における一方の側（図８中上側）に配置された部分に形成され、ｐ型半導体領域ＩＤＦ２は、基体ＢＳＥと接触している。
また、好適には、ｐ型半導体領域ＩＤＦ１は、基体ＢＳＥと接触している。このような場合も、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１またはＬＣ２が流れることを、確実に防止または抑制することができる。
なお、最も好適な場合は、ｐ型半導体領域ＩＤＦ１全体が一体的に形成され、一体的に形成されたｐ型半導体領域ＩＤＦ１が、全周に亘って接続トランジスタＴＲを囲み、かつ、全周に亘って基体ＢＳＥと接触している場合である。このような場合、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流が流れることを、完全に防止することができる。
なお、図８に示すように、本実施の形態１の半導体装置では、寄生バイポーラトランジスタＰＢＴ２が形成されている。寄生バイポーラトランジスタＰＢＴ２は、ｐｎｐバイポーラトランジスタである。寄生バイポーラトランジスタＰＢＴ２は、ｐ型半導体領域ＩＤＦ１をコレクタとして有し、ｎ−型半導体領域ＬＤＲ１をベースとして有し、接続トランジスタＴＲのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１をエミッタとして有する。
ここで、好適には、バックゲートＢＧは、配線としてのソース電極ＳＯＥ１を介して、ソース領域ＳＯ１と電気的に接続されている。これにより、寄生バイポーラトランジスタＰＢＴ２において、エミッタとしてのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１に供給される電位を、ベースとしてのｎ−型半導体領域ＬＤＲ１に供給される電位と等しくすることができる。そのため、寄生バイポーラトランジスタＰＢＴ２を、動作させないことができる。したがって、寄生バイポーラトランジスタＰＢＴ２を通ってリーク電流ＬＣ３が流れることを、防止または抑制することができる。
また、図８に示すように、本実施の形態１の半導体装置では、寄生バイポーラトランジスタＰＢＴ３が形成されている。寄生バイポーラトランジスタＰＢＴ３は、ｎｐｎバイポーラトランジスタである。寄生バイポーラトランジスタＰＢＴ３は、ｎ−型半導体領域ＬＤＲ１をコレクタとして有し、ｐ型半導体領域ＩＤＦ１をベースとして有し、ｎ−型半導体領域ＬＤＲ２ならびに整流素子ＨＲＤのｎ型半導体領域ＤＮＷ２およびソース領域ＳＯ２をエミッタとして有する。
しかし、本実施の形態１の半導体装置では、エミッタとしてのｎ−型半導体領域ＬＤＲ２ならびに整流素子ＨＲＤのｎ型半導体領域ＤＮＷ２およびソース領域ＳＯ２には、電源電位ＶＣＣが供給され、ベースとしてのｐ型半導体領域ＩＤＦ１には、エミッタに供給される電位よりも低い電位である０Ｖ、すなわち接地電位が供給される。そのため、寄生バイポーラトランジスタＰＢＴ３は、動作しない。そのため、寄生バイポーラトランジスタＰＢＴ３を通ってリーク電流ＬＣ４が流れることを、防止または抑制することができる。
図１４は、寄生バイポーラトランジスタを流れるリーク電流の電圧依存性を示すグラフである。図１４は、実施の形態１について、接続トランジスタＴＲのソース領域ＳＯ１と低圧電源ＬＶとの間の電圧Ｖと、接続トランジスタＴＲのソース領域ＳＯ１と低圧電源ＬＶとの間を流れる電流Ｉとの関係を示す。
図７〜図１０に示したように、整流素子ＨＲＤのソース領域ＳＯ２は、電源電位ＶＣＣを有する低圧電源ＬＶと電気的に接続されている。また、前述したように、ソース領域ＳＯ１は、配線としてのソース電極ＳＯＥ１を介して、接続トランジスタＴＲのバックゲートＢＧと電気的に接続されている。したがって、図１３は、接続トランジスタＴＲがオン状態のときに、ソース領域ＳＯ１とソース領域ＳＯ２との間の電圧Ｖと、ソース領域ＳＯ１とソース領域ＳＯ２との間を流れる電流Ｉとの関係を示す。また、ソース領域ＳＯ１とソース領域ＳＯ２との間を流れる電流Ｉは、寄生バイポーラトランジスタＰＢＴ３のコレクタとエミッタとの間を流れるコレクタ電流である。
図１４に示すように、寄生バイポーラトランジスタＰＢＴ３では、電圧Ｖが４０Ｖ程度以上の範囲で、電流Ｉは電圧Ｖの増加に伴って増加するものの、電圧Ｖが４０Ｖ程度未満の範囲では、電流Ｉは、電圧Ｖの増加に伴ってほとんど増加しない。これは、実施の形態１の半導体装置では、電圧Ｖが４０Ｖ程度未満の範囲では、寄生バイポーラトランジスタＰＢＴ３が動作せずリーク電流ＬＣ４が流れないことを意味する。
図１５は、実施の形態１の半導体装置の要部断面図である。図１５は、図８のＣ−Ｃ線に沿った断面図である。
前述したように、ｐ型半導体領域ＩＤＦ１は、平面視において、リサーフ層ＲＳＦ１から離れている。すなわち、ｐ型半導体領域ＩＤＦ１のうち、部分ＰＴ１、ＰＴ２およびＰＴ３およびＰＴ４は、平面視において、領域ＳＰＲ１に形成されたリサーフ層ＲＳＦ１から離れている。また、ｐ型半導体領域ＩＤＦ１のうち、部分ＰＴ１、ＰＴ２およびＰＴ３およびＰＴ４は、平面視において、領域ＳＰＲ２に形成されたリサーフ層ＲＳＦ２から離れている。
すなわち、図１５に示すように、部分ＰＴ３は、領域ＳＰＲ１に形成されたリサーフ層ＲＳＦ１、および、領域ＳＰＲ２に形成されたリサーフ層ＲＳＦ２のいずれからも離れている。ここで、Ｙ軸方向（図８参照）におけるリサーフ層ＲＳＦ１と部分ＰＴ３との距離、すなわち、リサーフ層ＲＳＦ１と部分ＰＴ３との間に配置された部分のｎ−型半導体領域ＬＤＲ１の、Ｙ軸方向（図８参照）における幅を、幅Ｗｎ１とする。また、Ｙ軸方向における部分ＰＴ３の幅を、幅Ｗｐとする。
ここで、ｐ型半導体領域ＩＤＦ１に０Ｖが供給される場合には、ソース領域ＳＯ１に供給される電位が電源電位ＶＴより十分低いときでも、リサーフ層ＲＳＦ１とｐ型半導体領域ＩＤＦ１との間のｎ−型半導体領域ＬＤＲ１、および、ｐ型半導体領域ＩＤＦ１のいずれも十分に空乏化するように、幅Ｗｎ１および幅Ｗｐを十分に狭くすることが好ましい。これにより、領域ＳＰＲ１に形成された接続トランジスタＴＲと、領域ＳＰＲ２に形成された整流素子ＨＲＤなどの半導体素子とを、電気的に確実に分離することができる。具体的には、幅Ｗｎ１および幅Ｗｐの各々を、例えば３〜１０μｍ程度とすることができる。
一方、リサーフ層ＲＳＦ２と部分ＰＴ３との間に配置された部分のｎ−型半導体層ＥＰＩの、Ｙ軸方向（図８参照）における幅を、幅Ｗｎ２とする。ここで、ｐ型半導体領域ＩＤＦ１に０Ｖが供給される場合には、ソース領域ＳＯ１に供給される電位が電源電位ＶＴより十分低いときでも、リサーフ層ＲＳＦ２とｐ型半導体領域ＩＤＦ１との間のｎ−型半導体層ＥＰＩ、および、ｐ型半導体領域ＩＤＦ１のいずれも十分に空乏化するように、幅Ｗｎ２および幅Ｗｐを十分に狭くすることが好ましい。これにより、領域ＳＰＲ１に形成された接続トランジスタＴＲと、領域ＳＰＲ２に形成された整流素子ＨＲＤなどの半導体素子とを、電気的に確実に分離することができる。具体的には、幅Ｗｎ２および幅Ｗｐの各々を、例えば３〜１０μｍ程度とすることができる。
＜実施の形態１の半導体装置の変形例＞
次に、本実施の形態１の半導体装置の変形例について説明する。図１６は、実施の形態１の半導体装置の変形例の断面図である。なお、図１６は、実施の形態１における図５の断面図に相当する断面図である。
本変形例の半導体装置は、整流素子ＨＲＤが、ｎチャネル型の完全空乏型ＭＯＳＦＥＴに代えて、完全空乏型ＭＯＳＦＥＴではないｎチャネル型のＭＯＳＦＥＴと、ダイオードと、を有する点で、実施の形態１の半導体装置と異なる。それ以外の点については、本変形例の半導体装置は、実施の形態１の半導体装置と同様にすることができるため、その説明を省略する。
本変形例における整流素子ＨＲＤは、実施の形態１における整流素子ＨＲＤと同様に、ｎ−型半導体領域ＬＤＲ２と、コントロールゲート電極ＣＧと、ｎ＋型半導体領域としてのソース領域ＳＯ２と、ｎ＋型半導体領域としてのドレイン領域ＤＲ２と、ｐ型半導体領域としてのリサーフ層ＲＳＦ２と、を有する。
一方、本変形例における整流素子ＨＲＤは、実施の形態１における整流素子ＨＲＤと異なり、ｐ＋型半導体領域ＨＤＦ４およびｐ型半導体領域ＤＰＷを有する。ｐ＋型半導体領域ＨＤＦ４におけるｐ型の不純物濃度は、ｐ型半導体領域ＤＰＷにおけるｐ型の不純物濃度よりも高い。
ｐ型半導体領域ＤＰＷは、ｎ−型半導体領域ＬＤＲ２のうち、コントロールゲート電極ＣＧの低圧回路領域ＬＳＲ側の部分下に配置された部分の上層部、および、コントロールゲート電極ＣＧに対して低圧回路領域ＬＳＲ側に配置された部分の上層部に、形成されている。ソース領域ＳＯ２は、ｐ型半導体領域ＤＰＷのうち、コントロールゲート電極ＣＧ側に配置された部分の上層部に、形成されている。ｐ＋型半導体領域ＨＤＦ４は、ｐ型半導体領域ＤＰＷのうち、ソース領域ＳＯ２を挟んでコントロールゲート電極ＣＧと反対側に配置された部分の上層部に、形成されている。ソース電極ＳＯＥ２は、層間絶縁膜を貫通する接続電極としてのコンタクトＳＣＮＴ４を介して、ｐ＋型半導体領域ＨＤＦ４と電気的に接続されている。
ｎ−型半導体領域ＬＤＲ２と、コントロールゲート電極ＣＧと、ソース領域ＳＯ２と、ｐ型半導体領域ＤＰＷと、ドレイン領域ＤＲ２と、によりｎチャネル型のＭＯＳＦＥＴが形成されている。また、ｐ＋型半導体領域ＨＤＦ４と、ｐ型半導体領域ＤＰＷと、ｎ−型半導体領域ＬＤＲ２と、ドレイン領域ＤＲ２と、によりダイオードが形成されている。
ｐ＋型半導体領域ＨＤＦ４は、コンタクトＳＣＮＴ４、ソース電極ＳＯＥ２およびコンタクトＳＣＮＴ３を介して、ソース領域ＳＯ２と電気的に接続されている。そのため、本変形例では、整流素子ＨＲＤは、互いに並列に接続されたｎチャネル型のＭＯＳＦＥＴと、ダイオードと、を有する。
本変形例の半導体装置でも、比較例の半導体装置と同様に、寄生バイポーラトランジスタＰＢＴ１（図８参照）が形成される。寄生バイポーラトランジスタＰＢＴ１は、ｐｎｐバイポーラトランジスタである。寄生バイポーラトランジスタＰＢＴ１は、ｐ型半導体領域ＩＤＦ２およびＢＩＤＦをコレクタとして有し、ｎ−型半導体領域ＬＤＲ１およびＬＤＲ２ならびに整流素子ＨＲＤのソース領域ＳＯ２をベースとして有し、接続トランジスタＴＲのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１をエミッタとして有する。そのため、接続トランジスタＴＲが、ｐ型半導体領域ＩＤＦ１により囲まれていない場合には、寄生バイポーラトランジスタＰＢＴ１が動作し、リーク電流ＬＣ１（図８参照）が流れる。
しかし、本変形例の半導体装置でも、実施の形態１の半導体装置と同様に、接続トランジスタＴＲが、ｐ型半導体領域ＩＤＦ１により囲まれている。そのため、本変形例の半導体装置でも、寄生バイポーラトランジスタＰＢＴ１（図８参照）のベースのうち、領域ＳＰＲ１に配置された部分としてのｎ−型半導体領域ＬＤＲ１と、領域ＳＰＲ２に配置された部分としてのｎ−型半導体領域ＬＤＲ２およびソース領域ＳＯ２と、がｐ型半導体領域ＩＤＦ１により分離されている。したがって、本変形例の半導体装置でも、実施の形態１の半導体装置と同様に、寄生バイポーラトランジスタＰＢＴ１が動作しにくい。
そのため、本変形例の半導体装置でも、実施の形態１の半導体装置と同様に、比較例の半導体装置に比べ、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１を通ってリーク電流ＬＣ１（図８参照）が流れることを、防止または抑制することができる。
＜実施の形態１の半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造方法について説明する。図１７〜図２１は、実施の形態１の半導体装置の製造工程中の要部断面図である。なお、図１７〜図２１は、図４の断面図に相当する断面図である。
まず、図１７に示すように、半導体基板としての基体ＢＳＥを準備する。基体ＢＳＥは、基体ＢＳＥの主面としての上面ＴＳの一部の領域として、高圧回路領域ＨＳＲと、分離領域ＳＰＲと、低圧回路領域ＬＳＲと、を有する。基体ＢＳＥは、例えばシリコン（Ｓｉ）単結晶基板からなる。なお、図１７では、分離領域ＳＰＲのうち、接続トランジスタＴＲ（図２１参照）が形成される領域ＳＰＲ１における断面図を示す。
次に、図１７に示すように、基体ＢＳＥの主面としての上面ＴＳ上に、レジストパターン（図示は省略）を形成し、形成されたレジストパターンをマスクとして基体ＢＳＥにｎ型の不純物をイオン注入法により注入し、レジストパターンを除去した後、基体ＢＳＥを熱処理する。これにより、高圧回路領域ＨＳＲで、基体ＢＳＥの上層部に、ｎ型の半導体領域としての埋込拡散層ＢＤＦが形成される。
次に、図１８に示すように、基体ＢＳＥ上にｎ−型半導体層ＥＰＩをエピタキシャル成長させる。これにより、ｐ型の半導体基板としての基体ＢＳＥと、基体ＢＳＥ上に形成されたｎ−型半導体層ＥＰＩと、を含む基板ＳＵＢを形成する。このとき、分離領域ＳＰＲのうち、接続トランジスタＴＲ（図２１参照）が形成される領域ＳＰＲ１に配置された部分のｎ−型半導体層ＥＰＩを含むｎ−型半導体領域ＬＤＲ１が形成される。また、ｎ−型半導体層ＥＰＩのうち、高圧回路領域ＨＳＲに配置された部分を含むｎ−型半導体領域ＬＤＦ１が形成され、ｎ−型半導体層ＥＰＩのうち、低圧回路領域ＬＳＲに配置された部分を含むｎ−型半導体領域ＬＤＦ２が形成される。
次に、図１８に示すように、基板ＳＵＢ上に、レジストパターン（図示は省略）を形成し、形成されたレジストパターンをマスクとして基板ＳＵＢにｐ型の不純物をイオン注入法により注入し、レジストパターンを除去する。これにより、分離領域ＳＰＲのうち、領域ＳＰＲ１で、ｎ−型半導体領域ＬＤＲ１に、ｐ型半導体領域ＩＤＦ１を形成する。好適には、ｐ型半導体領域ＩＤＦ１は、基体ＢＳＥに接触する。なお、図１８では、ｐ型半導体領域ＩＤＦ１の部分ＰＴ２およびＰＴ４を示す。
次に、図１８に示すように、基板ＳＵＢ上に、レジストパターン（図示は省略）を形成し、形成されたレジストパターンをマスクとして基板ＳＵＢにｐ型の不純物をイオン注入法により注入し、レジストパターンを除去する。これにより、分離領域ＳＰＲのうち、領域ＳＰＲ１で、ｎ−型半導体領域ＬＤＲ１の上層部に、ｐ型半導体領域としてのリサーフ層ＲＳＦ１を形成する。
次に、図１８に示すように、基板ＳＵＢ上に、レジストパターン（図示は省略）を形成し、形成されたレジストパターンをマスクとして基板ＳＵＢにｎ型の不純物をイオン注入法により注入し、レジストパターンを除去する。これにより、分離領域ＳＰＲのうち、領域ＳＰＲ１で、ｎ−型半導体領域ＬＤＲ１の上層部に、ｎ型半導体領域ＤＮＷ１を形成する。
このとき、基板ＳＵＢを熱処理し、埋込拡散層ＢＤＦに導入されたｎ型の不純物が拡散することにより、高圧回路領域ＨＳＲで、埋込拡散層ＢＤＦは、ｎ−型半導体領域ＬＤＦ１の下層部にも形成される。
次に、図１９に示すように、基板ＳＵＢ上に、例えばＬＯＣＯＳ法により、素子分離膜ＥＩを形成する。素子分離膜ＥＩは、例えば酸化シリコン（ＳｉＯ２）膜からなる。このとき、分離領域ＳＰＲのうち、領域ＳＰＲ１で、リサーフ層ＲＳＦ１上、ｎ−型半導体領域ＬＤＲ１上、および、ｐ型半導体領域ＩＤＦ１上に、素子分離膜ＥＩが形成され、高圧回路領域ＨＳＲおよび低圧回路領域ＬＳＲで、ｎ−型半導体領域ＬＤＦ１上、および、ｎ−型半導体領域ＬＤＦ２上に、素子分離膜ＥＩが形成される。
次に、基板ＳＵＢの上面を熱酸化する。これにより、領域ＳＰＲ１のうち、素子分離膜ＥＩが形成されていない領域で、ｎ−型半導体領域ＬＤＲ１上にゲート絶縁膜用の絶縁膜が形成される。次に、ゲート絶縁膜用の絶縁膜上、および、素子分離膜ＥＩ上に、例えば多結晶シリコン（ポリシリコン）からなる導電膜を形成し、形成された導電膜をパターニングする。これにより、図２０に示すように、領域ＳＰＲ１で、ｎ−型半導体領域ＬＤＲ１上に、ゲート絶縁膜ＧＩ１を介してゲート電極ＧＥが形成され、ゲート絶縁膜ＧＩ２を介してフィールドプレート電極ＦＰ１が形成される。なお、素子分離膜ＥＩのうち、リサーフ層ＲＳＦ１上に配置された部分上には、例えばアルミニウム（Ａｌ）からなるフィールドプレート電極ＲＦＰが形成されてもよい。フィールドプレート電極ＲＦＰは、複数の部分電極ＲＦＰ１を含む。
次に、図２１に示すように、基板ＳＵＢ上に、レジストパターン（図示は省略）を形成し、形成されたレジストパターンをマスクとして基板ＳＵＢにｎ型の不純物をイオン注入法により注入し、レジストパターンを除去する。これにより、分離領域ＳＰＲのうち、領域ＳＰＲ１で、ｎ型半導体領域ＤＮＷ１の上層部に、ｎ＋型半導体領域としてのバックゲートＢＧを形成し、高圧回路領域ＨＳＲで、ｎ−型半導体領域ＬＤＦ１の上層部に、ｎ＋型半導体領域ＨＤＦ２を形成する。
次に、図２１に示すように、基板ＳＵＢ上に、レジストパターン（図示は省略）を形成し、形成されたレジストパターンをマスクとして基板ＳＵＢにｐ型の不純物をイオン注入法により注入し、レジストパターンを除去する。これにより、分離領域ＳＰＲのうち、領域ＳＰＲ１で、ｎ型半導体領域ＤＮＷ１の上層部に、ｐ＋型半導体領域としてのソース領域ＳＯ１を形成し、リサーフ層ＲＳＦ１の上層部に、ｐ＋型半導体領域としてのドレイン領域ＤＲ１を形成し、ｐ型半導体領域ＩＤＦ１の上層部に、ｐ＋型半導体領域ＨＤＦ１を形成する。
このとき、ゲート絶縁膜ＧＩ１、ゲート電極ＧＥ、リサーフ層ＲＳＦ１、ソース領域ＳＯ１およびドレイン領域ＤＲ１により、接続トランジスタＴＲが形成される。
次に、図４に示すように、分離領域ＳＰＲのうち、領域ＳＰＲ１で、基板ＳＵＢ上に、ソース領域ＳＯ１、バックゲートＢＧ、ゲート電極ＧＥ、フィールドプレート電極ＲＦＰおよびＦＰ１、ドレイン領域ＤＲ１、ならびに、ｐ＋型半導体領域ＨＤＦ１を覆うように、層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば酸化シリコン（ＳｉＯ２）からなる。このとき、高圧回路領域ＨＳＲおよび低圧回路領域ＬＳＲでは、基板ＳＵＢ上に、ｎ＋型半導体領域ＨＤＦ２およびｐ＋型半導体領域ＨＤＦ１を覆うように、層間絶縁膜ＩＬ１が形成される。
次に、図４に示すように、分離領域ＳＰＲのうち、領域ＳＰＲ１で、層間絶縁膜ＩＬ１を貫通するコンタクトＳＣＮＴ１、ＳＣＮＴ２、ＧＣＮＴ１、ＦＣＮＴ１、ＦＣＮＴ２、ＤＣＮＴ１およびＣＮＴ１を形成する。このとき、高圧回路領域ＨＳＲでは、層間絶縁膜ＩＬ１を貫通するコンタクトＣＮＴ２が形成される。
コンタクトＳＣＮＴ１は、ソース領域ＳＯ１と電気的に接続され、コンタクトＳＣＮＴ２は、バックゲートＢＧと電気的に接続され、コンタクトＧＣＮＴ１は、ゲート電極ＧＥと電気的に接続される。また、コンタクトＦＣＮＴ１は、フィールドプレート電極ＦＰ１と電気的に接続され、コンタクトＦＣＮＴ２は、フィールドプレート電極ＲＦＰと電気的に接続され、コンタクトＤＣＮＴ１は、ドレイン領域ＤＲ１と電気的に接続され、コンタクトＣＮＴ１は、ｐ＋型半導体領域ＨＤＦ１と電気的に接続される。また、コンタクトＣＮＴ２は、ｎ＋型半導体領域ＨＤＦ２と電気的に接続される。
次に、図４に示すように、分離領域ＳＰＲのうち、領域ＳＰＲ１で、ソース電極ＳＯＥ１、ゲートプレート電極ＧＰ１、フィールドプレート電極ＦＥ、ドレイン電極ＤＲＥ１および電極ＳＵＥ１を形成する。ソース電極ＳＯＥ１、ゲートプレート電極ＧＰ１、フィールドプレート電極ＦＥ、ドレイン電極ＤＲＥ１および電極ＳＵＥ１の各々は、例えばアルミニウム（Ａｌ）からなる。このとき、高圧回路領域ＨＳＲでは、電極ＥＬ１が形成される。なお、ソース電極ＳＯＥ１、ゲートプレート電極ＧＰ１、フィールドプレート電極ＦＥ、ドレイン電極ＤＲＥ１および電極ＳＵＥ１のうち、互いに隣り合う電極の間には、層間絶縁膜ＩＬ２が形成される。
ソース電極ＳＯＥ１は、コンタクトＳＣＮＴ１およびＳＣＮＴ２と電気的に接続され、ゲートプレート電極ＧＰ１は、コンタクトＧＣＮＴ１と電気的に接続され、フィールドプレート電極ＦＥは、コンタクトＦＣＮＴ２と電気的に接続される。また、ドレイン電極ＤＲＥ１は、コンタクトＦＣＮＴ１およびＤＣＮＴ１と電気的に接続され、電極ＳＵＥ１は、コンタクトＣＮＴ１と電気的に接続される。また、電極ＥＬ１は、コンタクトＣＮＴ２と電気的に接続される。
なお、図１７〜図２１を用いて説明した工程を行うことにより、図示は省略するが、分離領域ＳＰＲのうち、領域ＳＰＲ２（図５参照）で、整流素子ＨＲＤ（図５参照）が形成される。また、図１７〜図２１を用いて説明した工程を行うことにより、高圧回路領域ＨＳＲで、ハイサイド駆動回路ＨＤＣ（図２参照）に含まれる、例えばトランジスタなどの半導体素子が形成され、低圧回路領域ＬＳＲで、信号処理回路ＬＧＣおよびローサイド駆動回路ＬＤＣ（図２参照）に含まれる、例えばトランジスタなどの半導体素子が形成される。このようにして、図２〜図５を用いて説明した本実施の形態１の半導体装置ＳＤが形成される。
（実施の形態２）
実施の形態１では、接続トランジスタＴＲがｐ型半導体領域ＩＤＦ１により囲まれている例について説明した。一方、実施の形態２では、接続トランジスタＴＲがＤＴＩ（Deep Trench Isolation）構造により囲まれている例について説明する。
なお、接続トランジスタＴＲがＤＴＩ構造により囲まれている点以外の点については、実施の形態２の半導体装置は、実施の形態１の半導体装置と同様にすることができるため、その説明を省略する。
＜実施の形態２の半導体装置＞
次に、本実施の形態２の半導体装置について説明する。図２２および図２３は、実施の形態２の半導体装置の要部平面図である。図２４は、実施の形態２の半導体装置の要部断面図である。
図２２は、接続トランジスタＴＲの周辺を示す。図２３は、図２２のうち、接続トランジスタＴＲの周辺を拡大して示す。また、図２２および図２３では、平面図に加えて接続トランジスタＴＲの電気的な接続の状態を模式的に示す。図２４は、図２２および図２３のＡ−Ａ線に沿った断面図である。なお、図２２および図２３のＢ−Ｂ線に沿った断面図は、図５に示した断面図と同様である。
本実施の形態２の半導体装置でも、実施の形態１の半導体装置と同様に、ｎ−型半導体領域ＬＤＲ１は、分離領域ＳＰＲのうち、接続トランジスタＴＲが形成された領域ＳＰＲ１に配置された部分のｎ−型半導体層ＥＰＩを含む。また、分離領域ＳＰＲのうち、領域ＳＰＲ１以外の領域は、領域ＳＰＲ２である。
本実施の形態２の半導体装置では、実施の形態１の半導体装置とは異なり、ソース領域ＳＯ１、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１は、ｐ型半導体領域ＩＤＦ１に代えて、ＤＴＩ構造ＤＴにより囲まれている。すなわち、接続トランジスタＴＲは、ＤＴＩ構造ＤＴにより囲まれている。
図２３および図２４に示すように、ＤＴＩ構造ＤＴは、ｎ−型半導体層ＥＰＩの上面から少なくともｎ−型半導体層ＥＰＩの途中の深さ位置まで形成された、開口部としての溝部ＴＲＰと、溝部ＴＲＰに埋め込まれた絶縁膜ＤＩＦと、を含む。開口部としての溝部ＴＲＰは、ｎ−型半導体領域ＬＤＲ１のうち、平面視において、ソース領域ＳＯ１、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１を囲む部分に、ソース領域ＳＯ１、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１のいずれからも離れて形成されている。分離領域ＳＰＲのうち、領域ＳＰＲ１は、絶縁膜ＤＩＦにより囲まれた領域と、絶縁膜ＤＩＦが形成された領域と、を含む。
図２４に示す例では、絶縁膜ＤＩＦは、層間絶縁膜ＩＬ１と一体的には形成されていないが、絶縁膜ＤＩＦは、層間絶縁膜ＩＬ１と一体的に形成されていてもよい。また、絶縁膜ＤＩＦのうち、接続トランジスタＴＲに対して低圧回路領域ＬＳＲ側に配置された部分（後述する膜部ＦＰＴ２）は、平面視において、ｐ型半導体領域ＩＤＦ１に内包されていてもよい。
本実施の形態２の半導体装置の動作については、実施の形態１の半導体装置の動作と同様にすることができる。
本実施の形態２の半導体装置では、比較例の半導体装置とは異なり、寄生バイポーラトランジスタＰＢＴ１のベースのうち、領域ＳＰＲ１に配置された部分としてのｎ−型半導体領域ＬＤＲ１と、領域ＳＰＲ２に配置された部分としてのｎ−型半導体領域ＬＤＲ２およびソース領域ＳＯ２とが、絶縁膜ＤＩＦにより分離されている。そのため、本実施の形態２の半導体装置では、実施の形態１の半導体装置と同様に、整流素子ＨＲＤのソース領域ＳＯ２に、接続トランジスタＴＲがオン状態のときのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１の電位よりも低い電位である電源電位ＶＣＣが供給された場合でも、寄生バイポーラトランジスタＰＢＴ１が動作しにくい。
また、本実施の形態２の半導体装置では、比較例の半導体装置とは異なり、寄生ダイオードＰＤ１のうち領域ＳＰＲ１に配置された部分としてのｎ−型半導体領域ＬＤＲ１と、寄生ダイオードＰＤ１のうち領域ＳＰＲ２に配置された部分としてのｎ−型半導体領域ＬＤＲ２およびソース領域ＳＯ２とが、絶縁膜ＤＩＦにより分離されている。そのため、本実施の形態１の半導体装置では、実施の形態１の半導体装置と同様に、整流素子ＨＲＤのソース領域ＳＯ２に、接続トランジスタＴＲがオン状態のときのドレイン領域ＤＲ１およびリサーフ層ＲＳＦ１の電位よりも低い電位である電源電位ＶＣＣが供給された場合でも、寄生ダイオードＰＤ１が動作しにくい。
そのため、本実施の形態２の半導体装置では、実施の形態１の半導体装置と同様に、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１またはＬＣ２が流れることを、防止または抑制することができる。したがって、レベルダウンシフタとしてのｐチャネル型ＭＯＳＦＥＴからなる接続トランジスタＴＲと、例えば整流素子ＨＲＤなどの半導体素子とを、近接させながら混載することが可能となる。
すなわち、本実施の形態２によれば、レベルダウンシフタとしてのｐチャネル型ＭＯＳＦＥＴからなる接続トランジスタＴＲと、例えば整流素子ＨＲＤなどの半導体素子とを、近接させながら混載した場合でも、半導体装置の性能を向上させることができる。
好適には、絶縁膜ＤＩＦは、平面視において、Ｙ軸方向における一方の側（図２３中上側）に配置された膜部ＦＰＴ１と、平面視において、Ｘ軸方向における一方の側と反対側（図２３中左側）に配置された膜部ＦＰＴ２と、平面視において、Ｙ軸方向における一方の側と反対側（図２３中下側）に配置された膜部ＦＰＴ３と、を含む。そして、絶縁膜ＤＩＦのうち、膜部ＦＰＴ１、ＦＰＴ２およびＦＰＴ３は、一体的に形成されている。
このとき、開口部としての溝部ＴＲＰは、平面視において、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１に対して、Ｙ軸方向における一方の側（図２３中上側）に配置された部分ＴＲＰ１を含む。また、開口部としての溝部ＴＲＰは、平面視において、リサーフ層ＲＳＦ１およびドレイン領域ＤＲ１に対して、Ｘ軸方向における一方の側と反対側（図２３中左側）に配置された部分ＴＲＰ２を含む。また、開口部としての溝部ＴＲＰは、平面視において、Ｙ軸方向における一方の側と反対側（図２３中下側）に配置された部分ＴＲＰ３を含む。そして、溝部ＴＲＰのうち、部分ＴＲＰ１、ＴＲＰ２およびＴＲＰ３は、一体的に形成され、膜部ＦＰＴ１は、部分ＴＲＰ１に埋め込まれ、膜部ＦＰＴ２は、部分ＴＲＰ２に埋め込まれ、膜部ＦＰＴ３は、部分ＴＲＰ３に埋め込まれている。
このような場合であっても、例えばｎ−型半導体領域ＬＤＲ１の電位と、ｎ−型半導体領域ＬＤＦ１の電位が等しい場合には、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１またはＬＣ２が流れることを、確実に防止または抑制することができる。
さらに好適には、絶縁膜ＤＩＦは、平面視において、Ｘ軸方向における一方の側（図２３中右側）に配置された膜部ＦＰＴ４を含む。そして、絶縁膜ＤＩＦのうち、膜部ＦＰＴ１、ＦＰＴ２、ＦＰＴ３およびＦＰＴ４は、一体的に形成されている。このとき、溝部ＴＲＰは、平面視において、Ｘ軸方向における一方の側（図２３中右側）に配置された部分ＴＲＰ４を含む。そして、溝部ＴＲＰのうち、部分ＴＲＰ１、ＴＲＰ２、ＴＲＰ３およびＴＲＰ４は、一体的に形成され、膜部ＦＰＴ４は、部分ＴＲＰ４に埋め込まれている。
このような場合、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１またはＬＣ２が流れることを、より確実に防止または抑制することができる。
なお、このとき、整流素子ＨＲＤのソース領域ＳＯ２、コントロールゲート電極ＣＧ、リサーフ層ＲＳＦ２およびドレイン領域ＤＲ２の各々は、ｎ−型半導体領域ＬＤＲ２のうち、例えば膜部ＦＰＴ１に対して、Ｙ軸方向における一方の側（図２３中上側）に配置された部分に、膜部ＦＰＴ１から離れて形成されている。ソース領域ＳＯ２におけるｎ型の不純物濃度は、ｎ−型半導体領域ＬＤＲ２におけるｎ型の不純物濃度よりも高い。また、ｐ型半導体領域ＩＤＦ２は、領域ＳＰＲ２で、ｎ−型半導体領域ＬＤＲ２のうち、例えば膜部ＦＰＴ１に対して、Ｙ軸方向における一方の側（図２３中上側）に配置された部分に形成され、ｐ型半導体領域ＩＤＦ２は、基体ＢＳＥと接触している。
また、好適には、溝部ＴＲＰは、素子分離膜ＥＩの上面からｎ−型半導体領域ＬＤＲ１を貫通して基体ＢＳＥに達する。このとき、溝部ＴＲＰに形成された絶縁膜ＤＩＦは、基体ＢＳＥと接触している。このような場合も、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１またはＬＣ２が流れることを、確実に防止または抑制することができる。
なお、最も好適な場合は、絶縁膜ＤＩＦ全体が一体的に形成され、一体的に形成された絶縁膜ＤＩＦが、全周に亘って接続トランジスタＴＲを囲み、かつ、全周に亘って基体ＢＳＥと接触している場合である。このような場合、領域ＳＰＲ１から領域ＳＰＲ２にかけて形成された寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１またはＬＣ２が流れることを、完全に防止することができる。
本実施の形態２の半導体装置における溝部ＴＲＰおよび絶縁膜ＤＩＦの延在方向と直交する方向における幅は、実施の形態１の半導体装置におけるｐ型半導体領域ＩＤＦ１の延在方向と直交する方向における幅に比べ、狭くすることができる。したがって、本実施の形態２の半導体装置を、実施の形態１の半導体装置に比べて、容易に小型化することができる。
具体的には、本実施の形態２の半導体装置における溝部ＴＲＰおよび絶縁膜ＤＩＦの幅を、フォトリソグラフィおよびエッチングの加工精度から、１〜２μｍ程度とすることができる。一方、実施の形態１の半導体装置におけるｐ型半導体領域ＩＤＦ１の幅を、不純物を拡散させる際の寸法精度から、５〜１０μｍ程度とすることができる。
実施の形態１の半導体装置では、ｎ−型半導体領域ＬＤＲ１およびＬＤＲ２ならびにｐ型半導体領域ＩＤＦ１の各々に供給される電位によっては、ｎ−型半導体領域ＬＤＲ１およびＬＤＲ２の各々と、ｐ型半導体領域ＩＤＦ１とのｐｎ接合を介して、ｎ−型半導体領域ＬＤＲ１とｎ−型半導体領域ＬＤＲ２との間で、リーク電流が流れる可能性がある。
一方、本実施の形態２の半導体装置では、ｎ−型半導体領域ＬＤＲ１およびＬＤＲ２ならびにｐ型半導体領域ＩＤＦ１の各々に供給される電位によらず、ｎ−型半導体領域ＬＤＲ１とｎ−型半導体領域ＬＤＲ２との間で、リーク電流が流れることを、防止または抑制することができる。また、溝部ＴＲＰの幅を広げることにより、高圧回路領域ＨＳＲと、低圧回路領域ＬＳＲとの間を分離する分離領域ＳＰＲの分離耐圧を向上させることができる。
ただし、実施の形態１において不純物を導入して形成されたｐ型半導体領域ＩＤＦ１によりｎ−型半導体領域ＬＤＲ１およびＬＤＲ２に加えられる応力を、実施の形態２において溝部ＴＲＰに埋め込まれた絶縁膜ＤＩＦによりｎ−型半導体領域ＬＤＲ１およびＬＤＲ２に加えられる応力よりも、容易に小さくすることができる。
したがって、実施の形態１の半導体装置では、本実施の形態２の半導体装置に比べ、寄生バイポーラトランジスタＰＢＴ１または寄生ダイオードＰＤ１を通ってリーク電流ＬＣ１またはＬＣ２が流れることを、防止または抑制しつつ、接続トランジスタＴＲまたは整流素子ＨＲＤなどの特性を向上させることができる。
なお、本実施の形態２でも、実施の形態１と同様に、寄生バイポーラトランジスタＰＢＴ２を通ってリーク電流ＬＣ３が流れることを、防止または抑制することができ、寄生バイポーラトランジスタＰＢＴ３を通ってリーク電流ＬＣ４が流れることを、防止または抑制することができる。
＜実施の形態２の半導体装置の製造方法＞
次に、本実施の形態２の半導体装置の製造方法について説明する。図２５および図２６は、実施の形態２の半導体装置の製造工程中の要部断面図である。
本実施の形態２の半導体装置の製造工程では、実施の形態１で図１７〜図２１を用いて説明した工程と同様の工程を行って、図２５に示すように、ソース領域ＳＯ１、ドレイン領域ＤＲ１およびバックゲートＢＧなどの半導体領域を形成する工程までの工程を行う。
なお、本実施の形態２では、分離領域ＳＰＲのうち、領域ＳＰＲ１で、ｐ型半導体領域ＩＤＦ１は、接続トランジスタＴＲを囲むように形成されない。そのため、図２５に示すように、領域ＳＰＲ１のうち、ソース領域ＳＯ１を挟んでゲート電極ＧＥと反対側に配置された領域では、ｐ型半導体領域ＩＤＦ１は形成されない。
次に、図２６に示すように、溝部ＴＲＰを形成する。この溝部ＴＲＰを形成する工程では、基板ＳＵＢ上に、レジストパターン（図示は省略）を形成し、形成されたレジストパターンをマスクとして基板ＳＵＢをエッチングすることにより、分離領域ＳＰＲで、素子分離膜ＥＩの上面から、ｎ−型半導体領域ＬＤＲ１を貫通して基体ＢＳＥに達する溝部ＴＲＰを形成する。このとき、領域ＳＰＲ１のうち、ドレイン領域ＤＲ１を挟んでゲート電極ＧＥと反対側に配置された領域では、溝部ＴＲＰの部分ＴＲＰ２を、溝部ＴＲＰの部分ＴＲＰ４とは異なり、素子分離膜ＥＩの上面から、ｐ型半導体領域ＩＤＦ１を貫通して基体ＢＳＥに達するように、形成してもよい。なお、溝部ＴＲＰを形成した後、レジストパターンを除去する。
次に、図２６に示すように、溝部ＴＲＰを埋め込むように、絶縁膜ＤＩＦを形成する。これにより、溝部ＴＲＰの部分ＴＲＰ２には、絶縁膜ＤＩＦの膜部ＦＰＴ２が埋め込まれ、溝部ＴＲＰの部分ＴＲＰ４には、絶縁膜ＤＩＦの膜部ＦＰＴ４が埋め込まれる。絶縁膜ＤＩＦは、例えば酸化シリコン（ＳｉＯ２）からなる。なお、絶縁膜ＤＩＦを、層間絶縁膜ＩＬ１と一体的に形成してもよい。
その後、実施の形態１で図４を用いて説明した工程と同様の工程を行って、図２１〜図２３を用いて説明した本実施の形態２の半導体装置ＳＤが形成される。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＤＦ、ＢＩＤＦ 埋込拡散層
ＢＳＣ 容量素子
ＢＳＥ 基体
ＣＧ コントロールゲート電極
ＣＮＴ１、ＣＮＴ２、ＤＣＮＴ１、ＤＣＮＴ２ コンタクト
ＤＩＦ 絶縁膜
ＤＮＷ１、ＤＮＷ２ ｎ型半導体領域
ＤＰＷ ｐ型半導体領域
ＤＲ１、ＤＲ２ ドレイン領域
ＤＲＥ１、ＤＲＥ２ ドレイン電極
ＥＩ 素子分離膜
ＥＬ１ 電極
ＥＰＩ ｎ−型半導体層
ＦＣＮＴ１、ＦＣＮＴ２ コンタクト
ＦＥ、ＦＰ１、ＦＰ２ フィールドプレート電極
ＦＰＴ１〜ＦＰＴ４ 膜部
ＧＣＣ 電圧制御回路
ＧＣＮＴ１、ＧＣＮＴ２ コンタクト
ＧＤＬ ガードリング
ＧＥ ゲート電極
ＧＩ１、ＧＩ３ ゲート絶縁膜
ＧＩ２、ＧＩ４ 絶縁膜
ＧＮＤ 接地電位
ＧＰ１、ＧＰ２ ゲートプレート電極
ＨＤＣ ハイサイド駆動回路
ＨＤＦ１、ＨＤＦ３、ＨＤＦ４ ｐ＋型半導体領域
ＨＤＦ２ ｎ＋型半導体領域
ＨＩＮ 制御信号
ＨＭ トランジスタ
ＨＲＤ 整流素子
ＨＳＲ 高圧回路領域
ＨＶ 高圧電源
ＩＤＦ１、ＩＤＦ２ ｐ型半導体領域
Ｉｄｓ ドレイン電流
ＩＬ１、ＩＬ２ 層間絶縁膜
ＬＣ１〜ＬＣ４ リーク電流
ＬＤ 負荷
ＬＤＣ ローサイド駆動回路
ＬＤＦ１、ＬＤＦ２、ＬＤＲ１、ＬＤＲ２ ｎ−型半導体領域
ＬＧＣ 信号処理回路
ＬＩＮ 制御信号
ＬＭ トランジスタ
ＬＳＣ レベルシフト回路
ＬＳＲ 低圧回路領域
ＬＶ 低圧電源
ＯＰＣ 電力制御回路
ＯＴ１、ＯＴ２ 出力端子
ＰＢＴ１〜ＰＢＴ３ 寄生バイポーラトランジスタ
ＰＤ１ 寄生ダイオード
ＰＴ１〜ＰＴ４ 部分
Ｒ レベルシフト抵抗
ＲＦＰ フィールドプレート電極
ＲＦＰ１ 部分電極
ＲＳＦ１、ＲＳＦ２ リサーフ層
ＳＣＮＴ１〜ＳＣＮＴ４ コンタクト
ＳＤ 半導体装置
ＳＯ１、ＳＯ２ ソース領域
ＳＯＥ１、ＳＯＥ２ ソース電極
ＳＰＲ 分離領域
ＳＰＲ１、ＳＰＲ２ 領域
ＳＵＢ 基板
ＳＵＥ１、ＳＵＥ２ 電極
ＴＲ 接続トランジスタ
ＴＲＰ 溝部
ＴＲＰ１〜ＴＲＰ４ 部分
ＴＳ 上面
ＶＢ、ＶＣＣ 電源電位
ＶＩＮＣ１、ＶＩＮＣ２ 電源配線
ＶＯＵＴ 出力電位
ＶＳ 基準電位
ＶＴ 電源電位
Ｗｎ１、Ｗｎ２、Ｗｐ 幅

Claims (15)

  1. ｐ型の半導体からなる基体と、
    前記基体の主面の第１領域で、前記基体上に形成されたｎ型の半導体層と、
    前記半導体層上に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記半導体層のうち、平面視において、前記第１ゲート電極に対して、第１方向における第１の側に配置された部分の上層部に形成されたｐ型の第１半導体領域と、
    前記半導体層のうち、平面視において、前記第１ゲート電極に対して前記第１の側と反対側に配置された部分の上層部に形成されたｐ型の第２半導体領域と、
    前記第２半導体領域のうち、平面視において、前記第１ゲート電極側と反対側に配置された部分の上層部に形成されたｐ型の第３半導体領域と、
    前記半導体層のうち、平面視において、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域を囲む部分に、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域から離れて形成されたｐ型の第４半導体領域と、
    前記基体の前記主面のうち、平面視において、前記第１領域に対して前記第１の側に配置された第２領域で、前記基体の上方に形成された第１回路部と、
    前記基体の前記主面のうち、平面視において、前記第１領域に対して前記第１の側と反対側に配置された第３領域で、前記基体の上方に形成された第２回路部と、
    を有し、
    前記第３半導体領域におけるｐ型の不純物濃度は、前記第２半導体領域におけるｐ型の不純物濃度よりも高く、
    前記第１回路部には、第１電源電位が供給され、
    前記第２回路部には、第２電源電位が供給され、
    前記第１電源電位は、前記第２電源電位よりも高く、
    前記第１ゲート電極は、前記第１回路部と電気的に接続され、
    前記第３半導体領域は、前記第２回路部と電気的に接続され、
    前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第１半導体領域と、前記第２半導体領域と、前記第３半導体領域と、により、前記第１回路部と前記第２回路部とを接続する第１トランジスタが形成されている、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第４半導体領域は、
    平面視において、前記第２半導体領域に対して、前記第１方向と交差する第２方向における第２の側に配置された第１部分と、
    平面視において、前記第３半導体領域に対して、前記第１方向における前記第１の側と反対側に配置された第２部分と、
    平面視において、前記第２半導体領域に対して、前記第２方向における前記第２の側と反対側に配置された第３部分と、
    を含み、
    前記第１部分、前記第２部分および前記第３部分は、一体的に形成されている、半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第４半導体領域は、平面視において、前記第１半導体領域に対して、前記第１方向における前記第１の側に配置された第４部分を含み、
    前記第１部分、前記第２部分、前記第３部分および前記第４部分は、一体的に形成されている、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第４半導体領域は、前記基体と接触している、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記第４半導体領域は、平面視において、前記第２半導体領域および前記第３半導体領域に対して、前記第１方向と交差する第３方向における第３の側に配置された第５部分を含み、
    前記半導体装置は、さらに、前記半導体層のうち、前記第５部分に対して、前記第３の側に配置された部分の上層部に、前記第５部分から離れて形成されたｎ型の第５半導体領域を有し、
    前記第５半導体領域におけるｎ型の不純物濃度は、前記半導体層におけるｎ型の不純物濃度よりも高い、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第５半導体領域には、前記第１トランジスタがオン状態のときの前記第３半導体領域の電位よりも低い電位が供給される、半導体装置。
  7. 請求項５記載の半導体装置において、
    前記第１領域で、前記半導体層のうち、前記第５部分に対して前記第３の側に配置された部分に形成されたｐ型の第６半導体領域を有し、
    前記第６半導体領域は、前記基体と接触している、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第５半導体領域には、前記第１トランジスタがオン状態のときの前記第３半導体領域の電位よりも低い電位が供給され、
    前記基体の電位は、接地電位である、半導体装置。
  9. 請求項５記載の半導体装置において、
    前記半導体層のうち、前記第５部分に対して前記第３の側に配置された部分上に、前記第５部分から離れて形成された第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
    前記半導体層のうち、前記第５部分に対して前記第３の側に配置された部分の上層部に、前記第５部分から離れて形成されたｎ型の第７半導体領域と、
    を有し、
    前記第５半導体領域は、平面視において、前記第２ゲート電極に対して前記第１の側と反対側に配置され、
    前記第７半導体領域は、平面視において、前記第２ゲート電極に対して前記第１の側に配置され、
    前記第７半導体領域におけるｎ型の不純物濃度は、前記半導体層におけるｎ型の不純物濃度よりも高く、
    前記第２ゲート絶縁膜と、前記第２ゲート電極と、前記第５半導体領域と、前記第７半導体領域と、により第２トランジスタが形成されている、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第２半導体領域の前記第１方向における長さは、前記第１半導体領域の前記第１方向における長さよりも長い、半導体装置。
  11. 請求項１記載の半導体装置において、
    前記半導体層のうち、平面視において、前記第１半導体領域を挟んで前記第１ゲート電極と反対側に配置された部分の上層部に形成されたｎ型の第８半導体領域と、
    前記第１半導体領域の上方および前記第８半導体領域の上方に形成された第１配線と、
    を有し、
    前記第８半導体領域におけるｎ型の不純物濃度は、前記半導体層におけるｎ型の不純物濃度よりも高く、
    前記第８半導体領域は、前記第１配線を介して、前記第１半導体領域と電気的に接続されている、半導体装置。
  12. ｐ型の半導体からなる基体と、
    前記基体の主面の第１領域で、前記基体上に形成されたｎ型の半導体層と、
    前記半導体層上に形成された第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
    前記半導体層のうち、平面視において、前記第１ゲート電極に対して、第１方向における第１の側に配置された部分の上層部に形成されたｐ型の第１半導体領域と、
    前記半導体層のうち、平面視において、前記第１ゲート電極に対して前記第１の側と反対側に配置された部分の上層部に形成されたｐ型の第２半導体領域と、
    前記第２半導体領域のうち、平面視において、前記第１ゲート電極側と反対側に配置された部分の上層部に形成されたｐ型の第３半導体領域と、
    前記半導体層のうち、平面視において、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域を囲む部分に、前記第１半導体領域、前記第２半導体領域および前記第３半導体領域から離れて形成された開口部と、
    前記開口部に埋め込まれた素子分離膜と、
    前記基体の前記主面のうち、平面視において、前記第１領域に対して前記第１の側に配置された第２領域で、前記基体の上方に形成された第１回路部と、
    前記基体の前記主面のうち、平面視において、前記第１領域に対して前記第１の側と反対側に配置された第３領域で、前記基体の上方に形成された第２回路部と、
    を有する半導体装置であって、
    前記第３半導体領域におけるｐ型の不純物濃度は、前記第２半導体領域におけるｐ型の不純物濃度よりも高く、
    前記第１回路部には、第１電源電位が供給され、
    前記第２回路部には、第２電源電位が供給され、
    前記第１電源電位は、前記第２電源電位よりも高く、
    前記第１ゲート電極は、前記第１回路部と電気的に接続され、
    前記第３半導体領域は、前記第２回路部と電気的に接続され、
    前記第１ゲート絶縁膜と、前記第１ゲート電極と、前記第１半導体領域と、前記第２半導体領域と、前記第３半導体領域と、により、前記第１回路部と前記第２回路部とを接続するトランジスタが形成され、
    前記開口部は、平面視において、前記第２半導体領域および前記第３半導体領域に対して、前記第１方向と交差する第２方向における第２の側に配置された第１部分を含み、
    前記素子分離膜は、前記第１部分に埋め込まれた第１膜部を含み、
    前記半導体装置は、さらに、前記半導体層のうち、前記第１膜部に対して前記第２の側に配置された部分の上層部に、前記第１膜部から離れて形成されたｎ型の第４半導体領域を有し、
    前記第４半導体領域におけるｎ型の不純物濃度は、前記半導体層におけるｎ型の不純物濃度よりも高い、半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第４半導体領域には、前記トランジスタがオン状態のときの前記第３半導体領域の電位よりも低い電位が供給される、半導体装置。
  14. 請求項１２記載の半導体装置において、
    前記第１領域で、前記半導体層のうち、前記第１膜部に対して前記第２の側に配置された部分に形成されたｐ型の第５半導体領域を有し、
    前記第５半導体領域は、前記基体と接触している、半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第４半導体領域には、前記トランジスタがオン状態のときの前記第３半導体領域の電位よりも低い電位が供給され、
    前記基体の電位は、接地電位である、半導体装置。
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