KR101098397B1 - 반도체장치 - Google Patents

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카즈히로 시미쯔
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미쓰비시덴키 가부시키가이샤
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Abstract

고전위가 인가되는 센스 저항(9)과 제 1 로직회로(26)가 형성된 고전위 로직영역(25)의 주위를 둘러싸도록, 분리 영역(30)을 개재시켜, RESURF 영역(24)이 형성되어 있다. RESURF 영역(24)의 외측에는, 접지 전위에 대해 제2 로직회로(22)를 구동시키는데 필요한 구동전압 레벨이 인가되는 제2 로직회로 영역이 형성되어 있다. RESURF 영역(24)에서는, 전계효과 트랜지스터(T)의 드레인 전극(12)이 내주를 따라 형성되고, 소스 전극(10)이 외주를 따라 형성되어 있다. 또한, 센스 저항(9)에 접속된 폴리실리콘 저항(4)이, 내주측에서 외주측을 향해 스파이럴 형상으로 형성되어 있다. 이에 따르면, 반도체 기판에 있어서 회로가 형성되는 영역의 점유면적을 삭감하여 소형화를 도모할 수 있는 반도체장치가 얻어진다.
반도체장치, 점유면적, 로직회로 영역, 폴리실리콘 저항, 스파이럴, 환형 영역, 분리 영역

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체장치에 관한 것으로서, 특히, 유도전동기 등을 동작시키는 구동 제어회로에 사용되는 고내압 소자를 구비한 반도체장치에 관한 것이다.
유도전동기 등의 부하를 동작시키는 제어 구동회로에서는, 스위칭 소자로서 제1 IGBT(Insulated Gate Bipolar Transistor)와 제2 IGBT가 직렬로 접속되고, 제1 IGBT와 제2 IGBT의 접속점에 부하가 접속되어 있다. 제1 IGBT가 고전압에 접속되고, 제2 IGBT가 접지 전압(전위)에 접속되어 있다. 제1 IGBT와 제2 IGBT는 교대로 온, 오프되어, 제1 IGBT가 온 상태에서 부하에 전류가 보내지고, 제2 IGBT가 온 상태에서 부하로부터 전류가 인출된다.
제1 IGBT와 제2 IGBT를 교대로 온오프시키기 위해, 제1 IGBT의 게이트에는 제1 로직회로가 접속되고, 제2 IGBT의 게이트에는 제2 로직회로가 접속되어 있다. 제1 로직회로에서는, 접속점의 전위를 기준으로 해서 제1 IGBT의 게이트를 온오프시키기 위한 신호가 출력된다. 제2 로직회로에서는, 접지전위를 기준으로 해서 제2 IGBT의 게이트를 온오프시키기 위한 신호가 출력된다.
접속점의 전위는, 고전압 전위와 접지전위 사이를 변동하기 때문에, 특히, 제1 로직회로에는, 전계효과 트랜지스터의 특성을 이용한 소정의 레벨 시프트 회로가 접속되어 있다. 이 레벨 시프트 회로에서는, 전계효과 트랜지스터의 드레인이, 제1 로직회로에 설치된 센스 저항에 접속되어 있다. 또한, 이 드레인에는 폴리실리콘 저항이 접속되어 있다. 폴리실리콘 저항에 흐르는 전류를 검지함으로써, 드레인 전압이 검지된다.
검지된 드레인 전압에 근거하여, 드레인 전류가 거의 일정한 값이 되도록, 전계효과 트랜지스터의 게이트에 소정의 전압이 인가된다. 전계효과 트랜지스터가 온되면, 센스 저항에는 일정한 드레인 전류가 흐른다. 이렇게 해서, 접속점의 전위가 변동하여도, 드레인에 접속된 센스 저항의 양단에는 일정한 전위차가 생기고, 이 전위차를 펄스 전위로 하여, 제1 IGBT의 게이트가 온오프되게 된다.
이러한 종류의 반도체 장치에서는, 센스 저항과 제1 로직회로 등은, 반도체 기판에 있어서의 고내압 전위 섬으로 형성된다. 고내압 전위 섬에서는, 고전위가 인가되는 제1 로직회로 등을 둘러싸도록, 제1 RESURF(Reduced SURface Field) 분리 영역이 형성되어, 주변 영역에 대하여 제1 RESURF 분리 영역에 있어서 내주측의 부분의 고전위가 유지된다.
또한, 전계효과 트랜지스터 및 폴리실리콘 저항은, 고내압 전위 섬과 인접하는 고내압 LDMOS(Laterally Diffused Metal Oxide Semiconductor) 영역에 형성된다. 고내압 LDMOS 영역에서는, 센스 저항과 접속되어 고전위가 인가되는 드레인 전 극을 둘러싸도록, 제2 RESURF 영역이 형성되어 있다. 폴리실리콘 저항은, 그 제2 RESURF 영역 위에 고전위(드레인)측으로부터 스파이럴 형상으로 형성되어 있다.
그리고, 폴리실리콘 저항에 흐르는 전류를 검지하는 회로나, 게이트에 소정의 전압을 인가하는 게이트 구동회로 등은, 고내압 전위 섬 및 고내압 LDMOS 영역의 주변에 배치된 제2 로직회로 영역에 형성된다. 폴리실리콘 저항에 흐르는 전류를 검지하는 회로는, 폴리실리콘 저항의 저전위측에 접속되어 있다. 게이트 구동회로는, 전계효과 트랜지스터의 게이트에 접속되어 있다. 이때, 이러한 반도체장치를 개시한 문헌의 하나로서 일본국 특개평 09-283716호 공보가 있다.
전술한 반도체 장치에서는, 고내압 전위 섬에 형성되는 제1 로직회로에 있어서, 센스 저항의 양단에 생기는 전위차를 로직 신호로서 검출하기 위해서는, 고내압 전위 섬의 전위를 드레인 전극의 전위에 대하여, 적어도 그 로직 신호 만큼의 전위차를 유지해 둘 필요가 있다. 이 때문에, 고내압 전위 섬과 고내압 LDMOS 영역은, 반도체 기판에서, 개별적으로 형성되어 있다.
또한, 약 600V 정도의 전압이 인가되는 고내압 전위 섬과 주변 영역(저전위 영역)을 전기적으로 분리하는 제1 RESURF 영역에는, 분리 거리(폭)로서 약 100㎛ 정도 이상이 요구되고 있다. 더구나, 고내압 LDMOS 영역에도, 고내압 LDMOS 영역과 주변 영역을 전기적으로 분리하는 제2 RESURF 영역이 필요하게 되고 있다.
본 발명은, 이와 같은 반도체장치에 대한 개선안을 제안하는 것으로, 그 목적은, 반도체 기판에 있어서 회로가 형성되는 영역의 점유 면적을 삭감해서 소형화를 도모할 수 있는 반도체장치를 제공하는 것이다.
본 발명에 따른 반도체장치는, 제1 로직회로 영역과 환형 영역과 분리 영역과 제2 로직회로 영역을 구비하고 있다. 제1 로직회로 영역은, 제1도전형의 반도체 기판의 주표면에 형성되고, 제1 구동전압으로 구동해서 소정의 스위칭 소자의 동작을 제어하는 제1 로직회로 및 제1 저항을 포함하고, 제1전압이 바이어스로서 인가된다. 환형 영역은, 제1 로직회로 영역을 외주 방향에서 둘러싸도록 반도체 기판의 주표면에 환형으로 형성되고, 제1 저항과 전기적으로 각각 접속된 전계효과 트랜지스터 및 제2 저항을 포함하고 있다. 분리 영역은, 제1 로직회로 영역과 환형 영역 사이에 형성되어, 제1 로직회로 영역과 환형 영역을 전기적으로 분리한다. 제2 로직회로 영역은, 환형 영역의 외측에 위치하는 반도체 기판의 주표면에 형성되고, 전계효과 트랜지스터와 제2저항에 각각 전기적으로 접속되어 제2구동전압으로 구동하는 제2 로직회로를 포함하고, 제1전압보다도 낮은 제2전압이 바이어스로서 인가된다.
그리고, 제1 로직회로는, 전계효과 트랜지스터가 온되어 제1 저항을 드레인 전류가 흐르는 것에 의해 생기는 소정의 전위차에 근거하여 스위칭 소자의 동작을 제어한다. 제2 로직회로는, 제2 저항에 흐르는 전류를 검지함으로써, 드레인 전류로서 일정한 전류를 흘리기 위해 전계효과 트랜지스터의 게이트에 인가해야 할 게이트 전압을 구하여, 그 게이트 전압을 게이트에 인가한다. 환형 영역은, 제2 로직회로 영역에 대하여, 제1전압이 인가되는 전계효과 트랜지스터의 드레인을 전기적으로 분리한다. 분리 영역은, 제1전압이 인가되는 전계효과 트랜지스터의 드레인에 대하여, 제1 로직회로 영역을 적어도 제1 구동전압 만큼 전기적으로 분리한다.
본 발명에 따른 반도체장치에 따르면, 소정의 스위칭 소자의 동작을 제어하는 제1 로직회로 및 제1 저항을 포함하고, 제1전압이 바이어스로서 인가되는 제1 로직회로 영역을, 외부 방향에서 둘러싸도록 분리 영역을 개재시켜, 제1 저항과 전기적으로 각각 접속된 전계효과 트랜지스터 및 제2 저항을 포함하는 환형 영역이 형성되고, 그리고, 그 환형 영역의 외측에, 전계효과 트랜지스터와 제2 저항에 각각 전기적으로 접속된 제2 로직회로를 포함하고, 제1전압보다도 낮은 제2전압이 바이어스로서 인가되는 제2 로직회로 영역이 형성되어 있다.
이에 따라, 제1 로직회로 및 제1 저항을 포함하고, 제1전압이 바이어스로서 인가되는 제1 로직회로 영역과, 제1 저항과 전기적으로 각각 접속된 전계효과 트랜지스터 및 제2 저항을 포함하는 영역이, 개별적으로 형성되어 있는 경우와 비교하여, 제1전압이 바이어스로서 인가되는 제1 로직회로 영역을, 제2전압이 바이어스로서 인가되는 제2 로직회로 영역에 대하여 전기적으로 분리하기 위한 영역이 불필요하게 된다. 그 결과, 반도체장치의 점유 면적이 삭감되어, 소형화를 도모할 수 있 다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로부터 명확하게 될 것이다.
실시예 1
우선, 처음에, 본 반도체장치가 적용되는 제어 구동회로의 일례에 대해 설명한다.
도1에 도시된 것과 같이, 스위칭 소자로서 제1 IGBT(61)과 제2 IGBT(62)가 직렬로 접속되고, 제1 IGBT(61)과 제2 IGBT(62)과의 접속점 E에, 유도전동기 등의 부하(57)가 접속되어 있다. 제1 IGBT(61)의 콜렉터가 고전압에 접속되어, 제2 IGBT(62)의 에미터가 접지 전압(전위)에 접속되어 있다. 제1 IGBT(61)과 제2 IGBT(62)는 교대로 온, 오프되어, 제1 IGBT(61)가 온 상태에서 부하(57)에 전류가 보내지고, 제2 IGBT(62)가 온 상태에서 부하로부터 전류가 인출된다.
제1 IGBT(61)과 제2 IGBT(62)을 교대로 온오프시키기 위해서, 제1 IGBT(61)의 게이트에는 제1 로직회로(26)(고압측 회로(52))가 접속되고, 제2 IGBT(62)의 게이트에는 저압측 회로(53)가 접속되어 있다. 고압측 회로(52)에서는, 접속점 E의 전위를 기준으로 해서 제1 IGBT(61)의 게이트를 온오프시키기 위한 신호가 출력된다. 저압측 회로(53)에서는, 접지전위를 기준으로 해서 제2 IGBT(62)의 게이트를 온오프시키기 위한 신호가 출력된다.
접속점 E의 전위는, 고전위(예를 들면 600V)와 접지전위 사이를 변동하기 때문에, 특히, 고압측 회로(52)에는, 전계효과 트랜지스터의 드레인 전압과 드레인 전류의 관계를 이용한 소정의 레벨 시프트 회로가 접속되어 있다. 레벨 시프트 회로에서는, 전계효과 트랜지스터 T의 드레인 D가, 고압측 회로(52)에 연결되는 센스 저항(9)에 접속되어 있다. 또한, 이 드레인 D에는 폴리실리콘 저항(4)이 접속되어 있다.
폴리실리콘 저항(4)에 흐르는 전류를 검지함으로써, 드레인 전압이 검지된다. 그리고, 그 검지된 드레인 전압에 근거하여, 드레인 전류가 거의 일정한 값이 되도록, 전계효과 트랜지스터 T의 게이트에 소정의 전압이 인가되게 된다.
이것에 대해, 더욱 구체적으로 설명한다. 전계효과 트랜지스터의 드레인 전압과 드레인 전류의 일반적인 관계와, 폴리실리콘 저항에 흐르는 전류와 드레인 전압의 관계를 도2에 나타낸다. 도2에 도시된 것과 같이 그래프 A∼D는, 전계효과 트랜지스터의 드레인 전압과 드레인 전류의 관계의 게이트 전압 의존성을 나타낸 것이다. 이 중에서, 그래프 B∼D는, 각각 게이트 전압 Vg가, 예를 들면 9v, 12v, 15v인 경우의 관계를 나타낸 것이다. 또한, 그래프 E는, 폴리실리콘 저항에 흐르는 전류와 드레인 전압의 관계를 나타낸 것이다.
여기에서, 원하는 동작 전류(드레인 전류)를 I라고 한다. 그러면, 우선, 그래프 E로부터, 폴리실리콘 저항에 흐르는 전류를 검지함으로써 드레인 전압이 구해진다. 다음에, 그 드레인 전압에 대하여, 원하는 드레인 전류 I를 얻기 위해 게이트에 인가해야 할 전압이 구해진다.
드레인 전압이 비교적 높은 범위(포화 영역)에 있을 경우에는, 게이트에 인가해야 할 게이트 전압 Vg은 거의 같은 값이 된다. 한편, 드레인 전압이 비교적 낮은 범위(선형 영역)에 있을 경우에는, 원하는 드레인 전류 I를 얻기 위해서는 보다 높은 전압을 게이트에 인가할 필요가 있다. 이렇게 해서, 하는 드레인 전류 I를 얻기 위해 게이트에 인가해야 할 소정의 게이트 전압이 구해진다.
그 구해진 소정의 전압을 게이트에 인가해서 전계효과 트랜지스터 T가 온되면, 드레인 D로부터 소스에 일정한 전류가 흐름으로써, 센스 저항(9)에 이 전류가 흐르게 된다. 이렇게 해서, 접속점 E의 전위가 변동하여도, 드레인 D에 접속된 센스 저항(9)의 양단에는 일정한 전위차가 생기고, 이 전위차를 펄스 전위로 하여, 제1 IGBT(61)의 게이트를 온오프시킬 수 있다.
다음에, 본 반도체장치의 평면 구조에 대해 구체적으로 설명한다. 도3에 도시된 것과 같이, 반도체 기판(1)에는, 우선, 센스 저항(9)과 제1 로직회로(26)(고압측 회로(52)) 등이 형성된 고전위 로직 영역(25)이 형성되어 있다. 그 고전위 로직 영역(25)의 주위를 둘러싸도록, 분리 영역(30)을 개재시켜, 환형의 RESURF 영역(24)이 형성되어 있다. 고전위 로직 영역(25)에서는, 이 분리 영역(30)에 의해, RESURF 영역(24)에 있어서, 내주측(드레인)에 인가되는 소정의 고전위(예를 들면 600V)에 대하여, 적어도 제1 로직회로(26)를 구동시키는데도 필요한 구동전압(예를 들면 15V) 만큼 전기적으로 분리되게 된다.
또한, RESURF 영역(24)의 외측에는, 접지전위에 대하여 제2 로직회로(22)를 구동시키는데 필요한 구동전압 레벨이 인가되는 제2 로직회로 영역(주변 영역)이 형성되어 있다. RESURF 영역(24)에 의해, RESURF 영역(24)에 있어서 내주측(드레인)에 위치하는 고전위가 인가되는 영역과, RESURF 영역(24)의 외측의 주변 영역이 전기적으로 분리되게 된다.
그 RESURF 영역(24)에서는, 내주측에 위치하는 부분에, 전계효과 트랜지스터 T의 드레인 전극(12)이 내주를 따라 형성되고, 외주측에 위치하는 부분에는, 소스 전극(10)이 외주를 따라 형성되어 있다. 또한, RESURF 영역(24)에는, 센스 저항(9)에 접속된 폴리실리콘 저항(4)이, 내주측에서 외주측을 향해 스파이럴 형상으로 형성되어 있다.
제2 로직회로(22)에는, 스파이럴 형상으로 형성된 폴리실리콘 저항(4)의 외주 단부(저압측)에 접속되어, 폴리실리콘 저항(4)에 흐르는 전류를 검지하는 저항 전류 검지회로(54)가 형성되어 있다. 또한, 전계효과 트랜지스터 T의 소스에 접속되어, 소스 전류를 검지하는 소스 전류 검지회로(56)가 형성되어 있다. 더구나, 저항 전류 검지회로(54)에 의해 검지된 전류에 근거하여 구해지는 드레인 전압이 소정의 드레인 전압보다도 높은 경우, 또는, 소스 전류 검지회로에 의해 검지된 소스 전류가 소정의 소스 전류보다도 높은 경우에, 게이트를 오프하는 게이트 구동회로(55)가 형성되어 있다.
다음에, 반도체장치의 단면 구조에 대해 설명한다. 도4에 도시된 것과 같이, P형 반도체 기판(1)에 있어서의 RESURF 영역(24)에는, 표면에서 소정의 깊이에 걸쳐, N형 확산영역(2)이 형성되어 있다. 고전위 로직 영역(25)에는, 표면에서 소정 의 깊이에 걸쳐 N형 확산영역(31)이 형성되어 있다. N형 확산영역 2와 N형 확산영역 사이에는 반도체 기판(1)의 P형 영역의 부분이 위치하고, 이 P형 영역의 부분이 분리 영역(30)이 된다.
고전위가 인가되는 N형 확산영역 31에서는, 표면에서 소정의 깊이에 걸쳐 N+ 확산영역(33)과, P+ 확산영역(32)이 형성되어 있다. P+ 확산영역(32)은 확산 저항(센스 저항(9))으로 된다. 고전위 섬 전극(35)의 일단이 P+ 확산영역(32)에 접속되고, 타단이 N+ 확산영역(33)에 접속되어 있다.
N형 확산영역 2에 있어서의 N형 확산영역 31이 위치하는 쪽(내주 부분)에는, P+ 확산영역(32)과 전기적으로 접속되어 있는 드레인 전극(12)이, N+ 확산영역(7)을 개재하여 N형 확산영역 2에 전기적으로 접속되어 있다. 한편, N형 확산영역 2에 있어서의 N형 확산영역 31이 위치하는 쪽과는 반대측(외주 부분)에는, 전계효과 트랜지스터의 게이트 전극(11)과 소스 전극(10)이 형성되어 있다.
게이트 전극(11)과 드레인 전극(12) 사이에는, 필드 산화막(5)이 형성되고, 그 필드 산화막(5) 위에, 폴리실리콘 저항(4)이 형성되어 있다. 폴리실리콘 저항(4)의 드레인 전극(12)측에 위치하는 단부에는 고전위측 전극(14)이 접속되고, 게이트 전극(11)측에 위치하는 단부에는 저전위 전극(13)이 형성되어 있다.
소스 전극(10)은, N형 확산영역(2)의 표면에서 각각 소정의 깊이에 형성된 P형 확산영역(8)과 N+ 확산영역(7)에 전기적으로 접속되어 있다. 게이트 전극(11)은 게이트 폴리실리콘막(15)에 전기적으로 접속되고, 그 게이트 폴리실리콘막(15)은, P형 확산영역(8) 및 N형 확산영역(2)의 표면 위에 게이트 산화막(20)을 개재시켜 형성되어 있다. 또한, N형 확산영역 2의 측방에는, P형 반도체층(3)이 형성되어 있다.
고전위 로직 영역(25)을 이루는 N형 확산영역(31)에는, 확산 저항이 되는 P+ 확산영역(32) 이외에, 상보형의 전계효과 트랜지스터도 형성된다. 도5에 도시된 것과 같이, N형 확산영역(31)의 표면에는, 소스/드레인이 되는 한쌍의 P+형 확산영역(40)이, 서로 간격을 두어 형성되어 있다. 한쌍의 P+형 확산영역(40)에 의해 끼워진 N형 확산영역(31)의 표면 위에, 게이트 산화막(20)을 개재시켜 게이트 폴리실리콘막(45)이 형성되어 있다.
또한, N형 확산영역(31)의 표면에서 소정의 깊이에 걸쳐, P형 확산영역(34)이 형성되어 있다. P형 확산영역(34)의 표면에는, 소스/드레인이 되는 한쌍의 N+형 확산영역(41)이, 서로 간격을 사이에 두어 형성되어 있다. 한쌍의 N+형 확산영역(41)에 의해 끼워진 P형 확산영역(34)의 표면 위에, 게이트 산화막(20)을 개재시켜 게이트 폴리실리콘막(45)이 형성되어 있다.
한쌍의 P+형 확산영역(40) 중의 한쪽에는, p채널 MOS 소스 전극(42)이 접속되어 있다. 한쌍의 P+형 확산영역(40) 중 다른쪽과, 한쌍의 N+형 확산영역(41) 중 한쪽에, n채널/p채널 MOS 드레인 전극(43)이 접속되어 있다. 한쌍의 N+형 확산영역(41) 중 다른쪽에는, n채널 MOS 소스 전극(44)이 접속되어 있다.
전술한 반도체 장치에서는, 고전위 섬 전극(35)에 고전압이 인가되면, RESURF 영역(24)에 위치하는 N형 확산영역(2)은, P형 반도체 기판(1)에 대하여 소정의 고전위(예를 들면 600V)까지 바이어스된다. 그리고, 고전위 로직 영역(25)에 위치하는 N형 확산영역(31)은, P형 반도체 기판(1)에 대하여, 그 고전위에 로직회로를 구동하는 구동전압(예를 들면 15V)을 더 더한 전위(예를 들면 615V)까지 바이어스된다.
이때, 도6에 도시된 것과 같이, 핀치오프 효과에 의해 분리 영역(30)에서는, 공핍층의 형성이 촉진되어, 분리 영역(30)의 바로 아래의 공핍층 단부(81)는 비교적 평활해진다. 이에 따라, N형 확산영역(2)과 N형 확산영역(31)이 대향하는 코너 부분에서는 전계집중이 발생하지 않아, 내압이 저하하는 일은 없다.
여기에서, 분리 영역(30)의 폭 D는, 진공의 유전율을 ε0, 실리콘의 비유전율을 εsi, 로직을 구동하기 위한 전압을 VL, 전자의 전하량을 q, P형 반도체 기판의 불순물 농도를 Np라고 하면, 이하의 식에 의해 구해진다.
D = ((2·ε0·εsi·VL)/(q·NP))0.5
이와 같이, 본 반도체장치에서는, 센스 저항(9)과 제1 로직회로(26)(고압측 회로(52)) 등이 형성된 고전위 로직 영역(25)의 주위를 둘러싸도록, 분리 영역(30)을 개재시켜, 환형의 RESURF 영역(24)이 배치되고, 그 RESURF 영역에, 스파이럴형의 폴리실리콘 저항과 전계효과 트랜지스터가 형성되어 있다.
이에 따라, 회로 영역의 점유 면적의 삭감이 도모되어, 반도체장치의 소형화를 도모할 수 있다. 이것에 대해서, 비교예를 나타내어 설명한다.
도7 및 도8에 도시된 것과 같이, 비교예에 관한 반도체 장치에서는, 센스 저 항과 제1 로직회로(126) 등은, 반도체 기판(1)01에 있어서의 고내압 전위 섬(127)에 형성된다. 고내압 전위 섬(127)에서는, 고전위가 인가되는 제1 로직회로(126) 등이 형성된 고전위 로직 영역(125)을 둘러싸도록, 제1 RESURF 분리 영역(124a)이 형성되어 있다. 주변 영역에 대해, 제1 RESURF 분리 영역(124a) 내부의 고전위는, 제1 RESURF 영역(124a)과, 제1 RESURF 영역(124a)의 필드 산화막(105) 위에 형성된 게이트 폴리실리콘 필드 플레이트(128)와 알루미늄 필드 플레이트(129)에 의해 유지된다.
또한, 도7 및 도9에 도시된 것과 같이 전계효과 트랜지스터 TT 및 폴리실리콘 저항(104)은, 고내압 전위 섬(127)과 인접하는 고내압 LDMOS 영역(121)에 형성된다. 고내압 LDMOS 영역(121)에서는, 센스 저항과 접속되어 고전위가 인가되는 드레인 전극(112)을 둘러싸도록, N형 확산영역(102)으로 이루어진 제2 RESURF 영역(124b)이 형성되어 있다.
N형 확산영역(102)에 있어서의 내측의 부분에는, 제1 로직회로(126)와 전기적으로 접속되어 있는 드레인 전극(112)이, N+ 확산영역(107)을 개재하여 N형 확산영역(102)에 전기적으로 접속되어 있다. 한편, N형 확산영역(102)에 있어서의 외측의 부분에는, 전계효과 트랜지스터의 게이트 전극(111)과 소스 전극(110)이 형성되어 있다.
게이트 전극(111)과 드레인 전극(112) 사이에는, 필드 산화막(105)이 형성되어, 그 필드 산화막(105) 위에, 폴리실리콘 저항(104)이 형성되어 있다. 폴리실리콘 저항(104)의 드레인 전극(112)측에 위치하는 단부에는 고전위측 전극(114)이 접 속되고, 게이트 전극(111)측에 위치하는 단부에는 저전위 전극(113)이 형성되어 있다.
소스 전극(110)은, N형 확산영역(102)의 표면으로부터 각각 소정의 깊이에 형성된 P형 확산영역(108)과 N+ 확산영역(107)에 전기적으로 접속되어 있다. 게이트 전극(111)은 게이트 폴리실리콘막(115)에 전기적으로 접속되고, 그 게이트 폴리실리콘막(115)은, P형 확산영역(108) 및 N형 확산영역(102)의 표면 위에 게이트 산화막(120)을 개재시켜 형성되어 있다. 또한, N형 확산영역(102)의 측방에는, P형 반도체층(103)이 형성되어 있다. 주변 영역에 대하여, 고전위가 인가되는 드레인 전극(112)의 전위는, 제2 RESURF 영역(124b)에 의해 유지된다.
그리고, 폴리실리콘 저항(104)에 흐르는 전류를 검지하는 회로나, 게이트에 소정의 전압을 인가하는 게이트 구동회로 등은, 고내압 전위 섬(127) 및 고내압 LDMOS 영역(121)의 주변에 배치된 제2 로직회로(122)에 형성된다. 폴리실리콘 저항(104)에 흐르는 전류를 검지하는 회로는, 폴리실리콘 저항(104)의 저전위측에 접속되어 있다. 게이트 구동회로는, 전계효과 트랜지스터의 게이트에 접속되어 있다.
이와 같이, 비교예에 관한 반도체장치에서는, 고내압 전위 섬(127)과 고내압 LDMOS 영역(121)은, 반도체 기판에 있어서 개별적으로 형성되어 있다. 이것은, 다음 이유에 따른다.
고내압 전위 섬(127)과 고내압 LDMOS 영역(121)이 별개로 형성되어 있지 않고, 고내압 전위 섬(127)의 N형 확산영역(102)과 고내압 LDMOS 영역(121)의 N형 확산영역(102)이 연결되고 있다고 하면, 고내압 전위 섬(127)에 형성되는 상보형 전 계효과 트랜지스터 중에서, p채널 전계효과 트랜지스터의 소스를 거쳐 N형 확산영역(102)에 구동전압이 인가되어 버린다.
그러면, 고내압 LDMOS 영역(121)의 전계효과 트랜지스터가 온되어도, 드레인 전류는 센스 저항을 흐르지 않고, N형 확산영역(102)을 거쳐 고전위 섬 전극에 직접 흐르게 된다. 그 때문에, 센스 저항의 양단에는 전위차가 발생하지 않아, IGBT의 게이트를 온오프시키기 위한 소정의 펄스 전위를 발생시킬 수 없게 된다. 이 때문에, 고내압 전위 섬(127)과 고내압 LDMOS 영역(121)은, 서로 별개로 형성되어 있다.
고내압 전위 섬(127)과 고내압 LDMOS 영역(121)을 서로 별개로 형성하기 위해서, 고내압 전위 섬(127)에는 제1 RESURF 영역(124a)이 필요하게 되고, 고내압 LDMOS 영역(121)에는 제2 RESURF 영역(124b)이 필요하게 된다.
이에 대하여, 본 반도체장치에서는, 센스 저항(9)과 제1 로직회로(26)(고압측 회로(52)) 등이 형성된 고전위 로직 영역(25)의 주위를 둘러싸도록, 분리 영역(30)을 개재시켜, 환형의 RESURF 영역(24)이 배치되고, 그 RESURF 영역(24)에, 스파이럴형의 폴리실리콘 저항과 전계효과 트랜지스터가 형성된다.
바꿔 말하면, 본 반도체장치에서는, 접지전위 레벨의 저전위(예를 들면 0∼15V)가 인가되는 반도체 기판(1)의 영역에 대하여, 고전위(예를 들면 600V)가 인가되는 드레인 전극(12)이 위치하는 영역이 RESURF 영역(24)에 의해 전기적으로 분리되고, 더구나, 그 고전위가 인가되는 드레인 전극(12)이 위치하는 영역에 대하여, 로직을 구동시키는 구동전압분 만큼 분리 영역(30)에 의해 전기적으로 분리된, 보 다 전위(예를 들면 615V)가 높은 고전위 로직 영역(25)이 형성되어 있다.
이에 따라, 비교예에 있어서의 고내압 전위 섬(127)에 필요하게 된 제1 RESURF 영역(124a)이 불필요하게 되어, 반도체 기판에 있어서, 회로가 형성되는 영역의 점유 면적을 삭감할 수 있다. 그 결과, 반도체장치의 소형화를 도모할 수 있다.
또한, 전술한 반도체장치에서는, 비교예에 관한 반도체장치의 제2 RESURF 영역(124b)과 비교하여, 폴리실리콘 저항과 게이트 전극이 형성되는 RESURF 영역(24)의 외주 길이가 보다 길어진다. 이에 따라, 전계효과 트랜지스터 T의 게이트의 길이(주변 길이)가 길어져, 전계효과 트랜지스터 T의 구동능력을 향상시킬 수 있다.
더구나, 스파이럴 형상으로 형성되는 폴리실리콘 저항의 인회(routing)의 길이가 보다 길어짐으로써, 저항값이 메가 오더(order)가 되어 리크 전류를 억제할 수 있다. 또한, 폴리실리콘 저항을 인회시키는 거리의 범위가 넓어져, 설계의 자유도도 상승시킬 수 있다.
실시예 2
여기에서는, 매립 확산영역을 구비한 반도체장치에 대해 설명한다. 도10에 도시된 것과 같이, P형 반도체 기판(1)의 표면 상에는 P형 에피택셜 성장층(39)이 형성되어 있다. 고전위 로직 영역(25)에서는, P형 반도체 기판(1)의 P형 영역의 부분과 N형 확산영역(31) 사이에 N+ 매립 확산영역(37)이 형성되어 있다. 또한, RESURF 영역(24)에서는, P형 반도체 기판(1)의 P형 영역의 부분과 N형 확산영역(2) 사이 중에서, 드레인 전극(12) 바로 아래에 위치하는 부분에 N+ 매립 확산영역(37)이 형성되어 있다. 이때, 이 이외의 구성에 대해서는, 도4에 나타낸 구성과 동일하므로, 동일 부재에는 동일한 부호를 붙이고, 그 설명을 생략한다.
이 반도체장치에서는, 전술한 회로의 점유 면적을 삭감할 수 있는 것에 덧붙여, 다음과 같은 효과를 얻을 수 있다. 즉, P형 반도체 기판(1)과, N형 확산영역(31)과, 그 N형 확산영역(31)의 표면에서 소정의 깊이에 걸쳐 형성되는 P+ 확산영역(32)에 의해 형성되는 기생 PNP 트랜지스터의 동작을 억제할 수 있다.
바이폴라 트랜지스터의 동작의 지표로서, 일반적으로 전류증폭률 hFE가 사용된다. 여기에서, 베이스층의 불순물 농도를 NB, 베이스층의 폭을 WB, 에미터층의 불순물 농도를 NE라고 하면, 그 전류증폭률은 이하와 같은 비례 관계가 있다.
hFE∝NE/(NB·WB)
전술한 반도체장치에서는, P형 반도체 기판(1)의 P형의 영역의 부분과 N형 확산영역(31) 사이에 N+ 매립 확산영역(37)이 형성되어 있다. 그 N+ 매립 확산영역(37)의 불순물 농도는 1019cm-3 정도로 된다. 이에 따라, 베이스층의 불순물 농도 NB의 값과 베이스층의 폭 WB의 값이, N+ 매립 확산영역(37)이 형성되어 있지 않은 경우의 값보다도 커진다. 그 결과, 기생 PNP 트랜지스터의 동작이 억제되어, 회로의 오동작이나 래치업(latch-up)에 의해 반도체장치가 파괴되는 것을 방지할 수 있다.
이때, N+ 매립 확산영역(37)은, 예를 들면, P형 반도체 기판(1)의 표면에 N+ 매립 확산영역으로 되는 N형의 불순물을 도입하고, 그 표면 상에 P형 에피택셜 성장층을 형성하고, 그후, 도입된 N형의 불순물을 열확산시킴으로써 형성된다.
실시예 3
여기에서는, 분리 영역으로서, P형 확산영역을 적용한 반도체장치에 대해 설명한다. 도11에 도시된 것과 같이, P형 반도체 기판(1)의 표면 상에 P형 에피택셜 성장층(39)이 형성되어 있다. RESURF 영역(24)과 고전위 로직 영역(25) 사이에 위치하는 P형 에피택셜 성장층(39)의 부분의 표면에서 소정의 깊이에 걸쳐, 전기적으로 부유의 P 확산영역(36)이 형성되어 있다. 이때, 이 이외의 구성에 대해서는, 도10에 나타낸 구성과 동일하므로, 동일 부재에는 동일한 부호를 부여하고, 그 설명을 생략한다.
이 반도체장치에서는, 이미 설명한 회로의 점유 면적을 삭감할 수 있는 것에 덧붙여, 다음과 같은 효과를 얻을 수 있다. 우선, RESURF 영역(24)과 고전위 로직 영역(25) 사이에 부유 전위의 P 확산영역(36)이 형성되어 있음으로써, 이 영역에는 기생의 고저항 J-FET(Junction-Field Effect Transistor) 영역이 형성되게 된다. 이에 따라, RESURF 영역(24)에 위치하는 P형 에피택셜 성장층(39)의 부분과, 고전위 로직 영역(25)에 위치하는 P형 에피택셜 성장층(39)의 부분 사이에서 전류가 흐르는 것을 저지할 수 있다.
이것에 대해 설명한다. 도12에 도시된 것과 같이, 고전위 섬 전극(35)에 고 전압이 인가되면, P형 반도체 기판(1)과 N형 반도체층(39)의 계면과, P형 반도체 기판(1)과 N+ 매립 확산영역(37)의 계면으로부터 공핍층이 확장된다. P 확산영역(36)은 부유 전위이지만, 상기 계면으로부터 연장되는 공핍층이 도달하면, P 확산영역(36)은 펀치스루 효과에 의해 공핍층이 도달했을 때의 전위로 바이어스된다.
이 때문에, P 확산영역(36)의 바로 아래에 위치하는 N형 에피택셜 성장층(39)의 부분(영역 A)에는, 기생의 J-FET 구조가 형성되어, 이 영역 A의 저항(71)이 매우 고저항으로 된다. 도13에 도시된 것과 같이, 이 저항(71)은, 센스 저항(9)과 병렬로 접속된 상태가 된다. 이에 따라, 전계효과 트랜지스터의 드레인 전류의 대다수는, 영역 A를 흐르지 않고, 드레인 전극(12)으로부터 P+ 확산영역(32)을 거쳐 고전위 섬 전극(35)으로 흐르게 된다. 그 결과, 센스 저항으로서의 P+ 확산영역(32)에는 일정한 전위차가 생기고, 이 전위차를 펄스 전위로 하여, 제1 IGBT(61)(도1 참조)의 게이트를 온오프시킬 수 있다.
실시예 4
여기에서는, 분리 영역으로서, 트렌치 분리 구조를 적용한 반도체장치의 일례에 대해 설명한다. 도14에 도시된 것과 같이, P형 반도체 기판(1)의 표면 상에 P형 에피택셜 성장층(39)이 형성되어 있다. RESURF 영역(24)과 고전위 로직 영역(25) 사이에 위치하는 P형 에피택셜 성장층(39)의 부분에는, P형 에피택셜 성장층(39)의 표면에서 P형 반도체 기판(1)의 영역에까지 이르는 트렌치 분리부(38)가 형성되어 있다. 이때, 이 이외의 구성에 대해서는, 도11에 나타낸 구성과 동일하므로, 동일 부재에는 동일한 부호를 부여하고, 그 설명을 생략한다.
이 반도체장치에서는, 이미 설명한 회로의 점유 면적을 삭감할 수 있는 것에 덧붙여, 다음과 같은 효과가 얻어진다. 본 반도체장치에서는, RESURF 영역(24)과 고전위 로직 영역(25) 사이에 위치하는 P형 에피택셜 성장층(39)의 부분에, P형 에피택셜 성장층(39)의 표면으로부터 P형 반도체 기판(1)의 영역에까지 이르는 트렌치 분리부(38)가 형성되어 있다.
이에 따라, RESURF 영역(24)에 위치하는 P형 에피택셜 성장층(39)의 부분과, 고전위 로직 영역(25)에 위치하는 P형 에피택셜 성장층(39)의 부분이 거의 완전히 전기적으로 분리되게 된다. 그 결과, 드레인 전류가 드레인 전극(12)으로부터 P+ 확산영역(32)을 거쳐 고전위 섬 전극(35)으로 흘러, 센스 저항으로서의 P+ 확산영역(32)에 펄스 전위로서 일정한 전위차를 생기게 할 수 있다.
또한, 트렌치 분리부(38)로 함으로써, 전기적 분리에 필요한 영역(면적)을 필요 최소한으로 할 수 있어, 반도체장치의 소형화에 한층 더 기여할 수 있다.
이때, 전술한 반도체장치에서는, 트렌치 분리부로서 2개의 트렌치 분리부를 예로 들어 설명했지만, 트렌치 분리부의 수로서는, 이것에 한정되지 않는다.
실시예 5
여기에서는, 분리 영역으로서, 트렌치 분리 구조를 적용한 반도체장치의 다른 예에 대해 설명한다. 도15에 도시된 것과 같이, RESURF 영역(24)에 위치하는 N형 확산영역(2)에 있어서의, 고전위 로직 영역(25)측의 단부에, 트렌치 분리부(38)가 형성되고, 고전위 로직 영역(25)에 위치하는 N형 확산영역(31)에 있어서, RESURF 분리 영역(24)측의 단부에, 트렌치 분리부(38)가 형성되어 있다. 이때, 이 이외의 구성에 대해서는, 도4에 나타낸 구성과 동일하므로, 동일 부재에는 동일한 부호를 부여하고, 그 설명을 생략한다.
이 반도체장치에서는, 이미 설명한 회로의 점유 면적을 삭감할 수 있는 것에 덧붙여, 다음과 같은 효과가 얻어진다. 본 반도체장치에서는, 트렌치 분리부(38)는, N형 확산영역 2와 N형 확산영역 31을 형성하기 전에 형성된다. 이에 따라, N형 확산영역 2와 N형 확산영역 31이 형성된 후에, N형 확산영역 2 내부의 N형 불순물이 N형 확산영역 31을 향해 확산하는 것을 트렌치 분리부(38)에서 저지할 수 있는 동시에, N형 확산영역 31 내부의의 N형 불순물이 N형 확산영역 2를 향해 확산하는 것을 트렌치 분리부(38)에서 저지할 수 있다. 그 결과, 전기적 분리에 필요한 영역(면적)을 필요 최소한으로 할 수 있어, 반도체장치의 소형화에 한층 더 기여할 수 있다.
실시예 6
여기에서는, RESURF 영역에, 전기적으로 부유한 필드 플레이트를 구비한 반도체장치의 일례에 대해 설명한다. 600V 정도의 고전위가 인가되는 반도체장치에서는, RESURF 영역의 거리(폭)로서는, 약 100㎛ 이상 필요하게 된다. 또한, 반도체장치로서는, 반도체 기판의 표면은 몰드 수지에 의해 봉지된다. 그 몰드 수지에서는, 하전 이온(불순물 이온)이 유리하는 일이 있다. 그러면, RESURF 영역이, 그 하전 이온의 영향을 받아 전위적으로 불안정하게 되어, 폴리실리콘 저항의 저항값이 변화하는 것이 상정된다.
실시예 1등에 있어서 설명한 반도체장치의 폴리실리콘 저항에는, 소비 전력을 저감하기 위해, 수십 MQ의 높은 저항값이 요구된다. 이 때문에, 폴리실리콘 저항은, 폴리실리콘 중에 포함되는 불순물의 양이 필연적으로 수 ppm 이하가 되도록 형성된다. 한편, 유리된 하전 이온의 종류나 밀도(총 전하량)에 따라서는, 반도체의 밴드 구조 특유의 현상인 반전층 또는 축적층이 형성되는 것이 생각된다. 그러면, 이 밴드 구조의 변화로 의해 폴리실리콘 저항의 저항값이 변화하여 버려, 오동작을 일으켜 버리는 것이 상정된다.
본 반도체장치는, 이러한 상정되는 문제를 회피하는 것으로, 도16 및 도17에 도시된 것과 같이, RESURF 영역(24)에 위치하는 층간 산화막(6)의 표면에, 전기적으로 부유의 필드 플레이트(28)가 형성되어 있다. 특히, 이 반도체장치에서는, 필드 플레이트(28)로서, 환형의 RESURF 영역의 직경 방향으로 3개의 필드 플레이트(28)가 형성되고, 각각의 필드 플레이트(28)는, 환형의 RESURF 영역(24)의 외주 방향으로 연속해서 형성되어 있다. 이때, 이 이외의 구성에 대해서는, 도4에 나타낸 구성과 동일하므로, 동일 부재에는 동일한 부호를 붙이고 그 설명을 생략한다.
이 반도체장치에서는, 이미 설명한 회로의 점유 면적을 삭감할 수 있는 것에 덧붙여, 다음과 같은 효과가 얻어진다. 본 반도체장치에서는, 필드 플레이트(28)는, 접지 전위와 고전압 전극 사이에서 용량 결합하도록 배치된다. 이에 따라, 몰드 수지(미도시)에서 유리된 하전 이온의 영향이 RESURF 영역(24)에 미치는 것이 억제되어, 폴리실리콘 저항(4)의 저항값이 안정된다. 그 결과, 반도체장치의 오동작을 미연에 방지할 수 있다.
이때, 전술한 반도체장치에서는, 필드 플레이트로서, 3개의 필드 플레이트(28)를 예로 들어 설명했지만, 필드 플레이트의 수로서는, 이것에 한정되지 않는다.
실시예 7
여기에서는, RESURF 영역에, 전기적으로 부유한 필드 플레이트를 구비한 반도체장치의 다른 예에 대해 설명한다. 폴리실리콘 저항(4)은, 드레인 전극(12)측의 고전위 영역으로부터 소스 전극측의 저전위 영역까지 연속적으로 스파이럴 형상으로 형성되고 있고, 폴리실리콘 저항(4)에 있어서의 각 부의 전위는 옴의 법칙에 따라 연속적으로 변화하고 있다.
이 때문에, 필드 플레이트(28)와 평면적으로 겹쳐 있는 폴리실리콘 저항(4)의 부분의 전위는, 그 위치에 따라 다르게 되어, 필드 플레이트(28)의 부유 전위가 불안정해지거나, 폴리실리콘 저항(4)의 저항값에 영향을 주는 것이 상정된다. 이것은, 필드 플레이트(28)의 전위는, 그 바로 아래에 위치하는 폴리실리콘 저항(4)과의 용량결합으로 전위가 결정되는 것과, 필드 플레이트(28)는 도전체이기 때문에, 연속적으로 형성된 환형의 필드 플레이트(28)의 전위는 똑같이 동전위가 되려고 하기 때문이다.
특히, 가장 외주에 위치하는 필드 플레이트(28)와 그 필드 플레이트(28)와 평면적으로 겹치는 폴리실리콘 저항(4)의 부분에서는, 내주에 위치하는 다른 필드 플레이트(28)와 폴리실리콘 저항(4)의 부분보다도 둘레 길이가 길어지기 때문에, 폴리실리콘 저항(4)의 전위차도 보다 커진다.
그 폴리실리콘 저항의 전위차 AV는, 1 턴의 길이를 L, 단위 길이당의 저항을 RL, 폴리실리콘 저항에 흐르는 전류를 Ir이고 하면, 다음 식으로 구해진다.
ΔV = L·RL·Ir
본 반도체장치에서는, 도18에 도시된 것과 같이 환형의 RESURF 영역(24)의 외주 방향으로 단속적으로 필드 플레이트(28)가 형성되고, 그 외주 방향으로 단속적인 필드 플레이트(28)가, 환형의 RESURF 영역(24)의 직경 방향으로 3세트 형성되어 있다. 즉, 이 필드 플레이트(28)는, 전술한 도16에 도시된 필드 플레이트(28)에 있어서 외주 방향의 적당한 위치에서 슬릿이 형성된 구조가 된다. 이때, 이 이외의 구성에 대해서는, 도16에 나타낸 구성과 동일하므로, 동일 부재에는 동일한 부호를 붙이고 그 설명을 생략한다.
이 반도체장치에서는, 이미 설명한 회로의 점유 면적을 삭감할 수 있는 것에 덧붙여, 다음과 같은 효과가 얻어진다. 본 반도체장치에서는, 필드 플레이트(28)가, 환형의 RESURF 영역의 외주 방향으로 단속적으로 형성되어 있다. 이에 따라, 연속적으로 전위가 변화하는 폴리실리콘 저항(4)과 확실하게 용량 결합시킬 수 있다. 그 결과, 반도체장치의 오동작을 미연에 방지할 수 있다.
이때, 실시예 6 및 실시예 7에서 설명한 필드 플레이트에 대해서는, 이것을, 실시예 1에서 설명한 반도체장치에 적용한 경우를 예로 들어 설명했지만, 실시예 2, 실시예 3, 실시예 4 및 실시예 5에서 설명한 반도체장치에 적용해도 되고, 이들의 경우에도, 반도체장치의 오동작을 미연에 방지할 수 있다.
본 발명을 상세하게 설명하고 나타내었지만, 이것은 단지 예시를 위한 것으로, 한정적으로 해석되어서는 안되고, 본 발명의 범위는 첨부의 특허청구범위에 의해 해석되는 것이 분명하게 이해될 것이다.
도1은 본 발명의 각 실시예에 관한 반도체장치의 등가회로를 나타낸 회로도이다.
도2는 각 실시예에 있어서, 반도체장치의 동작을 설명하기 위한, 전계효과 트랜지스터를 흐르는 드레인 전압과 드레인 전류의 게이트 전압 의존성을 나타낸 그래프이다.
도3은 본 발명의 실시예 1에 관한 반도체장치의 평면도이다.
도4는 동 실시예에 있어서, 도3에 나타낸 단면선 IV-IV에 있어서의 단면도이다.
도5는 동 실시예에 있어서, 상보형 MOS 트랜지스터가 형성된 영역의 부분 단면도이다.
도6은 동 실시예에 있어서, 공핍층의 확장 방법을 나타낸 단면도이다.
도7은 비교예에 관한 반도체장치의 평면도이다.
도8은 도7에 나타낸 단면선 VIII-VIII에 있어서의 단면도이다.
도9는 도7에 나타낸 단면선 IX-IX에 있어서의 단면도이다.
도10은 본 발명의 실시예 2에 관한 반도체장치의 단면도이다.
도11은 본 발명의 실시예 3에 관한 반도체장치의 단면도이다.
도12는 동 실시예에 있어서, 반도체장치의 동작을 설명하기 위한 부분 단면도이다.
도13은 동 실시예에 있어서, 반도체장치의 동작을 설명하기 위한 기생 저항의 위치를 나타낸 회로도이다.
도14는 본 발명의 실시예 4에 관한 반도체장치의 단면도이다.
도15는 본 발명의 실시예 5에 관한 반도체장치의 단면도이다.
도16은 본 발명의 실시예 6에 관한 반도체장치의 부분 평면도이다.
도17은 동 실시예에 있어서, 도16에 나타낸 단면선 XVII-XVII에 있어서의 단면도이다.
도18은 본 발명의 실시예 7에 관한 반도체장치의 부분 평면도이다.

Claims (8)

  1. 제1도전형의 반도체 기판의 주표면에 형성되고, 제1 구동전압으로 구동해서 소정의 스위칭 소자의 동작을 제어하는 제1 로직회로 및 제1 저항을 포함하고, 제1전압이 바이어스로서 인가되는 제1 로직회로 영역과,
    상기 제1 로직회로 영역을 외주 방향으로 둘러싸도록 상기 반도체 기판의 주표면에 환형으로 형성되고, 상기 제1 저항과 전기적으로 각각 접속된 전계효과 트랜지스터 및 제2 저항을 포함하는 환형 영역과,
    상기 제1 로직회로 영역과 상기 환형 영역 사이에 형성되고, 상기 제1 로직회로 영역과 상기 환형 영역을 전기적으로 분리하는 분리 영역과,
    상기 환형 영역의 외측에 위치하는 상기 반도체 기판의 주표면에 형성되고, 상기 전계효과 트랜지스터와 상기 제2 저항에 각각 전기적으로 접속되어 제2 구동전압으로 구동하는 제2 로직회로를 포함하고, 상기 제1 전압보다도 낮은 제2 전압이 바이어스로서 인가되는 제2 로직회로 영역을 구비하고,
    상기 제1 로직회로는, 상기 전계효과 트랜지스터가 온되어 상기 제1 저항을 드레인 전류가 흐르는 것에 의해 생기는 소정의 전위차에 근거하여 상기 스위칭 소자의 동작을 제어하고,
    상기 제2 로직회로는, 상기 제2 저항에 흐르는 전류를 검지함으로써, 상기 드레인 전류로서 일정한 전류를 흘리기 위해 상기 전계효과 트랜지스터의 게이트에 인가해야 할 게이트 전압을 구하여, 상기 게이트 전압을 상기 게이트에 인가하고,
    상기 환형 영역은, 상기 제2 로직회로 영역에 대해, 상기 제1전압이 인가되는 상기 전계효과 트랜지스터의 드레인을 전기적으로 분리하고,
    상기 분리 영역은, 상기 제1전압이 인가되는 상기 전계효과 트랜지스터의 드레인에 대해, 상기 제1 로직회로 영역을 적어도 상기 제1 구동전압 만큼 전기적으로 분리하는, 반도체장치.
  2. 제 1항에 있어서,
    상기 1 로직회로 영역은, 상기 반도체 기판의 주표면으로부터 소정의 깊이에 걸쳐 형성된 제2도전형의 제1 불순물 영역을 포함하고,
    상기 환형 영역은, 상기 반도체 기판의 주표면으로부터 소정의 깊이에 걸쳐 형성된 제2도전형의 제2 불순물 영역을 포함하고,
    상기 분리 영역은, 상기 제1 불순물 영역과 상기 제2 불순물 영역에 의해 끼워진 상기 반도체 기판의 제1 도전형의 영역의 부분으로 형성된 반도체장치.
  3. 제 2항에 있어서,
    상기 제1 로직회로 영역은,
    상기 제1 불순물 영역의 표면으로부터 소정의 깊이에 걸쳐 형성된, 상기 제1 저항으로서의 제1 도전형의 제3 불순물 영역과,
    상기 제3 불순물 영역의 바로 아래에 간격을 두어 형성되고, 상기 제1불순물 영역의 불순물 농도보다도 높은 불순물 농도를 갖는 제2 도전형의 제4 불순물 영역을 포함하는 반도체장치.
  4. 제 2항에 있어서,
    상기 분리 영역은, 상기 제1 불순물 영역과 상기 제2 불순물 영역에 의해 끼워진 상기 반도체 기판의 제1 도전형의 영역의 부분과, 상기 제1 불순물 영역을 이격하도록 형성된 제1 트렌치 분리부와,
    상기 제1 도전형의 영역의 부분과 상기 제2 불순물 영역을 이격하도록 형성된 제2 트렌치 분리부를 포함하는 반도체장치.
  5. 제 1항에 있어서,
    상기 반도체 기판의 주표면 위에 형성된, 소정의 두께의 제2도전형의 제1 반도체층을 포함하고,
    상기 제1 로직회로 영역 및 상기 환형 영역은, 상기 제1 반도체층에 형성되고,
    상기 분리 영역은, 상기 제1 로직회로 영역에 위치하는 상기 제1 반도체층의 부분과, 상기 환형 영역에 위치하는 상기 제1 반도체층의 부분 사이에 위치하는 상기 제1 반도체층의 부분의 표면으로부터 소정의 깊이에 걸쳐 형성된 제1 도전형의 제1 불순물 영역을 포함하는 반도체장치.
  6. 제 1항에 있어서,
    상기 반도체 기판의 주표면 위에 형성된, 소정의 두께의 제2 도전형의 제1 반도체층을 포함하고,
    상기 제1 로직회로 영역 및 상기 환형 영역은, 상기 제1 반도체층에 형성되고,
    상기 분리 영역은, 상기 제1 로직회로 영역에 위치하는 상기 제1 반도체층의 부분과 상기 환형 영역에 위치하는 상기 제1 반도체층의 부분 사이에 위치하는 상기 제1반도체층의 부분의 표면으로부터, 상기 반도체 기판의 상기 제1도전형의 영역에 걸쳐 형성된 트렌치 분리부를 포함하는 반도체장치.
  7. 제 1항에 있어서,
    상기 환형 영역은,
    상기 제2 저항으로서, 상기 환형 영역의 내측으로부터 외측을 향해 스파이럴 형상으로 형성된 폴리실리콘 저항과,
    상기 폴리실리콘 저항을 덮도록, 각각 외주 방향을 따라 형성된 복수의 환형의 필드 플레이트를 포함하는 반도체장치.
  8. 제 7항에 있어서,
    환형의 상기 필드 플레이트는, 외주 방향으로 단속적으로 형성된 반도체장치.
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