CN101752366B - 半导体装置 - Google Patents

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Abstract

本发明涉及一种半导体装置。以包围被施加高电位的感测电阻(9)和形成第一逻辑电路(26)的高电位逻辑区域(25)周围的方式，隔着分离区域(30)形成RESURF区域(24)。在RESURF区域(24)外侧形成被施加相对接地电位要驱动第二逻辑电路(22)所需的驱动电压电平的第二逻辑电路区域。在RESURF区域(24)中，沿着内周形成场效应晶体管(T)的漏极电极(12)，且沿着外周形成源极电极(10)。此外，与感测电阻(9)连接的多晶硅电阻(4)从内周侧向外周侧以螺旋形形成。从而，减少了电路形成的区域的占有面积，实现半导体装置的小型化。

Description

半导体装置
技术领域
本发明涉及半导体装置，尤其涉及具备用于使感应电动机等工作的驱动控制电路的高耐压元件的半导体装置。
背景技术
在使感应电动机等的负载工作的控制驱动电路中，作为开关元件串联连接第一IGBT(Insulated Gate Bipolar Transistor)和第二IGBT，在第一IGBT与第二IGBT的连接点上连接负载。第一IGBT与高电压连接，第二IGBT与接地电压(电位)连接。第一IGBT与第二IGBT交互地导通/截止，在第一IGBT处于导通的状态下负载上流入电流，在第二IGBT处于导通的状态下从负载导出电流。
为了交互地使第一IGBT与第二IGBT导通/截止，第一IGBT的栅极与第一逻辑电路连接，第二IGBT的栅极与第二逻辑电路连接。第一逻辑电路以连接点的电位为基准而输出用于使第一IGBT的栅极导通/截止的信号。第二逻辑电路以接地电位为基准而输出用于使第二IGBT的栅极导通/截止的信号。
连接点的电位在高电压电位与接地电位之间变动，因此特别是在第一逻辑电路上连接了利用场效应晶体管的特性的规定的电平移位电路。该电平移位电路中，场效应晶体管的漏极与设于第一逻辑电路的感测电阻(sense resistance)连接。此外，该漏极与多晶硅电阻连接。通过探测流过多晶硅电阻的电流，探测出漏极电压。
基于探测到的漏极电压，对场效应晶体管的栅极施加规定的电压，以使漏极电流成为大致一定的值。场效应晶体管一旦导通，在感测电阻上有一定的漏极电流流过。如此，即便连接点的电位变动，与漏极连接的感测电阻的两端上产生一定的电位差，以该电位差为脉冲电位，第一IGBT的栅极成为导通/截止。
在这种半导体装置中，感测电阻与第一逻辑电路等形成在半导体衬底中的高耐压电位岛(high withstand voltage potential island)上。在高耐压电位岛中，以包围被施加高电位的第一逻辑电路等的方式形成第一RESURF(REduced SURface Field：降低表面电场)分离区域，对周边区域保持第一RESURF分离区域的内周侧部分的高电位。
此外，场效应晶体管和多晶硅电阻形成在与高耐压电位岛邻接的高耐压LDMOS(Laterally Diffused Metal Oxide Semiconductor)区域。在高耐压LDMOS区域中，以与感测电阻连接且包围被施加高电位的漏极电极的方式形成第二RESURF区域。多晶硅电阻在该第二RESURF区域上从高电位(漏极)侧开始以螺旋(spiral)形形成。
又，在配置在高耐压电位岛和高耐压LDMOS区域周边的第二逻辑电路区域，形成用于探测流过多晶硅电阻的电流的电路或对栅极施加规定电压的栅极驱动电路等。探测流过多晶硅电阻的电流的电路连接在多晶硅电阻的低电位侧。栅极驱动电路与场效应晶体管的栅极连接。此外，作为公开这种半导体装置的一个文献，有日本特开平09-283716号公报。
在上述的半导体装置中，为了以逻辑信号方式检测出在感测电阻两端上产生的电位差，在形成在高耐压电位岛上的第一逻辑电路中，需要使高耐压电位岛的电位相对漏极电极的电位至少保持该逻辑信号分量的电位差。因此，高耐压电位岛与高耐压LDMOS区域在半导体衬底中分开形成。
此外，对被施加大致600V左右的电压的高耐压电位岛与周边区域(低电位区域)进行电气分离的第一RESURF区域，要求大致100μm左右以上的分离距离(宽度)。而且，高耐压LDMOS区域中也需要对高耐压LDMOS区域与周边区域进行电气分离的第二RESURF区域。
发明内容
本发明提出了对这种半导体装置的改善方案，其目的是提供一种半导体装置，通过减小半导体衬底中电路所形成的区域的占有面积来实现小型化。
本发明的半导体装置具备第一逻辑电路区域、环形区域、分离区域和第二逻辑电路区域。第一逻辑电路区域形成在第一导电型的半导体衬底的主表面上，包含以第一驱动电压来驱动并控制规定开关元件的动作的第一逻辑电路和第一电阻，且被施加第一电压作为偏压(bias)。环形区域在半导体衬底的主表面上形成为环形，以从周向包围第一逻辑电路区域，包含分别与第一电阻电连接的场效应晶体管和第二电阻。分离区域形成在第一逻辑电路区域与环形区域之间，将第一逻辑电路区域与环形区域电气分离。第二逻辑电路区域形成在位于环形区域外侧的半导体衬底的主表面上，包含分别与场效应晶体管和第二电阻电连接并以第二驱动电压来驱动的第二逻辑电路，被施加比第一电压低的第二电压作为偏压。
又，基于场效应晶体管导通而漏极电流流过第一电阻时产生的规定电位差，第一逻辑电路控制开关元件的动作。通过探测流过第二电阻的电流，第二逻辑电路求出为使一定的电流流过而必须对场效应晶体管的栅极施加的栅极电压，该一定的电流为漏极电流，将该栅极电压施加在栅极上。对于第二逻辑电路区域，环形区域将被施加第一电压的场效应晶体管的漏极电气分离。分离区域通过至少第一驱动电压分量对被施加第一电压的场效应晶体管的漏极与第一逻辑电路区域进行电气分离。
依据本发明的半导体装置，包含控制规定开关元件的动作的第一逻辑电路和第一电阻，从周向包围作为偏压被施加第一电压的第一逻辑电路区域的方式隔着分离区域形成环形区域，该环形区域包含分别与第一电阻电连接的场效应晶体管及第二电阻，又，在该环形区域的外侧形成作为偏压被施加比第一电压低的第二电压的第二逻辑电路区域，该第二逻辑电路区域包含分别与场效应晶体管和第二电阻电连接的第二逻辑电路。
由此，包含第一逻辑电路和第一电阻，与作为偏压被施加第一电压的第一逻辑电路区域和包含分别与第一电阻电连接的场效应晶体管及第二电阻的区域分别形成的场合相比，不需要将作为偏压被施加第一电压的第一逻辑电路区域相对作为偏压被施加第二电压的第二逻辑电路区域进行电气分离的区域。其结果，减少了半导体装置的占有面积，从而能够实现小型化。
本发明的上述以及其它目的、特征、局面及优点，通过以下参照附图说明的本发明相关的详细说明，当会更加清晰。
附图说明
图1是表示本发明各实施方式的半导体装置的等效电路的电路图。
图2是用于说明各实施方式中半导体装置的动作的，表示流过场效应晶体管的漏极电压和漏极电流的栅极电压依存性的曲线图。
图3是本发明实施方式1的半导体装置的平面图。
图4是同一实施方式中沿图3所示的剖面线IV-IV的剖视图。
图5是同一实施方式中形成有互补型MOS晶体管的区域的局部剖视图。
图6是表示同一实施方式中耗尽层的扩张方式的剖视图。
图7是比较例的半导体装置的平面图。
图8是沿图7所示的剖面线VIII-VIII的剖视图。
图9是沿图7所示的剖面线IX-IX的剖视图。
图10是本发明实施方式2的半导体装置的剖视图。
图11是本发明实施方式3的半导体装置的剖视图。
图12是用于说明同一实施方式中半导体装置的动作的局部剖视图。
图13是表示用于说明同一实施方式中半导体装置的动作的寄生电阻位置的电路图。
图14是本发明实施方式4的半导体装置的剖视图。
图15是本发明实施方式5的半导体装置的剖视图。
图16是本发明实施方式6的半导体装置的局部平面图。
图17是同一实施方式中沿图16所示的剖面线XVII-XVII的剖视图。
图18是本发明实施方式7的半导体装置的局部平面图。
具体实施方式
实施方式1
首先，就一例采用本半导体装置的控制驱动电路进行说明。如图1所示，串联连接第一IGBT61和第二IGBT62作为开关元件，在第一IGBT61与第二IGBT62的连接点E上连接感应电动机等负载57。第一IGBT61的集电极与高电压连接，第二IGBT62的发射极与接地电压(电位)连接。第一IGBT61与第二IGBT62交互地导通/截止，在第一IGBT61处于导通的状态下电流流入负载57，在第二IGBT62处于导通的状态下从负载导出电流。
为了交互地导通/截止第一IGBT61和第二IGBT62，第一IGBT61的栅极与第一逻辑电路26(高压侧电路52)连接，第二IGBT62的栅极与低压侧电路53连接。高压侧电路52以连接点E的电位为基准输出使第一IGBT61的栅极导通/截止的信号。低压侧电路53以接地电位为基准输出使第二IGBT62的栅极导通/截止的信号。
连接点E的电位在高电位(例如600V)与接地电位之间变动，因此特别是在高压侧电路52上连接了利用场效应晶体管的漏极电压与漏极电流的关系的规定的电平移位电路。在电平移位电路中，场效应晶体管T的漏极D与感测电阻9连接，该感测电阻9与高压侧电路52连接。此外，该漏极D与多晶硅电阻4连接。
通过探测流过多晶硅电阻4的电流，来探测出漏极电压。然后，基于该探测到的漏极电压，对场效应晶体管T的栅极施加规定电压，以使漏极电流成为大致一定的值。
对此进一步具体说明。在图2示出场效应晶体管的漏极电压与漏极电流的一般关系和流过多晶硅电阻的电流与漏极电压的关系。如图2所示，曲线A～D表示场效应晶体管的漏极电压与漏极电流的关系的栅极电压依存性。其中，曲线B～D分别表示栅极电压Vg为例如9v、12v、15v时的关系。此外，曲线E表示流过多晶硅电阻的电流与漏极电压的关系。
这里，将所希望的动作电流(漏极电流)设为I。这样就首先从曲线E通过探测流过多晶硅电阻的电流来求出漏极电压。接着，针对该漏极电压，求出为获得所希望的漏极电流I而必须对栅极施加的电压。
当漏极电压处于较高的范围(饱和区域)时，必须对栅极施加的栅极电压Vg成为大致相同的值。另一方面，当漏极电压处于较低的范围(线性区域)时，为了获得所希望的漏极电流I而需要对栅极施加更高的电压。如此，求出为获得所希望的漏极电流I而必须对栅极施加的规定栅极电压。
将该求出的规定电压施加到栅极上使场效应晶体管T导通，就会从漏极D向源极流入一定的电流，从而该电流在感测电阻9上流动。这样，即使连接点E的电位变动，在与漏极D连接的感测电阻9两端也会产生一定的电位差，能够以该电位差为脉冲电位使第一IGBT61的栅极导通/截止。
接着，就本半导体装置的平面结构进行具体说明。如图3所示，在半导体衬底1上，首先，形成高电位逻辑区域25，该高电位逻辑区域25形成有感测电阻9和第一逻辑电路26(高压侧电路52)等。以包围该高电位逻辑区域25周围的方式，隔着分离区域30形成环形的RESURF区域24。相对RESURF区域24中施加在内周侧(漏极)的规定高电位(例如600V)，通过该分离区域30在高电位逻辑区域25上至少电气分离出驱动第一逻辑电路26所必需的驱动电压(例如15V)分量。
此外，在RESURF区域24的外侧形成第二逻辑电路区域(周边区域)，该第二逻辑电路区域上被施加相对接地电位驱动第二逻辑电路22所需的驱动电压电平。通过RESURF区域24，电气分离出位于RESURF区域24中内周侧(漏极)的被施加高电位的区域和RESURF区域24外侧的周边区域。
在该RESURF区域24中，在位于内周侧的部分沿着内周形成场效应晶体管T的漏极电极12，在位于外周侧的部分沿着外周形成源极电极10。此外，在RESURF区域24上，从内周侧向外周侧以螺旋形形成与感测电阻9连接的多晶硅电阻4。
在第二逻辑电路22上，形成用于探测出流过多晶硅电阻4的电流的电阻电流探测电路54，该电阻电流探测电路54与以螺旋形形成的多晶硅电阻4的外周端(低压侧)连接。此外，形成用于探测源极电流的源极电流探测电路56，该源极电流探测电路56与场效应晶体管T的源极连接。而且，形成栅极驱动电路55，该栅极驱动电路55在基于电阻电流探测电路54探测到的电流而求出的漏极电压高于规定的漏极电压时，或者，在源极电流探测电路探测到的源极电流高于规定的源极电流时，使栅极截止。
接着，就半导体装置的剖面结构进行说明。如图4所示，在P型半导体衬底1中的RESURF区域24形成有从表面达到规定深度的N型扩散区域2。在高电位逻辑区域25形成有从表面达到规定深度的N型扩散区域31。在N型扩散区域2与N型扩散区域31之间置有半导体衬底1的P型区域部分，该P型区域部分成为分离区域30。
在被施加高电位的N型扩散区域31中形成从表面达到规定深度的N+扩散区域33和P+扩散区域32。P+扩散区域32成为扩散电阻(感测电阻9)。高电位岛电极35的一端与P+扩散区域32连接，另一端与N+扩散区域33连接。
在N型扩散区域2中的置有N型扩散区域31的一侧(内周部分)，与P+扩散区域32电连接的漏极电极12经由N+扩散区域7电连接到N型扩散区域2。另一方面，在N型扩散区域2中的置有N型扩散区域31的一侧相反的一侧(外周部分)，形成有场效应晶体管的栅极电极11和源极电极10。
在栅极电极11与漏极电极12之间形成有场效氧化膜5，在该场效氧化膜5上形成多晶硅电阻4。位于多晶硅电阻4的漏极电极12侧的端部与高电位侧电极14连接，位于栅极电极11侧的端部形成有低电位电极13。
源极电极10与从N型扩散区域2的表面分别以规定深度形成的P型扩散区域8和N+扩散区域7电连接。栅极电极11与栅极多晶硅膜15电连接，该栅极多晶硅膜15是在P型扩散区域8及N型扩散区域2的表面上隔着栅极氧化膜20形成的。此外，在N型扩散区域2的侧方形成有P型半导体层3。
在形成高电位逻辑区域25的N型扩散区域31，除了形成成为扩散电阻的P+扩散区域32外，还形成互补型场效应晶体管。如图5所示，在N型扩散区域31的表面彼此相隔地形成成为源极/漏极的1对P+型扩散区域40。在被1对P+型扩散区域40所夹持的N型扩散区域31的表面上，隔着栅极氧化膜20形成栅极多晶硅膜45。
此外，P型扩散区域34从N型扩散区域31的表面形成至规定深度。在P型扩散区域34的表面，彼此相隔地形成成为源极/漏极的1对N+型扩散区域41。在被1对N+型扩散区域41所夹持的P型扩散区域34的表面上，隔着栅极氧化膜20形成栅极多晶硅膜45。
1对P+型扩散区域40中的一个区域与p沟道MOS源极电极42连接。在1对P+型扩散区域40中的另一区域和1对N+型扩散区域41中的一个区域上，连接了n沟道/p沟道MOS漏极电极43。1对N+型扩散区域41中的另一区域与n沟道MOS源极电极44连接。
在上述半导体装置中，若高电压施加到高电位岛电极35上，则位于RESURF区域24的N型扩散区域2相对P型半导体衬底1偏压至规定高电位(例如600V)。又，位于高电位逻辑区域25的N型扩散区域31相对P型半导体衬底1偏压至在该高电位再加驱动逻辑电路的驱动电压(例如15V)的电位(例如615V)。
这时，如图6所示，因夹断(pinch off)效应而在分离区域30中促进耗尽层的形成，使分离区域30正下方的耗尽层端81比较光滑。由此，在N型扩散区域2与N型扩散区域31对置的角(comer)部分不会发生电场集中，且不会降低耐压。
这里，分离区域30的宽度D在设真空的介电常数为εo、硅的相对介电常数为εsi、用于驱动逻辑的电压为VL、电子的电荷量为q、P型半导体衬底的杂质浓度为NP时，由以下的公式求得。
D＝((2·εo·εsi·VL)/(q·Np))0.5
如此，在本半导体装置中，以包围形成感测电阻9和第一逻辑电路26(高压侧电路52)等的高电位逻辑区域25周围的方式，隔着分离区域30配置环形的RESURF区域24，在该RESURF区域形成螺旋形的多晶硅电阻和场效应晶体管。
由此，减少了电路区域的占有面积，能够实现半导体装置的小型化。对此借助比较例进行说明。
如图7和图8所示，在比较例的半导体装置中，感测电阻和第一逻辑电路126等，形成在半导体衬底101的高耐压电位岛127上。在高耐压电位岛127中，以包围高电位逻辑区域125的方式形成第一RESURF分离区域124a，该高电位逻辑区域125形成有被施加高电位的第一逻辑电路126等。相对于周边区域，第一RESURF分离区域124a内的高电位是通过第一RESURF区域124a和在第一RESURF区域124a的场效氧化膜105上形成的栅极多晶硅场板(field plate)128和铝场板129来保持的。
此外，如图7和图9所示，场效应晶体管TT和多晶硅电阻104形成在与高耐压电位岛127邻接的高耐压LDMOS区域121。在高耐压LDMOS区域121中形成由N型扩散区域102构成的第二RESURF区域124b，该第二RESURF区域124b与感测电阻连接并包围被施加高电位的漏极电极112。
在N型扩散区域102的内侧部分，与第一逻辑电路126电连接的漏极电极112经由N+扩散区域107电连接到N型扩散区域102。另一方面，在N型扩散区域102的外侧部分，形成有场效应晶体管的栅极电极111和源极电极110。
在栅极电极111与漏极电极112之间，形成有场效氧化膜105，在该场效氧化膜105上形成有多晶硅电阻104。位于多晶硅电阻104的漏极电极112侧的端部与高电位侧电极114连接，在位于栅极电极111侧的端部形成有低电位电极113。
源极电极110与从N型扩散区域102的表面分别以规定深度形成的P型扩散区域108和N+扩散区域107电连接。栅极电极111与栅极多晶硅膜115电连接，该栅极多晶硅膜115隔着栅极氧化膜120形成在P型扩散区域108和N型扩散区域102的表面上。此外，在N型扩散区域102的侧方形成有P型半导体层103。相对于周边区域，通过第二RESURF区域124b来保持被施加高电位的漏极电极112的电位。
此外，探测流过多晶硅电阻104的电流的电路或对栅极施加规定电压的栅极驱动电路等形成在第二逻辑电路122上，该第二逻辑电路122配置在高耐压电位岛127及高耐压LDMOS区域121周边。探测流过多晶硅电阻104的电流的电路与多晶硅电阻104的低电位侧连接。栅极驱动电路与场效应晶体管的栅极连接。
如此，在比较例的半导体装置中，高耐压电位岛127与高耐压LDMOS区域121在半导体衬底中分开形成。其理由如下。
如果高耐压电位岛127与高耐压LDMOS区域121不是分开形成，而高耐压电位岛127的N型扩散区域102和高耐压LDMOS区域121的N型扩散区域102连接，则在形成于高耐压电位岛127的互补型场效应晶体管中，驱动电压就会经由p沟道场效应晶体管的源极施加到N型扩散区域102。
这样的话，即使高耐压LDMOS区域121的场效应晶体管导通，漏极电流也不会流过感测电阻，而经由N型扩散区域102直接流入高电位岛电极。因此，在感测电阻的两端上不会发生电位差，无法发生使IGBT的栅极导通/截止的规定脉冲电位。因此，高耐压电位岛127和高耐压LDMOS区域121是彼此分开形成的。
为了将高耐压电位岛127与高耐压LDMOS区域121彼此分开形成，在高耐压电位岛127中需要第一RESURF区域124a，在高耐压LDMOS区域121中需要第二RESURF区域124b。
与之相对，在本半导体装置中，以包围形成了感测电阻9和第一逻辑电路26(高压侧电路52)等的高电位逻辑区域25周围的方式，隔着分离区域30配置环形的RESURF区域24，在该RESURF区域24形成螺旋形的多晶硅电阻和场效应晶体管。
换言之，在本半导体装置中，通过RESURF区域24，使被施加高电位(例如600V)的置有漏极电极12的区域相对于被施加接地电位电平的低电位(例如0～15V)的半导体衬底1的区域电气分离，而且，形成高电位逻辑区域25，该高电位逻辑区域25的电位是通过分离区域30电气分离出相对于该被施加高电位的置有漏极电极12的区域仅高驱动逻辑的驱动电压分量的高电位(例如615V)。
由此，不需要比较例中的高耐压电位岛127所需的第一RESURF区域124a，能够减少半导体衬底中电路形成的区域的占有面积。其结果，能够实现半导体装置的小型化。
此外，在上述半导体装置中，形成多晶硅电阻和栅极电极的RESURF区域24的周长长于比较例的半导体装置的第二RESURF区域124b。从而，场效应晶体管T的栅极长度(周边长)变长，能够提高场效应晶体管T的驱动能力。
而且，通过进一步延长形成为螺旋形的多晶硅电阻迂回长度，电阻值成为兆级，能够抑制泄漏电流。此外，使多晶硅电阻迂回的距离范围扩大，从而能够提高设计自由度。
实施方式2
在这里，就具备埋入扩散区域的半导体装置进行说明。如图10所示，在P型半导体衬底1的表面上形成有P型外延生长层39。在高电位逻辑区域25中，在P型半导体衬底1的P型区域部分与N型扩散区域31之间形成N+埋入扩散区域37。此外，在RESURF区域24中，在P型半导体衬底1的P型区域部分与N型扩散区域2之间中，位于漏极电极12正下方的部分形成有N+埋入扩散区域37。此外，这以外的结构与图4所示的结构相同，因此对于相同的构件采用相同的符号，并省略其说明。
在该半导体装置中，不仅能够减少上述的电路占有面积，而且得到如下效果。即，能够抑制由P型半导体衬底1、N型扩散区域31、和从该N型扩散区域31表面以规定深度形成的P+扩散区域32形成的寄生PNP晶体管的动作。
一般采用电流放大率hFE作为双极型晶体管的动作指标。这里，若设基极层的杂质浓度为NB、基极层的宽度为WB、发射极层的杂质浓度为NE，则该电流放大率具有如下比例关系。
hFE∝NE/(NB·WB)
在上述的半导体装置中，在P型半导体衬底1的P型区域部分与N型扩散区域31之间形成N+埋入扩散区域37。该N+埋入扩散区域37的杂质浓度为1019cm-3左右。从而，基极层的杂质浓度NB的值与基极层的宽度WB的值大于没有形成N+埋入扩散区域37时的值。其结果，抑制了寄生PNP晶体管的动作，能够防止因电路的误动作或闩锁(latch up)而破坏半导体装置的情形。
此外，N+埋入扩散区域37是这样形成的，例如在P型半导体衬底1的表面导入成为N+埋入扩散区域的n型杂质，其表面上形成P型外延生长层，然后，使导入的n型杂质热扩散来形成。
实施方式3
在这里，对使用P型扩散区域作为分离区域的半导体装置进行说明。如图11所示，在P型半导体衬底1的表面上形成P型外延生长层39。从位于RESURF区域24与高电位逻辑区域25之间的P型外延生长层39部分的表面以规定深度形成电气浮动的P扩散区域36。此外，这以外的结构与图10所示的结构相同，因此对于相同的构件采用相同的符号，并省略其说明。
在该半导体装置中，不仅能够减少已说明的电路占有面积，而且得到如下效果。首先，通过在RESURF区域24与高电位逻辑区域25之间形成浮动电位的P扩散区域36，在该区域形成寄生的高电阻J-FET(Junction-Field Efiect Transistor)区域。从而，能够阻止电流在位于RESURF区域24的P型外延生长层39部分与位于高电位逻辑区域25的P型外延生长层39部分之间流动。
对此进行说明。如图12所示，如果在高电位岛电极35上施加高电压，耗尽层就会从P型半导体衬底1与N型半导体层39的界面和P型半导体衬底1与N+埋入扩散区域37的界面开始扩张。P扩散区域36为浮动电位，但是一旦从上述界面开始延伸的耗尽层到达，P扩散区域36就会因击穿效应(punch through effect)而偏压到耗尽层到达时的电位。
因此，在位于P扩散区域36正下方的N型外延生长层39部分(区域A)形成寄生的J-FET结构，该区域A的电阻71成为非常高的电阻。如图13所示，该电阻71成为与感测电阻9并联连接的状态。从而，场效应晶体管的大部分漏极电流不会流过区域A，而从漏极电极12经过P+扩散区域32后流入高电位岛电极35。
其结果，在作为感测电阻的p+扩散区域32上产生一定的电位差，能够以该电位差为脉冲电位使第一IGBT61(参照图1)的栅极导通/截止。
实施方式4
在这里，就一例使用沟槽分离结构作为分离区域的半导体装置进行说明。如图14所示，在P型半导体衬底1的表面上形成P型外延生长层39。在位于RESURF区域24与高电位逻辑区域25之间的P型外延生长层39部分，形成从P型外延生长层39表面到P型半导体衬底1的区域的沟槽分离部38。此外，这以外的结构与图11所示的结构相同，因此对于相同的构件采用相同的符号，并省略其说明。
在该半导体装置中，不仅能够减少已说明的电路占有面积，而且得到如下效果。在本半导体装置中，在位于RESURF区域24与高电位逻辑区域25之间的P型外延生长层39部分，形成从P型外延生长层39表面到P型半导体衬底1的区域的沟槽分离部38。
从而，使位于RESURF区域24的P型外延生长层39部分与位于高电位逻辑区域25的P型外延生长层39部分大致完全电气分离。其结果，漏极电流从漏极电极12经过P+扩散区域32流入高电位岛电极35，在作为感测电阻的P+扩散区域32能够产生一定的电位差作为脉冲电位。
此外，通过做成沟槽分离部38，能够将电气分离所需的区域(面积)限制为所需的最小量，能够对半导体装置的小型化做进一步贡献。
此外，在上述的半导体装置中，列举两个沟槽分离部作为沟槽分离部的例子进行了说明，但是沟槽分离部的数量并不限于此。
实施方式5
在这里，就另一例使用沟槽分离结构作为分离区域的半导体装置进行说明。如图15所示，在位于RESURF区域24的N型扩散区域2的、高电位逻辑区域25侧的端部，形成沟槽分离部38，在位于高电位逻辑区域25的N型扩散区域31的、RESURF区域24侧的端部，形成沟槽分离部38。此外，这以外的结构与图4所示的结构相同，因此对于相同的构件采用相同的符号，并省略其说明。
在该半导体装置中，不仅能够减少已说明的电路占有面积，而且得到如下效果。在本半导体装置中，沟槽分离部38是在形成N型扩散区域2和N型扩散区域31之前形成的。由此，在形成N型扩散区域2和N型扩散区域31之后，能够利用沟槽分离部38来阻止N型扩散区域2中的n型杂质向N型扩散区域31的扩散，并且也能够利用沟槽分离部38来阻止N型扩散区域31中的n型杂质向N型扩散区域2的扩散。其结果，能够将电气分离所需的区域(面积)限制至所需的最小量，能够对半导体装置的小型化做出贡献。
实施方式6
在这里，就一例在RESURF区域具备电气浮动的场板的半导体装置进行说明。在被施加600V左右的高电位的半导体装置中，RESURF区域的距离(宽度)需要大致在100μm以上。此外，作为半导体装置，半导体衬底的表面是用模压树脂来封装的。从该模压树脂游离出带电离子(杂质离子)。这样的话，RESURF区域受该荷电离子的影响而电位不稳定，可推测出多晶硅电阻的电阻值在变化。
在实施方式1等中说明的半导体装置的多晶硅电阻，为了降低耗电而要求数十MΩ的较高的电阻值。因此，多晶硅电阻以使多晶硅中所包含的杂质量必然在数ppm以下的方式形成。另一方面，根据所游离出的带电离子种类或密度(总电荷量)，可考虑形成半导体的带(band)结构特有现象的反转层或存储层。这样的话，可推测出因该带结构变化而多晶硅电阻的电阻值会发生变化，会引起误动作的情形。
本半导体装置是为避免这样推测到的不良情况而构思，如图16和图17所示，在位于RESURF区域24的层间氧化膜6表面，形成电气浮动的场板28。特别是在该半导体装置中，作为场板28，在环形的RESURF区域的径向形成3个场板28，各场板28以在环形的RESURF区域24的周向连续的方式形成。此外，这以外的结构与图4所示的结构相同，因此对于相同的构件采用相同的符号，并省略其说明。
在该半导体装置中，不仅能够减少已说明的电路占有面积，而且得到如下效果。在本半导体装置中，场板28配置在接地电位和高电压电极之间电容耦合。从而，抑制从模压树脂(未图示)游离出的带电离子对RESURF区域24的影响，使多晶硅电阻4的电阻值稳定。其结果，能够事先防止半导体装置的误动作。
此外，在上述的半导体装置中，作为场板，列举3个场板28的例子进行了说明，但场板的数量并不限于此。
实施方式7
在这里，就另一例在RESURF区域具备电气浮动的场板的半导体装置进行说明。多晶硅电阻4以连续的螺旋形从漏极电极12侧的高电位区域形成至源极电极侧的低电位区域，多晶硅电阻4中各部分的电位随着欧姆定律连续变化。
因此，与场板28在平面上重叠的多晶硅电阻4部分的电位会因其位置不同而异，可推测出场板28的浮动电位会不稳定，或者对多晶硅电阻4的电阻值产生影响。其原因在于：场板28的电位是与位于其正下方的多晶硅电阻4的电容耦合来决定电位，又由于场板28为导电体，连续形成的环形场板28的电位要成为一样的相同电位。
特别是，在位于最外周的场板28和与该场板28在平面上重叠的多晶硅电阻4部分的周长，比位于内周的其它场板28和多晶硅电阻4部分长，因此多晶硅电阻4的电位差也进一步变大。
该多晶硅电阻的电位差ΔV在设1周的长度为L、每单位长度的电阻为RL、流过多晶硅电阻的电流为Ir时，通过下式求出。
ΔV＝L·RL·Ir
在本半导体装置中，如图18所示，在环形的RESURF区域24的周向间断地形成场板28，在该周向间断的场板28在环形的RESURF区域24的径向上形成3组。即，该场板28成为在上述图16所示的场板28中周向适当的位置上形成狭缝的结构。此外，这以外的结构与图16所示的结构相同，因此对于相同的构件采用相同的符号，并省略其说明。
在该半导体装置中，不仅能够减少已说明的电路占有面积，而且得到如下效果。在本半导体装置中，场板28在环形的RESURF区域周向上间断地形成。从而，能够与电位连续变化的多晶硅电阻4可靠地电容耦合。其结果，能够事先防止半导体装置的误动作。
此外，对于实施方式6、7中说明的场板，以将它用于实施方式1中说明的半导体装置的情形为例进行了说明，但用于实施方式2、3、4、5中说明的半导体装置也可，在这些情况下，也能够事先防止半导体装置的误动作。
以上对本发明进行了详细说明，但这只是示例，应当清楚本发明的范围是权利要求所解释的范围。

Claims (8)

1.一种半导体装置，其中具备：
第一逻辑电路区域，该第一逻辑电路区域形成在第一导电型的半导体衬底的主表面上，并包含以第一驱动电压来驱动并控制规定开关元件的动作的第一逻辑电路和第一电阻，被施加第一电压作为偏压；
环形区域，该环形区域在所述半导体衬底的主表面形成为环形，以从周向包围所述第一逻辑电路区域，并包含分别与所述第一电阻电连接的场效应晶体管和第二电阻；
分离区域，该分离区域形成在所述第一逻辑电路区域与所述环形区域之间，对所述第一逻辑电路区域与所述环形区域进行电气分离；以及
第二逻辑电路区域，该第二逻辑电路区域形成在位于所述环形区域外侧的所述半导体衬底的主表面上，并包含分别与所述场效应晶体管和所述第二电阻电连接且以第二驱动电压来驱动的第二逻辑电路，被施加比所述第一电压低的第二电压作为偏压，
基于所述场效应晶体管导通而漏极电流流过所述第一电阻时产生的规定电位差，所述第一逻辑电路控制所述开关元件的动作，
通过探测流过所述第二电阻的电流，所述第二逻辑电路求出为使一定的电流流过而必须对所述场效应晶体管的栅极施加的栅极电压，该一定的电流为所述漏极电流，将所述栅极电压施加在所述栅极上，
所述环形区域将被施加所述第一电压的所述场效应晶体管的漏极相对于所述第二逻辑电路区域电气分离，
所述分离区域使所述第一逻辑电路区域至少在所述第一驱动电压分量上与被施加所述第一电压的所述场效应晶体管的漏极电气分离。
2.如权利要求1所述的半导体装置，其中，
所述第一逻辑电路区域包含从所述半导体衬底的主表面到规定深度形成的第二导电型的第一杂质区域，
所述环形区域包含从所述半导体衬底的主表面到规定深度形成的第二导电型的第二杂质区域，
所述分离区域由被所述第一杂质区域与所述第二杂质区域所夹持的所述半导体衬底的第一导电型区域的一部分来形成。
3.如权利要求2所述的半导体装置，其中，
所述第一逻辑电路区域包含：
从所述第一杂质区域的表面到规定深度形成的、作为所述第一电阻的第一导电型的第三杂质区域，和
在所述第三杂质区域的正下方隔着间隔而形成的、具有比所述第一杂质区域的杂质浓度高的杂质浓度第二导电型的第四杂质区域。
4.如权利要求2所述的半导体装置，其中，
所述分离区域包含：
第一沟槽分离部，以使被所述第一杂质区域和所述第二杂质区域所夹持的所述半导体衬底的第一导电型的区域的一部分与所述第一杂质区域相隔的方式形成，以及
第二沟槽分离部，以使所述第一导电型的区域的一部分与所述第二杂质区域相隔的方式形成。
5.如权利要求1所述的半导体装置，其中，
包含形成在所述半导体衬底主表面上的、规定厚度的第二导电型的第一半导体层，
所述第一逻辑电路区域和所述环形区域形成在所述第一半导体层上，
所述分离区域包含从所述第一半导体层的一部分的表面到规定深度形成的第一导电型的第一杂质区域，该第一半导体层的一部分在位于所述第一逻辑电路区域的所述第一半导体层的一部分与位于所述环形区域的所述第一半导体层的一部分之间。
6.如权利要求1所述的半导体装置，其中，
包含形成在所述半导体衬底主表面上的、规定厚度的第二导电型的第一半导体层，
所述第一逻辑电路区域和所述环形区域形成在所述第一半导体层上，
所述分离区域包含从所述第一半导体层的一部分的表面形成至所述半导体衬底的所述第一导电型的区域的沟槽分离部，该第一半导体层的一部分在位于所述第一逻辑电路区域的所述第一半导体层的一部分与位于所述环形区域的所述第一半导体层的一部分之间。
7.如权利要求1所述的半导体装置，其中，
所述环形区域包含：
作为所述第二电阻从所述环形区域的内侧向外侧以螺旋形形成的多晶硅电阻，和
以覆盖所述多晶硅电阻的方式分别沿着所述环形区域的外圆周方向或内圆周方向形成的多个环形的场板。
8.如权利要求7所述的半导体装置，其中，
环形的所述场板在所述环形区域的外圆周方向或内圆周方向间断地形成。
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