JP7300968B2 - 半導体装置 - Google Patents

Description

この発明は、半導体装置に関する。

従来、ブートストラップ容量を備えた半導体装置が知られている（たとえば、欧州特許出願公開第７４３７５２号明細書参照）。ブートストラップ容量は、高電位にバイアスされる駆動回路へ正しいパワーの供給を確保するために用いられるブートストラップ回路に含まれている。上記のような半導体装置においては、充電対象素子としてのブートストラップ容量が非常に短い時間で充電されることが基本的である。そのため、上記欧州特許出願公開第７４３７５２号明細書に開示されているように、ブートストラップ容量の充電は高耐圧ダイオードの動作を代替的に模擬可能なＬＤＭＯＳ（Laterally Diffused Metal Oxide Semiconductor）トランジスタを介して行なわれる。

欧州特許出願公開第７４３７５２号明細書

上述した半導体装置においては、ＬＤＭＯＳトランジスタを含む構造での寄生トランジスタの動作による半導体装置の損傷を防止する観点から、ソース電位制御回路およびバックゲート電位制御回路が接続されている。これらの制御回路は、寄生トランジスタが動作することを防止するため上述したＬＤＭＯＳトランジスタのソース電極およびバックゲート電極の電位を制御する。このようなソース電位制御回路およびバックゲート電位制御回路といった複雑な制御回路は、半導体装置の製造コストが増大する要因となっていた。

この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、コストの増大を抑制することが可能な半導体装置を提供することである。

本開示に従った半導体装置は、充電対象素子に充電電流を供給する半導体装置であって、第１導電型の半導体層と、第２導電型の第１半導体領域と、第１導電型の第２半導体領域と、第２導電型の第３半導体領域と、ソース電極と、ドレイン電極と、バックゲート電極と、ゲート電極とを備える。第１半導体領域は、充電対象素子の第１電極に電気的に接続される。第１半導体領域は、半導体層１の主表面に形成される。第２半導体領域は、半導体層の主表面において第１半導体領域と隣接した位置に形成される。第３半導体領域は、電源電圧が供給され、第２半導体領域の表面に形成される。ソース電極は、第３半導体領域に接続されるとともに電源電圧が供給される。ドレイン電極は、第１半導体領域に接続されるとともに第１電極に電気的に接続される。バックゲート電極は、第２半導体領域において第３半導体領域と離間した領域に接続されるとともに、接地されている。ゲート電極は、第２半導体領域において第３半導体領域と第１半導体領域との間に位置するチャネル領域に、ゲート絶縁膜を介して対向するように配置される。ソース電極とバックゲート電極との間の耐圧が電源電圧より大きい。

上記によれば、従来のようなソース電極およびバックゲート電極の電位を制御するための回路が不要となるので、半導体装置の構造を簡略化できるため当該半導体装置のコストの増大を抑制できる。

実施の形態１に係る半導体装置におけるブートストラップ充電システムの回路図である。 図１に示した半導体装置の部分断面模式図である。 参考例の半導体装置におけるブートストラップ充電システムの回路図である。 図３に示した参考例の半導体装置の部分断面模式図である。 実施の形態２に係る半導体装置におけるブートストラップ充電システムの回路図である。 図５に示した半導体装置の部分断面模式図である。 実施の形態３に係る半導体装置の部分平面模式図である。 図７の線分ＶＩＩＩ－ＶＩＩＩにおける断面模式図である。 図７の線分ＩＸ－ＩＸにおける断面模式図である。 実施の形態４に係る半導体装置の部分平面模式図である。 図１０の線分ＸＩ－ＸＩにおける断面模式図である。 図１０の線分ＸＩＩ－ＸＩＩにおける断面模式図である。 実施の形態５に係る半導体装置における電位検出回路の回路図である。 図１３に示した回路を実装した半導体装置の部分平面模式図である。 図１４の線分ＸＶ－ＸＶにおける断面模式図である。 図１４の線分ＸＶＩ－ＸＶＩにおける断面模式図である。 図１４の線分ＸＶＩＩ－ＸＶＩＩにおける断面模式図である。 図１４の線分ＸＶＩＩＩ－ＸＶＩＩＩにおける断面模式図である。 実施の形態６に係る半導体装置の部分平面模式図である。 図１９の線分ＸＸ－ＸＸにおける断面模式図である。 図１９の線分ＸＸＩ－ＸＸＩにおける断面模式図である。 図１９の線分ＸＸＩＩ－ＸＸＩＩにおける断面模式図である。 実施の形態７に係る半導体装置における電位検出回路の回路図である。

以下、本発明の実施の形態を説明する。なお、同一の構成には同一の参照番号を付し、その説明は繰り返さない。

実施の形態１．
＜半導体装置の構成＞
図１は、実施の形態１に係る半導体装置におけるブートストラップ充電システムの回路図である。図２は、図１に示した半導体装置の部分断面模式図である。図２では、半導体装置において高耐圧のＮチャネルＭＯＳトランジスタ３０（ＮｃｈＭＯＳとも記載する）が形成された領域と高電位側回路領域との断面構造が示されている。

図１および図２に示した半導体装置は、高耐圧制御ＩＣ２５とブートストラップ容量３９とを主に含む半導体装置であって、トランジスタ３６およびトランジスタ３５を制御する。高耐圧制御ＩＣ２５は、高耐圧ＮｃｈＭＯＳトランジスタであるトランジスタ３０と、高電位側回路２６と低電位側回路２７とを主に含む。高電位側回路２６はＰチャネルＭＯＳトランジスタであるトランジスタ３１とＮチャネルＭＯＳトランジスタであるトランジスタ３２とを含む。低電位側回路２７はＰチャネルＭＯＳトランジスタであるトランジスタ３３とＮチャネルＭＯＳトランジスタであるトランジスタ３４とを含む。

高耐圧制御ＩＣ２５は第１ノード７１～第７ノード７７を有する。第１ノード７１（ノードＶＢ）にはブートストラップ容量３９の第１電極が接続されている。第１ノード７１にはトランジスタ３１のソースが接続されている。トランジスタ３１のドレインはトランジスタ３２のドレインおよび第２ノード７２に接続されている。トランジスタ３２のソースは第３ノード７３（ノードＶＳ）に接続されている。ブートストラップ容量３９の第２電極は第８ノード７８を介して第３ノード７３に接続されている。高圧側のパワー半導体素子であるトランジスタ３６のゲート電極は第２ノード７２に接続されている。トランジスタ３６のドレインが高電圧電源ノード７０に接続される。トランジスタ３６のソースは第８ノード７８に接続される。

低電位側回路２７のトランジスタ３３のソースは第７ノード７７（ノードＶＣＣ）に接続される。トランジスタ３３のドレインはトランジスタ３４のドレインおよび第４ノード７４に接続される。トランジスタ３４のソースは第５ノード７５（ノードＣＯＭ）および第６ノード７６（ノードＣＯＭ）に接続される。低圧側のパワー半導体素子であるトランジスタ３５のゲート電極は第４ノード７４に接続される。トランジスタ３５のドレインは第８ノード７８に接続される。トランジスタ３５のソースは第９ノード７９を介して第５ノード７５に接続される。第９ノード７９は接地される。

電源３８の正極は第７ノード７７に接続される。電源３８の負極は第６ノード７６に接続される。トランジスタ３０のゲート電極にゲート駆動回路３７が接続されている。ゲート駆動回路３７は第６ノード７６および第７ノード７７に接続されている。トランジスタ３０のソースは第７ノード７７に接続されている。トランジスタ３０のドレインはトランジスタ３１のソースおよび第１ノード７１に接続されている。トランジスタ３０のバックゲート電極は第５ノード７５を介して接地されている。

図２には、図１に示した半導体装置のトランジスタ３０および高電位側回路２６の断面模式図を示している。図２に示すように、半導体装置はたとえば第１導電型としてのＰ型の半導体基板である半導体層１に形成されている。半導体層１の主表面には導電型がＮ型であるＮ型拡散領域２および導電型がＰ型であるＰ型拡散領域３ａが隣接して形成されている。Ｎ型拡散領域２はトランジスタ３０のドリフト層として電気伝導と耐圧保持とに寄与する。Ｐ型拡散領域３ａの主面にはＰ＋型拡散領域４ａとＮ型拡散層２１とが形成されている。Ｐ＋型拡散領域４ａとＮ型拡散層２１とは互いに間隔を隔てて形成されている。Ｎ型拡散層２１の表面の一部にはＮ＋型拡散領域５ａが形成されている。Ｎ型拡散層２１およびＮ＋型拡散領域５ａがトランジスタ３０のソース領域として機能する。Ｐ＋型拡散領域４ａを挟むように、半導体層１の主表面にはＬＯＣＯＳ酸化膜などからなる分離絶縁膜１４ｆ、１４ａが形成されている。分離絶縁膜１４ａはＰ＋型拡散領域４ａとＮ＋型拡散領域５ａとの間に配置されている。Ｎ＋型拡散領域５ａを挟むように、分離絶縁膜１４ａと分離絶縁膜１４ｂとが形成されている。分離絶縁膜１４ｂはＮ型拡散層２１におけるＮ型拡散領域２側の端部から離れた位置に配置されている。

分離絶縁膜１４ｂから見てＮ＋拡散領域５ａと反対側の領域では、Ｎ型拡散層２１とＰ型拡散領域３ａとＮ型拡散領域２との表面にトランジスタ３０のゲート絶縁膜としての絶縁膜１５が形成されている。絶縁膜１５から見て分離絶縁膜１４ｂと反対側であってＮ型拡散領域２の表面に分離絶縁膜１４ｃが形成されている。この絶縁膜１５上にトランジスタ３０のゲート電極９ａが形成されている。ゲート電極９ａは絶縁膜１５上から分離絶縁膜１４ｂおよび分離絶縁膜１４ｃの表面上にまで延在している。Ｐ＋型拡散領域４ａにトランジスタ３０のバックゲート電極１０ａが接続されている。Ｎ＋型拡散領域５ａにトランジスタ３０のソース電極１０ｂが接続されている。ソース電極１０ｂは電源３８の正極と接続されている。バックゲート電極１０ａは接地されている。

Ｎ型拡散領域２の表面において、分離絶縁膜１４ｃから見てゲート電極９ａと反対側にＮ＋型拡散領域５ｂが形成されている。Ｎ＋型拡散領域５ｂは分離絶縁膜１４ｃから間隔を隔てて形成されている。Ｎ＋型拡散領域５ｂの端部上から分離絶縁膜１４ｃまで、Ｎ型拡散領域２の表面上に絶縁膜１５が形成されている。絶縁膜１５上から分離絶縁膜１４ｃ上にまで延在するようにポリシリコン電極９ｂが形成されている。ポリシリコン電極９ｂはフィールドプレートとして機能する。

Ｎ＋型拡散領域５ｂにはトランジスタ３０のドレイン電極１０ｃが接続されている。ドレイン電極１０ｃは第１ノード７１およびブートストラップ容量３９の第１電極に接続されている。

高電位側回路２６では、Ｎ型拡散領域２の表面にＰ型拡散領域３ｂが形成されている。トランジスタ３１がＮ型拡散領域２の表面に形成されている。トランジスタ３２がＰ型拡散領域３ｂの表面に形成されている。具体的には、Ｎ型拡散領域２の表面においてＰ＋型拡散領域４ｂ、４ｃが形成されている。Ｐ＋型拡散領域４ｂはＮ＋型拡散領域５ｂと分離絶縁膜１４ｄを挟んで対向する位置に配置されている。Ｐ＋型拡散領域４ｂはトランジスタ３１のソース領域である。Ｐ＋型拡散領域４ｃは、Ｐ＋型拡散領域４ｂと間隔を隔てて配置されている。Ｐ＋型拡散領域４ｃはトランジスタ３１のドレイン領域である。Ｐ＋型拡散領域４ｂとＰ＋型拡散領域４ｃとの間の領域はトランジスタ３１のチャネル領域となる部分である。Ｐ＋型拡散領域４ｂ上からＰ＋型拡散領域４ｃ上にまで延在するように、Ｎ型拡散領域２の表面上に絶縁膜１５が形成されている。Ｐ＋型拡散領域４ｂとＰ＋型拡散領域４ｃとの間に位置する絶縁膜１５はトランジスタ３１のゲート絶縁膜として機能する。絶縁膜１５上にトランジスタ３１のゲート電極９ｃが形成されている。

Ｐ型拡散領域３ｂの表面においてＮ＋型拡散領域５ｃ、５ｄが形成されている。Ｎ＋型拡散領域５ｃはＰ＋型拡散領域４ｃと分離絶縁膜１４ｅを挟んで対向する位置に配置されている。Ｎ＋型拡散領域５ｃはトランジスタ３２のドレイン領域である。Ｎ＋型拡散領域５ｄは、Ｎ＋型拡散領域５ｃと間隔を隔てて配置されている。Ｎ＋型拡散領域５ｄはトランジスタ３２のソース領域である。Ｎ＋型拡散領域５ｃとＮ＋型拡散領域５ｄとの間の領域はトランジスタ３２のチャネル領域となる部分である。Ｎ＋型拡散領域５ｃ上からＮ＋型拡散領域５ｄ上にまで延在するように、Ｐ型拡散領域３ｂの表面上に絶縁膜１５が形成されている。Ｎ＋型拡散領域５ｃとＮ＋型拡散領域５ｄとの間に位置する絶縁膜１５はトランジスタ３２のゲート絶縁膜として機能する。絶縁膜１５上にトランジスタ３２のゲート電極９ｄが形成されている。Ｐ型拡散領域３ｂの表面において、Ｎ＋型拡散領域５ｄに隣接するようにＰ＋型拡散領域４ｄが形成されている。

トランジスタ３０のドレイン電極１０ｃはトランジスタ３１のＰ＋型拡散領域４ｂと電気的に接続されている。トランジスタ３１のドレイン領域であるＰ＋型拡散領域４ｃは電極１０ｄによりトランジスタ３１のＮ＋型拡散領域５ｃと接続されている。Ｎ＋型拡散領域５ｄおよびＰ＋型拡散領域４ｄの両方に接続されるように、電極１０ｅが形成されている。電極１０ｅは第３ノード７３およびブートストラップ容量３９の第２電極と電気的に接続されている。

ゲート電極９ａ、９ｃ、９ｄ上を覆うように層間絶縁膜１１が形成されている。バックゲート電極１０ａ、ソース電極１０ｂ、ドレイン電極１０ｃ、電極１０ｄ，１０ｅの一部は層間絶縁膜１１の上部表面上に伸びている。層間絶縁膜１１上にパッシベーション膜１２が形成されている。

上述した半導体装置では、Ｎ型拡散層２１がトランジスタ３０のソース領域の一部を構成するとともに、バックゲート層であるＰ＋型拡散領域４ａに対する電源電圧以上の耐圧を維持する。なお、当該耐圧はＮ型拡散層２１における不純物濃度やＮ型拡散層２１のサイズなどを変更することにより任意に調整できる。

上述したバックゲート電極１０ａ、ソース電極１０ｂ、ドレイン電極１０ｃ、電極１０ｄ，１０ｅを構成する材料はたとえばアルミニウム（Ａｌ）である。これらの電極を構成する材料として他の任意の金属などの導電体を用いることができる。また、ゲート電極９ａ、９ｃ、９ｄを構成する材料としてたとえばシリコンが用いられる。

なお、Ｎ型拡散領域２は高電位側回路２６を半導体層１から電気的に分離するウエルとしても機能しているが、高電位側回路２６を半導体層１から電気的に分離するための構成は他の構成を用いてもよい。たとえば、高電位側回路２６の直下に埋込拡散層を導入することにより、高電位側回路２６を半導体層１から電気的に分離してもよい。またＰ型拡散領域３ａ、３ｂはトランジスタ３０、３２のバックゲートとして用いることも可能である。トランジスタ３０のドレイン領域は、図２に示すように高電位側回路２６を形成するＮ型拡散領域２と連続して形成されることが好ましい。この場合、半導体装置のチップ面積を縮小できる。半導体装置の耐圧に影響がなければ、埋込拡散層を導入し、当該埋込拡散層を介して高電位側回路２６が形成される領域のＮ型拡散領域２とトランジスタ３０のドレイン領域とを電気的に接続してもよい。

＜半導体装置の作用効果＞
本開示に従った半導体装置は、充電対象素子としてのブートストラップ容量３９に充電電流を供給する半導体装置であって、たとえばＰ型基板である第１導電型（Ｐ型）の半導体層１と、第２導電型（Ｎ型）の第１半導体領域としてのＮ＋型拡散領域５ｂおよびＮ型拡散領域２と、第１導電型の第２半導体領域としてのＰ＋型拡散領域４ａおよびＰ型拡散領域３ａと、第２導電型の第３半導体領域としてのＮ＋型拡散領域５ａと、ソース電極１０ｂと、ドレイン電極１０ｃと、バックゲート電極１０ａと、ゲート電極９ａとを備える。第１半導体領域（Ｎ＋型拡散領域５ｂおよびＮ型拡散領域２）は、ブートストラップ容量３９の第１電極に電気的に接続される。第１半導体領域（Ｎ＋型拡散領域５ｂおよびＮ型拡散領域２）は、半導体層１の主表面に形成される。第２半導体領域（Ｐ＋型拡散領域４ａおよびＰ型拡散領域３ａ）は、半導体層１の主表面において第１半導体領域（Ｎ型拡散領域２）と隣接した位置に形成される。第３半導体領域としてのＮ＋型拡散領域５ａには、電源電圧（Ｖｃｃ)が供給される。Ｎ＋型拡散領域５ａは第２半導体領域（Ｐ＋型拡散領域４ａおよびＰ型拡散領域３ａ）の表面に形成される。ソース電極１０ｂは、第３半導体領域（Ｎ＋型拡散領域５ａ）に接続されるとともに電源電圧が供給される。ドレイン電極１０ｃは、第１半導体領域（Ｎ＋型拡散領域５ｂおよびＮ型拡散領域２）に接続されるとともにブートストラップ容量３９の第１電極に電気的に接続される。バックゲート電極１０ａは、第２半導体領域（Ｐ＋型拡散領域４ａおよびＰ型拡散領域３ａ）において第３半導体領域としてのＮ＋型拡散領域５ａと離間した領域に接続されるとともに、接地されている。ゲート電極９ａは、第２半導体領域（Ｐ＋型拡散領域４ａおよびＰ型拡散領域３ａ）において第３半導体領域としてのＮ＋型拡散領域５ａと第１半導体領域（Ｎ＋型拡散領域５ｂおよびＮ型拡散領域２）との間に位置するチャネル領域に、ゲート絶縁膜としての絶縁膜１５を介して対向するように配置される。ソース電極１０ｂとバックゲート電極１０ａとの間の耐圧が電源電圧より大きい。

このようにすれば、ソース電極１０ｂに、電源電圧（Ｖｃｃ）より高い電圧を印加できるとともに、バックゲート電極１０ａを接地電位に固定しているので、従来のようなソース電極およびバックゲート電極の電位を制御するための追加の回路を配置することなく、ブートストラップ容量３９への充電動作を行うことができる。つまり、ソース電極１０ｂおよびバックゲート電極１０ａの電位をそれぞれ固定し、ゲート電極９ａの電圧のみを制御することでブートストラップ容量３９への充電動作を実施できる。この結果、ブートストラップ容量３９の充電に必要な回路の構成を簡略化できるので、半導体装置の製造コストを低減できる。

上記半導体装置は、第２導電型の第４半導体領域としてのＮ型拡散層２１を備える。第４半導体領域（Ｎ型拡散層２１）は、第２半導体領域（Ｐ＋型拡散領域４ａおよびＰ型拡散領域３ａ）において、第３半導体領域（Ｎ＋型拡散領域５ａ）の周囲を囲むとともに第２半導体領域（Ｐ＋型拡散領域４ａおよびＰ型拡散領域３ａ）から第３半導体領域（Ｎ＋型拡散領域５ａ）を隔離する。Ｎ型拡散層２１は、Ｎ＋型拡散領域５ａの周囲から、第２半導体領域（Ｐ＋型拡散領域４ａおよびＰ型拡散領域３ａ）において第１半導体領域（Ｎ＋型拡散領域５ｂおよびＮ型拡散領域２）と対向するとともに第１半導体領域（Ｎ＋型拡散領域５ｂおよびＮ型拡散領域２）から離間した領域にまで延在する。チャネル領域は、第２半導体領域（Ｐ＋型拡散領域４ａおよびＰ型拡散領域３ａ）においてＮ型拡散層２１と第１半導体領域（Ｎ＋型拡散領域５ｂおよびＮ型拡散領域２）との間に位置する領域である。

この場合、Ｎ型拡散層２１が形成されることで、ソース電極１０ｂとバックゲート電極１０ａとの間の耐圧が電源電圧より大きくされている。このような構成により、上述のようなブートストラップ容量３９への充電動作が可能な半導体装置を実現できる。

上記半導体装置は、耐圧が３００Ｖ以上であってもよい。なお、ここで耐圧とはドレイン電極１０ｃとソース電極１０ｂとの間に印加可能な最大電圧を意味する。

この場合、電動機などの電源といった高電圧電源を制御するパワー半導体のゲート駆動を行う高耐圧半導体として本開示に係る半導体装置を利用できる。

上述した本実施の形態に係る半導体装置の作用効果を、参考例としての半導体装置と比較しながらより詳しく説明する。図３は、参考例の半導体装置におけるブートストラップ充電システムの回路図である。図４は、図３に示した参考例の半導体装置の部分断面模式図である。

図３に示した参考例の半導体装置は、基本的には図１に示した本実施形態に係る半導体装置と同様の回路構成を備えるが、高耐圧ＭＯＳトランジスタであるトランジスタ３０のソース電極にソース電位制御回路１４０が接続されている。また、トランジスタ３０のバックゲート電極にバックゲート電位制御回路１３９が接続されている。また、図３に示した半導体装置のトランジスタ３０および高電位側回路２６の断面模式図を図４に示す。図４に示した参考例の半導体装置は、基本的には図２に示した本実施形態に係る半導体装置と同様の構成を備えるが、トランジスタ３０の構成が図２に示した半導体装置とは異なっている。具体的には、図４に示した半導体装置では、Ｐ型拡散領域６がＮ型拡散領域２に内包されている。Ｐ型拡散領域６の表面には間隔を隔ててＰ＋型拡散領域４ａとＮ＋型拡散領域５ａとが形成されている。また、半導体層１の主表面には、Ｐ型拡散領域６と分離絶縁膜１４ａを介して離れた位置にＰ＋型拡散領域４ｅが形成されている。Ｐ＋型拡散領域４ａにはバックゲート電極１０ａが接続されている。Ｎ＋型拡散領域５ａにはソース電極１０ｂが接続されている。Ｐ＋型拡散領域４ｅには電極１０ｆが接続されている。バックゲート電極１０ａには上述のようにバックゲート電位制御回路１３９が接続されている。ソース電極１０ｂにはソース電位制御回路１４０が接続されている。電極１０ｆは接地されている。

上述した参考例の半導体装置では、トランジスタ３０の偶発的な動作を防止して寄生バイポーラ素子の動作を抑制するため、上記のようなバックゲート電位制御回路１３９およびソース電位制御回路１４０が設けられている。このため、参考例の半導体装置はその回路構成が複雑であり、製造コストの増大を招いていた。

一方、本実施の形態に係る半導体装置では、ソース領域であるＮ＋型拡散領域５ａに、電源電圧（Ｖｃｃ）に対して十分高い電圧を印加できるようＮ型拡散層２１を形成している。さらに、バックゲート電極１０ａを接地電位に固定している。そのため、参考例のようなバックゲート電位制御回路１３９およびソース電位制御回路１４０を設けること無く、簡略な回路構成により、寄生バイポーラ素子が動作するといった問題の発生を抑制できる。

また、トランジスタ３０がブートストラップ容量３９へ充電する場合、高電位側回路２６の出力がＬＯＷ、スイッチ素子であるトランジスタ３６がオフ状態、且つ低電位側回路２７の出力がＨＩＧＨ、スイッチ素子であるトランジスタ３５がオン状態、であるときに高電位側回路２６が低電位に遷移している。この状態で高耐圧ＮｃｈＭＯＳトランジスタであるトランジスタ３０によるブートストラップ容量３９の充電動作が可能になる。この充電可能期間は、充電システム上の高電位側回路２６および低電位側回路２７のそれぞれへの出力コマンドで決定される。したがって、システム上で充電可能期間を論理的に判別することができる。トランジスタ３０のゲート駆動回路３７に上述した論理情報を送ることにより，最適なタイミングでトランジスタ３０のゲート制御を行い、ブートストラップ容量３９の充電動作を行うことができる。

また、本実施形態に係る半導体装置によれば、トランジスタ３０のバックゲート電極１０ａが接地電位に固定されることから、図２に示すようにバックゲートを構成するＰ型拡散領域３ａは、トランジスタ３０のドレイン層を構成するＮ型拡散領域２に内包せず、半導体層１と接するように形成できる。これは参考例に係る半導体装置で問題となるバックゲート・ドレイン・半導体層１から成る寄生ＰＮＰトランジスタを排除することを意味する。

加えて、ソース・バックゲート・ドレインからなる寄生ＮＰＮトランジスタに関しては、本実施の形態に係る半導体装置ではソース―バックゲート間が常に電源電圧（Ｖｃｃ）で逆バイアスされている。そのため、トランジスタ３０のソースをＮＰＮトランジスタのエミッタとした状態(即ちトランジスタ３０のドレイン側が高電位状態となりコレクタとしてふるまう状態)での寄生動作を十分に抑制できる。この結果、当該寄生動作により半導体装置が破壊するといったリスクを低減できる。なお、逆方向の動作、即ちトランジスタ３０のドレインがＮＰＮトランジスタのエミッタとなる状態での寄生動作は、ブートストラップ容量３９への充電動作に該当することから問題ない。またトランジスタ３０のドレイン電極の電位が少なくとも電源電圧（Ｖｃｃ）以上になると、当該充電動作は自動的に終了する。

このように、本実施の形態に係る半導体装置では、システムの構成を簡略にすると同時に、寄生バイポーラトランジスタ構造の排除と寄生動作の抑制を実現できる。この結果、半導体装置の低コスト化とおよび信頼性の向上（堅牢性の向上）を図ることができる。

実施の形態２．
＜半導体装置の構成＞
図５は、実施の形態２に係る半導体装置におけるブートストラップ充電システムの回路図である。図６は、図５に示した半導体装置の部分断面模式図である。図６は半導体装置のトランジスタ３０の部分断面模式図を示している。

図５および図６に示した半導体装置は、基本的には図１および図２に示した半導体装置と同様の構成を備えるが、トランジスタ３０のソースに制限抵抗４１が接続されている点が図１および図２に示した半導体装置と異なっている。

図５から分かるように、トランジスタ３０のソースは制限抵抗４１を介して第７ノード７７と接続されている。制限抵抗４１の構成としては、任意の構成を採用できる。たとえば、図６に示すように、Ｎ＋型拡散領域５ａとゲート電極９ａ下のチャネル領域との間の距離Ｌ１が相対的に長くなるように、Ｎ型拡散層２１の平面形状を変更する。この結果、ソース電極１０ｂが接続されたＮ＋型拡散領域５ａとゲート電極９ａ下のチャネル領域との間に位置するＮ型拡散層２１が制限抵抗としての機能する。なお、制限抵抗の抵抗値はＮ型拡散層２１の不純物濃度およびＮ型拡散層２１の形状を変更することで調整できる。このような制限抵抗は、半導体装置において寄生ＮＰＮトランジスタが動作した場合にトランジスタ３０のソースからドレインに突電流が流れるときに、ブートストラップ容量３９または半導体装置を構成する素子の破損を抑制する効果を奏する。

＜半導体装置の作用効果＞
本実施形態に係る半導体装置は、制限抵抗４１をさらに備えてもよい。制限抵抗４１は、電源電圧（Ｖｃｃ）の供給源である電源３８からチャネル領域までの電流経路上に配置される。

この場合、制限抵抗４１を備えることにより、半導体装置において寄生ＮＰＮトランジスタが動作したときにソース電極１０ｂ側からドレイン電極１０ｃ側へ突電流が発生しても、当該突電流によりブートストラップ容量３９などが破損する可能性を低減できる。

上記半導体装置において、制限抵抗４１は、第３半導体領域としてのＮ＋型拡散領域５ａとチャネル領域との間に位置する第４半導体領域としてのＮ型拡散層２１の部分であってもよい。この場合、Ｎ型拡散層２１の形状や不純物濃度などを調整することで、制限抵抗４１を容易に実現できる。

ここで、本実施形態に係る半導体装置が適用されるパワー段の駆動回路では、電動機など大きなインダクタンスを有する負荷に大電流を供給する。そのため、スイッチ素子の中間接続点である第３ノード７３（ＶＳ）の電位はインダクタンスのサージによる影響で負電位になることがある。この場合、第３ノード７３の電圧値が(第１ノード７１の電位（ＶＢ）－第３ノードの電位（ＶＳ））以下のマイナス電圧値になると、第１ノード７１の電位も負電圧にバイアスされる。この結果、トランジスタ３０のドレインが負電位となり、寄生ＮＰＮトランジスタの動作が誘発され得る。

具体的にはトランジスタ３０のドレインがエミッタとなり、半導体層１およびトランジスタ３０のバックゲートがドレインに対し順バイアスされドレイン(エミッタ)にホールを注入することからベースとして作用する。そしてソースが寄生ＮＰＮトランジスタのコレクタとしてエミッタ(ドレイン)へ電子を注入する。基本的にバイポーラトランジスタの動作は低インピーダンスとなることから、トランジスタ３０のソースからドレインに突電流が発生し、ブートストラップ容量３９などの半導体装置を構成する素子を破壊する可能性がある。しかし、図５および図６に示すようにＮ型拡散層２１を構成することで、トランジスタ３０のソースに適度な電気抵抗を付与することができる。この結果、寄生ＮＰＮトランジスタが動作した時の制限抵抗の役割をＮ型拡散層２１に発揮させることができる。

実施の形態３．
＜半導体装置の構成＞
図７は、実施の形態３に係る半導体装置の部分平面模式図である。図８は、図７の線分ＶＩＩＩ－ＶＩＩＩにおける断面模式図である。図９は、図７の線分ＩＸ－ＩＸにおける断面模式図である。図７～図９に示した半導体装置は、基本的には図１および図２に示した半導体装置と同様の構成を備えるが、トランジスタ３０のゲートの構成およびバックゲートに対するソースの耐圧を維持する構造が異なっている。

すなわち、図７～図９に示した半導体装置では、トランジスタ３０がトレンチゲート構造を備えている。具体的には、トランジスタ３０のソース領域となるＮ＋型拡散領域５ａを囲むように溝５１が形成されている。Ｐ型拡散領域３ａは、溝５１の外部に位置する第１領域３ａａと、溝５１の内部に位置する第２領域３ａｂとを含む。溝５１の内部において、Ｎ＋型拡散領域５ａの下に接するように第２領域３ａｂは配置されている。第１領域３ａａは、Ｐ＋型拡散領域４ａの下に接するように配置されている。Ｐ型拡散領域６は、第１領域３ａａ下から溝５１の内部の第２領域３ａｂの一部の下にまで伸びている。また、Ｎ型拡散領域２は溝５１の一部５１ａの下側を介して溝５１の内部にまで延在している。溝５１の他の一部５１ｂ下側を介して溝５１の内部にまで伸びるＰ型拡散領域６は、溝５１の内部でＮ型拡散領域２と接している。Ｐ型拡散領域６は、Ｐ型拡散領域３ａの第２領域３ａｂを接地電位に固定するため、溝５１の内側で第２領域３ａｂと接している。Ｎ型拡散領域２は溝５１の内部でＰ型拡散領域３ａの第２領域３ａｂと接している。溝５１の内壁上にはゲート絶縁膜となるべき絶縁膜１５が形成されている。絶縁膜１５上には、ゲート電極９ａが形成されている。第２領域３ａｂにおいて溝５１の一部５１ａに面する領域がトランジスタ３０のチャネル領域となる。ゲート電極９ａは溝５１の内部を充填するように形成されている。溝５１は、半導体層１の主表面からＰ型拡散領域６またはＮ型拡散領域２中であって第２領域３ａｂの下面より下側まで伸びている。

また、分離絶縁膜１４ｃにおいて溝５１側の領域上および当該溝５１側と反対側の領域には導電体膜からなるフィールドプレート２０が配置されている。

＜半導体装置の作用効果＞
本実施形態に係る半導体装置において、半導体層１の主表面には溝５１が形成される。溝５１の一部５１ａは、チャネル領域と第１半導体領域（Ｎ＋型拡散領域５ｂおよびＮ型拡散領域２）とを区画する。溝の一部５１ａにおいて、チャネル領域に面する内壁面上にゲート絶縁膜となるべき絶縁膜１５が形成されている。ゲート電極９ａは溝５１の内部に形成される。溝５１は、半導体層１の主表面から第２半導体領域（Ｐ＋型拡散領域４ａおよびＰ型拡散領域３ａ）の底部より下にまで到達する。溝５１の他の一部５１ｂは、バックゲート電極１０ａとソース電極１０ｂとの間の領域に形成される。第２半導体領域（Ｐ型拡散領域３ａ）は、第１領域３ａａと第２領域３ａｂとを含む。第１領域３ａａは、溝５１の他の一部５１ｂよりバックゲート電極１０ａ側に位置する。第２領域３ａｂは、溝５１の他の一部５１ｂよりソース電極１０ｂ側に位置しチャネル領域を含む。第１半導体領域（Ｎ型拡散領域２）は、溝５１の一部５１ａの下側に位置する領域を介してチャネル領域に接するように延在する。半導体装置は、第１導電型（Ｐ型）の延在領域（Ｐ型拡散領域６）をさらに備える。延在領域としてのＰ型拡散領域６は、半導体層１において、第１領域３ａａと第２領域３ａｂとに接触するように形成される。Ｐ型拡散領域６は、溝５１の他の一部５１ｂの下側に位置する領域を介して、第１領域３ａａ下から第２領域３ａｂ下にまで延在している。

この場合、溝５１を利用したいわゆるトレンチゲート構造とすることで、ソース電極１０ｂとバックゲート電極１０ａとの間の耐圧を向上させ、ソース電極１０ｂとバックゲート電極１０ａとの間の耐圧を電源電圧（Ｖｃｃ）より大きくできる。

上記半導体装置において、溝５１は、半導体層１の主表面において、第３半導体領域（Ｎ＋型拡散領域５ａ）を囲むように形成されていてもよい。この場合、ソース電極１０ｂが接続されるＮ＋型拡散領域５ａを周囲の領域から分離できるので、高耐圧ＮｃｈＭＯＳトランジスタ３０が形成された領域に、ブートストラップ回路とは別の機能を有する素子を配置することができる。

ここで、実施の形態１に示した半導体装置の構造では、ソース領域のバックゲートに対する耐圧を向上させるためにＮ型拡散層２１を形成していた。この場合、Ｎ型拡散層２１の端部における湾曲部での電界集中による耐圧低下を防止するため、一般に深い拡散層を導入したり，バックゲートと電気的に接続されたＰ型拡散領域３ａを低濃度にするなどの対策が必要である。これらの対応は、適切に構造設計がなされないと寄生ＮＰＮトランジスタの電流利得を増加させ、結果的に半導体装置の信頼性を低下させる可能性がある。

そこで、本実施形態では、ソースとバックゲートとの間の耐圧を向上させるために、ソース領域となるＮ＋型拡散領域５ａをトレンチゲート構造の溝５１の内側に形成した。この結果、図２に示したＮ型拡散層２１の端部の存在を無くし、電界集中による耐圧低下の可能性を低下させることができる。また、図８に示すように、ソースとバックゲートとの間の接合は、溝５１の内側におけえるＮ＋型拡散領域５ａの下部とＰ型拡散領域の第２領域３ａｂの上部との１次元接合が主たる接合部となる。さらに、溝５１の内部のゲート電極９ａがフィールドプレートとして空乏層を伸ばし、電界を緩和する効果がある。したがって、溝５１に接する領域では耐圧が向上する。このためソースとバックゲートとの間の耐圧は図２に示したＮ型拡散層２１の端部等の境界部で決定されることがなくなる。この結果、半導体装置において耐圧を向上させるとともに、安定した耐圧を得ることができる。

実施の形態４．
＜半導体装置の構成＞
図１０は、実施の形態４に係る半導体装置の部分平面模式図である。図１１は、図１０の線分ＸＩ－ＸＩにおける断面模式図である。図１２は、図１０の線分ＸＩＩ－ＸＩＩにおける断面模式図である。図１０～図１２に示した半導体装置は、基本的には図７～図９に示した半導体装置と同様の構成を備えるが、Ｐ型拡散領域３ａの構造が図７～図９に示した半導体装置と異なっている。すなわち、図１０～図１２に示した半導体装置では、溝５１から見て分離絶縁膜１４ｃ側にまでＰ型拡散領域３ａが部分的に伸びている。Ｐ型拡散領域３ａは、Ｐ＋型拡散領域４ａ下に位置する第１領域３ａａ、Ｎ＋型拡散領域５ａ下であって溝５１の内側に位置する第２領域３ａｂ、溝５１より分離絶縁膜１４ｃ側に位置する第３領域３ａｃ、および第１領域３ａａと第３領域３ａｃとを繋ぐように、溝５１の外周を回り込む第４領域３ａｄを含む。図１０に示すように、溝５１はＰ型拡散領域３ａとＮ型拡散領域２との境界部に沿って間隔を隔てて複数形成されている。複数の溝５１の間に第４領域３ａｄが配置されている。第３領域３ａｃはＮ型拡散領域２と接している。第３領域３ａｃは、溝５１の表面から分離絶縁膜１４ｃにまで伸びている。

＜半導体装置の作用効果＞
本実施形態に係る半導体装置において、第２半導体領域（Ｐ＋型拡散領域４ａおよびＰ型拡散領域３ａ）は、第３領域３ａｃと第４領域３ａｄとをさらに含む。第３領域３ａｃは、溝５１の一部５１ａから見て第２領域３ａｂ側と反対側に位置する。第４領域３ａｄは、溝５１の外側であって、第１領域３ａａと第３領域３ａｃとを接続する。

この場合、第４領域３ａｄによって第１領域３ａａと第３領域３ａｃとが接続されているので、結果的に第３領域３ａｃは接地電位となっている。このため、第３領域３ａｃと隣接するＮ型拡散領域２の空乏化が促進される。この結果、半導体装置の耐圧の向上および安定性の向上を図ることができる。

実施の形態５．
＜半導体装置の構成＞
図１３は、実施の形態５に係る半導体装置における電位検出回路の回路図である。図１４は、図１３に示した回路を実装した半導体装置の部分平面模式図である。図１５は、図１４の線分ＸＶ－ＸＶにおける断面模式図である。図１６は、図１４の線分ＸＶＩ－ＸＶＩにおける断面模式図である。図１７は、図１４の線分ＸＶＩＩ－ＸＶＩＩにおける断面模式図である。図１８は、図１４の線分ＸＶＩＩＩ－ＸＶＩＩＩにおける断面模式図である。

図１３～図１８に示した半導体装置は、基本的には図１および図２に示した半導体装置と同様の構成を備えるが、ブートストラップ容量３９の第１電極に接続される第１ノード７１の電位を判定するための判定回路８０を備える。判定回路８０は、第１充電回路８１と、第２充電回路８２と、第１スイッチ素子８３と、第２スイッチ素子８４と、第３スイッチ素子８５と、比較器６２と、ゲート制御回路６１とを主に含む。第１充電回路８１は、第１容量８１ａと、第１充電回路ノード８１ｂと、第１抵抗８１ｃと、第１ダイオード８１ｄと、を含む。第１容量８１ａは２つの電極を有する。第１容量８１ａの一方の電極は接地される。第１容量８１ａの他方の電極は第１充電回路ノード８１ｂと電気的に接続される。第１ダイオード８１ｄは、第１容量８１ａと並列に接続される。

第２充電回路８２は、第２容量８２ａと、第２充電回路ノード８２ｂと、第２抵抗８２ｃと、第２ダイオード８２ｄと、を含む。第２容量８２ａは２つの電極を有する。第２容量８２ａの一方の電極は接地される。第２容量８２ａの他方の電極は第２充電回路ノード８２ｂと電気的に接続される。第２ダイオード８２ｄは、第２容量８２ａと並列に接続される。

第１スイッチ素子８３のソースは電源電圧（Ｖｃｃ）の供給源である第７ノード７７に接続される。第１スイッチ素子８３のドレインは第１充電回路ノード８１ｂと接続される。第１充電回路ノード８１ｂは比較器６２と接続される。

第２スイッチ素子８４のソースは電源電圧（Ｖｃｃ）の供給源である第７ノード７７に接続される。第２スイッチ素子８４のドレインは第２充電回路ノード８２ｂと接続される。第２充電回路ノード８２ｂは比較器６２と接続される。また、第２充電回路ノード８２ｂは第３スイッチ素子８５のソースと接続される。第３スイッチ素子８５のドレインは第１ノード７１に接続される。トランジスタ３０のドレインが第１ノード７１に接続される。トランジスタ３０のソースが第７ノード７７に接続される。トランジスタ３０、第１スイッチ素子８３、第２スイッチ素子８４、および第３スイッチ素子８５のそれぞれのゲート電極は、ゲート制御回路６１に接続されている。比較器６２の出力はゲート制御回路６１に入力される。

第１充電回路ノード８１ｂには第１スイッチ素子８３を介して電源電圧（Ｖｃｃ）が供給される。第２充電回路ノード８２ｂには第２スイッチ素子８４を介して電源電圧（Ｖｃｃ）が供給される。第１容量８１ａと第２容量８２ａとは同じ容量を有する。第２充電回路ノード８２ｂは第３スイッチ素子８５を介して第１ノード７１と接続される。判定回路８０は、第１充電回路ノード８１ｂの電圧よりも第２充電回路ノード８２ｂの電圧が高くなった場合に、第１ノード７１の電圧が電源電圧（Ｖｃｃ）より高くなったと判定する。

図１４は、図１３に示した回路を実装した半導体装置の平面レイアウトを示している。図１４では、トランジスタ３０、第１スイッチ素子８３、第２スイッチ素子８４、および第３スイッチ素子８５のゲート電極となる電極層と、ソース領域またはドレイン領域となるＮ＋型拡散領域５ａ、５ｆ、５ｇの平面形状を示している。上述したトランジスタ３０などは、Ｎ型拡散領域２とＰ型拡散領域３ａとの境界部に沿って配置されている。具体的には、当該境界部に沿って伸びるようにＮ＋型拡散領域５ａがＰ型拡散領域３ａの表面に形成されている。Ｎ＋型拡散領域５ａと上記境界部に沿って間隔を隔てた位置において、Ｎ＋型拡散領域５ｆがＰ型拡散領域３ａの表面に形成されている。Ｎ＋型拡散領域５ｆは、上記境界部から離れる方向に伸びている。Ｎ＋型拡散領域５ｆと上記境界部に沿って間隔を隔てた位置において、Ｎ＋型拡散領域５ｇがＰ型拡散領域３ａの表面に形成されている。Ｎ＋型拡散領域５ｇは、上記境界部から離れる方向に伸びている。つまり、Ｎ＋型拡散領域５ｆとＮ＋型拡散領域５ｇとはほぼ並行に伸びるように形成されている。Ｎ＋型拡散領域５ｇと上記境界部に沿って間隔を隔てた位置において、Ｎ＋型拡散領域５ａがＰ型拡散領域３ａの表面に形成されている。Ｎ＋型拡散領域５ａは、上記境界部に沿って伸びている。

Ｎ＋型拡散領域５ａに隣接する位置からＰ型拡散領域３ａの表面上を通ってＮ型拡散領域２上まで、ゲート電極９ｇが形成されている。ゲート電極９ｇの下にはゲート絶縁膜となる絶縁膜１５が配置されている。ゲート電極９ｇと上記境界部に沿って間隔を隔てて、第１電極層９ｅが形成されている。第１電極層９ｅの下にはゲート絶縁膜となるべき絶縁膜１５が形成されている。第１電極層９ｅは、Ｎ＋型拡散領域５ａに隣接するとともに、Ｎ＋型拡散領域５ｆの一部を覆うように配置されている。第１電極層９ｅは、Ｐ型拡散領域３ａ上から上記境界部を超えＮ型拡散領域２上にまで延在している。

第１電極層９ｅと上記境界部に沿って間隔を隔てて、第２電極層９ｆが形成されている。第２電極層９ｆの下にはゲート絶縁膜となるべき絶縁膜１５が形成されている。第２電極層９ｆは、他のＮ＋型拡散領域５ａに隣接するとともに、Ｎ＋型拡散領域５ｇの一部を覆うように配置されている。第２電極層９ｆは、Ｐ型拡散領域３ａ上のみに形成されている。第２電極層９ｆは、上記境界部から距離を隔てた位置に配置されている。他のＮ＋型拡散領域５ａに隣接する位置からＰ型拡散領域３ａの表面上を通ってＮ型拡散領域２上まで、ゲート電極９ｈが形成されている。ゲート電極９ｈの下にはゲート絶縁膜となる絶縁膜１５が配置されている。

図１４に示すように、Ｎ＋型拡散領域５ａとＮ型拡散領域２との間にトランジスタ３０のゲート電極９ｇが配置される。また、Ｎ＋型拡散領域５ａとＮ型拡散領域２との間に位置する第１電極層９ｅの部分がトランジスタ３０のゲート電極となる。また、Ｎ＋型拡散領域５ａとＮ＋型拡散領域５ｆとの間に位置する第１電極層９ｅの部分が第２スイッチ素子８４のゲート電極となる。Ｎ＋型拡散領域５ｆとＮ型拡散領域２との間に位置する第１電極層９ｅの部分が第３スイッチ素子８５のゲート電極となる。他のＮ＋型拡散領域５ａとＮ＋型拡散領域５ｇとの間に位置する第２電極層９ｆの部分が第１スイッチ素子８３のゲート電極となる。他のＮ＋型拡散領域５ａとＮ型拡散領域２との間にトランジスタ３０のゲート電極９ｇが配置される。

＜半導体装置の作用効果＞
本実施形態に係る半導体装置は、判定回路８０を備える。判定回路８０は、ブートストラップ容量３９の第１電極と第１半導体領域（Ｎ＋型拡散領域５ｂおよびＮ型拡散領域２）との間の電流経路上の第１ノード７１における電圧が電源電圧（Ｖｃｃ）より大きいか否かを判定する。判定回路８０は、第１充電回路８１と、第２充電回路８２と、第１スイッチ素子８３と、第２スイッチ素子８４と、第３スイッチ素子８５とを含む。第１充電回路８１は、第１容量８１ａと第１充電回路ノード８１ｂとを含む。第１容量８１ａは２つの電極を有する。第１容量８１ａの一方の電極は接地される。第１容量８１ａの他方の電極は第１充電回路ノード８１ｂと電気的に接続される。

第２充電回路８２は、第２容量８２ａと第２充電回路ノード８２ｂとを含む。第２容量８２ａは２つの電極を有する。第２容量８２ａの一方の電極は接地される。第２容量８２ａの他方の電極は第２充電回路ノード８２ｂと電気的に接続される。第１充電回路ノード８１ｂには第１スイッチ素子８３を介して電源電圧（Ｖｃｃ）が供給される。第２充電回路ノード８２ｂには第２スイッチ素子８４を介して電源電圧（Ｖｃｃ）が供給される。第１容量８１ａと第２容量８２ａとは同じ容量を有する。第２充電回路ノード８２ｂは第３スイッチ素子８５を介して第１ノード７１と接続される。第１充電回路８１と第２充電回路８２とは、それぞれ同じ電気的特性を有することが好ましい。また、第１スイッチ素子８３と第２スイッチ素子８４とは、それぞれ同じ電気的特性を有することが好ましい。判定回路８０は、第１充電回路ノード８１ｂの電圧よりも第２充電回路ノード８２ｂの電圧が高くなった場合に、第１ノード７１の電圧が電源電圧（Ｖｃｃ）より高くなったと判定する。

この場合、上述した判定回路８０により第１ノード７１の電圧が電源電圧より高くなったか否かを判定できるので、当該判定結果に基づきブートストラップ容量３９への充電動作の実施/停止を切り替えることが可能になる。

ここで、上述した各実施形態に係る半導体装置に含まれるブートストラップ充電システムにおいては、第１ノード７１の電位（ＶＢ）が第３ノード７３の電位（ＶＳ）あるいは電源電圧（Ｖｃｃ）より大きくなっている期間は、ブートストラップ容量３９の充電動作を確実に停止することが望ましい。このためには、第１ノード７１の電位（ＶＢ）を低電位側で間接的にモニタ出来ることが望ましい。

ここで、図１３に示した判定回路８０において，第１スイッチ素子８３および第２スイッチ素子８４として同一特性のスイッチ素子を用る。また第１抵抗８１ｃおよび第２抵抗８２ｃとして同じ抵抗値の抵抗を用る。第１容量８１ａおよび第２容量８２ａとして同じ容量値の素子を用いる。第１ダイオード８１ｄおよび第２ダイオード８２ｄとして同じ特性のダイオードを用いる。このようにして２つの充電回路を構成する。そして、それぞれの第１充電回路ノード８１ｂおよび第２充電回路ノード８２ｂの電圧がモニタできるように、これらのノードを比較器６２に接続している。第２充電回路ノード８２ｂには、図１３に示すように、トランジスタ３０と同様に高耐圧ＭＯＳＴトランジスタである第３スイッチ素子８５のソースが接続される。第３スイッチ素子８５のドレインは第１ノード７１に接続される。一方、第１充電回路ノード８１ｂでは、図１７の断面図に示すように，高耐圧ＮｃｈＭＯＳトランジスタのゲート電極となる第２電極層９ｆ下のＰ拡散領域３ａの表面層がチャネルを形成しないように、第２電極層９ｆと第１電極層９ｅとの間が間隙を有すように構成されている。第１スイッチ素子８３および第２スイッチ素子８４のソースには電源電圧（Ｖｃｃ）が印加されており、これらの素子はゲート制御回路６１によって駆動されている。

第１スイッチ素子８３および第２スイッチ素子８４のゲートがＯＮ状態の場合、第１スイッチ素子８３および第２スイッチ素子８４を流れる電流は第１抵抗８１ｃおよび第２抵抗８２ｃを介して第１容量８１ａおよび第２容量８２ａへ充電される。この時，第２スイッチ素子８４側は第３スイッチ素子８５もＯＮ状態である。そのため、第１ノード７１の電位（ＶＢ）が電源電圧（Ｖｃｃ）より小さい場合、第２スイッチ素子８４の電流の一部が第３スイッチ素子８５を介して第１ノード７１側へ流れる。この結果、第２抵抗８２ｃに流れる電流は第１抵抗８１ｃに流れる電流よりも少なくなり、第１充電回路ノード８１ｂの電位（Ｖ１）が第２充電回路ノード８２ｂの電位（Ｖ２）より大きくなる、という関係が成立する。

第１ノード７１の電位（ＶＢ）が電源電圧（Ｖｃｃ）より大きく、かつ第２充電回路ノード８２ｂの電位（Ｖ２）が電源電圧（Ｖｃｃ）より小さい場合、第２スイッチ素子８４および第３スイッチ素子８５の両方からの電流が第２抵抗８２ｃに流れる。この場合、第１充電回路ノード８１ｂの電位（Ｖ１）は第２充電回路ノード８２ｂの電位（Ｖ２）より小さい、と言う関係が成立する。第１充電回路ノード８１ｂの電位（Ｖ１）は電源電圧（Ｖｃｃ）以下であることから、第２充電回路ノード８２ｂの電位（Ｖ２）が上昇して電源電圧（Ｖｃｃ）より大きくなったとしても、第１充電回路ノード８１ｂの電位（Ｖ１）が第２充電回路ノード８２ｂの電位（Ｖ２）より小さい、という関係は成立する。

第１充電回路ノード８１ｂの電位（Ｖ１）と第２充電回路ノード８２ｂの電位（Ｖ２）とを比較器６２により比較することにより、第１ノード７１の電位（ＶＢ）が電源電圧（Ｖｃｃ）以上になったことを検出できる。この結果をゲート制御回路６１へフィードバックすることにより、第１スイッチ素子８３、第２スイッチ素子８４および第３スイッチ素子８５のゲートをＯＦＦとすることで、第１ノード７１を介したブートストラップ容量３９の充電動作を停止させることができる。この判定回路８０において，更に検出精度を向上させるために、電源電圧（Ｖｃｃ）を第１充電回路ノード８１ｂの電位（Ｖ１）および第２充電回路ノード８２ｂの電位（Ｖ２）のリファレンスとして比較器６２に入力することも可能である。

実施の形態６．
＜半導体装置の構成＞
図１９は、実施の形態６に係る半導体装置の部分平面模式図である。図２０は、図１９の線分ＸＸ－ＸＸにおける断面模式図である。図２１は、図１９の線分ＸＸＩ－ＸＸＩにおける断面模式図である。図２２は、図１９の線分ＸＸＩＩ－ＸＸＩＩにおける断面模式図である。

図１９～図２２に示した半導体装置は、基本的には図１３～図１８に示した半導体層とと同様の構成を備えているが、各スイッチ素子などを構成するＮ＋型拡散領域５ｈ，５ｉ、５ｊ、第１電極層９ｅおよび第２電極層９ｆの平面形状が図１３～図１８に示した半導体装置と異なっている。

図１９では、図１４と同様に、トランジスタ３０、第１スイッチ素子８３、第２スイッチ素子８４、および第３スイッチ素子８５のゲート電極となる電極層と、ソース領域またはドレイン領域となるＮ＋型拡散領域５ａ、５ｈ、５ｉ、５ｊ、５ｋの平面形状を示している。具体的には、Ｎ型拡散領域２とＰ型拡散領域３ａとの境界部に沿って伸びるようにＮ＋型拡散領域５ａがＰ型拡散領域３ａの表面に形成されている。Ｎ＋型拡散領域５ａと上記境界部に沿って間隔を隔てた位置において、Ｎ＋型拡散領域５ｈがＰ型拡散領域３ａの表面に形成されている。Ｎ＋型拡散領域５ｈは、上記境界部に沿って伸びる第１部分５ｈａと、第１部分５ｈａに連なり境界部から離れる方向に伸びる第２部分５ｈｂとを含む。第１部分５ｈａから見て境界部と反対側の領域に、Ｎ＋型拡散領域５ｊが形成されている。

Ｎ＋型拡散領域５ｈと上記境界部に沿って間隔を隔てた位置において、Ｎ＋型拡散領域５ｉがＰ型拡散領域３ａの表面に形成されている。Ｎ＋型拡散領域５ｉは、上記境界部に沿って伸びる第１部分５ｉａと、第１部分５ｉａに連なり境界部から離れる方向に伸びる第２部分５ｉｂとを含む。第１部分５ｉａから見て境界部と反対側の領域に、Ｎ＋型拡散領域５ｋが形成されている。Ｎ＋型拡散領域５ｈ、５ｊの平面形状とＮ＋型拡散領域５ｉ、５ｋの平面形状とは、第２部分５ｈｂと第２部分５ｉｂとの間に位置し第２部分５ｈｂと平行に伸びる中心線を中心とした線対称となっている。Ｎ＋型拡散領域５ｉと上記境界部に沿って間隔を隔てた位置において、Ｎ＋型拡散領域５ａがＰ型拡散領域３ａの表面に形成されている。Ｎ＋型拡散領域５ａは、上記境界部に沿って伸びている。

Ｎ＋型拡散領域５ａに隣接する位置からＰ型拡散領域３ａの表面上を通ってＮ型拡散領域２上まで、ゲート電極９ｇが形成されている。ゲート電極９ｇの下にはゲート絶縁膜となる絶縁膜１５が配置されている。ゲート電極９ｇと上記境界部に沿って間隔を隔てて、第１電極層９ｅが形成されている。第１電極層９ｅの下にはゲート絶縁膜となるべき絶縁膜１５が形成されている。第１電極層９ｅは、Ｎ＋型拡散領域５ｊに隣接するとともに、Ｎ＋型拡散領域５ｈの第１部分５ｈａを覆うように配置されている。第１電極層９ｅは、Ｐ型拡散領域３ａ上から上記境界部を超えＮ型拡散領域２上にまで延在している。平面視において、Ｎ＋型拡散領域５ｈは、第１電極層９ｅをＮ＋型拡散領域５ｊ側の第１電極部分９ｅａと、Ｎ型拡散領域２側の第２電極部分９ｅｂとに区分するように形成される。

第１電極層９ｅと上記境界部に沿って間隔を隔てて、第２電極層９ｆが形成されている。第２電極層９ｆの下にはゲート絶縁膜となるべき絶縁膜１５が形成されている。第２電極層９ｆは、他のＮ＋型拡散領域５ａに隣接するとともに、Ｎ＋型拡散領域５ｇの一部を覆うように配置されている。第２電極層９ｆは、Ｐ型拡散領域３ａ上のみに形成されている。第２電極層９ｆは、上記境界部から距離を隔てた位置に配置されている。他のＮ＋型拡散領域５ａに隣接する位置からＰ型拡散領域３ａの表面上を通ってＮ型拡散領域２上まで、ゲート電極９ｇが形成されている。ゲート電極９ｇの下にはゲート絶縁膜となる絶縁膜１５が配置されている。

図１９に示すように、Ｎ＋型拡散領域５ａとＮ型拡散領域２との間にトランジスタ３０のゲート電極９ｇが配置される。また、Ｎ＋型拡散領域５ｊとＮ＋型拡散領域５ｈの第１部分５ｈａとの間に位置する第１電極層９ｅの部分が第２スイッチ素子８４のゲート電極となる。また、Ｎ＋型拡散領域５ｈの第１部分５ｈａとＮ型拡散領域２との間に位置する第１電極層９ｅの部分が第３スイッチ素子８５のゲート電極となる。Ｎ＋型拡散領域５ｋとＮ＋型拡散領域５ｉの第１部分５ｉａとの間に位置する第２電極層９ｆの部分が第１スイッチ素子８３のゲート電極となる。他のＮ＋型拡散領域５ａとＮ型拡散領域２との間にトランジスタ３０のゲート電極９ｇが配置される。

＜半導体装置の作用効果＞
本実施形態に係る半導体装置は、第２導電型の第５半導体領域（Ｎ＋型拡散領域５ｊ）と、第２導電型の第６半導体領域（Ｎ＋型拡散領域５ｈ）と、第２導電型の第７半導体領域（Ｎ＋型拡散領域５ｋ）と、第２導電型の第８半導体領域（Ｎ＋型拡散領域５ｉ）と、を備える。第５半導体領域（Ｎ＋型拡散領域５ｊ）は、第２半導体領域（Ｐ型拡散領域３ａ）において、第３半導体領域（Ｎ＋型拡散領域５ａ）から離れた領域に形成されている。第６半導体領域（Ｎ＋型拡散領域５ｈ）は、第２半導体領域（Ｐ型拡散領域３ａ）において、第５半導体領域（Ｎ＋型拡散領域５ｊ）から間隔を隔てて形成されている。第７半導体領域（Ｎ＋型拡散領域５ｋ）は、第２半導体領域（Ｐ型拡散領域３ａ）において、第５半導体領域（Ｎ＋型拡散領域５ｊ）から離れた領域に形成されている。第８半導体領域（Ｎ＋型拡散領域５ｉ）は、第２半導体領域（Ｐ型拡散領域３ａ）において、第７半導体領域（Ｎ＋型拡散領域５ｋ）から間隔を隔てて形成されている。第６半導体領域（Ｎ＋型拡散領域５ｈ）は、第５半導体領域（Ｎ＋型拡散領域５ｊ）から見て第１半導体領域（Ｎ型拡散領域２）側に位置するとともに、第１半導体領域（Ｎ型拡散領域２）から離れた位置に形成された第１部分５ｈａを含む。半導体装置はさらに、第１電極層９ｅと、第２電極層９ｆとを備える。第１電極層９ｅは、第５半導体領域（Ｎ＋型拡散領域５ｊ）と第１部分５ｈａとの間の領域上から第１部分５ｈａ上を介して第１半導体領域（Ｎ型拡散領域２）上にまで、第１絶縁膜（絶縁膜１５）を介して配置される。第２電極層９ｆは、第７半導体領域（Ｎ＋型拡散領域５ｋ）と第８半導体領域（Ｎ＋型拡散領域５ｉ）との間の領域上から第８半導体領域（Ｎ＋型拡散領域５ｉ）上にまで、第２絶縁膜（絶縁膜１５）を介して配置される。第２電極層９ｆは第１半導体領域（Ｎ型拡散領域２）と第２半導体領域（Ｐ型拡散領域３ａ）との境界部から離れた位置に配置されている。平面視において、第６半導体領域（Ｎ＋型拡散領域５ｈ）は、第１電極層９ｅを第５半導体領域（Ｎ＋型拡散領域５ｊ）側の第１電極部分９ｅａと、前記第１半導体領域（Ｎ型拡散領域２）側の第２電極部分９ｅｂとに区分するように形成される。第５半導体領域（Ｎ＋型拡散領域５ｊ）は第２スイッチ素子８４のソース領域である。第１部分５ｈａは第２スイッチ素子８４のドレイン領域であるとともに第３スイッチ素子８５のソース領域である。第１半導体領域（Ｎ型拡散領域２）は第３スイッチ素子８５のドレイン領域である。第１電極層９ｅの第１電極部分９ｅａが第２スイッチ素子のゲート電極である。第１電極層９ｅの第２電極部分９ｅｂは第３スイッチ素子８５のゲート電極である。第７半導体領域（Ｎ＋型拡散領域５ｋ）は第１スイッチ素子８３のソース領域である。第８半導体領域（Ｎ＋型拡散領域５ｉ）は第１スイッチ素子８３のドレイン領域である。第２電極層９ｆは第１スイッチ素子８３のゲート電極である。

この場合、Ｎ＋型拡散領域５ｈが、第１電極層９ｅを第５半導体領域（Ｎ＋型拡散領域５ｊ）側の第１電極部分９ｅａと、前記第１半導体領域（Ｎ型拡散領域２）側の第２電極部分９ｅｂとに区分するように形成されているので、第５半導体領域（Ｎ＋型拡散領域５ｊ）が第３スイッチ素子８５のソース領域として作用することを抑制できる。

異なる観点から言えば、Ｎ＋型拡散領域５ｈは、Ｎ＋型拡散領域５ｊを囲う様にレイアウトされている。このレイアウトを取ることにより，第２スイッチ素子８４のソースであるＮ＋型拡散領域５ｊが第３スイッチ素子８５のソースとして極力機能しないようにすることができる。なお、第２電極層９ｆについては、図１４に示した半導体装置と同様に、第１電極層９ｅとの間に間隔が形成されており、Ｎ＋型拡散領域５ｉの第１部分５ｉａとＮ型拡散領域２との間で高耐圧ＮｃｈＭＯＳトランジスタが動作しないようになっている。このようなレイアウトを取ることにより，回路図にはない寄生ＭＯＳ構造による電流を抑制できる。この結果、判定回路８０における第１ノード７１の電位（ＶＢ）を検出する出信号電圧の発生を安定させ、当該判定回路８０の誤動作を抑制できる。

実施の形態７．
＜半導体装置の構成＞
図２３は、実施の形態７に係る半導体装置における電位検出回路の回路図である。図２３に示した半導体装置は、基本的には図１３に示した半導体装置と同様の構成を備えるが、判定回路８０の第１充電回路８１および第２充電回路８２の構成が図１３に示した半導体装置と異なっている。すなわち、図２３に示した半導体装置では、第１充電回路８１が第４スイッチ素子８１ｅを含み、第２充電回路８２が第５スイッチ素子８２ｅを含む。第４スイッチ素子８１ｅは、第１容量８１ａに並列に接続されている。第５スイッチ素子８２ｅは、第２容量８２ａに並列に接続されている。

＜半導体装置の作用効果＞
本実施形態に係る半導体装置は、第４スイッチ素子８１ｅと第５スイッチ素子８２ｅとを備える。第４スイッチ素子８１ｅは、第１容量８１ａに並列に接続されている。第５スイッチ素子８２ｅは、第２容量８２ａに並列に接続されている。第１スイッチ素子８３および第２スイッチ素子８４がオフ状態の時に、第４スイッチ素子８１ｅおよび第５スイッチ素子８２ｅがオン状態となり第１容量８１ａおよび第２容量８２ａが放電される。

この場合、第４スイッチ素子８１ｅおよび第５スイッチ素子８２ｅを制御することにより、第１充電回路８１の第１容量８１ａおよび第２充電回路８２の第２容量８２ａを確実に放電させて初期状態にリセットできる。

ここで、図１３に示した半導体装置の判定回路８０では、第１容量８１ａおよび第２容量８２ａの状態は前回の充電期間完了直後やその後の放電の影響を受ける。そのため、毎回の充電動作時における第１容量８１ａおよび第２容量８２ａの初期状態が異なる可能性がある。したがって、図１３に示した半導体装置において想定した回路動作とは異なり、例えば第２充電回路ノード８２ｂの電位（Ｖ２）が初期状態で第１充電回路ノード８１ｂの電位（Ｖ１）より大きいと、直ちに第１ノード７１の電位（ＶＢ）が電源電圧（Ｖｃｃ）より大きいと判定され、充電動作が停止する恐れがある。

そこで、図２３に示す半導体装置のように、第１充電回路８１が第４スイッチ素子８１ｅを含み、第２充電回路８２が第５スイッチ素子８２ｅを含むようにすれば、判定回路８０において第１容量８１ａおよび第２容量８２ａの電圧（ＶＣ１およびＶＣ２）を安定させることができる。この結果、判定回路８０の動作が安定する。たとえば、充電動作を行う第１スイッチ素子８３および第２スイッチ素子８４のゲートオフ期間に、第４スイッチ素子８１ｅおよび第５スイッチ素子８２ｅのゲートをオンさせる。このようにすれば、第１容量８１ａおよび第２容量８２ａの残留電荷を放出させ、これらの容量を初期状態にリセットできる。この結果、判定回路８０での誤動作を防止できる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。

１ 半導体層、２ Ｎ型拡散領域、４ａ，４ｂ，４ｃ，４ｄ，４ｅ Ｐ＋型拡散領域、５ａ，５ｂ，５ｃ，５ｄ，５ｆ，５ｇ，５ｈ，５ｉ，５ｊ，５ｋ Ｎ＋型拡散領域、３ａ，３ｂ，６ Ｐ型拡散領域、３ａａ 第１領域、３ａｂ 第２領域、３ａｄ 第４領域、５ｈａ，５ｉａ 第１部分、５ｈｂ，５ｉｂ 第２部分、９ａ，９ｃ，９ｄ，９ｇ，９ｈ ゲート電極、９ｂ ポリシリコン電極、９ｅ 第１電極層、９ｅａ 第１電極部分、９ｅｂ 第２電極部分、９ｆ 第２電極層、１０ａ バックゲート電極、１０ｂ ソース電極、１０ｃ ドレイン電極、１０ｄ，１０ｅ，１０ｆ 電極、１１ 層間絶縁膜、１２ パッシベーション膜、１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ 分離絶縁膜、１５ 絶縁膜、２０ フィールドプレート、２１ Ｎ型拡散層、２６ 高電位側回路、２７ 低電位側回路、３０，３１，３２，３３，３４，３５，３６ トランジスタ、３７ ゲート駆動回路、３８ 電源、３９ ブートストラップ容量、４１ 制限抵抗、５１ 溝、５１ａ，５１ｂ 一部、６１ ゲート制御回路、６２ 比較器、７０ 高電圧電源ノード、７１ 第１ノード、７２ 第２ノード、７３ 第３ノード、７４ 第４ノード、７５ 第５ノード、７６ 第６ノード、７７ 第７ノード、７８ 第８ノード、７９ 第９ノード、８０ 判定回路、８１ 第１充電回路、８１ａ 第１容量、８１ｂ 第１充電回路ノード、８１ｃ 第１抵抗、８１ｄ 第１ダイオード、８１ｅ 第４スイッチ素子、８２ 第２充電回路、８２ａ 第２容量、８２ｂ 第２充電回路ノード、８２ｃ 第２抵抗、８２ｄ 第２ダイオード、８２ｅ 第５スイッチ素子、８３ 第１スイッチ素子、８４ 第２スイッチ素子、８５ 第３スイッチ素子、１３９ バックゲート電位制御回路、１４０ ソース電位制御回路。

Claims (10)

1. 充電対象素子に充電電流を供給する半導体装置であって、
   第１導電型の半導体層と、
   前記充電対象素子の第１電極に電気的に接続され、前記半導体層の主表面に形成される第２導電型の第１半導体領域と、
   前記半導体層の主表面において前記第１半導体領域と隣接した位置に形成された第１導電型の第２半導体領域と、
   電源電圧が供給され、前記第２半導体領域の表面に形成された前記第２導電型の第３半導体領域と、
   前記第３半導体領域に接続されるとともに前記電源電圧が供給されるソース電極と、
   前記第１半導体領域に接続されるとともに前記第１電極に電気的に接続されるドレイン電極と、
   前記第２半導体領域において前記第３半導体領域と離間した領域に接続されるとともに、接地されたバックゲート電極と、
   前記第２半導体領域において前記第３半導体領域と前記第１半導体領域との間に位置するチャネル領域に、ゲート絶縁膜を介して対向するように配置されたゲート電極と、を備え、
   前記ソース電極と前記バックゲート電極との間の耐圧が前記電源電圧より大きく、
   前記第２半導体領域において、前記第３半導体領域の周囲を囲むとともに前記第２半導体領域から前記第３半導体領域を隔離する前記第２導電型の第４半導体領域を備え、
   前記第４半導体領域は、前記第３半導体領域の周囲から、前記第２半導体領域において前記第１半導体領域と対向するとともに前記第１半導体領域から離間した領域にまで延在し、
   前記チャネル領域は、前記第２半導体領域において前記第４半導体領域と前記第１半導体領域との間に位置する領域である、半導体装置。
2. 前記電源電圧の供給源である電源から前記チャネル領域までの電流経路上に配置された制限抵抗をさらに備える、請求項１に記載の半導体装置。
3. 前記制限抵抗は、前記第３半導体領域と前記チャネル領域との間に位置する前記第４半導体領域の部分である、請求項２に記載の半導体装置。
4. 充電対象素子に充電電流を供給する半導体装置であって、
   第１導電型の半導体層と、
   前記充電対象素子の第１電極に電気的に接続され、前記半導体層の主表面に形成される第２導電型の第１半導体領域と、
   前記半導体層の主表面において前記第１半導体領域と隣接した位置に形成された第１導電型の第２半導体領域と、
   電源電圧が供給され、前記第２半導体領域の表面に形成された前記第２導電型の第３半導体領域と、
   前記第３半導体領域に接続されるとともに前記電源電圧が供給されるソース電極と、
   前記第１半導体領域に接続されるとともに前記第１電極に電気的に接続されるドレイン電極と、
   前記第２半導体領域において前記第３半導体領域と離間した領域に接続されるとともに、接地されたバックゲート電極と、
   前記第２半導体領域において前記第３半導体領域と前記第１半導体領域との間に位置するチャネル領域に、ゲート絶縁膜を介して対向するように配置されたゲート電極と、を備え、
   前記ソース電極と前記バックゲート電極との間の耐圧が前記電源電圧より大きく、
   前記半導体層の前記主表面には溝が形成され、
   前記溝の一部は、前記チャネル領域と前記第１半導体領域とを区画し、
   前記溝の前記一部において、前記チャネル領域に面する内壁面上に前記ゲート絶縁膜が形成され、
   前記ゲート電極は前記溝の内部に形成され、
   前記溝は、前記半導体層の前記主表面から前記第２半導体領域の底部より下にまで到達し、
   前記溝の他の一部は、前記バックゲート電極と前記ソース電極との間の領域に形成され、
   前記第２半導体領域は、前記溝の前記他の一部より前記バックゲート電極側に位置する第１領域と、前記溝の前記他の一部より前記ソース電極側に位置し前記チャネル領域を含む第２領域とを含み、
   前記第１半導体領域は、前記溝の前記一部の下側に位置する領域を介して前記チャネル領域に接するように延在し、さらに、
   前記半導体層において、前記第１領域と前記第２領域とに接触するように形成された、前記第１導電型の延在領域を備え、
   前記延在領域は、前記溝の前記他の一部の下側に位置する領域を介して、前記第１領域下から前記第２領域下にまで延在している、半導体装置。
5. 前記溝は、前記半導体層の前記主表面において、前記第３半導体領域を囲むように形成されている、請求項４に記載の半導体装置。
6. 前記第２半導体領域は、前記溝の前記一部から見て前記第２領域側と反対側に位置する第３領域と、前記溝の外側であって、前記第１領域と前記第３領域とを接続する第４領域とを含む。請求項５に記載の半導体装置。
7. 前記第１電極と前記第１半導体領域との間の電流経路上の第１ノードにおける電圧が前記電源電圧より大きいか否かを判定する判定回路を備え、
   前記判定回路は、
   第１充電回路と、第２充電回路と、第１スイッチ素子と、第２スイッチ素子と、第３スイッチ素子とを含み、
   前記第１充電回路は、第１容量と第１充電回路ノードとを含み、
   前記第１容量は２つの電極を有し、
   前記第１容量の一方の電極は接地され、前記第１容量の他方の電極は前記第１充電回路ノードと電気的に接続され、
   前記第２充電回路は、第２容量と第２充電回路ノードとを含み、
   前記第２容量は２つの電極を有し、
   前記第２容量の一方の電極は接地され、前記第２容量の他方の電極は前記第２充電回路ノードと電気的に接続され、
   前記第１充電回路ノードには前記第１スイッチ素子を介して前記電源電圧が供給され、
   前記第２充電回路ノードには前記第２スイッチ素子を介して前記電源電圧が供給され、
   前記第１容量と前記第２容量とは同じ容量を有し、
   前記第２充電回路ノードは前記第３スイッチ素子を介して前記第１ノードと接続され、
   前記判定回路は、前記第１充電回路ノードの電圧よりも前記第２充電回路ノードの電圧が高くなった場合に、前記第１ノードの電圧が前記電源電圧より高くなったと判定する、請求項１から請求項６のいずれか１項に記載の半導体装置。
8. 前記第２半導体領域において、前記第３半導体領域から離れた領域に形成された前記第２導電型の第５半導体領域と、
   前記第２半導体領域において、前記第５半導体領域から間隔を隔てて形成された前記第２導電型の第６半導体領域と、
   前記第２半導体領域において、前記第５半導体領域から離れた領域に形成された前記第２導電型の第７半導体領域と、
   前記第２半導体領域において、前記第７半導体領域から間隔を隔てて形成された前記第２導電型の第８半導体領域と、を備え、
   前記第６半導体領域は、前記第５半導体領域から見て前記第１半導体領域側に位置するとともに、前記第１半導体領域から離れた位置に形成された第１部分を含み、さらに、
   前記第５半導体領域と前記第１部分との間の領域上から前記第１部分上を介して前記第１半導体領域上にまで、第１絶縁膜を介して配置された第１電極層と、
   前記第７半導体領域と前記第８半導体領域との間の領域上から前記第８半導体領域上にまで、第２絶縁膜を介して配置された第２電極層とを備え、
   前記第２電極層は前記第１半導体領域と前記第２半導体領域との境界部から離れた位置に配置されており、
   平面視において、前記第６半導体領域は、前記第１電極層を前記第５半導体領域側の第１電極部分と、前記第１半導体領域側の第２電極部分とに区分するように形成され、
   前記第５半導体領域は前記第２スイッチ素子のソース領域であり、
   前記第１部分は前記第２スイッチ素子のドレイン領域であるとともに前記第３スイッチ素子のソース領域であり、
   前記第１半導体領域は前記第３スイッチ素子のドレイン領域であり、
   前記第１電極層の前記第１電極部分が前記第２スイッチ素子のゲート電極であり、
   前記第１電極層の前記第２電極部分は前記第３スイッチ素子のゲート電極であり、
   前記第７半導体領域は前記第１スイッチ素子のソース領域であり、
   前記第８半導体領域は前記第１スイッチ素子のドレイン領域であり、
   前記第２電極層は前記第１スイッチ素子のゲート電極である、請求項７に記載の半導体装置。
9. 前記第１容量に並列に接続された第４スイッチ素子と、
   前記第２容量に並列に接続された第５スイッチ素子と、を備え、
   前記第１スイッチ素子および前記第２スイッチ素子がオフ状態の時に、前記第４スイッチ素子および前記第５スイッチ素子がオン状態となり前記第１容量および前記第２容量が放電される、請求項７または請求項８に記載の半導体装置。
10. 耐圧が３００Ｖ以上である、請求項１から請求項９のいずれか１項に記載の半導体装置。

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