JP4984839B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4984839B2 JP4984839B2 JP2006305704A JP2006305704A JP4984839B2 JP 4984839 B2 JP4984839 B2 JP 4984839B2 JP 2006305704 A JP2006305704 A JP 2006305704A JP 2006305704 A JP2006305704 A JP 2006305704A JP 4984839 B2 JP4984839 B2 JP 4984839B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel formation
- trench
- conductivity type
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 89
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 108
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 230000005684 electric field Effects 0.000 claims abstract description 35
- 239000010410 layer Substances 0.000 claims description 196
- 238000009792 diffusion process Methods 0.000 claims description 35
- 239000012535 impurity Substances 0.000 claims description 34
- 238000002955 isolation Methods 0.000 claims description 34
- 239000002344 surface layer Substances 0.000 claims description 28
- 230000015556 catabolic process Effects 0.000 abstract description 26
- 230000002040 relaxant effect Effects 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 76
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 19
- 229910052710 silicon Inorganic materials 0.000 description 19
- 239000010703 silicon Substances 0.000 description 19
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 9
- 239000012141 concentrate Substances 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 210000000746 body region Anatomy 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Thin Film Transistor (AREA)
Description
以下、本発明を具体化した第1の実施形態を図面に従って説明する。
図1には、本実施形態における半導体装置の平面図を示す。図1のA−A線での縦断面を図2に示す。図1のB−B線での縦断面を図3に示す。本半導体装置は複合ICであり、バイポーラトランジスタとMOSトランジスタが1チップ内に作り込まれている。MOSトランジスタは、トレンチゲートタイプの横型MOSトランジスタ構造を有し、かつ、Nチャネルトランジスタである。
横型パワーMOSトランジスタがオフ時(ドレイン電位:正の所定電位,ゲート電位:0ボルト,ソース電位:0ボルト)の場合、電流は流れない。
(第2の実施の形態)
次に、第2の実施の形態を、第1の実施の形態との相違点を中心に説明する。
図4,5,6に示すように、本実施形態の半導体装置においては、トレンチゲート電極16に加えてプレーナゲート電極31を備えた構成となっている。
(イ)主表面1aの上にゲート絶縁膜としてのゲート酸化膜30を介してプレーナゲート電極31をさらに形成したので、オン抵抗の低減を図ることができる。
(第3の実施の形態)
次に、第3の実施の形態を、第2の実施の形態との相違点を中心に説明する。
図7において、素子間分離された領域Z1においては図中の左右方向での右側および左側にドレイン領域13がそれぞれ形成されるとともに図中の左右方向での中央部にチャネル形成領域10(ソース領域11)が形成されている。右側および左側のドレイン領域13と中央部のチャネル形成領域10(ソース領域11)はそれぞれ帯状をなし、かつ、平行に延びている。このように、ドレイン領域13とチャネル形成領域10(ソース領域11)をストライプ状に形成している。そして、中央部のソース領域11から右側のドレイン領域13に向かうように3つのトレンチ14(トレンチゲート電極16)が延設されているとともに、中央部のソース領域11から左側のドレイン領域13に向かうように3つのトレンチ14(トレンチゲート電極16)が延設されている。
(第4の実施の形態)
次に、第4の実施の形態を、第2の実施の形態との相違点を中心に説明する。
(第5の実施の形態)
次に、第5の実施の形態を、第2の実施の形態との相違点を中心に説明する。
これまでの各実施形態の説明においてはトレンチにより素子間分離する場合について説明したが、pn接合により素子間分離する場合に適用してもよい。これは、以降の他の実施形態も同様である。
(第6の実施の形態)
次に、第6の実施の形態を、第2の実施の形態との相違点を中心に説明する。
本実施形態において、第1,2の実施形態と同様の部分については図面に同一の符号を付すことによりその説明は省略し、本実施形態における特徴的構成部分について詳しく説明する。
チャネル形成領域10がp−層52(埋込層)に達しているとともに、トレンチ14がp−層52(埋込層)の内部に達しているので、トレンチゲート電極16におけるドレイン領域側の下端に電界が集中せず、耐圧を向上することができる。また、p−層52(埋込層)の電位をフローティング状態にすることにより、耐圧と静電気耐量を両立できる。その結果、素子間分離された領域にp−層52(埋込層)を配して構成したトレンチゲートタイプの横型MOSトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
(第7の実施の形態)
次に、第7の実施の形態を、第2の実施の形態との相違点を中心に説明する。
本実施形態において、第1,2の実施形態と同様の部分については図面に同一の符号を付すことによりその説明は省略し、本実施形態における特徴的構成部分について詳しく説明する。
トレンチ14が埋込層65より浅く形成されるとともに、埋込層65がチャネル形成領域60と不純物拡散領域66,67により電気的に接続されているので、トレンチゲート電極16におけるドレイン領域側の下端に電界が集中せず、耐圧を向上することができる。その結果、素子間分離された領域に埋込層65を配して構成したトレンチゲートタイプの横型MOSトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
(第8の実施の形態)
次に、第8の実施の形態を、第2の実施の形態との相違点を中心に説明する。
本実施形態において、第1,2の実施形態と同様の部分については図面に同一の符号を付すことによりその説明は省略し、本実施形態における特徴的構成部分について詳しく説明する。
トレンチ14の下方で、かつ、埋込層70の下部において埋込酸化膜(絶縁層)3がトレンチ14よりも広範囲にわたり形成されるとともに、埋込酸化膜(絶縁層)3の下に電位付与層71(75)がトレンチ14よりも広範囲にわたり形成され、かつ、チャネル形成領域10と電気的に接続されているので、トレンチゲート電極16におけるドレイン領域側の下端に電界が集中せず、耐圧を向上することができる。また、埋込層70の電位をフローティング状態にすることにより、耐圧と静電気耐量を両立できる。その結果、素子間分離された領域に埋込層70を配して構成したトレンチゲートタイプの横型MOSトランジスタ構造を有する半導体装置において耐圧性に優れたものとすることができる。
Claims (14)
- 半導体基板(1)において素子間分離された領域(Z1)における底部に形成され、電位がフローティング状態となっている第1導電型の埋込層(22)と、
前記素子間分離された領域(Z1)における半導体基板(1)の主表面(1a)での表層部に形成された第2導電型のチャネル形成領域(10)と、
前記チャネル形成領域(10)内における前記主表面(1a)での表層部に形成された第1導電型のソース領域(11)と、
前記素子間分離された領域(Z1)における前記主表面(1a)での表層部において前記チャネル形成領域(10)とは離間した位置に形成された第1導電型のドレイン領域(13)と、
前記ソース領域(11)およびチャネル形成領域(10)にソース電圧を印加する電極(17,18)と、
前記ドレイン領域(13)にドレイン電圧を印加する電極(19)と、
前記素子間分離された領域(Z1)における前記主表面(1a)から掘られ、その平面構造として前記ソース領域(11)からドレイン領域(13)に向かう方向においてソース領域(11)とドレイン領域(13)との間のチャネル形成領域(10)を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域(10)よりも深く形成されたトレンチ(14)と、
前記トレンチ(14)の内面においてゲート絶縁膜(15)を介して形成されたトレンチゲート電極(16)と、
前記素子間分離された領域(Z1)における前記主表面(1a)での表層部において前記チャネル形成領域(10)と前記ドレイン領域(13)との間の前記トレンチゲート電極(16)による電流経路となる部位に形成された第1導電型のオフセット層(20)と、
前記素子間分離された領域(Z1)において前記チャネル形成領域(10)および前記オフセット層(20)の下に前記トレンチ(14)よりも深く、かつ、前記チャネル形成領域(10)につながるとともに前記トレンチ(14)の下端を覆うように形成された第2導電型の電界緩和用ウエル層(21)と、
を備えたことを特徴とする半導体装置。 - 半導体基板(1)において素子間分離された領域(Z1)における第1導電型の不純物拡散領域(53)の底部に形成され、電位がフローティング状態となっている第2導電型の埋込層(52)と、
前記素子間分離された領域(Z1)における半導体基板(1)の主表面(1a)での表層部に形成され、かつ、前記埋込層(52)に達する深さの第2導電型のチャネル形成領域(10)と、
前記チャネル形成領域(10)内における前記主表面(1a)での表層部に形成された第1導電型のソース領域(11)と、
前記素子間分離された領域(Z1)における前記主表面(1a)での表層部において前記チャネル形成領域(10)とは離間した位置に形成された第1導電型のドレイン領域(13)と、
前記ソース領域(11)およびチャネル形成領域(10)にソース電圧を印加する電極(17,18)と、
前記ドレイン領域(13)にドレイン電圧を印加する電極(19)と、
前記素子間分離された領域(Z1)における前記主表面(1a)から掘られ、その平面構造として前記ソース領域(11)からドレイン領域(13)に向かう方向においてソース領域(11)とドレイン領域(13)との間のチャネル形成領域(10)を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域(10)よりも深く、かつ、前記埋込層(52)の内部に達するように形成されたトレンチ(14)と、
前記トレンチ(14)の内面においてゲート絶縁膜(15)を介して形成されたトレンチゲート電極(16)と、
を備えたことを特徴とする半導体装置。 - 半導体基板(1)において素子間分離された領域(Z1)における第1導電型の不純物拡散領域(64)の底部に形成された第2導電型の埋込層(65)と、
前記素子間分離された領域(Z1)における半導体基板(1)の主表面(1a)での表層部に前記埋込層(65)よりも浅く形成された第2導電型のチャネル形成領域(60)と、
前記チャネル形成領域(60)内における前記主表面(1a)での表層部に形成された第1導電型のソース領域(61)と、
前記素子間分離された領域(Z1)における前記主表面(1a)での表層部において前記チャネル形成領域(60)とは離間した位置に形成された第1導電型のドレイン領域(63)と、
前記ソース領域(61)およびチャネル形成領域(60)にソース電圧を印加する電極(17,18)と、
前記ドレイン領域(63)にドレイン電圧を印加する電極(19)と、
前記素子間分離された領域(Z1)における前記主表面(1a)から掘られ、その平面構造として前記ソース領域(61)からドレイン領域(63)に向かう方向においてソース領域(61)とドレイン領域(63)との間のチャネル形成領域(60)を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域(60)よりも深く、かつ、前記埋込層(65)よりも浅く形成されたトレンチ(14)と、
前記トレンチ(14)の内面においてゲート絶縁膜(15)を介して形成されたトレンチゲート電極(16)と、
前記素子間分離された領域(Z1)において前記埋込層(65)と前記チャネル形成領域(60)とを電気的に接続する第2導電型の不純物拡散領域(66,67)と、
を備えたことを特徴とする半導体装置。 - 半導体基板(1)において素子間分離された領域(Z1)における底部に形成され、電位がフローティング状態となっている第1導電型の埋込層(70)と、
前記素子間分離された領域(Z1)における半導体基板(1)の主表面(1a)での表層部に形成された第2導電型のチャネル形成領域(10)と、
前記チャネル形成領域(10)内における前記主表面(1a)での表層部に形成された第1導電型のソース領域(11)と、
前記素子間分離された領域(Z1)における前記主表面(1a)での表層部において前記チャネル形成領域(10)とは離間した位置に形成された第1導電型のドレイン領域(13)と、
前記ソース領域(11)およびチャネル形成領域(10)にソース電圧を印加する電極(17,18)と、
前記ドレイン領域(13)にドレイン電圧を印加する電極(19)と、
前記素子間分離された領域(Z1)における前記主表面(1a)から掘られ、その平面構造として前記ソース領域(11)からドレイン領域(13)に向かう方向においてソース領域(11)とドレイン領域(13)との間のチャネル形成領域(10)を貫通するように形成され、かつ、縦断面構造としてチャネル形成領域(10)よりも深く、かつ、前記埋込層(70)よりも浅く形成されたトレンチ(14)と、
前記トレンチ(14)の内面においてゲート絶縁膜(15)を介して形成されたトレンチゲート電極(16)と、
前記トレンチ(14)の下方で、かつ、前記埋込層(70)の下部において前記トレンチ(14)よりも広範囲にわたり形成された絶縁層(3)と、
前記絶縁層(3)の下に前記トレンチ(14)よりも広範囲にわたり形成され、かつ、前記チャネル形成領域(10)と電気的に接続された電位付与層(71,75)と、
を備えたことを特徴とする半導体装置。 - 素子間分離用トレンチ(6)により半導体基板(1)において素子間分離された領域(Z1)を形成したことを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 素子間分離用トレンチ(6)により半導体基板(1)において素子間分離された領域(Z1)を形成するとともに、前記電界緩和用ウエル層(21)が前記素子間分離用トレンチ(6)に接しないことを特徴とする請求項1に記載の半導体装置。
- 前記電界緩和用ウエル層(21)が前記埋込層(22)まで届いていない構成としたことを特徴とする請求項1に記載の半導体装置。
- 前記主表面(1a)の上にゲート絶縁膜(30)を介してプレーナゲート電極(31)をさらに形成したことを特徴とする請求項1〜7のいずれか1項に記載の半導体装置。
- 前記素子間分離された領域(Z1)における半導体基板(1)の主表面(1a)での前記プレーナゲート電極(31)による電流経路となる部位にLOCOS酸化膜(32)をさらに形成したことを特徴とする請求項8に記載の半導体装置。
- 前記素子間分離された領域(Z1)に複数のトレンチゲート電極(16)を形成したことを特徴とする請求項1〜9のいずれか1項に記載の半導体装置。
- 前記ドレイン領域(13)と前記チャネル形成領域(10)をストライプ状に形成したことを特徴とする請求項10に記載の半導体装置。
- 前記ドレイン領域(13)と前記チャネル形成領域(10)をメッシュ状に形成したことを特徴とする請求項10に記載の半導体装置。
- 前記ドレイン領域(13)の近傍に、前記オフセット層(20)と同一導電型で、かつ前記オフセット層(20)よりも高濃度かつ前記ドレイン領域(13)よりも低濃度な不純物拡散領域(45)をさらに形成したことを特徴とする請求項1に記載の半導体装置。
- 前記チャネル形成領域(10)内における前記主表面(1a)での表層部に、前記チャネル形成領域(10)と同一導電型で、かつ前記チャネル形成領域(10)よりも高濃度なソースコンタクト領域(12)を前記ソース領域(11)と隣接して形成するとともに、前記ソース領域(11)の近傍における前記ソースコンタクト領域(12)に、前記チャネル形成領域(10)と同一導電型で、かつ前記チャネル形成領域(10)よりも高濃度かつ前記ソースコンタクト領域(12)よりも低濃度な不純物拡散領域(46)を形成したことを特徴とする請求項1に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006305704A JP4984839B2 (ja) | 2005-11-14 | 2006-11-10 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005329334 | 2005-11-14 | ||
JP2005329334 | 2005-11-14 | ||
JP2006305704A JP4984839B2 (ja) | 2005-11-14 | 2006-11-10 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007158321A JP2007158321A (ja) | 2007-06-21 |
JP4984839B2 true JP4984839B2 (ja) | 2012-07-25 |
Family
ID=38242192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006305704A Expired - Fee Related JP4984839B2 (ja) | 2005-11-14 | 2006-11-10 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4984839B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5766462B2 (ja) * | 2011-02-24 | 2015-08-19 | ローム株式会社 | 半導体装置およびその製造方法 |
CN104425590A (zh) * | 2013-08-20 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种mos晶体管及其制造方法 |
JP7000912B2 (ja) * | 2018-02-22 | 2022-01-19 | 株式会社豊田中央研究所 | 半導体装置 |
JP7300968B2 (ja) * | 2019-11-14 | 2023-06-30 | 三菱電機株式会社 | 半導体装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100204033B1 (ko) * | 1996-11-15 | 1999-06-15 | 정선종 | 고압 소자 및 그 제조 방법 |
JP3550019B2 (ja) * | 1997-03-17 | 2004-08-04 | 株式会社東芝 | 半導体装置 |
JP2000323719A (ja) * | 1999-05-14 | 2000-11-24 | Matsushita Electric Works Ltd | 半導体装置及びその製造方法 |
JP4225177B2 (ja) * | 2002-12-18 | 2009-02-18 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
2006
- 2006-11-10 JP JP2006305704A patent/JP4984839B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2007158321A (ja) | 2007-06-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7388255B2 (en) | Semiconductor device having separation region | |
JP5641131B2 (ja) | 半導体装置およびその製造方法 | |
JP5048273B2 (ja) | 絶縁ゲート型半導体装置 | |
KR101128716B1 (ko) | 반도체 장치 | |
JP6130857B2 (ja) | 半導体装置 | |
JP5410012B2 (ja) | 半導体装置 | |
JP6078390B2 (ja) | 半導体装置 | |
JP5537359B2 (ja) | 半導体装置 | |
JP6210913B2 (ja) | 半導体装置 | |
JP2008277352A (ja) | 半導体装置 | |
JP2011258773A (ja) | 半導体装置およびその製造方法 | |
JP2021002623A (ja) | 半導体装置 | |
JP2010258355A (ja) | 半導体装置及びその製造方法 | |
JP4984839B2 (ja) | 半導体装置 | |
JP2008244466A (ja) | 半導体装置 | |
JP7090073B2 (ja) | 半導体装置 | |
KR20110078621A (ko) | 반도체 소자 및 그 제조 방법 | |
JP4952042B2 (ja) | 半導体装置 | |
JP6448704B2 (ja) | 半導体装置 | |
JP2012104581A (ja) | 半導体装置及びその製造方法 | |
JP4967487B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
JP5973824B2 (ja) | 電界効果トランジスタ及び半導体装置 | |
JP2009004707A (ja) | 絶縁ゲート型半導体装置 | |
KR20120004954A (ko) | 반도체 장치 | |
JP2008270367A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081202 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120312 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120403 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120416 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 4984839 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150511 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |