KR20120004954A - 반도체 장치 - Google Patents

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Abstract

본 발명은 고전압용 반도체 장치에 관한 것으로, 본 발명의 반도체 장치는 활성영역이 형성된 기판; 상기 기판에 형성되어 상기 활성영역의 측벽을 둘러싸는 분리막; 상기 기판 상에서 상기 활성영역 일부를 덮고, 끝단이 상기 분리막 상부로 연장된 게이트전극을 포함하고 있으며, 상술한 본 발명에 따르면 활성영역의 측벽을 둘러싸는 분리막을 구비함으로써, 접합분리 기술을 이용하여 인접한 활성영역 사이를 분리하는 것보다 효과적으로 고전압용 반도체 장치의 집적도 및 동작전압을 향상시킬 수 있는 효과가 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 고전압용 반도체 장치에 관한 것이다.
일반적으로 하나 이상의 고전압 트랜지스터들이 저전압 회로들과 함께 동일한 칩 위에 배치되는 집적회로들이 여러 전기적 응용분야에서 폭넓게 사용되고 있다. 이러한 집적회로들에 있어서, EDMOS(Extended Drain MOS) 트랜지스터, LDMOS(Laterally Double diffused MOS) 트랜지스터등은 중요한 위치를 차지하고 있는 고전압용 반도체 장치들이다.
반도체 장치의 집적도가 증가함에 따라 상술한 고전압용 반도체 장치를 설계함에 있어서 지속적인 스케일다운(scale down)이 요구됨과 동시에 충분한 동작특성을 확보해야 함은 잘 알려진 사실이다.
도 1a 내지 도 1c는 종래기술에 따른 EDMOS 트랜지스터를 도시한 도면으로, 도 1a는 평면도, 도 1b는 도 1a에 도시된 X-X'절취선을 따라 도시한 단면도, 도 1c는 도 1a에 도시된 Y-Y'절취선을 따라 도시한 단면도이다.
도 1a 내지 도 1c에 도시된 바와 같이, 종래기술에 따른 EDMOS 트랜지스터는 STI(Shallow Trench Isolation) 공정을 통해 형성된 소자분리막(21)을 구비하는 기판(11)에 N형 제2웰(12)과 제2웰(12) 내에 형성된 P형 제1웰(13)으로 이루어진 활성영역(22), 인접한 활성영역(22) 사이를 접합분리(junction isplation)시키는 P형 불순물영역(14), 제1웰(13)과 제2웰(12)을 가로지르는 게이트전극(20), 게이트전극(20)과 기판(11) 사이에 개재된 게이트절연막(19), 게이트전극(20) 일측 끝단에 정렬되어 제1웰(13)에 형성된 N형 소스영역(17), 게이트전극(20) 타측 끝단으로부터 소정 간격 이격되어 제2웰(12)에 형성된 N형 드레인영역(16) 및 소스영역(17)으로부터 소정간격 이격되어 제1웰(13)에 형성된 P형 픽업영역(18)을 포함하고 있다.
하지만, 종래기술에서 인접한 활성영역(22) 사이를 활성영역(22) 구체적으로, 제2웰(12)과 서로 다른 도전형을 갖는 P형 불순물영역(14)을 통해 접합분리시키는 경우에 EDMOS 트랜지스터가 요구하는 충분한 동작전압을 유지하면서 서로 다른 전위(electric potential)를 가지는 활성영역(22) 사이를 분리시키기 위하여 P형 불순물영역(14)과 더불어서 소정의 비동작영역이 반드시 필요하다는 문제점이 있다.
구체적으로, 비동작영역은 실제 EDMOS 트랜지스터의 동작에는 관여하지 않으나, 충분한 동작전압을 유지하면서 인접한 활성영역(22) 사이를 분리시키기 위해 필요한 공간으로 EDMOS 트랜지스터의 피치 즉, 장치길이(L2)와 장치폭(W2)의 곱으로 정의되는 전체면적에서 동작간 EDMOS 트랜지스터에서 캐리어(carrier)의 이동이 발생하는 실제 동작영역의 동작길이(L1)와 동작폭(W1)의 곱으로 정의되는 동작면적을 제외한 나머지로 정의할 수 있다.
이러한, 비동작영역으로 인해 EDMOS 트랜지스터의 집적도를 증가시키기 어렵다는 문제점이 발생한다. 또한, 상술한 문제점은 EDMOS 트랜지스터뿐만 아니라 접합분리 기술을 이용하는 고전압 반도체 장치에서 모두 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 고전압용 반도체 장치에서 충분한 동작전압을 확보함과 동시에 집적도를 증가시킬 수 있는 반도체 장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 반도체 장치는, 활성영역이 형성된 기판; 상기 기판에 형성되어 상기 활성영역의 측벽을 둘러싸는 분리막; 상기 기판 상에서 상기 활성영역 일부를 덮고, 끝단이 상기 분리막 상부로 연장된 게이트전극을 포함한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 활성영역의 측벽을 둘러싸는 분리막을 구비함으로써, 접합분리 기술을 이용하여 인접한 활성영역 사이를 분리하는 것보다 효과적으로 고전압용 반도체 장치의 동작전압 특성 및 집적도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 게이트전극 끝단이 분리막 상부로 연장된 구조를 가짐으로써, 보다 효과적으로 고전압용 반도체 장치의 동작전압 특성 및 집적도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 반도체 장치의 전체면적을 감소시킴으로써, 반도체 장치의 온 저항을 감소시킬 수 있으며, 이를 통해 반도체 장치의 동작특성을 향상시킬 수 있다.
도 1a 내지 도 1c는 종래기술에 따른 EDMOS 트랜지스털르 도시한 도면.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 도면.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 도면.
도 4a 내지 도 4c는 본 발명의 제3실시예에 따른 반도체 장치를 도시한 도면.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술한 본 발명의 실시예들에서는 충분한 동작전압을 유지하면서 집적도를 증가시킬 수 있는 고전압용 반도체 장치를 제공한다. 이를 위해, 본 발명은 충분한 동작전압을 유지하면서 서로 다른 전위(electric potential)를 가지는 활성영역들 사이를 DTI(Deep Trench Isolation) 공정을 통해 형성된 분리막으로 분리시키는 것을 기술요지로 한다. 이를 통해, 접합분리(junction isolation) 기술을 이용하여 인접한 활성영역 사이를 분리시킴에 따라 필요로하는 비동작영역을 제거 또는 최소화시킴으로써, 고전압용 반도체 장치가 요구하는 충분한 동작전압을 유지하면서 집적도를 향상시킬 수 있다.
이하, 본 발명의 제1실시예에서는 본 발명의 기술요지를 N채널을 갖는 EDMOS 트랜지스터에 적용한 경우를 예시하여 설명한다. 따라서, 본 발명의 제1실시예에서 제1도전형은 P형이고, 제2도전형은 N형이다. 물론, P채널을 갖는 EDMOS 트랜지스터에도 본 발명의 기술요지를 동일하게 적용할 수 있으며, 이 경우에 제1도전형은 N형이고, 제2도전형은 P형일 수 있다.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체 장치를 도시한 도면으로, 도 2a는 평면도, 도 2b는 도 2a에 도시된 X-X'절취선을 따라 도시한 단면도, 도 2c는 도 2a에 도시된 Y-Y'절취선을 따라 도시한 단면도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 장치는, 소자분리막(62)을 구비하는 기판(51)에 형성된 제1도전형의 제1웰(52)과 접하는 제2도전형의 제2웰(53)로 이루어진 활성영역(54), 기판(51)에 형성되어 인접한 활성영역(54) 사이를 분리하도록 활성영역(54)을 둘러싸는 분리막(60), 기판(51) 상에서 활성영역(54)을 일부 덮고, 끝단이 분리막(60) 상부로 연장된 게이트전극(59), 게이트전극(59)과 기판(51) 사이에 개재된 게이트절연막(58), 게이트전극(59) 일측 끝단에 정렬되어 제1웰(52)에 형성된 제2도전형의 소스영역(56), 게이트전극(59) 타측 끝단으로부터 소정 간격 이격되어 제2웰(52)에 형성된 제2도전형의 드레인영역(55) 및 소스영역(56)으로부터 소정 간격 이격되어 제1웰(52)에 형성된 제1도전형의 픽업영역(57)을 포함한다. 여기서, 소자분리막(62)은 STI(Shallow Trench Isolation)공정을 통해 형성된 것일 수 있다.
또한, 활성영역(54) 하부에 형성되어 분리막(60)이 둘러싸는 제2도전형의 매몰불순물층(61)을 더 포함할 수 있다. 이때, 매몰불순물층(61)은 EDMOS 트랜지스터의 항복전압 특성을 향상시키는 역할을 수행하며, 매몰불순물층(61)의 불순물 도핑농도는 활성영역(54)의 불순물 도핑농도보다 높은 것이 바람직하다.
분리막(60)은 인접한 활성영역(54) 사이를 효과적으로 분리시키기 위해 기판(51) 상부면을 기준으로 활성영역(54)의 깊이보다 분리막(60)의 깊이가 더 큰 것이 바람직하다. 상술한 구조를 갖는 분리막(60)은 DTI(Deep Trench Isolation) 공정을 통해 형성된 것일 수 있다.
제1도전형의 제1웰(52)과 접하는 제2도전형의 제2웰(53)로 이루어진 활성영역(54)에서 제1웰(52)과 제2웰(53)이 접하는 측벽(또는 접합면)을 제외한 나머지 제1웰(52)과 제2웰(53)의 측벽은 분리막(60)과 접할 수 있다.
소스영역(56) 및 드레인영역(55)은 채널폭방향으로 양측벽이 분리막(60)에 접하도록 형성하는 것이 바람직하다. 만약, 소스영역(56) 또는 드레인영역(55) 중 어느 하나라도 채널폭방향(Y-Y' 방향)으로 양측벽이 분리막(60)이 접하지 않고 분리막(60)으로부터 이격된 구조를 갖는다면, 이격된 만큼 동작폭(W1)이 감소하여 기설정된 동작특성이 열화됨과 동시에 비동작영역이 발생하여 반도체 장치의 집적도를 저하시킬 수 있다.
이와 더불어서, 기설정된 동작특성 열화 및 비동작영역 발생을 방지하기 위해 채널길이발향으로 픽업영역(57) 및 드레인영역(55)의 일측 측벽이 분리막(60)에 접하도록 형성하는 것이 바람직하다.
게이트전극(59)은 채널길이방향(X-X' 방향)으로 제1웰(52)과 제2웰(53)을 동시에 가로지르고, 채널폭방향(Y-Y' 방향)으로 끝단이 분리막(60) 상부로 연장된 구조를 가질 수 있다. 여기서, 게이트전극(59)이 채널폭방향으로 끝단이 분리막(60) 상부로 연장된 구조를 가짐으로써, 반도체 장치의 집적도를 효과적으로 향상시킬 수 있다. 통상적으로, 공정상의 오류에 기인한 채널폭변동을 방지하기 위해 기설정된 채널폭보다 게이트전극(59)의 폭을 더 크게 설계하는데, 게이트전극(59)에서 기설정된 채널폭보다 더 크게 형성된 영역이 활성영역(54) 상에 위치할 경우에는 게이트전극(59)이 더 크게 형성된 만큼 장치폭(W2)이 증가하기 때문에 반도체 장치의 집적도를 저하시킬 수 있다.
상술한 구조를 갖는 본 발명의 제1실시예에 따른 반도체 장치는 활성영역(54)을 둘러싸는 분리막(60)을 구비함으로써, 충분한 동작전압을 유지하면서 서로 다른 전위를 갖는 활성영역(54)들 사이를 효과적으로 분리시킬 수 있다.
특히, 접합분리 기술을 이용하여 인접한 활성영역(54) 사이를 분리하는 경우와 비교해보면, 본 발명의 제1실시예에 따른 반도체 장치는 충분한 동작전압을 유지하면서 인접한 활성영역(54) 사이를 분리시킴과 동시에 비동작영역이 발생하는 것을 방지하여 반도체 장치의 집적도를 향상시킬 수 있다.
또한, 채널폭방향으로 게이트전극(59)의 끝단이 분리막(60) 상부로 연장된 구조를 가짐으로써, 반도체 장치의 집적도를 보다 효과적으로 향상시킬 수 있다.
이처럼, 활성영역(54)을 둘러싸는 분리막(60)을 구비하여 반도체 장치의 집적도를 증가시킴으로써, 고전압 반도체 장치의 온 저항(Specific On Resistance, Rsp)을 감소시켜 동작특성을 향상시킬 수 있다. 구체적으로, 본 발명의 제1실시예에 따른 반도체 장치는 동작간 캐리어(carrier)의 이동이 발생하는 동작영역 이외의 불필요한 비동작영역을 제거함으로써, 장치길이(L2)와 장치폭(W2)의 곱으로 정의되는 전체면적과 동작길이(L1)와 동작폭(W1)으로 정의되는 동작면적 사이의 차이를 획기적으로 감소시킬 수 있다. 즉, 전체면적을 감소시킬 수 있기 때문에 소스영역(56)과 드레인영역(55) 사이에 존재하는 각각의 저항성분들의 합과 전체면적의 곱으로 정의되는 온 저항(Rsp)을 감소시켜 반도체 장치의 동작특성을 향상시킬 수 있다.
이하, 본 발명의 제2실시예에서는 본 발명의 기술요지를 N채널을 갖는 LDMOS 트랜지스터에 적용한 경우를 예시하여 설명한다. 따라서, 본 발명의 제2실시예에 제1도전형은 P형이고, 제2도전형은 N형이다. 물론, P채널을 갖는 LDMOS 트랜지스터에도 본 발명의 기술요지를 동일하게 적용할 수 있으며, 이 경우에 제1도전형은 N형, 제2도전형은 P형일 수 있다.
도 3a 내지 도 3c는 본 발명의 제2실시예에 따른 반도체 장치를 도시한 도면으로, 도 3a는 평면도, 도 3b는 도 3a에 도시된 X-X'절취선을 따라 도시한 단면도, 도 3c는 도 3a에 도시된 Y-Y'절취선을 따라 도시한 단면도이다. 여기서는, 픽업영역을 기준으로 두개의 LDMOS 트랜지스터가 좌우대칭구조로 배치된 경우를 도시하였다.
도 3a 내지 도 3c에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 장치는 소자분리막(81)을 구비하는 기판(71)에 형성된 제2도전형의 딥웰(Deep well, 73)과 딥웰(73) 내에 형성된 제1도전형의 웰(74)로 이루어진 활성영역(82), 기판(71)에 형성되어 인접한 활성영역(82) 사이를 분리하도록 활성영역(82)을 둘러싸는 분리막(80), 기판(71) 상에서 활성영역(82)을 일부 덮고, 끝단이 분리막(80) 상부로 연장된 게이트전극(79), 게이트전극(79)과 기판(71) 사이에 개재된 게이트절연막(78), 게이트전극(79) 일측 끝단에 정렬되어 웰(74)에 형성된 제2도전형의 소스영역(76), 게이트전극(79) 타측 끝단으로부터 소정 간격 이격되어 딥웰(73)에 형성된 제2도전형의 드레인영역(75) 및 웰(74)에 형성된 제1도전형의 픽업영역(77)을 포함한다. 여기서, 소자분리막(81)은 STI공정을 통해 형성된 것일 수 있다.
또한, 활성영역(82) 하부에 형성되어 분리막(80)이 둘러싸는 제2도전형의 매몰불순물층(72)을 더 포함할 수 있다. 이때, 매몰불순물층(72)은 LDMOS 트랜지스터의 항복전압 특성을 향상시키는 역할을 수행하며, 매몰불순물층(72)의 불순물 도핑농도는 활성영역(82) 구체적으로, 딥웰(73)의 불순물 도핑농도보다 높은 것이 바람직하다.
분리막(80)은 인접한 활성영역(82) 사이를 효과적으로 분리시키기 위해 기판(71) 상부면을 기준으로 활성영역(82)의 깊이보다 분리막(80)의 깊이가 더 큰 것이 바람직하다. 상술한 구조를 갖는 분리막(80)은 DTI공정을 통해 형성된 것일 수 있다.
제2도전형의 딥웰(73)과 딥웰(73) 내에 형성된 웰(74)로 이루어진 활성영역(82)에서 딥웰(73)의 모든 측벽이 분리막(80)과 접하고, 웰(74)은 채널폭방향(Y-Y' 방향)으로 양측벽이 분리막(80)과 접하는 구조를 가질 수 있다.
소스영역(76) 및 드레인영역(75)은 채널폭방향으로 양측벽이 분리막(80)에 접하도록 형성하는 것이 바람직하다. 만약, 소스영역(76) 또는 드레인영역(75) 중 어느 하나라도 채널폭방향으로 양측벽이 분리막(80)이 접하지 않고 분리막(80)으로부터 이격된 구조를 갖는다면, 이격된 만큼 동작폭(W1)이 감소하여 기설정된 동작특성이 열화됨과 동시에 비동작영역이 발생하여 반도체 장치의 집적도를 저하시킬 수 있다. 이와 더불어서, 기설정된 동작특성 열화 및 비동작영역 발생을 방지하기 위해 채널길이방향(X-X' 방향)으로 드레인영역(75)의 일측 측벽이 분리막(80)에 접하도록 형성하는 것이 바람직하다.
게이트전극(79)은 채널길이방향으로 일측 끝단이 웰(74) 일부와 중첩되도록 웰(74)과 딥웰(73)을 동시에 가로지르고, 채널폭방향으로 끝단이 분리막(80) 상부로 연장된 구조를 가질 수 있다. 여기서, 게이트전극(79)이 채널폭방향으로 끝단이 분리막(80) 상부로 연장된 구조를 가짐으로써, 반도체 장치의 집적도를 효과적으로 향상시킬 수 있다. 통상적으로, 공정상의 오류에 기인한 채널폭변동을 방지하기 위해 기설정된 채널폭보다 게이트전극(79)의 폭을 더 크게 설계하는데, 게이트전극(79)에서 기설정된 채널폭보다 더 크게 형성된 영역이 활성영역(82) 상에 위치할 경우에는 게이트전극(79)이 더 크게 형성된 만큼 장치폭(W2)이 증가하기 때문에 반도체 장치의 집적도를 저하시킬 수 있다.
상술한 구조를 갖는 본 발명의 제2실시예에 따른 반도체 장치는 활성영역(82)을 둘러싸는 분리막(80)을 구비함으로써, 충분한 동작전압을 유지하면서 서로 다른 전위를 갖는 활성영역(84)들 사이를 효과적으로 분리시킬 수 있다.
특히, 접합분리 기술을 이용하여 인접한 활성영역(82) 사이를 분리하는 경우와 비교해보면, 본 발명의 제2실시예에 따른 반도체 장치는 충분한 동작전압을 유지하면서 인접한 활성영역(82) 사이를 분리시킴과 동시에 비동작영역이 발생하는 것을 방지하여 반도체 장치의 집적도를 향상시킬 수 있다.
또한, 채널폭방향으로 게이트전극(79)의 끝단이 분리막(80) 상부로 연장된 구조를 가짐으로써, 반도체 장치의 집적도를 보다 효과적으로 향상시킬 수 있다.
이처럼, 활성영역(82)을 둘러싸는 분리막(80)을 구비하여 반도체 장치의 집적도를 증가시킴으로써, 고전압 반도체 장치의 온 저항(Rsp)을 감소시켜 동작특성을 향상시킬 수 있다.
이상에서는 본 발명의 기술요지를 EDMOS 트랜지스터 및 LDMOS 트랜지스터와 같은 고전압 모스 트랜지스터에 적용한 경우를 예시하였으나, 본 발명의 기술요지는 고전압 반도체 장치의 구조에 관계없이 DTI 공정을 통해 형성된 분리막을 이용하여 활성영역 또는 웰을 분리시키는 모든 반도체 장치에 적용이 가능하다. 일례로, 본 발명의 제3실시예에서는 본 발명의 기술요지를 고전압용 정전기보호장치(Electro-Static Discharge, ESD)에 적용한 경우를 예시하여 설명한다. 본 발명의 제3실시예에서는 제1도전형이 P형이고, 제2도전형이 N형인 경우를 예시하여 설명한다. 물론, 요구되는 특성에 따라 제1도전형이 N형이고, 제2도전형이 P형일 수도 있다.
도 4a 내지 도 4c는 본 발명의 제3실시예에 따른 반도체 장치를 도시한 도면으로, 도 4a는 평면도, 도 4b는 도 4a에 도시된 X-X'절취선을 따라 도시한 단면도, 도 4c는 도 4a에 도시된 Y-Y'절취선을 따라 도시한 단면도이다.
도 4a 내지 도 4c에 도시된 바와 같이, 본 발명의 제3실시예에 따른 반도체 장치는 STI공정을 통해 형성된 소자분리막(98)을 구비하는 기판(91), 기판(91)에 형성된 제2도전형의 딥웰(93)과 딥웰(93) 내에 형성된 제1도전형의 웰(94)로 이루어진 활성영역(90), 기판(91)에 형성되어 인접한 활성영역(90) 사이를 분리하도록 활성영역(90)을 둘러싸는 분리막(100), 기판(91) 상에서 활성영역(90)을 일부 덮고, 끝단이 분리막(100) 상부로 연장된 게이트전극(99), 게이트전극(99)과 기판(91) 사이에 개재된 게이트절연막(97), 게이트전극(99) 일측 끝단에 정렬되어 웰(94)에 형성된 제1도전형의 제1접합영역(96) 및 게이트전극(99) 타측 끝단으로부터 소정 간격 이격되어 딥웰(93)에 형성된 제2도전형의 제2접합영역(95)을 포함한다. 여기서, 소자분리막(98)은 STI공정을 통해 형성된 것일 수 있다.
또한, 활성영역(90) 하부에 형성되어 분리막(100)이 둘러싸는 제2도전형의 매몰불순물층(92)을 더 포함할 수 있다. 이때, 매몰불순물층(92)은 정전기보호장치의 항복전압 특성을 향상시키는 역할을 수행하며, 매몰불순물층(92)의 불순물 도핑농도는 활성영역(90) 구체적으로, 딥웰(93)의 불순물 도핑농도보다 높은 것이 바람직하다.
분리막(100)은 인접한 활성영역(90) 사이를 효과적으로 분리시키기 위해 기판(91) 상부면을 기준으로 활성영역(90)의 깊이보다 분리막(100)의 깊이가 더 큰 것이 바람직하다. 상술한 구조를 갖는 분리막(100)은 DTI공정을 통해 형성된 것일 수 있다.
제2도전형의 딥웰(93)과 딥웰(93) 내에 형성된 웰(94)로 이루어진 활성영역(90)에서 딥웰(93)의 모든 측벽이 분리막(100)과 접하고, 웰(90)은 채널폭방향(Y-Y' 방향)으로 양측벽이 분리막(100)과 접하는 구조를 가질 수 있다.
제1 및 제2접합영역(95, 96)은 채널폭방향으로 양측벽이 분리막(100)에 접하도록 형성하는 것이 바람직하다. 만약, 제1접합영역(96) 또는 제2접합영역(95) 중 어느 하나라도 채널폭방향으로 양측벽이 분리막(100)이 접하지 않고 분리막(100)으로부터 이격된 구조를 갖는다면, 이격된 만큼 동작폭(W1)이 감소하여 기설정된 동작특성이 열화됨과 동시에 비동작영역이 발생하여 반도체 장치의 집적도를 저하시킬 수 있다. 이와 더불어서, 기설정된 동작특성 열화 및 비동작영역 발생을 방지하기 위해 채널길이방향(X-X' 방향)으로 제2접합영역(95)의 일측 측벽이 분리막(100)에 접하도록 형성하는 것이 바람직하다.
게이트전극(99)은 채널길이방향으로 일측 끝단이 웰(94) 일부와 중첩되도록 웰(94)과 딥웰(93)을 동시에 가로지르고, 채널폭방향으로 끝단이 분리막(100) 상부로 연장된 구조를 가질 수 있다. 여기서, 게이트전극(99)이 채널폭방향으로 끝단이 분리막(100) 상부로 연장된 구조를 가짐으로써, 반도체 장치의 집적도를 효과적으로 향상시킬 수 있다. 통상적으로, 공정상의 오류에 기인한 채널폭변동을 방지하기 위해 기설정된 채널폭보다 게이트전극(99)의 폭을 더 크게 설계하는데, 게이트전극(99)에서 기설정된 채널폭보다 더 크게 형성된 영역이 활성영역(90) 상에 위치할 경우에는 게이트전극(99)이 더 크게 형성된 만큼 장치폭(W2)이 증가하기 때문에 반도체 장치의 집적도를 저하시킬 수 있다.
상술한 구조를 갖는 본 발명의 제2실시예에 따른 반도체 장치는 정전기보호장치로 구동하기 위해 게이트전극(99)과 웰(94)이 서로 연결되어 애노드전극으로 작용하고, 딥웰(93)이 캐소드전극으로 작용하는 PN접합다이오드(PN junction diode)를 구성할 수 있다. 이때, 제1접합영역(96)은 웰(94)과의 콘택특성을 향상시키는 역할을 수행하며, 제2접합영역(95)은 딥웰(93)과의 콘택특성을 향상시키는 역할을 수행한다.
이처럼, 본 발명의 제3실시예에 따른 반도체 장치는 활성영역(90)을 둘러싸는 분리막(100)을 구비함으로써, 충분한 동작전압을 유지하면서 서로 다른 전위를 갖는 활성영역(90)들 사이를 효과적으로 분리시킬 수 있으며, 비동작영역이 발생하는 것을 방지하여 반도체 장치의 집적도를 증가시킬 수 있다.
또한, 채널폭방향으로 게이트전극(99)의 끝단이 분리막(100) 상부로 연장된 구조를 가짐으로써, 반도체 장치의 집적도를 보다 효과적으로 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
51, 71, 91 : 기판 52 : 제1웰
53 : 제2웰 54, 82, 90 : 활성영역
55, 75 : 드레인영역 56, 76 : 소스영역
57, 77 : 픽업영역 58, 78, 97 : 게이트절연막
59, 79, 99 : 게이트전극 60, 80, 100 : 분리막
61, 72, 92 : 매몰불순물층 62, 81, 98 : 소자분리막
73, 93 : 딥웰 74, 94 : 웰
95 : 제2접합영역 96 : 제1접합영역

Claims (7)

  1. 활성영역이 형성된 기판;
    채널 폭 방향으로의 상기 활성 영역의 측벽 및 채널 길이 방향으로의 상기 활성 영역의 측벽과 접하는 형태로 상기 기판에 형성되는 분리막; 및
    상기 기판 상에서 상기 활성영역 일부를 덮고, 끝단이 상기 분리막 상부로 연장된 게이트전극;을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기판 상부면을 기준으로 상기 활성영역의 깊이보다 상기 분리막의 깊이가 더 큰 반도체 장치.
  3. 제1항에 있어서,
    상기 분리막은 DTI 공정으로 형성된 반도체 장치.
  4. 제1항에 있어서,
    상기 활성영역은 채널길이방향으로 일측 측벽이 서로 접하는 제1도전형의 제1웰과 제2도전형의 제2웰로 이루어지고, 상기 제1웰과 상기 제2웰이 서로 접하는 측벽을 제외한 나머지 상기 제1웰 및 상기 제2웰의 측벽이 상기 분리막과 접하는 반도체 장치.
  5. 제4항에 있어서,
    상기 게이트전극은 채널길이방향으로 상기 제1웰과 상기 제2웰을 동시에 가로지르고, 채널폭방향으로 끝단이 상기 분리막 상부로 연장된 반도체 장치.
  6. 제4항에 있어서,
    상기 게이트전극 일측 끝단에 정렬되어 상기 제1웰에 형성된 제2도전형의 소스영역 및 상기 게이트전극 타측 끝단으로부터 소정간격 이격되어 상기 제2웰에 형성된 드레인영역을 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    채널폭방향으로 상기 소스영역 및 상기 드레인영역의 양측벽이 상기 분리막과 접하는 반도체 장치.
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