CN116093130A - 半导体器件 - Google Patents

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Abstract

本公开涉及一种半导体器件，在LDMOSFET 100中，被设置在漏区中的“STI结构11”具有在x方向上延伸的狭缝区11A，该漏区包括高浓度漏区10和包含高浓度漏区10的漂移区12，并且在平面图中，“STI结构11”介于狭缝区11A与高浓度漏区10之间。

Description

半导体器件
相关申请的交叉引用
于2021年11月8日提交的日本专利申请No.2021-181635的公开内容(包括说明书、附图和摘要)通过引用被整体并入本文中。
技术领域
本发明涉及一种半导体器件，并且例如涉及适用于包括横向扩散式MOSFET(LDMOSFET：横向扩散式金属氧化物半导体场效应晶体管)的半导体器件的技术。
背景技术
下面列出了所公开的技术。
[非专利文件1]J.Jang,K.Cho等人的“Interdigitated LDMOS，”第25届功率半导体器件和IC国际研讨会议程，第245-248页。
非专利文件1公开了一种通过设计LDMOSFET的结构以松弛在电场集中区中的电场来提高LDMOSFET的击穿电压的技术。
发明内容
在LDMOSFET中，存在通过在漂移区中形成“STI结构”来提高击穿电压的技术。然而，如果采用“STI结构”，虽然可以提高击穿电压，但是增加了导通电阻。因此，为了减小导通电阻，已经研究了在“STI结构”中设置狭缝区的技术。在这方面，虽然可以通过形成狭缝区来降低导通电阻，但是在从狭缝区暴露的漂移区中形成电场强度大的电场集中区，然后由于该电场集中区，LDMOSFET的击穿电压降低变得明显。
在这方面，如果可以松弛在从狭缝区暴露的漂移区中生成的电场集中区中的电场，则认为可以抑制LDMOSFET的击穿电压降低。因此，从抑制击穿电压降低的观点出发，期望设计为松弛在从狭缝区暴露的漂移区中生成的电场集中区中的电场。
在根据一个实施例的半导体器件(LDMOSFET)中，被设置在漏区中的隔离区具有在第一方向上延伸的狭缝区，该漏区包括高浓度漏区和低浓度漏区，该低浓度漏区包含高浓度漏区，并且隔离区在平面图中介于狭缝区与高浓度漏区之间。
在根据一个实施例的半导体器件(LDMOSFET)中，被设置在漏区中的隔离区具有在第一方向延伸的狭缝区，该漏区包括高浓度漏区和低浓度漏区，该低浓度漏区包含高浓度漏区，并且在从狭缝区暴露的狭缝扩散区的源区侧端部分与低浓度漏区之间的连接区在平面图中从栅电极暴露。
根据一个实施例，可以抑制半导体器件的击穿电压降低。
附图说明
图1是示出了在第一相关技术中的LDMOSFET的平面布局的图。
图2是沿图1中的线A-A所截取的截面图。
图3是示出了在第二相关技术中的LDMOSFET的平面布局的图。
图4是沿图3中的线A-A所截取的截面图。
图5是示意性示出了狭缝扩散区中的电场分布的图。
图6是用于说明第一基本思想的概念的图。
图7是用于说明第二基本思想的概念的图。
图8是示出了在实施例中的LDMOSFET的平面布局的图。
图9是沿图8中的线A-A所截取的截面图。
图10是沿图8中的线B-B所截取的截面图。
图11是示出了当仅采用第一特征点时尺寸“D”与LDMOSFET的击穿电压之间的关系的曲线图。
图12是示出了当仅采用第一特征点时尺寸“D”与LDMOSFET的导通电阻之间的关系的曲线图。
图13是示出了当采用第一特征点和第二特征点时尺寸“D”与LDMOSFET的击穿电压之间的关系的曲线图。
图14是示出了当采用第一特征点和第二特征点时尺寸“D”与LDMOSFET的导通电阻之间的关系的曲线图。
图15是示出了在第一修改示例中的LDMOSFET的平面布局的图。
图16是示出了在第二修改示例中的LDMOSFET的平面布局的图。
图17是示出了在第三修改示例中的LDMOSFET的平面布局的图。
图18A和图18B是各自示出了在狭缝扩散区中的碰撞电离现象的发生频率的模拟结果的图。
图19是示出了在第四修改示例中的LDMOSFET的平面布局的图。
图20是示出了在一个实施例中的半导体器件的制造过程的截面图。
图21是示出了在图20之后的半导体器件的制造过程的截面图。
图22是示出了在图21之后的半导体器件的制造过程的截面图。
图23是示出了在图22之后的半导体器件的制造过程的截面图。
图24是示出了在图23之后的半导体器件的制造过程的截面图。
图25是示出了在图24之后的半导体器件的制造过程的截面图。
图26是示出了在图25之后的半导体器件的制造过程的截面图。
具体实施方式
在用于说明实施例的所有附图中，原则上用相同的附图标记表示相同的构件，并且省略其重复描述。注意，为了清楚起见，甚至平面图也可以用阴影线表示。
改进的研究
首先，将描述作为用于导出本实施例中的技术思想的前提的相关技术。本说明书中所涉及的“相关技术”不是已知技术，而是具有由本发明人发现的问题的技术，并且是作为本发明的前提的技术。
图1是示出了在第一相关技术中的LDMOSFET 100A的平面布局的图。在图1中，LDMOSFET 100A具有在y方向(第二方向)上延伸的高浓度漏区10，并且多个插塞PLG1被连接到高浓度漏区10。LDMOSFET 100A具有漂移区12(低浓度漏区)，该漂移区12被形成为包围高浓度漏区10。漂移区12的杂质浓度低于高浓度漏区10的杂质浓度。
另外，LDMOSFET 100A具有与高浓度漏区10和漂移区12接触的隔离区，并且该隔离区被形成为在平面图中在被夹在漂移区12在x方向上的端区12A与高浓度漏区10之间，该x方向与y方向(第一方向)相交。该隔离区是“STI结构11”。
随后，如图1所示，LDMOSFET 100A具有远离漂移区12而布置的体区14和被设置在体区14外部的源区15。此时，位于漂移区12与源区15之间的区域用作沟道区13。然后，LDMOSFET 100A还具有被设置在源区15外部的体接触区16。
这里，多个插塞PLG2被连接到源区15，并且多个插塞PLG3被连接到体接触区16。然后，如图1所示，LDMOSFET 100A具有被形成为与“STI结构11”的部分、漂移区12的端区12A和沟道区13在平面上重叠的栅电极20(图1中的对角区)。
图2是沿图1中的线A-A所截取的截面图。
在图2中，高浓度漏区10被形成在半导体衬底SUB中，并且缓冲区10A被形成为包括高浓度漏区10。另外，漂移区12被形成为包括缓冲区10A。这里，“漏区”由高浓度漏区10、缓冲区10A和漂移区12构成。
“STI结构11”被形成为夹在高浓度漏区10与漂移区12的端区12A之间。此外，体区14被形成在远离漂移区12的端区12A的区域中，源区15和体接触区16被形成为被包括在体区14中。这里，被夹在漂移区12的端区12A与源区15之间的半导体衬底SUB的表面区是沟道区13。
接下来，栅电极20被形成在“STI结构11”的部分、漂移区12的端区12A和沟道区13上，特别地，栅电极20经由栅电介质膜17被形成在漂移区12的端区12A和沟道区13上。随后，层间电介质层IL被形成在半导体衬底SUB上以覆盖栅电极20，并且贯穿层间电介质层IL的多个插塞被形成在层间电介质层IL中。例如，如图2所示，多个插塞包括被电连接到高浓度漏区10的插塞PLG1、被电连接到源区15的插塞PLG2、以及被电连接到体接触区16的插塞PLG3。然后，例如，插塞PLG1被电连接到在层间电介质层IL上形成的布线WL1。另一方面，插塞PLG2和插塞PLG3被电连接到在层间电介质层IL上形成的布线WL2。
以此方式，在第一相关技术中的LDMOSFET 100A被配置。这里，在LDMOSFET 100A中，如图2所示，构成隔离区的“STI结构11”被设置在漂移区12中。因此，从高浓度漏区10到源区15的电流路径A将穿过该路径(参见图2中的箭头)以在“STI结构11”周围绕行。因此，根据在第一相关技术中的LDMOSFET 100A，由于在高浓度漏区10与源区15之间的电流路径变长，可以确保高浓度漏区10与源区15之间的击穿电压。
然而，在高浓度漏区10与源区15之间的电流路径变得更长的事实意味着导通电阻增加。因此，在第一相关技术的LDMOSFET100A中，虽然可以提高高浓度漏区10与源区15之间的击穿电压，但也存在导通电阻增加的缺点。即，在LDMOSFET中，在击穿电压的提高与导通电阻的降低之间存在折衷的关系，而在第一相关技术的LDMOSFET 100A中，在实现击穿电压的提高和导通电阻的降低的同时，响应于进一步降低导通电阻的要求，存在改进的空间。
因此，已经研究了在实现击穿电压的提高和导通电阻的降低的同时能够进一步降低导通电阻的LDMOSFET的结构。
图3是示出了在第二相关技术中的LDMOSFET 100B的平面布局的图。在图3中，在第二相关技术的LDMOSFET 100B中，狭缝区11A被形成在“STI结构11”中。狭缝区11A在x方向上延伸，并且被连接到高浓度漏区10和漂移区12的端区12A。漏区从狭缝区11A暴露。特别地，在本说明书中，从狭缝区11A暴露的漏区被称为狭缝扩散区30(用点表示的区域)。
图4是沿图3中的线A-A所截取的截面图。
如图4所示，在第二相关技术中，狭缝扩散区30被形成在高浓度漏区10与漂移区12的端区12A之间。结果，在第二相关技术中，不仅存在与图2所示的第一相关技术相同的电流路径A，还将存在穿过图4所示的狭缝扩散区30的电流路径B。因此，在第二相关技术中，虽然可以基本上通过电流路径A的绕行路径来提高击穿电压，但是辅助电流路径B(最短路径)有助于降低导通电阻。即，根据第二相关技术，在实现击穿电压的提高和导通电阻的降低的同时，可以应对进一步降低导通电阻的要求。即，认为第二相关技术作为克服在第一相关技术中存在的改进空间的结构是有用的。
本发明人发现的知识
然而，本发明人已经研究了在第二相关技术中的LDMOSFET100B的结构，发现在将高浓度漏区10与漂移区12的端区12A连接的狭缝扩散区30中形成电场强度大的电场集中区，并且揭示了由于电场集中区而引起的LDMOSFET的击穿电压降低。
在下文中，将描述本发明人发现的新知识。
图5是例如通过模拟示意性地示出了狭缝扩散区的电场分布的图。在图5中，当在高浓度漏区10和源区(未示出)之间施加高电压时，在将高浓度漏区10与漂移区12的端区12A连接的狭缝扩散区30中，可以看到存在由“黑色区”表示的电场集中区CP1和由“黑色区”表示的电场集中区CP2。
在存在这种电场集中区CP1和电场集中区CP2的第二相关技术中，上述电场集中区CP1和电场集中区CP2是“弱点”，揭示了LDMOSFET 100B的击穿电压降低。即，在第二相关技术中，尽管为了降低LDMOSFET 100B的导通电阻而设置了狭缝扩散区30，但是根据本发明人的研究，发现由于在狭缝扩散区30中形成电场集中区而导致LDMOSFET 100B的击穿电压降低。
在这方面，认为如果可以松弛在狭缝扩散区30中产生的电场集中区CP1和电场集中区CP2中的电场，则可以抑制LDMOSFET 100B的击穿电压降低。因此，从抑制LDMOSFET100B的击穿电压降低的观点来看，期望设计为松弛在狭缝扩散区30中产生的电场集中区CP1和电场集中区CP2中的电场。
因此，在本实施例中，提供了克服在第二相关技术中存在的改进空间的设计。在下文中，将描述在应用该设计的本实施例中的技术思想。
本实施例中的基本思想
由于本实施例中的基本思想包括第一基本思想和第二基本思想，下面将描述第一基本思想和第二基本思想中的每一者。
第一基本思想
第一基本思想是去除其中从狭缝扩散区产生电场集中的电场集中区。即，第一基本思想是去除其中产生电场集中的狭缝扩散区的部分的思想。因此，由于从狭缝扩散区去除电场集中区，在狭缝扩散区中不存在电场集中区。这意味着在狭缝扩散区中没有将成为击穿电压降低的弱点的区域，由此可以抑制LDMOSFET的击穿电压降低。
图6是用于说明第一基本思想的概念的图。
首先，如图5所示，在狭缝扩散区30中产生电场集中区CP1。因此，在第一基本思想中，例如，如图6所示，包括电场集中区CP1的狭缝扩散区30的部分被去除。即，第一基本思想的概念是通过去除包括电场集中区CP1的狭缝扩散区30的部分来抑制由电场集中区CP1引起的击穿电压降低。
第二基本思想
接下来，第二基本思想是去除在平面图中栅电极的与狭缝扩散区平面重叠的部分的思想。换言之，第二基本思想可以说是在栅电极中设置在平面图中与狭缝扩散区平面重叠的凹槽部分的思想。因此，可以抑制由基于狭缝扩散区与栅电极之间的电势差的陡峭电势梯度引起的电场集中。
图7是用于说明第二基本思想的概念的图。
如图7的上视图所示，设置狭缝扩散区30以便将高浓度漏区10和漂移区12的端区12A连接。此时，漂移区12的端区12A与狭缝扩散区30之间的连接区被栅电极20覆盖。
这里，由于高正电压被施加到高浓度漏区10，正电压也被施加到狭缝扩散区30，该狭缝扩散区30被连接到高浓度漏区10。另一方面，例如，当LDMOSFET截止时，0V(接地电位)被施加到栅电极20。因此，当LDMOSFET截止时，在图7的上视图中所示的狭缝扩散区30与漂移区12的端区12A之间的连接区中，高正电压被施加到连接区本身，同时0V被施加到覆盖连接区的栅电极20。
结果，在被覆盖有栅电极20的连接区中，在覆盖连接区的栅电极20之间产生大的电势差。因此，在漂移区12的端区12A与狭缝扩散区30之间的连接区中，产生基于上述大电势差的陡峭电势梯度。结果，例如，产生如图5所示的电场集中区CP2。
因此，在第二基本思想中，例如，如图7的下视图所示，栅电极20的部分被去除(设置凹槽部分)，使得漂移区12的端区12A与狭缝扩散区30之间的连接区不被栅电极20覆盖。即，第二基本思想的概念是通过去除栅电极20的在平面图中与连接区平面重叠的部分来抑制在覆盖连接区的栅电极20之间产生大的电势差。因此，根据基本思想，在连接区中，可以抑制由陡峭的电势梯度引起的电场集中区CP2的产生，由此，可以抑制由电场集中区CP2引起的击穿电压降低。
在本说明书中，漂移区12的端区12A与狭缝扩散区30之间的连接区未被栅电极20覆盖可以称为“漂移区12的端区12A与狭缝扩散区30之间的连接区从栅电极20暴露”。即，在本说明书中，使用“漂移区12的端区12A与狭缝扩散区30之间的连接区未被覆盖有栅电极20”的表述和“漂移区12的端区12A与狭缝扩散区30之间的连接区从栅电极20暴露”的表述具有相同的含义。
LDMOSFET的具体配置
接下来，将参考附图描述实施上述第一基本思想和第二基本思想的LDMOSFET的配置。
图8是示出了在本实施例中的LDMOSFET 100的平面布局的图。在图8中，LDMOSFET100具有在y方向(第二方向)上延伸的高浓度漏区10，并且多个插塞PLG1被连接到高浓度漏区10。LDMOSFET 100具有漂移区12，该漂移区12被形成为包围高浓度漏区10。此外，LDMOSFET 100具有与高浓度漏区10和漂移区12接触的隔离区，并且该隔离区被形成为在平面图中在与y方向相交的x方向(第一方向)上被夹在漂移区12的端区12A与高浓度漏区10之间。该隔离区是“STI结构11”。
随后，如图8所示，LDMOSFET 100具有远离漂移区12而布置的体区14和被设置在体区14外部的源区15。此时，位于漂移区12与源区15之间的区域用作沟道区13。然后，LDMOSFET 100还具有被设置在源区15外部的体接触区16。
这里，多个插塞PLG2被连接到源区15，并且多个插塞PLG3被连接到体接触区16。然后，如图8所示，LDMOSFET 100具有被形成为在平面图中与沟道区13和“STI结构11”的至少一部分平面重叠的栅电极20(图8中的对角区)。
然后，在本实施例中，如图8所示，在x方向上延伸的狭缝区11A被设置在“STI结构11”中，与漂移区12的端区12A接触并在x方向上延伸的狭缝扩散区30从狭缝区11A暴露。此时，在本实施例的LDMOSFET 100中，“STI结构11”的部分介于狭缝区11A与高浓度漏区10之间。即，在本实施例中，与图3所示的第二相关技术不同，例如，从狭缝区11A暴露的狭缝扩散区30被连接到漂移区12的端区12A，但不被连接到高浓度漏区10。换言之，狭缝扩散区30在平面上远离高浓度漏区10。
接下来，如图8所示，至少漂移区12的端区12A与狭缝扩散区30之间的连接区在平面图中从栅电极20暴露。换言之，漂移区12的端区12A与狭缝扩散区30之间的连接区不与栅电极20在平面上重叠。
另外，在本实施例的LDMOSFET 100中，多个狭缝区11A被形成在“STI结构11”中，并且多个狭缝区11A在平面图中在y方向(第二方向)上被并排布置。然后，在平面图中，狭缝扩散区30从多个狭缝区11A中的每个狭缝区暴露。此时，从多个狭缝区11A中的每个狭缝区暴露的狭缝扩散区30在平面图中从栅电极20暴露。
图9是沿图8中的线A-A所截取的截面图。
在图9中，高浓度漏区10被形成在半导体衬底SUB中，并且缓冲区10A(中浓度漏区)被形成为包括高浓度漏区10。另外，低浓度漏区12被形成为包括缓冲区10A。这里，“漏区”由高浓度漏区10、缓冲区10A和漂移区12配置。
然后，“STI结构11”被形成为接触高浓度漏区10和漂移区12，并且狭缝扩散区30被暴露以夹于漂移区12的端区12A与“STI结构11”之间。
另外，体区14被形成在远离漂移区12的端区12A的区域中，并且源区15和体接触区16被形成为被包括在体区14中。这里，被夹在漂移区12的端区12A与源区15之间的半导体衬底SUB的表面区是沟道区13。
接下来，栅电极20被形成在沟道区13和“STI结构11”的部分上，特别地，栅电极20经由栅电介质膜17被形成在沟道区13上。另一方面，在本实施例中，栅电极20不被形成在狭缝扩散区30上，该狭缝扩散区30包括在漂移区12的端区12A与狭缝扩散区30之间的连接区。即，在本实施例中，包括在漂移区12的端区12A与狭缝扩散区30之间的连接区的狭缝扩散区30从栅电极20暴露。
随后，层间电介质层IL被形成在半导体衬底SUB上以覆盖栅电极20，并且贯穿层间电介质层IL的多个插塞被形成在层间电介质层IL中。例如，如图9所示，多个插塞包括被电连接到高浓度漏区10的插塞PLG1、被电连接到源区15的插塞PLG2、以及被电连接到体接触区16的插塞PLG3。然后，例如，插塞PLG1被电连接到在层间电介质层IL上形成的布线WL1。另一方面，插塞PLG2和插塞PLG3被电连接到在层间电介质层IL上形成的布线WL2。
图10是沿图8中的线B-B所截取的截面图。
在图10中，高浓度漏区10被形成在半导体衬底SUB中，并且缓冲区10A(中浓度漏区)被形成为包括高浓度漏区10。此外，低浓度漏区12被形成为包括缓冲区10A。“STI结构11”被形成为与高浓度漏区10和漂移区12的端区12A接触。
此外，体区14被形成在远离漂移区12的端区12A的区域中，并且源区15和体接触区16被形成为被包括在体区14中。这里，被夹在漂移区12的端区12A与源区15之间的半导体衬底SUB的表面区是沟道区13。
接下来，栅电极20被形成在沟道区13和“STI结构11”的部分上，特别地，栅电极20经由栅电介质膜17被形成在沟道区13上。另一方面，在本实施例中，栅电极20不被形成在漂移区12的端区12A与STI结构11之间的连接区上。即，在本实施例中，漂移区12的端区12A与“STI结构11”之间的连接区从栅电极20暴露。同样在图10中，涉及层间电介质层IL的结构(插塞结构等)与图9中的相同，将省略其描述。
以此方式，本实施例中的LDMOSFET 100被配置。
顺便提及，配置LDMOSFET 100的半导体区例如是如下：(1)半导体衬底SUB；p--型半导体衬底(2)高浓度漏区10；n+-型半导体区(3)缓冲区10A；n型半导体区(4)漂移区12；n--型半导体区(5)体区14；p型半导体区(6)源区15；n+-型半导体区(7)体接触区16；p+-型半导体区。
本实施例中的特征
接下来，将描述本实施例中的特征点。
例如，如图9所示，本实施例中的第一特征点不是狭缝扩散区30延伸以连接到高浓度漏区10，而是狭缝扩散区30远离高浓度漏区10并且“STI结构11”的部分介于高浓度漏区10与狭缝扩散区30之间。因此，上述第一基本思想被实施，其中在从狭缝区暴露的狭缝扩散区30中形成电场集中区的部分被去除，并且该部分被“STI结构11”的部分替换。因此，根据本实施例中的第一特征点，可以抑制在从狭缝区暴露的狭缝扩散区30中形成电场集中区。即，根据第一特征点，作为抑制在狭缝扩散区30中形成将成为击穿电压降低弱点的区域的结果，可以抑制LDMOSFET 100的击穿电压降低。
接下来，例如，如图8所示，本实施例中的第二特征点是栅电极20的部分被去除，使得在漂移区12的端区12A与狭缝扩散区30之间的连接区不被栅电极20覆盖。换言之，本实施例中的第二特征点是在漂移区12的端区12A与狭缝扩散区30之间的连接区从栅电极20暴露。
因此，根据第二特征点，可以抑制在覆盖连接区的栅电极20(0V；当关断时)与连接区(正电压)之间产生大的电势差。结果，在连接区中，可以抑制由于陡峭的电势梯度而引起的电场集中区的产生，由此，可以抑制由于电场集中区而引起的击穿电压降低。
效果验证
在下文中，根据本实施例，将描述以下验证结果，该验证结果通过采用上述第一特征点和第二特征点可以提高在截止状态时源区与漏区之间的击穿电压，同时设置用于减小导通电阻的狭缝扩散区。
图11是示出了当仅采用第一特征点时尺寸“D”与LDMOSFET的击穿电压之间的关系的曲线图。此外，图12是示出了当仅采用第一特征点时尺寸“D”与LDMOSFET的导通电阻之间的关系的曲线图。
这里，尺寸“D”示出了图6中所示的“D”，并且表示狭缝扩散区的待去除部分的长度。另一方面，LDMOSFET的击穿电压示出了在截止状态时源区与漏区之间的击穿电压，LDMOSFET的导通电阻示出了导通状态时LDMOSFET的电阻。
如图11所示，尺寸“D”越大，可以看出提高了击穿电压。即，通过增加狭缝扩散区的待去除部分，可以提高击穿电压。然而，如图12所示，当增加尺寸“D”时，可以看出增加了导通电阻。这被认为是导通电阻因为当增加尺寸“D”时狭缝扩散区的剩余部分(有助于降低导通电阻)减少而增加。
接下来，图13是示出了当采用第一特征点和第二特征点时尺寸“D”与LDMOSFET的击穿电压之间的关系的曲线图。另外，图14是示出了当采用第一特征点和第二特征点时尺寸“D”与LDMOSFET的导通电阻之间的关系的曲线图。
如图13所示，如果同时采用第一特征点和第二特征点，当增加尺寸“D”时，可以看出可以进一步提高击穿电压。因此，从提高击穿电压的观点来看，期望同时采用第一特征点和第二特征点。
然而，如图14所示，当同时采用第一特征点和第二特征点时，可以看出导通电阻进一步增加。考虑以下原因。即，如果不采用第二特征点，例如，如图4所示，则在漂移区12的端区12A上存在栅电极20。这里，当接通LDMOSFET时，正电压被施加到栅电极20。然后，作为多数载流子的电子被吸引到栅电极20，以在作为n型半导体区的端区12A的表面上形成累积区。即，从高浓度漏区10到源区15的电流路径包括具有低电阻的累积区。结果，当不采用第二特征点时，导通电阻降低。
相反，当采用第二特征点时，如图9所示，在漂移区12的端区12A上不存在栅电极20。因此，即使当LDMOSFET被接通时，在作为n型半导体区的端区12A的表面上也不形成累积区。结果，由于在从高浓度漏区10到源区15的电流路径中不形成具有低电阻的累积区，认为导通电阻增加。
由上可知，专注于与导通电阻无关的击穿电压的改善，当仅采用第一特征点(参见图11)时以及当同时采用第一特征点和第二特征点(参见图13)时，可以看出LDMOSFET的击穿电压可以被提高。
第一变型例
图15是示出了在本第一变型例中的LDMOSFET 200的平面布局的图。如图15所示，在y方向上被并排布置的多个狭缝扩散区30可以被配置为从栅电极20整体暴露。即，栅电极20的部分可以不被设置在彼此相邻的狭缝扩散区30之间。
第二变型例
图16是示出了在本第二变型例中的LDMOSFET 300的平面布局的图。如图16所示，被设置在彼此相邻的狭缝扩散区30之间的导体图案40可以不与栅电极20整体形成。在这种情况下，例如，导体图案40和栅电极20经由插塞PLG4电连接。此时，在平面图中，由于导体图案40被布置在多个狭缝扩散区30之中的在y方向上彼此相邻的狭缝扩散区30之间，多个导体图案40在y方向上被并排布置。
第三变型例
图17是示出了在本第三变型例中的LDMOSFET 400的平面布局的图。这里，当将本实施例中的第一特征点和第二特征点进行比较时(参见图11至图14)，从比第二特征点更大地提高击穿电压的观点来看，第一特征点是有用的。另一方面，与第二特征点相比，导通电阻在第一特征点中增加。因此，在通过第二特征点充分提高击穿电压的器件的情况下，为了降低导通电阻，例如，如图17所示，可以将其配置为仅采用第二特征点。
图18A和图18B是各自示出了狭缝扩散区30中的碰撞电离现象的发生频率的模拟结果的图。具体地，图18A是在不采用第二特征点的配置中的仿真结果(对应于第二相关技术)，而图18B是在采用第二特征点的配置中的仿真结果(对应于本第三变型例)。
如图18A所示，在不采用第二特征点的第二相关技术的情况下，专注于在狭缝扩散区30与漂移区12的端区12A之间的连接区，可以看出在该连接区中存在其中碰撞电离现象的发生频率较高的区域。这里，其中碰撞电离现象的发生频率较高的区域是指电场集中区，从图18A所示的仿真结果可以看出，上述电场集中区变成“弱点”，并且在不采用第二特征点的第二相关技术中，LDMOSFET的击穿电压降低变得明显的可能性很高。
相反，如图18B所示，在采用第二特征点的本第三变型例的情况下，专注于在狭缝扩散区30与漂移区12的端区12A之间的连接区，碰撞电离现象的发生频率被分散，并且其中碰撞电离现象的发生频率较高的区域在该连接区中被减小。这里，其中碰撞电离现象的发生频率较高的区域是指电场集中区，从图18B所示的仿真结果可以看出，在采用第二特征点的本第三变型例中，作为抑制电场集中区的产生的结果，可以抑制LDMOSFET的击穿电压降低。
因此，根据采用第二特征点的本第三变型例，由于在狭缝扩散区30与漂移区12的端区12A之间的连接区中的电场集中能够被松弛，可以抑制LDMOSFET的击穿电压降低。
第四变型例
图19是示出了在本第四变型例中的LDMOSFET 500的平面布局的图。这里，例如，在其中仅利用第二特征点改善击穿电压而不足的器件中，从提高击穿电压的观点来看，例如，如图19所示，可以将其配置为仅采用第一特征点，并且如图8所示的实施例，可以将其配置为采用第一特征点与第二特征点的组合。
制造半导体器件的方法
接下来，参考图20至图26，将描述在本实施例中的半导体器件的制造方法。在图20至图26中，示出了沿图8中的线A–A所截取的截面图、沿图8中的线B-B所截取的截面图、以及沿图8中的线C–C所截取的截面图。
首先，如图20所示，在制备p--型半导体衬底SUB之后，在半导体衬底SUB中形成“STI结构11”。例如，可以通过使用光刻技术和蚀刻技术在半导体衬底SUB的表面中形成沟槽之后在沟槽中嵌入电介质膜来形成“STI结构11”。此时，通过在形成“STI结构11”时调整图案化，在“STI结构11”中形成狭缝区11A(参见图20中沿线A-A所截取的截面图)。从狭缝区11A暴露的漂移区12是狭缝扩散区30。
通过使用例如光刻技术和离子注入方法将N型杂质(施主)注入到半导体衬底SUB中。因此，在半导体衬底SUB中形成由n--型半导体区形成的漂移区12。
接下来，如图21所示，在半导体衬底SUB上形成栅电介质膜17和栅电极20。栅电介质膜17由氧化硅膜形成，并且可以通过例如热氧化方法形成。另外，栅电极20例如由多晶硅膜形成，并且可以在通过CVD方法(化学气相沉积)形成多晶硅膜之后通过使用光刻技术和蚀刻技术对多晶硅膜进行图案化来形成。这里，当狭缝扩散区30与漂移区12的端区12A之间的连接区从栅电极20暴露时，对多晶硅膜的图案化被执行(参见图21中沿线A-A所截取的截面图)。因此，在本实施例中实现了狭缝扩散区30与漂移区12的端区12A之间的连接区从栅电极20暴露的第二特征点。
随后，如图22所示，通过使用光刻技术和离子注入方法将n型杂质(施主)注入到半导体衬底SUB中。因此，由被包括在漂移区12中的n型半导体区形成的缓冲区10A被形成。
另外，通过使用光刻技术和离子注入方法将p型杂质(受主)注入到半导体衬底SUB中。因此，由远离漂移区12的p型半导体区形成的体区14被形成。
此后，如图23所示，在栅电极20的侧壁上形成侧壁50。例如，可以通过在半导体衬底SUB上形成电介质膜(由氧化硅膜等形成)之后在电介质膜上执行各向异性蚀刻来形成侧壁50。
接下来，如图24所示，通过使用光刻技术和离子注入方法将n型杂质(施主)注入到半导体衬底SUB中。因此，由被包括在缓冲区10A中的n+型半导体区形成的高浓度漏区10被形成。类似地，通过使用光刻技术和离子注入方法将n型杂质(施主)注入到半导体衬底SUB中。因此，由被包括在体区14中的n+型半导体区形成的源区15被形成。
这里，狭缝扩散区30远离高浓度漏区10，并且在本实施例中实现了“STI结构11”的部分被插入在高浓度漏区10与狭缝扩散区30之间的第一特征点。
随后，如图25所示，通过使用光刻技术和离子注入方法将p型杂质(受主)注入到半导体衬底SUB中。因此，被包括在体区14中并由与源区15接触的p+型半导体区形成的体接触区16被形成。
然后，如图26所示，在其上形成有栅电极20的半导体衬底SUB上形成电介质膜之后，通过使用光刻技术和蚀刻技术对电介质膜进行图案化，硅化物阻挡膜60被形成。此后，在未被硅化物阻挡膜60覆盖的区域上执行硅化物处理。
此后，使用传统的半导体制造技术(尽管未示出)执行布线工艺。
如上所述，可以制造本实施例中的半导体器件。
以上基于实施例对本发明人的发明进行了详细描述，但本发明并不限定于上述实施例，在不脱离其主旨的范围内能够进行各种变型。
例如，在本实施例中，已经描述了其中由高浓度漏区10、缓冲区10A(中浓度漏区)和漂移区12(低浓度漏区)配置“漏区”的示例，但是可以省略缓冲区10A。即，“漏区”可以由高浓度漏区10和漂移区12配置。
另外，例如，如图8所示，在本实施例中，示出了其中在y方向上延伸的源区15和在y方向上延伸的体接触区16在x方向(沟道方向)上被并排布置的示例，然而，本实施例中的基本思想不限于这种配置，并且例如，该基本思想可以应用于其中在x方向上延伸的多个源区15和在x方向上延伸的多个体接触区16在y方向上被交替布置的配置。
另外，在本实施例中，已通过将“STI结构11”作为隔离区的示例进行了描述，但是本实施例中的基本思想不限于该结构，并且该基本思想可以应用于例如将“LOCOS结构”用作隔离区的情况。
顺便提及，例如，在图8中，示出了其中在平面图中栅电极20包围高浓度漏区10的“栅环形结构”的示例，本实施例中的基本思想不限于该配置，并且该基本思想也可以应用于在平面图中栅电极20不包围整个高浓度漏区10的“栅非环形结构”的情况。

Claims (10)

1.一种半导体器件，包括：
漏区；
源区，被设置为远离所述漏区；
沟道区，位于所述漏区和所述源区之间；
栅电介质膜，被设置在所述沟道区上；
栅电极，被设置在所述栅绝缘膜上；以及
隔离区，被设置在所述漏区中，
其中所述漏区包括：
高浓度漏区；以及
低浓度漏区，包含所述高浓度漏区，
其中所述隔离区在平面图中具有在第一方向上延伸的狭缝区，并且
其中所述隔离区在平面图中介于所述狭缝区与所述高浓度漏区之间。
2.根据权利要求1所述的半导体器件，
其中所述狭缝区远离所述高浓度漏区。
3.根据权利要求1所述的半导体器件，
其中所述隔离区包括多个狭缝区，所述多个狭缝区包括所述狭缝区，并且
其中所述多个狭缝区在与所述第一方向相交的第二方向上被并排布置。
4.根据权利要求1所述的半导体器件，
其中所述狭缝区从所述栅电极暴露。
5.根据权利要求1所述的半导体器件，
其中在从所述狭缝区暴露的狭缝扩散区的源区侧端部分与所述低浓度漏区之间的连接区在平面图中从所述栅电极暴露。
6.根据权利要求3所述的半导体器件，
其中所述多个狭缝区在平面图中从所述栅电极整体暴露。
7.根据权利要求3所述的半导体器件，包括：
多个导体图案，在所述第二方向上被并排布置，
其中所述多个导体图案中的每个导体图案在平面图中被布置在所述多个狭缝区中的在所述第二方向上彼此相邻的两个狭缝区之间。
8.根据权利要求7所述的半导体器件，
其中所述多个导体图案中的所述每个导体图案经由插塞被电连接到所述栅电极。
9.一种半导体器件，包括：
漏区；
源区，被设置为远离所述漏区；
沟道区，位于所述漏区和所述源区之间；
栅电介质膜，被设置在所述沟道区上；
栅电极，被设置在所述栅电介质膜上；以及
隔离区，被设置在所述漏区中，
其中所述漏区包括：
高浓度漏区；以及
低浓度漏区，包含所述高浓度漏区，
其中所述隔离区在平面图中具有在第一方向上延伸的狭缝区，并且
其中在从所述狭缝区暴露的狭缝扩散区的源区侧端部分与所述低浓度漏区之间的连接区在平面图中从所述栅电极暴露。
10.根据权利要求9所述的半导体器件，
其中所述隔离区在平面图中介于所述狭缝区与所述高浓度漏区之间。
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