JP2023069620A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置の耐圧低下を抑制する。【解決手段】ＬＤＭＯＳＦＥＴ１００では、高濃度ドレイン領域１０と高濃度ドレイン領域１０を内包するドリフト領域１２とを含むドレイン領域内に設けられた「ＳＴＩ構造１１」がｘ方向に延在するスリット領域１１Ａを有し、平面視において、スリット領域１１Ａと高濃度ドレイン領域１０との間には、「ＳＴＩ構造１１」が介在する。【選択図】図８

Description

本発明は、半導体装置に関し、例えば、横方向拡散ＭＯＳＦＥＴ（ＬＤＭＯＳＦＥＴ：Lateral Defused Metal Oxide Semiconductor Field Effect Transistor）を含む半導体装置に適用して有効な技術に関する。
非特許文献１には、ＬＤＭＯＳＦＥＴの構造を工夫して、電界集中領域での電界緩和を図ることにより、ＬＤＭＯＳＦＥＴの耐圧を向上する技術が記載されている。
J. Jang, K. Cho et al., "Interdigitated LDMOS," Proceedings of The 25th International Symposium on Power Semiconductor Devices & ICs, pp. 245-248.
ＬＤＭＯＳＦＥＴにおいては、ドリフト領域に「ＳＴＩ構造」を形成することによって、耐圧を向上する技術がある。ところが、「ＳＴＩ構造」を採用すると、耐圧を向上することができる一方、オン抵抗が増加する。このことから、オン抵抗を低減するために、「ＳＴＩ構造」にスリット領域を設ける技術が検討されている。この点に関し、スリット領域を形成することによってオン抵抗を低減できる一方、スリット領域から露出するドリフト領域に電界強度が大きい電界集中領域が形成される結果、この電界集中領域に起因して、ＬＤＭＯＳＦＥＴの耐圧低下が顕在化する。
この点に関し、スリット領域から露出するドリフト領域に生じる電界集中領域での電界を緩和することができれば、ＬＤＭＯＳＦＥＴの耐圧低下を抑制することができると考えられる。したがって、耐圧低下を抑制する観点から、スリット領域から露出するドリフト領域に生じる電界集中領域での電界を緩和するための工夫が望まれている。
一実施の形態における半導体装置（ＬＤＭＯＳＦＥＴ）では、高濃度ドレイン領域と高濃度ドレイン領域を内包する低濃度ドレイン領域とを含むドレイン領域内に設けられた絶縁領域が第１方向に延在するスリット領域を有し、平面視において、スリット領域と高濃度ドレイン領域との間には、絶縁領域が介在する。
一実施の形態における半導体装置（ＬＤＭＯＳＦＥＴ）では、高濃度ドレイン領域と高濃度ドレイン領域を内包する低濃度ドレイン領域とを含むドレイン領域内に設けられた絶縁領域が第１方向に延在するスリット領域を有し、平面視において、スリット領域から露出するスリット拡散領域のソース領域側の端部と低濃度ドレイン領域との接続領域がゲート電極から露出している。
一実施の形態によれば、半導体装置の耐圧低下を抑制することができる。
第１関連技術におけるＬＤＭＯＳＦＥＴの平面レイアウトを示す図である。 図１のＡ-Ａ線で切断した断面図である。 第２関連技術におけるＬＤＭＯＳＦＥＴの平面レイアウトを示す図である。 図３のＡ－Ａ線で切断した断面図である。 スリット拡散領域の電界分布を模式的に示す図である。 第１基本思想のコンセプトを説明する図である。 第２基本思想のコンセプトを説明する図である。 実施の形態におけるＬＤＭＯＳＦＥＴの平面レイアウトを示す図である。 図８のＡ-Ａ線で切断した断面図である。 図８のＢ-Ｂ線で切断した断面図である。 第１特徴点だけを採用した場合における寸法「Ｄ」とＬＤＭＯＳＦＥＴの耐圧との関係を示すグラフである。 第１特徴点だけを採用した場合における寸法「Ｄ」とＬＤＭＯＳＦＥＴのオン抵抗との関係を示すグラフである。 第１特徴点と第２特徴点の両方を採用した場合における寸法「Ｄ」とＬＤＭＯＳＦＥＴの耐圧との関係を示すグラフである。 第１特徴点と第２特徴点の両方を採用した場合における寸法「Ｄ」とＬＤＭＯＳＦＥＴのオン抵抗との関係を示すグラフである。 変形例１におけるＬＤＭＯＳＦＥＴの平面レイアウトを示す図である。 変形例２におけるＬＤＭＯＳＦＥＴの平面レイアウトを示す図である。 変形例３におけるＬＤＭＯＳＦＥＴの平面レイアウトを示す図である。 スリット拡散領域におけるインパクトイオン化現象の発生頻度のシミュレーション結果を示す図である。 変形例４におけるＬＤＭＯＳＦＥＴの平面レイアウトを示す図である。 実施の形態における半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。
実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜改善の検討＞
まず、本実施の形態における技術的思想を想到するための前提となる関連技術について説明する。本明細書でいう「関連技術」とは、公知技術ではないが、本発明者が見出した課題を有する技術であって、本願発明の前提となる技術である。
図１は、第１関連技術におけるＬＤＭＯＳＦＥＴ１００Ａの平面レイアウトを示す図である。図１において、ＬＤＭＯＳＦＥＴ１００Ａは、ｙ方向（第２方向）に延在する高濃度ドレイン領域１０を有しており、この高濃度ドレイン領域１０には、複数のプラグＰＬＧ１が接続されている。そして、ＬＤＭＯＳＦＥＴ１００Ａは、高濃度ドレイン領域１０を囲むように形成されたドリフト領域（低濃度ドレイン領域）１２を有している。このドリフト領域１２の不純物濃度は、高濃度ドレイン領域１０の不純物濃度よりも低い。
さらに、ＬＤＭＯＳＦＥＴ１００Ａは、高濃度ドレイン領域１０およびドリフト領域１２と接し、かつ、平面視において、ｙ方向と交差するｘ方向（第１方向）におけるドリフト領域１２の端部領域１２Ａと高濃度ドレイン領域１０とに挟まれるように形成された絶縁領域を有している。この絶縁領域が「ＳＴＩ構造１１」である。
続いて、図１に示すように、ＬＤＭＯＳＦＥＴ１００Ａは、ドリフト領域１２から離れて配置されたボディ領域１４を有するとともに、ボディ領域１４の外側に設けられたソース領域１５を有している。このとき、ドリフト領域１２とソース領域１５の間に位置する領域がチャネル領域１３として機能する。そして、ＬＤＭＯＳＦＥＴ１００Ａは、さらに、ソース領域１５と外側に設けられたボディコンタクト領域１６を有している。
ここで、ソース領域１５には、複数のプラグＰＬＧ２が接続されており、ボディコンタクト領域１６には、複数のプラグＰＬＧ３が接続されている。そして、図１に示すように、ＬＤＭＯＳＦＥＴ１００Ａは、「ＳＴＩ構造１１」の一部、ドリフト領域１２の端部領域１２Ａおよびチャネル領域１３と平面的に重なるように形成されたゲート電極２０（図１の斜線領域）を有している。
図２は、図１のＡ-Ａ線で切断した断面図である。
図２において、半導体基板ＳＵＢには、高濃度ドレイン領域１０が形成されており、この高濃度ドレイン領域１０を内包するようにバッファ領域１０Ａ（中濃度ドレイン領域）が形成されている。さらに、このバッファ領域１０Ａを内包するようにドリフト領域１２が形成されている。ここで、高濃度ドレイン領域１０とバッファ領域１０Ａとドリフト領域１２とによって「ドレイン領域」が構成される。
そして、高濃度ドレイン領域１０とドリフト領域１２の端部領域１２Ａとの間に挟まれるように「ＳＴＩ構造１１」が形成されている。さらに、ドリフト領域１２の端部領域１２Ａから離れた領域にボディ領域１４が形成されており、このボディ領域１４に内包されるようにソース領域１５およびボディコンタクト領域１６が形成されている。ここで、ドリフト領域１２の端部領域１２Ａとソース領域１５で挟まれた半導体基板ＳＵＢの表面領域がチャネル領域１３となる。
次に、「ＳＴＩ構造１１」の一部上、ドリフト領域１２の端部領域１２Ａ上およびチャネル領域１３上にゲート電極２０が形成されており、特に、ドリフト領域１２の端部領域１２Ａ上およびチャネル領域１３上においては、ゲート絶縁膜１７を介してゲート電極２０が形成されている。続いて、ゲート電極２０を覆うように半導体基板ＳＵＢ上に層間絶縁層ＩＬが形成されており、この層間絶縁層ＩＬには、層間絶縁層ＩＬを貫通する複数のプラグが形成されている。例えば、図２に示すように、複数のプラグには、高濃度ドレイン領域１０と電気的に接続されるプラグＰＬＧ１と、ソース領域１５と電気的に接続されるプラグＰＬＧ２と、ボディコンタクト領域１６と電気的に接続されるプラグＰＬＧ３とが含まれる。そして、例えば、プラグＰＬＧ１は、層間絶縁層ＩＬ上に形成された配線ＷＬ１と電気的に接続されている。一方、プラグＰＬＧ２およびプラグＰＬＧ３は、層間絶縁層ＩＬ上に形成された配線ＷＬ２と電気的に接続されている。
このようにして、第１関連技術におけるＬＤＭＯＳＦＥＴ１００Ａが構成されている。ここで、ＬＤＭＯＳＦＥＴ１００Ａでは、図２に示すように、ドリフト領域１２内に絶縁領域を構成する「ＳＴＩ構造１１」が設けられている。このことから、高濃度ドレイン領域１０からソース領域１５に至る電流経路Ａは、「ＳＴＩ構造１１」を迂回する経路（図２の矢印参照）を通過することになる。この結果、第１関連技術におけるＬＤＭＯＳＦＥＴ１００Ａによれば、高濃度ドレイン領域１０とソース領域１５との間の電流経路が長くなるため、高濃度ドレイン領域１０とソース領域１５との間の耐圧を確保できる。
ただし、高濃度ドレイン領域１０とソース領域１５との間の電流経路が長くなるということは、オン抵抗が増加することも意味する。したがって、第１関連技術におけるＬＤＭＯＳＦＥＴ１００Ａは、高濃度ドレイン領域１０とソース領域１５との間の耐圧を向上することができる一方、オン抵抗が増加するデメリットも存在することになる。つまり、ＬＤＭＯＳＦＥＴでは、耐圧の向上とオン抵抗の低減とは、互いにトレードオフの関係にあり、第１関連技術におけるＬＤＭＯＳＦＥＴ１００Ａでは、耐圧の向上とオン抵抗の低減を両立しながらも、オン抵抗をさらに低減したい要求に対して、改善の余地がある。
そこで、耐圧の向上とオン抵抗の低減を両立しながらも、オン抵抗をさらに低減することができるＬＤＭＯＳＦＥＴの構造が検討されている。
図３は、第２関連技術におけるＬＤＭＯＳＦＥＴ１００Ｂの平面レイアウトを示す図である。図３において、第２関連技術におけるＬＤＭＯＳＦＥＴ１００Ｂでは、「ＳＴＩ構造１１」にスリット領域１１Ａが形成されている。そして、このスリット領域１１Ａは、ｘ方向に延在して、高濃度ドレイン領域１０とドリフト領域１２の端部領域１２Ａとに接続されている。このスリット領域１１Ａからはドレイン領域が露出している。特に、本明細書では、スリット領域１１Ａから露出するドレイン領域をスリット拡散領域３０（ドットを付した領域）と呼ぶことにする。
図４は、図３のＡ－Ａ線で切断した断面図である。
図４に示すように、第２関連技術では、高濃度ドレイン領域１０とドリフト領域１２の端部領域１２Ａとの間にスリット拡散領域３０が形成されている。この結果、第２関連技術では、図２に示す第１関連技術と同様の電流経路Ａだけでなく、図４に示すスリット拡散領域３０を通過する電流経路Ｂも存在することになる。これにより、第２関連技術では、基本的に電流経路Ａによる迂回経路によって、耐圧の向上を図ることができるとともに、補助的な電流経路Ｂ（最短経路）は、オン抵抗の低減に寄与する。すなわち、第２関連技術によれば、耐圧の向上とオン抵抗の低減を両立しながらも、オン抵抗をさらに低減したい要求に対応することができる。つまり、第２関連技術は、第１関連技術に存在する改善の余地を克服する構造として有用であると考えられる。
＜＜本発明者が見出した知見＞＞
ところが、本発明者は、第２関連技術におけるＬＤＭＯＳＦＥＴ１００Ｂの構造を検討した結果、高濃度ドレイン領域１０とドリフト領域１２の端部領域１２Ａとを接続するスリット拡散領域３０に電界強度が大きい電界集中領域が形成される結果、この電界集中領域に起因して、ＬＤＭＯＳＦＥＴの耐圧低下が顕在化することを新規に見出した。
以下では、本発明者が見出した新規な知見について説明する。
図５は、例えば、シミュレーションによるスリット拡散領域の電界分布を模式的に示す図である。図５において、高濃度ドレイン領域１０とソース領域（図示せず）との間に高電圧を印加した場合、高濃度ドレイン領域１０とドリフト領域１２の端部領域１２Ａとを接続するスリット拡散領域３０において、「黒領域」で示す電界集中領域ＣＰ１と「黒領域」で示す電界集中領域ＣＰ２が存在することがわかる。
このような電界集中領域ＣＰ１および電界集中領域ＣＰ２が存在する第２関連技術では、上述した電界集中領域ＣＰ１および電荷集中領域ＣＰ２が「ウィークポイント」となって、ＬＤＭＯＳＦＥＴ１００Ｂの耐圧低下が顕在化する。すなわち、第２関連技術では、ＬＤＭＯＳＦＥＴ１００Ｂのオン抵抗を低減するために、スリット拡散領域３０を設けているが、本発明者の検討によると、このスリット拡散領域３０には、電界集中領域が形成される結果、ＬＤＭＯＳＦＥＴ１００Ｂの耐圧低下を招くことが明らかとなった。
この点に関し、スリット拡散領域３０に生じる電界集中領域ＣＰ１および電界集中領域ＣＰ２での電界を緩和することができれば、ＬＤＭＯＳＦＥＴ１００Ｂの耐圧低下を抑制することができると考えられる。したがって、ＬＤＭＯＳＦＥＴ１００Ｂの耐圧低下を抑制する観点から、スリット拡散領域３０に生じる電界集中領域ＣＰ１および電界集中領域ＣＰ２での電界を緩和するための工夫が望まれている。
そこで、本実施の形態では、第２関連技術に存在する改善の余地を克服するための工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想を説明する。
＜実施の形態における基本思想＞
本実施の形態における基本思想は、第１基本思想と第２基本思想とを含むので、以下では、第１基本思想および第２基本思想のそれぞれについて説明する。
＜＜第１基本思想＞＞
第１基本思想は、電界集中が生じる電界集中領域をスリット拡散領域から削除する思想である。すなわち、第１基本思想は、電界集中が生じるスリット拡散領域の一部分を除去する思想である。これにより、スリット拡散領域から電界集中領域が取り除かれるため、スリット拡散領域に電界集中領域が存在しなくなる。このことは、スリット拡散領域に耐圧低下の「ウィークポイント」となる領域が存在しなくなることを意味し、これによって、ＬＤＭＯＳＦＥＴの耐圧低下を抑制することができる。
図６は、第１基本思想のコンセプトを説明する図である。
まず、図５に示すように、スリット拡散領域３０には、電界集中領域ＣＰ１が生じる。そこで、第１基本思想では、例えば、図６に示すように、電界集中領域ＣＰ１を含むスリット拡散領域３０の一部分を除去する。つまり、第１基本思想のコンセプトは、電界集中領域ＣＰ１を含むスリット拡散領域３０の一部分を除去することにより、電界集中領域ＣＰ１に起因する耐圧低下を抑制するものである。
＜＜第２基本思想＞＞
次に、第２基本思想は、スリット拡散領域と平面的に重なるゲート電極の一部分を除去する思想である。言い換えれば、第２基本思想は、スリット拡散領域と平面的に重なるゲート電極に切り欠き部を設ける思想とも言える。これにより、スリット拡散領域とゲート電極との電位差に基づく急峻な電位勾配を要因とする電界集中を抑制できる。
図７は、第２基本思想のコンセプトを説明する図である。
図７の上図に示すように、スリット拡散領域３０は、高濃度ドレイン領域１０とドリフト領域１２の端部領域１２Ａとを接続するように設けられる。このとき、ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０の接続領域は、ゲート電極２０で覆われる。
ここで、高濃度ドレイン領域１０には、高い正電圧が印加されることから、高濃度ドレイン領域１０と接続されているスリット拡散領域３０にも正電圧が印加される。一方、例えば、ＬＤＭＯＳＦＥＴのオフ時には、ゲート電極２０に０Ｖ（グランド電位）が印加される。したがって、ＬＤＭＯＳＦＥＴのオフ時においては、図７の上図に示すスリット拡散領域３０とドリフト領域１２の端部領域１２Ａとの接続領域においては、接続領域自体に高い正電圧が印加されるとともに、接続領域を覆うゲート電極２０に０Ｖが印加される。
この結果、ゲート電極２０で覆われた接続領域では、接続領域を覆うゲート電極２０との間に大きな電位差が生じる。このことから、ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０の接続領域では、上述した大きな電位差に基づく急峻な電位勾配が生じる。これにより、例えば、図５に示すような電界集中領域ＣＰ２が生じる。
そこで、第２基本思想では、例えば、図７の下図に示すように、ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０の接続領域が、ゲート電極２０で覆われないように、ゲート電極２０の一部分を除去する（切り欠き部を設ける）。つまり、第２基本思想のコンセプトは、接続領域と平面的に重なるゲート電極２０の一部分を除去することにより、接続領域を覆うゲート電極２０との間に大きな電位差が発生することを抑制するものである。これにより、基本思想によれば、接続領域において、急峻な電位勾配に起因する電界集中領域ＣＰ２の発生を抑制することができ、これによって、電界集中領域ＣＰ２に起因する耐圧低下を抑制することができる。
なお、本明細書では、ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０の接続領域が、ゲート電極２０で覆われないということを「ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０の接続領域が、ゲート電極２０から露出している」という場合がある。すなわち、本明細書では、「ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０の接続領域が、ゲート電極２０で覆われていない」という表現と、「ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０の接続領域が、ゲート電極２０から露出している」という表現は、同じ意味を意図して使用している。
＜ＬＤＭＯＳＦＥＴの具体的構成＞
続いて、上述した第１基本思想および第２基本思想を具現化したＬＤＭＯＳＦＥＴの構成について、図面を参照しながら説明する。
図８は、本実施の形態におけるＬＤＭＯＳＦＥＴ１００の平面レイアウトを示す図である。図８において、ＬＤＭＯＳＦＥＴ１００は、ｙ方向（第２方向）に延在する高濃度ドレイン領域１０を有しており、この高濃度ドレイン領域１０には、複数のプラグＰＬＧ１が接続されている。そして、ＬＤＭＯＳＦＥＴ１００は、高濃度ドレイン領域１０を囲むように形成されたドリフト領域１２を有している。さらに、ＬＤＭＯＳＦＥＴ１００は、高濃度ドレイン領域１０およびドリフト領域１２と接し、かつ、平面視において、ｙ方向と交差するｘ方向（第１方向）におけるドリフト領域１２の端部領域１２Ａと高濃度ドレイン領域１０とに挟まれるように形成された絶縁領域を有している。この絶縁領域が「ＳＴＩ構造１１」である。
続いて、図８に示すように、ＬＤＭＯＳＦＥＴ１００は、ドリフト領域１２から離れて配置されたボディ領域１４を有するとともに、ボディ領域１４の外側に設けられたソース領域１５を有している。このとき、ドリフト領域１２とソース領域１５の間に位置する領域がチャネル領域１３として機能する。そして、ＬＤＭＯＳＦＥＴ１００は、さらに、ソース領域１５と外側に設けられたボディコンタクト領域１６を有している。
ここで、ソース領域１５には、複数のプラグＰＬＧ２が接続されており、ボディコンタクト領域１６には、複数のプラグＰＬＧ３が接続されている。そして、図８に示すように、ＬＤＭＯＳＦＥＴ１００は、少なくとも「ＳＴＩ構造１１」の一部およびチャネル領域１３と平面的に重なるように形成されたゲート電極２０（図８の斜線領域）を有する。
そして、本実施の形態では、図８に示すように、「ＳＴＩ構造１１」には、ｘ方向に延在するスリット領域１１Ａが設けられており、このスリット領域１１Ａからは、ｘ方向に延在してドリフト領域１２の端部領域１２Ａと接するスリット拡散領域３０が露出している。このとき、本実施の形態におけるＬＤＭＯＳＦＥＴ１００では、スリット領域11Ａと高濃度ドレイン領域１０の間には、「ＳＴＩ構造１１」の一部分が介在している。すなわち、本実施の形態において、スリット領域１１Ａから露出するスリット拡散領域３０は、例えば、図３に示す第２関連技術とは異なり、ドリフト領域１２の端部領域１２Ａとは接続されている一方、高濃度ドレイン領域１０とは接続されていない。言い換えれば、スリット拡散領域３０は、平面的に高濃度ドレイン領域１０と離れている。
次に、図８に示すように、少なくとも、ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０との接続領域は、平面視において、ゲート電極２０から露出している。言い換えれば、ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０との接続領域は、ゲート電極２０と平面的に重なっていない。
さらに、本実施の形態におけるＬＤＭＯＳＦＥＴ１００では、「ＳＴＩ構造１１」に複数のスリット領域１１Ａが形成されており、平面視において、複数のスリット領域１１Ａは、ｙ方向（第２方向）に並んで配置されている。そして、平面視において、複数のスリット領域１１Ａのそれぞれからは、スリット拡散領域３０が露出している。このとき、複数のスリット領域１１Ａのそれぞれから露出しているスリット拡散領域３０は、平面視において、ゲート電極２０から露出している。
図９は、図８のＡ-Ａ線で切断した断面図である。
図９において、半導体基板ＳＵＢには、高濃度ドレイン領域１０が形成されており、この高濃度ドレイン領域１０を内包するようにバッファ領域１０Ａ（中濃度ドレイン領域）が形成されている。さらに、このバッファ領域１０Ａを内包するようにドリフト領域１２（低濃度ドレイン領域）が形成されている。ここで、高濃度ドレイン領域１０とバッファ領域１０Ａとドリフト領域１２とによって「ドレイン領域」が構成される。
そして、高濃度ドレイン領域１０とドリフト領域１２に接するように「ＳＴＩ構造１１」が形成されており、この「ＳＴＩ構造１１」とドリフト領域１２の端部領域１２Ａとに挟まれるようにスリット拡散領域３０が露出している。
さらに、ドリフト領域１２の端部領域１２Ａから離れた領域にボディ領域１４が形成されており、このボディ領域１４に内包されるようにソース領域１５およびボディコンタクト領域１６が形成されている。ここで、ドリフト領域１２の端部領域１２Ａとソース領域１５で挟まれた半導体基板ＳＵＢの表面領域がチャネル領域１３となる。
次に、「ＳＴＩ構造１１」の一部上およびチャネル領域１３上にゲート電極２０が形成されており、特に、チャネル領域１３上においては、ゲート絶縁膜１７を介してゲート電極２０が形成されている。一方、本実施の形態においては、ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０との接続領域を含むスリット拡散領域３０上には、ゲート電極２０が形成されていない。すなわち、本実施の形態では、ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０との接続領域を含むスリット拡散領域３０は、ゲート電極２０から露出している。
続いて、ゲート電極２０を覆うように半導体基板ＳＵＢ上に層間絶縁層ＩＬが形成されており、この層間絶縁層ＩＬには、層間絶縁層ＩＬを貫通する複数のプラグが形成されている。例えば、図９に示すように、複数のプラグには、高濃度ドレイン領域１０と電気的に接続されるプラグＰＬＧ１と、ソース領域１５と電気的に接続されるプラグＰＬＧ２と、ボディコンタクト領域１６と電気的に接続されるプラグＰＬＧ３とが含まれる。そして、例えば、プラグＰＬＧ１は、層間絶縁層ＩＬ上に形成された配線ＷＬ１と電気的に接続されている。一方、プラグＰＬＧ２およびプラグＰＬＧ３は、層間絶縁層ＩＬ上に形成された配線ＷＬ２と電気的に接続されている。
図１０は、図８のＢ-Ｂ線で切断した断面図である。
図１０において、半導体基板ＳＵＢには、高濃度ドレイン領域１０が形成されており、この高濃度ドレイン領域１０を内包するようにバッファ領域１０Ａ（中濃度ドレイン領域）が形成されている。さらに、このバッファ領域１０Ａを内包するようにドリフト領域１２（低濃度ドレイン領域）が形成されている。そして、高濃度ドレイン領域１０とドリフト領域１２の端部領域１２Ａとに接するように「ＳＴＩ構造１１」が形成されている。
さらに、ドリフト領域１２の端部領域１２Ａから離れた領域にボディ領域１４が形成されており、このボディ領域１４に内包されるようにソース領域１５およびボディコンタクト領域１６が形成されている。ここで、ドリフト領域１２の端部領域１２Ａとソース領域１５で挟まれた半導体基板ＳＵＢの表面領域がチャネル領域１３となる。
次に、「ＳＴＩ構造１１」の一部上およびチャネル領域１３上にゲート電極２０が形成されており、特に、チャネル領域１３上においては、ゲート絶縁膜１７を介してゲート電極２０が形成されている。一方、本実施の形態においては、ドリフト領域１２の端部領域１２Ａと「ＳＴＩ構造１１」との接続領域上には、ゲート電極２０が形成されていない。すなわち、本実施の形態では、ドリフト領域１２の端部領域１２Ａと「ＳＴＩ構造１１」との接続領域は、ゲート電極２０から露出している。なお、図１０においても、層間絶縁層ＩＬに関する構造（プラグ構造など）は、図９と同様であるため、その説明は省略する。
このようにして、本実施の形態におけるＬＤＭＯＳＦＥＴ１００が構成されている。
なお、ＬＤＭＯＳＦＥＴ１００を構成する半導体領域は、例えば、以下の通りである。
（１）半導体基板ＳＵＢ→ｐ－型半導体基板
（２）高濃度ドレイン領域１０→ｎ＋型半導体領域
（３）バッファ領域１０Ａ→ｎ型半導体領域
（４）ドリフト領域１２→ｎ－型半導体領域
（５）ボディ領域１４→ｐ型半導体領域
（６）ソース領域１５→ｎ＋型半導体領域
（７）ボディコンタクト領域１６→ｐ＋型半導体領域
＜実施の形態における特徴＞
続いて、本実施の形態における特徴点について説明する。
本実施の形態における第１特徴点は、例えば、図９に示すように、スリット拡散領域３０が高濃度ドレイン領域１０と接続するように延在しているのではなく、高濃度ドレイン領域１０とは離れており、高濃度ドレイン領域１０とスリット拡散領域３０との間に「ＳＴＩ構造１１」の一部分が介在している点にある。これにより、上述した第１基本思想が具現化され、スリット領域から露出するスリット拡散領域３０のうちの電界集中領域が形成される部分が取り除かれて、「ＳＴＩ構造１１」の一部分に置き換えられている。このことから、本実施の形態における第１特徴点によれば、スリット領域から露出するスリット拡散領域３０に電界集中領域が形成されることを抑制できる。つまり、第１特徴点によれば、スリット拡散領域３０に耐圧低下の「ウィークポイント」となる領域の形成が抑制される結果、ＬＤＭＯＳＦＥＴ１００の耐圧低下を抑制できる。
次に、本実施の形態における第２特徴点は、例えば、図８に示すように、ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０の接続領域が、ゲート電極２０で覆われないように、ゲート電極２０の一部分が除去されている点にある。言い換えれば、本実施の形態における第２特徴点は、ドリフト領域１２の端部領域１２Ａとスリット拡散領域３０の接続領域が、ゲート電極２０から露出している点にあると言える。
これにより、第２特徴点によれば、接続領域を覆うゲート電極２０（０Ｖ：オフ時）と接続領域（正電圧）の間に大きな電位差が発生することを抑制することができる。この結果、接続領域において、急峻な電位勾配に起因する電界集中領域の発生を抑制することができ、これによって、電界集中領域に起因する耐圧低下を抑制することができる。
＜効果の検証＞
以下では、本実施の形態によれば、オン抵抗を低減するためのスリット拡散領域を設けながらも、上述した第１特徴点および第２特徴点を採用することにより、オフ時におけるソース領域とドレイン領域との間の耐圧を向上できる検証結果について説明する。
図１１は、第１特徴点だけを採用した場合における寸法「Ｄ」とＬＤＭＯＳＦＥＴの耐圧との関係を示すグラフである。また、図１２は、第１特徴点だけを採用した場合における寸法「Ｄ」とＬＤＭＯＳＦＥＴのオン抵抗との関係を示すグラフである。
ここで、寸法「Ｄ」とは、図６に示す「Ｄ」を示しており、除去するスリット拡散領域の部分の長さを表している。一方、ＬＤＭＯＳＦＥＴの耐圧とは、オフ時におけるソース領域とドレイン領域との間の耐圧を示しており、ＬＤＭＯＳＦＥＴのオン抵抗とは、オン時におけるＬＤＭＯＳＦＥＴの抵抗を示している。
図１１に示すように、寸法「Ｄ」を大きくするほど、耐圧が向上することがわかる。すなわち、除去するスリット拡散領域の部分を大きくすることによって、耐圧を向上させることができる。ただし、図１２に示すように、寸法「Ｄ」を大きくすると、オン抵抗が高くなることがわかる。これは、寸法「Ｄ」を大きくすると、オン抵抗の低減に寄与するスリット拡散領域の残存部分が減少することから、オン抵抗が上昇すると考えられる。
次に、図１３は、第１特徴点と第２特徴点の両方を採用した場合における寸法「Ｄ」とＬＤＭＯＳＦＥＴの耐圧との関係を示すグラフである。また、図１４は、第１特徴点と第２特徴点の両方を採用した場合における寸法「Ｄ」とＬＤＭＯＳＦＥＴのオン抵抗との関係を示すグラフである。
図１３に示すように、第１特徴点と第２特徴点の両方を採用すると、寸法「Ｄ」を大きくした場合、耐圧をさらに向上させることができることがわかる。したがって、耐圧を向上させる観点からは、第１特徴点と第２特徴点の両方を採用することが望ましい。
ただし、図１４に示すように、第１特徴点と第２特徴点の両方を採用すると、オン抵抗がさらに高くなることがわかる。これは、以下の理由が考えられる。すなわち、第２特徴点を採用しない場合、例えば、図４に示すように、ドリフト領域１２の端部領域１２Ａ上にゲート電極２０が存在する。ここで、ＬＤＭＯＳＦＥＴをオンさせる際には、ゲート電極２０に正電圧を印加する。すると、ｎ－型半導体領域である端部領域１２Ａの表面には、多数キャリアである電子がゲート電極２０に引き寄せられて蓄積領域が形成される。つまり、高濃度ドレイン領域１０からソース領域１５への電流経路に抵抗の低い蓄積領域が含まれる。この結果、第２特徴点を採用しない場合には、オン抵抗が低くなる。
これに対し、第２特徴点を採用すると、図９に示すように、ドリフト領域１２の端部領域１２Ａ上にゲート電極２０が存在しない。したがって、ＬＤＭＯＳＦＥＴをオンさせる際においても、ｎ－型半導体領域である端部領域１２Ａの表面に蓄積領域は形成されない。この結果、高濃度ドレイン領域１０からソース領域１５への電流経路に抵抗の低い蓄積領域が形成されないため、オン抵抗が高くなると考えられる。
以上のことから、オン抵抗に関係なく耐圧の向上に着目すると、第１特徴点だけを採用した場合（図１１参照）や、第１特徴点と第２特徴点の両方を採用した場合（図１３参照）のいずれの場合であっても、ＬＤＭＯＳＦＥＴの耐圧を向上できることがわかる。
＜変形例１＞
図１５は、本変形例１におけるＬＤＭＯＳＦＥＴ２００の平面レイアウトを示す図である。図１５に示すように、ｙ方向に並んで配置されている複数のスリット拡散領域３０は、一体的にゲート電極２０から露出するように構成されていてもよい。つまり、互いに隣り合うスリット拡散領域３０の間にゲート電極２０の一部分が配置されていなくてもよい。
＜変形例２＞
図１６は、本変形例２におけるＬＤＭＯＳＦＥＴ３００の平面レイアウトを示す図である。図１６に示すように、互いに隣り合うスリット拡散領域３０の間に設けられている導体パターン４０は、ゲート電極２０と一体的に形成されていなくてもよい。この場合、例えば、導体パターン４０とゲート電極２０は、プラグＰＬＧ４を介して電気的に接続される。このとき、平面視において、複数のスリット拡散領域３０のうち、ｙ方向において互いに隣り合うスリット拡散領域３０の間には、導体パターン４０が配置される結果、複数の導体パターン４０がｙ方向に並んで配置されている。
＜変形例３＞
図１７は、本変形例３におけるＬＤＭＯＳＦＥＴ４００の平面レイアウトを示す図である。ここで、実施の形態における第１特徴点と第２特徴点を比べると（図１１～図１４参照）、第１特徴点は、第２特徴点よりも耐圧を向上させる観点から有用である。一方で、第１特徴点は、第２特徴点よりも、オン抵抗の上昇が大きくなる。このことから、第２特徴点による耐圧向上で充分なデバイスの場合は、オン抵抗の低減を図るため、例えば、図１７に示すように、第２特徴点だけを採用するように構成してもよい。
図１８は、スリット拡散領域３０におけるインパクトイオン化現象の発生頻度のシミュレーション結果を示す図である。特に、図１８（ａ）は、第２特徴点を採用しない構成（第２関連技術に相当）でのシミュレーション結果であり、図１８（ｂ）は、第２特徴点を採用した構成（本変形例３に相当）でのシミュレーション結果である。
図１８（ａ）に示すように、第２特徴点を採用しない第２関連技術の場合、スリット拡散領域３０とドリフト領域１２の端部領域１２Ａとの接続領域に着目すると、この接続領域において、インパクトイオン化現象の発生頻度が高い領域が存在していることがわかる。ここで、インパクトイオン化現象の発生頻度が高い領域は、電界集中領域であることを意味するから、図１８（ａ）に示すシミュレーション結果から、第２特徴点を採用しない第２関連技術では、上述した電界集中領域が「ウィークポイント」となって、ＬＤＭＯＳＦＥＴの耐圧低下が顕在化するおそれが高いことがわかる。
これに対し、図１８（ｂ）に示すように、第２特徴点を採用した本変形例３の場合、スリット拡散領域３０とドリフト領域１２の端部領域１２Ａとの接続領域に着目すると、この接続領域において、インパクトイオン化現象の発生頻度が分散して、インパクトイオン化現象の発生頻度が高い領域が低減されている。ここで、インパクトイオン化現象の発生頻度が高い領域は、電界集中領域であることを意味するから、図１８（ｂ）に示すシミュレーション結果から、第２特徴点を採用した本変形例３では、電界集中領域の発生が抑制される結果、ＬＤＭＯＳＦＥＴの耐圧低下を抑制できることがわかる。
このように、第２特徴点を採用した本変形例３によれば、スリット拡散領域３０とドリフト領域１２の端部領域１２Ａとの接続領域での電界集中を緩和できる結果、ＬＤＭＯＳＦＥＴの耐圧低下を抑制できることになる。
＜変形例４＞
図１９は、本変形例４におけるＬＤＭＯＳＦＥＴ５００の平面レイアウトを示す図である。ここで、例えば、第２特徴点だけでは、耐圧の向上が不充分なデバイスでは、耐圧の向上を図る観点から、例えば、図１９に示すように、第１特徴点だけを採用するように構成してもよいし、もちろん、図８に示す実施の形態のように、第１特徴点と第２特徴点の組み合わせを採用するように構成してもよい。
＜半導体装置の製造方法＞
次に、本実施の形態における半導体装置の製造方法について、図２０～図２６を参照しながら説明する。図２０～図２６においては、図８のＡ－Ａ線での断面図、図８のＢ－Ｂ線での断面図および図８のＣ－Ｃ線での断面図が図示されている。
まず、図２０に示すように、ｐ－型の半導体基板ＳＵＢを用意した後、半導体基板ＳＵＢに「ＳＴＩ構造１１」を形成する。「ＳＴＩ構造１１」は、例えば、フォトリソグラフィ技術およびエッチング技術を使用することにより、半導体基板ＳＵＢの表面に溝を形成した後、この溝に絶縁膜を埋め込むことにより形成することができる。このとき、「ＳＴＩ構造１１」を形成する際のパターニングを調整することにより、「ＳＴＩ構造１１」にスリット領域１１Ａが形成される（図２０のＡ－Ａ断面図参照）。このスリット領域１１Ａから露出するドリフト領域１２がスリット拡散領域３０である。
そして、例えば、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型不純物（ドナー）を半導体基板ＳＵＢに導入する。これにより、半導体基板ＳＵＢにｎ－型半導体領域からなるドリフト領域１２を形成する。
次に、図２１に示すように、半導体基板ＳＵＢ上にゲート絶縁膜１７およびゲート電極２０を形成する。ゲート絶縁膜１７は、酸化シリコン膜から形成され、例えば、熱酸化法により形成することができる。また、ゲート電極２０は、ポリシリコン膜から形成され、例えば、ＣＶＤ法（Chemical Vapor Deposition）によってポリシリコン膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用してポリシリコン膜をパターニングすることにより形成することができる。ここで、スリット拡散領域３０とドリフト領域１２の端部領域１２Ａの接続領域がゲート電極２０から露出するように、ポリシリコン膜のパターニングが行われる（図２１のＡ－Ａ断面図参照）。これにより、スリット拡散領域３０とドリフト領域１２の端部領域１２Ａの接続領域がゲート電極２０から露出するという本実施の形態における第２特徴点が実現される。
続いて、図２２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型不純物（ドナー）を半導体基板ＳＵＢに導入する。これにより、ドリフト領域１２に内包されるｎ型半導体領域からなるバッファ領域１０Ａを形成する。
さらに、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐ型不純物（アクセプタ）を半導体基板ＳＵＢに導入する。これにより、ドリフト領域１２から離れたｐ型半導体領域からなるボディ領域１４を形成する。
その後、図２３に示すように、ゲート電極２０の側壁にサイドウォール５０を形成する。サイドウォール５０は、例えば、半導体基板ＳＵＢ上に酸化シリコン膜などからなる絶縁膜を形成した後、この絶縁膜に対して異方性エッチングを施すことにより形成できる。
次に、図２４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型不純物（ドナー）を半導体基板ＳＵＢに導入する。これにより、バッファ領域１０Ａに内包されるｎ＋型半導体領域からなる高濃度ドレイン領域１０を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型不純物（ドナー）を半導体基板ＳＵＢに導入する。これにより、ボディ領域１４に内包されるｎ＋型半導体領域からなるソース領域１５を形成する。
ここで、スリット拡散領域３０は高濃度ドレイン領域１０から離れており、高濃度ドレイン領域１０とスリット拡散領域３０との間に「ＳＴＩ構造１１」の一部分が介在しているという本実施の形態における第１特徴点が実現される。
続いて、図２５に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐ型不純物（アクセプタ）を半導体基板ＳＵＢに導入する。これにより、ボディ領域１４に内包され、かつ、ソース領域１５と接するｐ＋型半導体領域からなるボディコンタクト領域１６を形成する。
そして、図２６に示すように、ゲート電極２０を形成した半導体基板ＳＵＢ上に絶縁膜を形成した後、フォトリソグラフィ技術およびエッチング技術を使用することにより、この絶縁膜をパターニングして、シリサイドブロック膜６０を形成する。その後、シリサイドブロック膜６０で覆われていない領域に対してシリサイド処理が行われる。
その後、図示はしないが、通常の半導体製造技術を使用して配線工程を実施する。
以上のようにして、本実施の形態における半導体装置を製造することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、高濃度ドレイン領域１０とバッファ領域１０Ａ（中濃度ドレイン領域）とドリフト領域１２（低濃度ドレイン領域）から「ドレイン領域」を構成する例について説明したが、バッファ領域１０Ａはなくてもよい。すなわち、高濃度ドレイン領域１０とドリフト領域１２から「ドレイン領域」を構成することもできる。
また、例えば、図８に示すように、前記実施の形態では、ｙ方向に延在するソース領域１５とｙ方向に延在するボディコンタクト領域１６が、ｘ方向（チャネル方向）に並んで配置される例が示されているが、前記実施の形態における基本思想は、この構成に限らず、例えば、ｘ方向に延在する複数のソース領域１５とｘ方向に延在する複数のボディコンタクト領域１６が、ｙ方向に交互に配置される構成などにも適用することができる。
さらに、前記実施の形態では、絶縁領域として「ＳＴＩ構造１１」を例に挙げて説明しているが、前記実施の形態における基本思想は、この構成に限らず、例えば、絶縁領域として「ＬＯＣＯＳ構造」を採用する場合にも適用することができる。
なお、例えば、図８では、平面視においてゲート電極２０が高濃度ドレイン領域１０を囲む「ゲート環状構造」をしている例が示されているが、前記実施の形態における基本思想は、この構成に限らず、平面視においてゲート電極２０が高濃度ドレイン領域１０全体を囲んでいない「ゲート非環状構造」をしている場合にも適用することができる。
１０ 高濃度ドレイン領域
１１ 「ＳＴＩ構造」
１１Ａ スリット領域
１２ ドリフト領域
１２Ａ 端部領域
１３ チャネル領域
１４ ボディ領域
１５ ソース領域
１６ ボディコンタクト領域
１７ ゲート絶縁膜
２０ ゲート電極
３０ スリット拡散領域
４０ 導体パターン
５０ サイドウォール
６０ シリサイドブロック膜
１００ ＬＤＭＯＳＦＥＴ
１００Ａ ＬＤＭＯＳＦＥＴ
１００Ｂ ＬＤＭＯＳＦＥＴ
２００ ＬＤＭＯＳＦＥＴ
３００ ＬＤＭＯＳＦＥＴ
４００ ＬＤＭＯＳＦＥＴ
５００ ＬＤＭＯＳＦＥＴ
ＣＰ１ 電界集中領域
ＣＰ２ 電界集中領域
ＩＬ 層間絶縁層
ＰＬＧ１ プラグ
ＰＬＧ２ プラグ
ＰＬＧ３ プラグ
ＳＵＢ 半導体基板
ＷＬ１ 配線
ＷＬ２ 配線

Claims (10)

  1. ドレイン領域と、
    前記ドレイン領域から離れて設けられたソース領域と、
    前記ドレイン領域と前記ソース領域の間に位置するチャネル領域と、
    前記チャネル領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ドレイン領域内に設けられた絶縁領域と、
    を備える、半導体装置であって、
    前記ドレイン領域は、
    高濃度ドレイン領域と、
    前記高濃度ドレイン領域を内包する低濃度ドレイン領域と、
    を含み、
    平面視において、前記絶縁領域は、第１方向に延在するスリット領域を有し、
    平面視において、前記スリット領域と前記高濃度ドレイン領域との間には、前記絶縁領域が介在する、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記スリット領域は、前記高濃度ドレイン領域から離れている、半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記絶縁領域は、複数の前記スリット領域を有し、
    複数の前記スリット領域は、前記第１方向と交差する第２方向に並んで配置されている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記スリット領域は、前記ゲート電極から露出している、半導体装置。
  5. 請求項１に記載の半導体装置において、
    平面視において、前記スリット領域から露出するスリット拡散領域のソース領域側の端部と前記低濃度ドレイン領域との接続領域は、ゲート電極から露出している、半導体装置。
  6. 請求項３に記載の半導体装置において、
    平面視において、複数の前記スリット領域は、一体的に前記ゲート電極から露出している、半導体装置。
  7. 請求項３に記載の半導体装置において、
    平面視において、複数の前記スリット領域のうち、前記第２方向において互いに隣り合うスリット領域の間には、導体パターンが配置される結果、複数の前記導体パターンが前記第２方向に並んで配置されている、半導体装置。
  8. 請求項７に記載の半導体装置において、
    複数の前記導体パターンのそれぞれは、プラグを介して、前記ゲート電極と電気的に接続されている、半導体装置。
  9. ドレイン領域と、
    前記ドレイン領域から離れて設けられたソース領域と、
    前記ドレイン領域と前記ソース領域の間に位置するチャネル領域と、
    前記チャネル領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ドレイン領域内に設けられた絶縁領域と、
    を備える、半導体装置であって、
    前記ドレイン領域は、
    高濃度ドレイン領域と、
    前記高濃度ドレイン領域を内包する低濃度ドレイン領域と、
    を含み、
    平面視において、前記絶縁領域は、第１方向に延在するスリット領域を有し、
    平面視において、前記スリット領域から露出するスリット拡散領域のソース領域側の端部と前記低濃度ドレイン領域との接続領域は、ゲート電極から露出している、半導体装置。
  10. 請求項９に記載の半導体装置において、
    平面視において、前記スリット領域と前記高濃度ドレイン領域との間には、前記絶縁領域が介在する、半導体装置。
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