JP5285874B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5285874B2
JP5285874B2 JP2007175114A JP2007175114A JP5285874B2 JP 5285874 B2 JP5285874 B2 JP 5285874B2 JP 2007175114 A JP2007175114 A JP 2007175114A JP 2007175114 A JP2007175114 A JP 2007175114A JP 5285874 B2 JP5285874 B2 JP 5285874B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
pattern
semiconductor region
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2007175114A
Other languages
English (en)
Other versions
JP2009016482A (ja
Inventor
寛己 新井
伸幸 白井
剛 可知
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2007175114A priority Critical patent/JP5285874B2/ja
Priority to US12/132,610 priority patent/US7825480B2/en
Publication of JP2009016482A publication Critical patent/JP2009016482A/ja
Priority to US12/889,343 priority patent/US8546223B2/en
Application granted granted Critical
Publication of JP5285874B2 publication Critical patent/JP5285874B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0295—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the source electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
    • H10D30/0297—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs using recessing of the gate electrodes, e.g. to form trench gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/112—Constructional design considerations for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layers, e.g. by using channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H10D64/2527—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices for vertical devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置およびその製造技術に関し、特に、パワー半導体素子を有する半導体装置に適用して有効な技術に関する。
数ワット以上の電力を扱える大電力用途の半導体素子をパワー半導体素子といい、トランジスタ、ＦＥＴ（Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）など種々のものが提案されている。このうちパワーＭＩＳ（Metal Insulator Semiconductor）ＦＥＴは、いわゆる縦型や横型と呼ばれるものがあり、さらにゲート部の構造に応じてトレンチゲート型やプレーナゲート型といった構造に分類され、大きな電力を得るために、例えば微細なパターンのＭＩＳＦＥＴを多数個（例えば数万個）並列に接続した構造が採用されている。
パワーＭＩＳＦＥＴは、例えばデスクトップ、ノートおよびサーバなどの各種コンピュータの電源回路に用いられるＤＣ／ＤＣコンバータのスイッチング素子として用いられる。ＤＣ／ＤＣコンバータには、チョークコイルおよび入出力などの容量の小型化や、負荷変動に対する高速応答が求められている。システムが高周波化する場合、一般にパワーＭＩＳＦＥＴにおいては、スイッチング損失およびドライブ損失が増加する。スイッチング損失はパワーＭＩＳＦＥＴの帰還容量に比例し、ドライブ損失はパワーＭＩＳＦＥＴの入力容量に比例することから、ＤＣ／ＤＣコンバータに用いられるパワーＭＩＳＦＥＴには、これらの容量の低減が求められる。
ここで、図２７に、その帰還容量および入力容量を説明する等価回路図を示す。図２７に示すように、Ｃｇｄをゲート−ドレイン間容量とし、Ｃｇｓをゲート−ソース間容量とし、Ｃｄｓをドレイン−ソース間容量とすると、パワーＭＩＳＦＥＴ（Ｑ）の入力容量Ｃｉｎは、Ｃｉｎ≒Ｃｇｄ＋Ｃｇｓと表すことができ、帰還容量Ｃｆｂは、Ｃｆｂ＝Ｃｇｄと表すことができる。
なお、本発明者らは、発明した結果に基づき、パワー半導体素子の低容量化などの素子特性の観点および製造コスト低減の観点で先行技術調査を行った。その結果、容量の低減の観点では、特開２００５−５７０５０号公報（特許文献１）が抽出された。特許文献１は、全体としてパワーＭＩＳＦＥＴが形成されるアクティブ領域内のゲート周辺構造により低容量化を実現するものであり、アクティブ領域の外周の外周領域における特性向上、および製造コスト低減についての記載はない。
特開２００５−５７０５０号公報
本発明者らは、パワー半導体素子を備えた半導体装置について検討を行っている。本発明者らが検討したｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを備えた半導体装置の製造方法について図１〜図４を用いて順に説明する。図１〜図４は、本発明者らが検討した製造工程中の半導体装置を模式的に示す要部断面図である。なお、図中の符号Ａは半導体基板１の平面領域におけるパワーＭＩＳＦＥＴが設けられるアクティブ領域を示し、符号Ｂはアクティブ領域の外周で耐圧構造が設けられる外周領域を示す。
図１までに示す工程を概略すると、まず、ｎ＋型単結晶シリコン基板１Ａの主面にｎ−型単結晶シリコン層１Ｂを形成した半導体基板（以下、単に基板という）１を準備する。次いで、例えばｎ−型単結晶シリコン層１Ｂ上に絶縁膜２を形成した後、ｎ−型単結晶シリコン層１Ｂの表面側にｐ−型半導体領域３を形成する。次いで、絶縁膜２および基板１をエッチングし、溝４を形成した後、溝４の底部および側壁にゲート絶縁膜５を形成する。次いで、溝４の内部を含む絶縁膜２上に導電性膜７を堆積する。
続いて、図２に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその導電性膜７をエッチングし、導電性膜７を絶縁膜２上に残す。また、導電性膜７を溝４内に残すことによって、溝４内にパワーＭＩＳＦＥＴのゲート電極６を形成する。これらエッチングされた導電性膜７は図示しない領域でパワーＭＩＳＦＥＴのゲート電極６と繋がっている。このパターニングされたフォトレジスト膜を形成するに際し、フォトマスクが１枚用いられる。
続いて、図３に示すように、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして不要な絶縁膜２をエッチング（除去）する。このパターニングされたフォトレジスト膜を形成するに際し、フォトマスクが１枚用いられる。
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐ型の導電型を有する不純物イオンをｎ−型単結晶シリコン層１Ｂに導入し（イオン注入）、基板１に熱処理を施すことによってその不純物イオンを拡散させ、ｐ−型半導体領域８（図４参照）を形成する。このパターニングされたフォトレジスト膜を形成するに際し、フォトマスクが１枚用いられる。
その後、以下に概略する工程により図４に示すような半導体装置が完成する。まず、ｐ−型半導体領域９内においてｎ＋型半導体領域１１を形成する。次に、基板１上に絶縁膜１２を形成した後、絶縁膜１２および基板１をエッチングし、コンタクト溝１３を形成すると共に、導電性膜７上の絶縁膜１２もパターニングして導電性膜７に達するコンタクト溝１４を形成する。次に、コンタクト溝１３の底部を覆うようなｐ＋型半導体領域１５を形成した後、コンタクト溝１３、１４の内部を含む絶縁膜１２の上部に金属膜を堆積し、それをパターニングすることによって、ゲート電極６と電気的に接続するゲート電極端子１６、ｎ＋型半導体領域１１と電気的に接続するソース電極端子１７、基板１と電気的に接続する最外周電極端子１８を形成する。次に、基板１の主面を覆うポリイミド樹脂膜、基板１の裏面にｎ＋型単結晶シリコン基板１Ａと電気的に接続するドレイン電極端子（図示は省略）を形成する。
しかしながら、半導体装置の構成を工夫することによる更なる特性向上が望ましい。
また、例えばフォトリソグラフィ工程で使用するフォトマスク数を低減するなどで、製造コストの低減を図る必要もある。
本発明の目的は、半導体装置の特性を向上することのできる技術を提供することにある。
また、本発明の他の目的は、半導体装置の製造コストを低減することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の一実施の形態では、パワーＭＩＳＦＥＴが設けられるアクティブ領域およびその外周で耐圧構造が設けられる外周領域を有する半導体基板と、外周領域の半導体基板上に絶縁膜を介して設けられた導電性の多結晶シリコン膜から構成される第１パターンおよび第１パターンと分離した第２パターンと、パワーＭＩＳＦＥＴのゲートと電気的に接続され、多結晶シリコン膜の上層に設けられるゲート電極端子と、を有する半導体装置を示す。この半導体装置において、第１パターンの多結晶シリコン膜は、ゲート電極端子と電気的に接続されており、第２パターンの多結晶シリコン膜は、ゲート電極端子と電気的に分離されている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
この一実施の形態によれば、半導体基板に不純物を導入する工程で第１パターンおよび第２パターン下の半導体基板には不要な不純物が導入されるのを防止することができ、半導体装置の特性を向上することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態１の半導体装置は、ｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴ（半導体素子）を有するものである。したがって、トレンチゲートによって、ドリフト領域であるドレイン領域を流れる電流が制御される。
このような本実施の形態１の半導体装置の製造方法について図５〜図１１、図１２を用いて説明する。図５〜図１１は本実施の形態１における製造工程中のパワーＭＩＳＦＥＴを備えた半導体装置を模式的に示す要部断面図であり、図１２は半導体装置の製造フローチャートである。なお、図中の符号Ａは半導体基板１の平面領域におけるパワーＭＩＳＦＥＴが設けられるアクティブ領域（第１領域）を示し、符号Ｂはアクティブ領域の外周で耐圧構造が設けられる外周領域（第２領域）を示す。
まず、図５に示すように、パワーＭＩＳＦＥＴが設けられるアクティブ領域Ａおよびその外周で耐圧構造が設けられる外周領域Ｂを有する半導体基板１Ａの主面に、パワーＭＩＳＦＥＴのドリフト領域を構成するｎ型の半導体領域（第１半導体領域）を形成する（ステップＳ１０）。例えば、ｎ型の導電型を有する１×１０１９／ｃｍ３程度のｎ＋型単結晶シリコン基板（半導体基板）１Ａの主面（素子形成面）に、ｎ型の導電型を有する不純物（例えば、Ｐ（リン））がドープされた１×１０１６／ｃｍ３程度のｎ−型単結晶シリコン層（第１半導体領域）１Ｂをエピタキシャル成長させる。なお、ｎ＋型単結晶シリコン基板１Ａとｎ−型単結晶シリコン層１Ｂを併せた基板１を半導体基板ともいう。また、ｎ−型単結晶シリコン層１Ｂは、パワーＭＩＳＦＥＴのドリフト領域となる。
続いて、図６に示すように、基板１上に絶縁膜２を形成する（ステップＳ２０）。例えば、絶縁膜２は、ｎ−型単結晶シリコン層１Ｂの表面を熱酸化することによって２５０ｎｍ〜４００ｎｍ厚の酸化シリコン膜（フィールド酸化膜）から構成される。
続いて、外周領域のｎ−型単結晶シリコン層１Ｂの表面側に、ｎ−型単結晶シリコン層１Ｂのｎ型とは反対のｐ型のｐ−型半導体領域（第２半導体領域）３を形成する（ステップ３０）。例えば、絶縁膜２上に、フォトリソグラフィ技術を用いてパターニングされた窒化シリコン膜（図示は省略）等をマスクとして、ｐ型の導電型を有する不純物（例えばＢ（ホウ素））を注入し、熱拡散させることによりｐ−型半導体領域３を形成する。このｐ−型半導体領域３の不純物濃度は、例えば１×１０１６／ｃｍ３〜１×１０１７／ｃｍ３とすることができる。
続いて、図７に示すように、アクティブ領域Ａのｎ−型単結晶シリコン層１Ｂの表面側に、複数の溝４を形成する（ステップＳ４０）。例えば、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして絶縁膜２および基板１をエッチングし、溝４を形成する。
続いて、溝４内にパワーＭＩＳＦＥＴのゲート絶縁膜５を形成する（ステップＳ５０）。例えば、５０ｎｍ〜２００ｎｍ厚のゲート絶縁膜５は、基板１に熱処理を施すことにより、溝４の底部および側壁に形成された熱酸化膜からなる。
続いて、溝４を埋め込むと共に、絶縁膜２上に導電性膜７を形成する（ステップＳ６０）。例えば、導電性膜７は、リンがドープされたＣＶＤ（Chemical Vapor Deposition）法を用いることによって堆積された１００ｎｍ〜５００ｎｍ厚の多結晶シリコン膜からなる。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその導電性膜７および絶縁膜２をエッチングし、不要な導電性膜７および絶縁膜２を除去する（ステップＳ７０）。
このとき、図８に示すように、導電性膜７を溝４内に残すことによって、溝４内にパワーＭＩＳＦＥＴのトレンチゲートであるゲート電極６を形成する。また、外周領域Ｂの絶縁膜２上にも導電性膜７を残す。ここで、ゲート電極６を構成する導電性膜７と絶縁膜２上の導電性膜７とは、図示されない領域において電気的に接続されている。すなわち、導電性膜７および絶縁膜２をパターニングすることによって、アクティブ領域Ａの所定のｎ−型単結晶シリコン層１Ｂおよび外周領域Ｂの所定のｎ−型単結晶シリコン層１Ｂを露出する。なお、外部領域Ｂにおいて、ｐ−型半導体領域３上を含むｎ−型単結晶シリコン層１Ｂ上には、絶縁膜２を介して導電性膜７から構成されるパターンＦＧが形成されている。このようにパターンＦＧを構成する導電性膜７とゲート電極６とは同一材料から構成されていることとなる。
続いて、図９に示すように、外周領域Ｂの最外周側のｎ−型単結晶シリコン層１Ｂの表面側に、ｐ−型半導体領域３とは分離してｐ型のｐ−型半導体領域（第３半導体領域）８を形成する（ステップＳ８０）。また、基板１の主面に対して、ｐ型の不純物を導入し、ｐ−型半導体領域（第４半導体領域）９を形成する（ステップＳ９０）。例えば、基板１上に保護膜としての酸化シリコン膜（図示は省略）を堆積した後、導電性膜７から構成されるパターンＦＧをマスクとしてｐ型の導電型を有する不純物イオン（例えばＢ（ホウ素））をｎ−型単結晶シリコン層１Ｂに導入し（イオン注入）、基板１に熱処理を施すことによってその不純物イオンを拡散させる。これにより、ｐ−型半導体領域８とｐ−型半導体領域９とは同時に形成されることとなる。チャネル層を構成するｐ−型半導体領域９の不純物濃度は、例えば５×１０１６／ｃｍ３〜５×１０１７／ｃｍ３とすることができる。
このｎ＋型半導体領域１１は、耐圧構造が設けられている外周領域Ｂで拡がった空乏層の終端となるチャネルストッパを構成するものである。また、ｐ−型半導体領域９は、パワーＭＩＳＦＥＴ形成後においてパワーＭＩＳＦＥＴのチャネル層を構成するものである。
続いて、アクティブ領域Ａのｐ−型半導体領域９の表面にｎ＋型半導体領域（第５半導体領域）１１を形成するように、基板１の主面に対して、ｎ型の不純物を導入する（ステップＳ１００）。例えば、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｎ型の導電型を有する不純物イオン（例えばＡｓ（ヒ素））をｎ−型単結晶シリコン層１Ｂに導入し（イオン注入）、基板１に熱処理を施すことによってその不純物イオンを拡散させ、ｐ−型半導体領域９の表面側においてｎ＋型半導体領域１１を形成する。また、同時に外周領域Ｂのｐ−型半導体領域８の表面側においてｎ＋型半導体領域１１を形成することもできる。このｎ＋型半導体領域１１はパワーＭＩＳＦＥＴのソース領域を構成するものである。また、ソース領域を構成するｎ＋型半導体領域１１の不純物濃度は、例えば１×１０１９／ｃｍ３以上とすることができる。
続いて、図１０に示すように、例えば、基板上にＰＳＧ（Phospho Silicate Glass）膜を堆積した後、そのＰＳＧ膜上にＳＯＧ（Spin On Glass）膜を塗布することにより、そのＰＳＧ膜およびＳＯＧ膜からなる１５０ｎｍ〜６００ｎｍ厚の絶縁膜１２を形成する。
続いて、隣接するゲート電極６（トレンチゲート）間に設けられるように、ｐ−型半導体領域９の表面側にｎ＋型半導体領域１１を貫通し、ゲート電極６が形成された溝４より浅いコンタクト溝（浅溝）１３を形成する（ステップＳ１１０）。例えば、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして絶縁膜１２および基板１をエッチングし、コンタクト溝１３を形成する。また、この時、導電性膜７上の絶縁膜１２もパターニングされ、導電性膜７に達するコンタクト溝１４が形成される。
続いて、基板１の主面に対して、ｐ型の不純物を導入し、ｐ−型半導体領域９内にてコンタクト溝１３の底部を覆うようにｐ型のｐ＋型半導体領域１５を形成する。例えば、コンタクト溝１３の底部からｐ型の導電型を有する不純物イオンとして、例えばＢＦ２（二フッ化ホウ素）を導入（イオン注入）することによって、コンタクト溝１３の底部を覆うようなｐ＋型半導体領域（第６半導体領域）１５を形成する（ステップＳ１２０）。このｐ＋型半導体領域１５はいわゆるバックゲートを構成するものである。バックゲートを構成するｐ＋型半導体領域１５は、例えば１×１０１７／ｃｍ３〜１×１０１８／ｃｍ３とすることができる。
このように、コンタクト溝１３を形成し、絶縁膜１２をマスクとしてコンタクト溝１３から不純物イオンを導入し（イオン注入）、コンタクト溝１３の底部に自己整合的にｐ＋型半導体領域１５を設けることによって、例えばマスク合わせ余裕を低減できるので、隣接するゲート電極６間の微細化を図ることができる。このｐ＋型半導体領域１５は、後の工程で形成される配線をコンタクト溝１３の底部にてｐ−型半導体領域８とオーミック接触させるためのものである。
続いて、図１１に示すように、コンタクト溝１３、１４の内部を含む絶縁膜１２の上部に、バリア導体膜として、例えばスパッタリング法でＴｉＷ（チタンタングステン）膜を薄く堆積した後、基板１に熱処理を施す。次いで、そのＴｉＷ膜上に、例えばスパッタリング法にてゲート電極６を形成する多結晶シリコン膜より抵抗率の低いＡｌ（アルミニウム）膜を堆積する。バリア導体膜は、Ａｌと基板（Ｓｉ）とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。なお、本実施の形態１において、Ａｌ膜は、Ａｌを主成分とする膜を意味し、他の金属等を含有していてもよい。
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてそのＴｉＷ膜およびＡｌ膜をエッチングすることにより、ゲート電極６と電気的に接続するゲート電極端子１６、パワーＭＩＳＦＥＴのソース領域となるｎ＋型半導体領域１１と電気的に接続するソース電極端子１７、および最外周電極端子１８を同層（２μｍ〜６μｍ厚）で形成する（ステップＳ１３０）。
ここまでの工程により、ゲート電極６をトレンチゲートとし、ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂをドレイン領域とし、ｎ＋型半導体領域１１をソース領域とするパワーＭＩＳＦＥＴを形成することができる。
ここで、図１３に基板１を有する矩形状の半導体チップ（以下、チップという）ＣＨＰの平面を模式的に示す。図中の符号ＧＰはゲート電極端子１６から構成されるゲートパッド、符号ＳＰはソース電極端子１７から構成されるソースパッドである。また、外部電極端子１８はチップＣＨＰを構成する基板１と電気的に接続されている。なお、図中のＸ−Ｘ’線の断面が図５〜図１１で示す断面に対応している。
また、図１４は図１３を拡大した要部平面図であり、特にパターンＦＧ（導電性膜７）とトレンチゲート（ゲート電極６）の溝４の平面形状がわかるように図示している。なお、図面を見易くするために、図１４中のゲート電極端子１６、ソース電極端子１７、最外周電極端子１８およびパターンＦＧは、それらが設けられる領域として示している。また、絶縁膜１２は図示しないが、絶縁膜１２に設けられるコンタクト溝１４を破線で示している。また、図１４中のＸ−Ｘ’線の断面が図５〜図１１で示す断面に対応している。
図１４に示すように、トレンチゲートの溝４は、平面において網目状に設けられている。なお、ここでは網目状を例としているが、網目状以外にもストライプ状等でも良い。また、パターンＦＧは外周領域Ｂにおいて、チップＣＨＰの最外周側に設けられている。このパターンＦＧ下には、不純物導入工程で形成されるｎ＋型半導体領域１１やｐ＋型半導体領域１５が設けられていない。
ゲートパッドＧＰ、ソースパッドＳＰを形成した後、基板１の上部に、保護膜として、例えばポリイミド樹脂膜を塗布し、露光、現像することによって、ゲートパッドＧＰおよびソースパッドＳＰ上のポリイミド樹脂膜を除去し、開口部を形成する。
続いて、基板１の表面をテープ等で保護した後、保護面を下側とし、ｎ＋型単結晶シリコン基板１Ａの裏面を研削する。次いで、ｎ＋型単結晶シリコン基板１Ａの裏面上に、導電性膜として、例えばＴｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を順次スパッタリング法により堆積し、これらの積層膜を形成する。この積層膜は、ドレイン（ｎ＋型単結晶シリコン基板１Ａおよびｎ−型単結晶シリコン層１Ｂ）の引出し電極（ドレイン電極）となる。
続いて、上記テープを剥がし、上記ポリイミド樹脂膜に形成した開口部上に、例えばＡｕ等よりなるバンプ電極を形成した後、ウエハ状態の基板１を、例えば分割領域に沿ってダイシングし、個々のチップへＣＨＰと分割する（図１３参照）。その後、個々のチップＣＨＰを、例えば外部端子を有するリードフレーム（実装板）上に搭載し樹脂等で封止（実装）し、本実施の形態１の半導体装置を製造する。
図１１に示したように、本実施の形態１におけるパワーＭＩＳＦＥＴを備えた半導体装置は、外周領域Ｂのｎ−型単結晶シリコン層１Ｂの表面側に設けられたｐ−型半導体領域３と、外周領域Ｂの最外周側のｎ−型単結晶シリコン層１Ｂの表面側に、ｐ−型半導体領域３とは分離して設けられたｐ−型半導体領域８と、外周領域Ｂのｎ−型単結晶シリコン層１Ｂ上に絶縁膜２を介して設けられた導電性膜７から構成されるパターンＦＧと、を有する。
本実施の形態１では、ゲート電極６と電気的に接続された導電性膜７から構成されるパターンＦＧが、最外周電極端子１８まで引き延ばされるように設けられている。すなわち、パターンＦＧが、ｐ−型半導体領域３からｐ−型半導体領域８まで引き延ばされるように設けられている。
パターンＦＧが引き延ばされたことで、図１３等に示されるようなチップＣＨＰを一周するゲートパターンの抵抗値を下げることができる。
このパターンＦＧがマスクとなって、ｐ−型半導体領域９を形成するための不純物導入工程やｐ＋型半導体領域１５を形成するための不純物導入工程において、ｐ−型半導体領域３とｐ−型半導体領域８との間のｎ−型単結晶シリコン層１Ｂには、不純物の漏れを防止することができる。
また、不純物の漏れを防止することによって、外周領域Ｂでの漏れ電流の増大やアバランシェ降伏の発生を防止し、さらに耐圧の低下を防止することができる。つまりパターンＦＧ形成後のイオン注入による影響を抑制することができる。言い換えると、本発明を適用することにより、半導体装置の特性を向上することができる。
また、本発明を適用することにより、半導体装置の製造コストを低減することができる。前述した本発明者らが検討した半導体装置（図４参照）では、ゲート−ドレイン容量を小さくするために導電性膜７の面積をできるだけ小さくする一方で、不純物導入工程における不純物の漏れ防止のために基板１（ｎ−型単結晶シリコン層１Ｂ）上の絶縁膜２の面積を大きくしている。このため、フォトリソグラフィ技術を用いて導電性膜７と絶縁膜２をパターニングするためにフォトマスクが２枚必要である。しかしながら、本発明では、図８を参照して説明したように、フォトリソグラフィ技術によって導電性膜７と絶縁膜２を同時にパターニングするためフォトマスクを１枚で済ますことができる。すなわち、半導体装置の製造コストを低減することができるのである。
このように、本実施の形態１では、不純物漏れを防止すると共に、製造コストの低減を図るために最適化を行っている。図１５および図１６は、本発明者らが検討した製造工程中の半導体装置を模式的に示す要部断面図である。
図１５に示すように、パワーＭＩＳＦＥＴのチャネル層となるｐ−型半導体領域９を形成するために、基板１の全面に不純物を導入した場合、絶縁膜２を介して設けられた導電性膜７から構成されるパターンＦＧ０が存在する領域では、前記パターンがマスクとなって前記不純物が導入されない。しかしながら、パターンＦＧ０で覆われていない外周領域Ｂのｎ−型単結晶シリコン層１Ｂの表面側には前記不純物が漏れて漏れ領域１０８が形成されてしまう。
また、図１６に示すように、パワーＭＩＳＦＥＴのバックゲートとなるｐ＋型半導体領域１５を形成するために、基板１の全面に不純物を導入した場合、絶縁膜２を介して設けられた導電性膜７から構成されるパターンＦＧ０が存在する領域では、パターンＦＧ０がマスクとなって前記不純物が導入されない。しかしながら、パターンＦＧ０で覆われていない外周領域Ｂのｎ−型単結晶シリコン層１Ｂの表面側には、絶縁膜１２だけでは薄く前記不純物が漏れて漏れ領域１１５が形成されてしまう。
これら漏れ領域１０８、１１５によって、外周領域Ｂでの漏れ電流の増大やアバランシェ降伏が発生し、さらに耐圧の低下を招いてしまう場合がある。そこで、本実施の形態１では、製造コストを低減するために導電性膜７と絶縁膜２とをフォトマスク１枚を用いてパターニングすると共に、不純物漏れを防止するために絶縁膜２を介した導電性膜７のパターンＦＧを用いている。
（実施の形態２）
前記実施の形態１では、不純物導入工程において、不純物漏れを防止するために、ゲート電極と電気的に接続された導電性膜から構成されるパターンが、外周電極端子まで引き延ばされるように設けられている場合について説明した。本実施の形態２では、パターンを３つに分離した点が前記実施の形態１とは異なる。以下、特に相違する点に関して説明する。
本実施の形態２の半導体装置は、ｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを有するものである。図１７は本実施の形態２における半導体装置の要部断面図であり、図１８は図１７に対応した要部平面図である。なお、本実施の形態２におけるパワーＭＩＳＦＥＴを備えたチップＣＨＰとして図１３を参照することができ、図中のＸ−Ｘ’線の断面が図１８で示す断面に対応している。
本実施の形態２の半導体装置は、パワーＭＩＳＦＥＴが設けられるアクティブ領域Ａおよびその外周で耐圧構造が設けられる外周領域Ｂを有する基板１を備えている。また、外周領域Ｂの基板１上に絶縁膜２を介して設けられた導電性膜７から構成され、それぞれが分離した３つのパターン（分離パターン）、すなわち、パターンＦＧ１、パターンＦＧ２およびパターンＦＧ３を備えている。さらに、ゲート電極６と電気的に接続され、導電性膜７の上層に設けられるゲート電極端子１６を構成するＡｌを主成分とする金属膜と、を備えている。
本実施の形態２では、前記実施の形態１で示したパターンＦＧ（図１１参照）が、互いに分離された３つのパターン、すなわち最内周側のパターンＦＧ１（最内周パターン）と、最外周側のパターンＦＧ３（最外周パターン）と、最内周パターンと最外周パターンとの間のパターンＦＧ２とに分離されている。図１７の左右方向（基板１の平面方向）における寸法は、例えば、パターンＦＧ１が２９．５μｍ、パターンＦＧ２が１０μｍ、パターンＦＧ３が１０μｍである。なお、最外周電極端子１８の寸法が例えば２３μｍ、コンタクト溝１４の寸法が例えば３μｍである。
ここで、トレンチゲートの間隔、パターンＦＧ１、ＦＧ２、ＦＧ３（単にパターンＦＧとして説明する場合もある）の残し幅と抜きの幅の関係について図１８を用いて説明する。図１８中の符号ａは、ゲート（ゲート電極６）間隔、ｂはパターンＦＧの抜き間隔、ｃはパターンＦＧ２、パターンＦＧ３の残し幅を示す。パターンＦＧ２、３の残し幅ｃは、パターンＦＧの抜き間隔ｂよりも大きいほうがより望ましい。これは、抜き間隔ｂの方が広いと、パターンＦＧによるイオン注入制御の効果が下がるためである。
また、パターンＦＧ２、３の残し幅ｃとしては５μｍ以上とするのがより望ましい。これはパターンの安定性等による。
また、図１８に示すように、アクティブ領域Ａのトレンチゲート（ゲート電極６）が平面で網目状に設けられているが、そのゲート間隔（ピッチ）ａに比べ、パターンＦＧの抜き間隔ｂの方が広い方が望ましい。これはパターンＦＧの抜き間隔ｂが、ゲート間隔ａと等しい、もしくはそれよりも狭いと、隣接するパターンＦＧ間でショート（短絡）し易くなるためである。
以上を考えると、好ましくは、ゲート間隔ａ＜パターンＦＧの抜き間隔ｂ＜パターンＦＧ２もしくはパターンＦＧ３の残し幅ｃの関係にあることが望ましい。なお、さらに別の例として、パターンＦＧの残しが一定幅以上（例えば５μｍ以上）であれば、注入条件等により特性上問題を生じない場合もある。この場合は、パターンＦＧの抜き間隔ｂが残し幅ｃと同じもしくはそれ以上であっても良い。
パターンＦＧ１の導電性膜７は、ゲート電極端子１６と電気的に接続されている。また、パターンＦＧ２、ＦＧ３の導電性膜７は、ゲート電極端子１６と電気的に分離されている。パターンＦＧ１とパターンＦＧ２との間、またパターンＦＧ２とパターンＦＧ３との間において、図１７および図１８に示すように、導電性膜７が設けられていない。これは前記実施の形態１で図８を参照して説明したパターニング時において、不要な導電性膜７および絶縁膜２をエッチングによって除去することによって、パターンＦＧ１、ＦＧ２、ＦＧ３として形成することができる。
前述したように、ゲート−ドレイン間容量を低減することは、パワーＭＩＳＦＥＴの帰還容量および入力容量を低減することとなる。したがって、ゲート−ドレイン間容量を構成する導電性膜７が形成されないようにすれば、ゲート−ドレイン間容量を低減することができる。本実施の形態２では、パターンＦＧ１、パターンＦＧ２、パターンＦＧ３に分離した構造とすることにより、前記実施の形態１で説明した不純物漏れを低減したことによる特性の向上と共に、ゲート−ドレイン間容量を低減することができる。本実施の形態２の半導体装置（図１７参照）のゲート−ドレイン間容量は、前記実施の形態１の半導体装置（図１１参照）および本発明者らが検討した半導体装置（図４参照）に対して、約２割低減することができる。
また、ゲート電極端子１６の図１７の左右方向における幅の寸法は、ゲート抵抗低減のために最外周側に広くするのがより望ましい。広くする程度としては、例えば図１７に示すように、パターンＦＧ２とゲート電極端子１６の重なり幅Ｘが、重ならない幅Ｙより広くすることが考えられる。ここで、パターンＦＧ２は電位固定されていない場合、パターンＦＧ２とゲート電極端子１６間の固定容量の影響が少ないため、広げても容量の影響を小さくできる。
このため、パターンＦＧ２は電位固定しない方（接地電位や電源電位に接続しない方）が望ましい。
しかし、寄生ＭＩＳＦＥＴの影響の抑制が必要な場合には、接地電位等に固定しても良い。
また、パターンＦＧ３については、後の実施の形態４で述べるように、接地電位等に固定するのが望ましい。
また、パターンＦＧ１とパターンＦＧ２との間、およびパターンＦＧ２とパターンＦＧ３との間であって、基板１の表面側にｐ−型半導体領域１９が設けられている。これは前記実施の形態１で図９を参照して説明したチャネル層を構成するｐ−型半導体領域９を形成する工程で導入された不純物によって構成することができる。
（実施の形態３）
前記実施の形態１では、不純物導入工程において、不純物漏れを防止するために、ゲート電極と電気的に接続された導電性膜から構成される１つのパターンＦＧが、外周電極端子まで引き延ばされるように設けられている場合について説明した。また、前記実施の形態２では、ゲート−ドレイン間容量を低減するために、前記実施の形態１の１つのパターンＦＧを３つに分割した場合について説明した。本実施の形態３では、前記実施の形態１の１つのパターンＦＧを２つに分割した場合について説明する。
本実施の形態３の半導体装置は、ｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを有するものである。図１９は本実施の形態３における半導体装置の要部断面図であり、図２０は図１９に対応した要部平面図である。なお、本実施の形態３におけるパワーＭＩＳＦＥＴを備えたチップＣＨＰとして図１３を参照することができ、図中のＸ−Ｘ’線の断面が図１９で示す断面に対応している。
本実施の形態３の半導体装置は、パワーＭＩＳＦＥＴが設けられるアクティブ領域Ａおよびその外周で耐圧構造が設けられる外周領域Ｂを有する基板１を備えている。また、外周領域Ｂの基板１上に絶縁膜２を介して設けられた導電性膜７から構成され、それぞれが分離した２つのパターン（分離パターン）、すなわち、パターンＦＧ１およびパターンＦＧ２を備えている。さらに、ゲート電極６と電気的に接続され、導電性膜７の上層に設けられるゲート電極端子１６を構成するＡｌを主成分とする金属膜と、を備えている。
不純物導入工程における不純物漏れを防止する観点およびゲート−ドレイン間容量を低減する観点からの最適条件から、本実施の形態３に示すように、パターンを２分割とすることもできる。
また、ゲート間隔ａ、パターンＦＧの抜き間隔ｂ、パターンＦＧ２の残し幅ｃの関係も前記実施の形態２と同様のことが言える。
（実施の形態４）
前記実施の形態２で示した半導体装置（図１７参照）において、外周領域Ｂの最外周側に寄生ＭＩＳＦＥＴが形成されている。具体的には、最外周側のパターンＦＧ３の導電性膜７をゲート、パターンＦＧ３の絶縁膜２をゲート絶縁膜、ｎ−型単結晶シリコン層１Ｂに形成されているｐ−型半導体領域８およびｐ−型半導体領域１９をソース／ドレインとした寄生ＭＩＳＦＥＴが形成されている。
そこで、ｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを備えた本実施の形態４における半導体装置では、寄生ＭＩＳＦＥＴの動作を防止するために、寄生ＭＩＳＦＥＴのゲートを基板１と接地し、アクティブ領域Ａに設けられているパワーＭＩＳＦＥＴのドレイン電位と同電位となるようにしている。具体的には、寄生ＭＩＳＦＥＴのゲートと基板１とをコンタクトＣＮＴを介して接地している。
図２１および図２２に本実施の形態４の半導体装置の要部平面図を示し、コンタクトＣＮＴがチップＣＨＰのコーナ部で設けられた場合が図２１に示されており、チップＣＨＰのエッジ部で設けられた場合が図２２に示されている。また、本実施の形態４におけるパワーＭＩＳＦＥＴを備えたチップＣＨＰとして図１３を参照することができ、図１３中の破線で囲まれた領域が図２１および図２２で示す領域となる。また、図２３は本実施の形態４の半導体装置の要部断面図であり、図２１のＹ−Ｙ’線の断面を示す。
図２３に示すように、最外周電極端子１８は、基板１と電気的に接続されている。また、最外周側のパターンＦＧ３の導電性膜７上には、絶縁膜１２に形成されたコンタクト溝１４ａによって開口され、最外周電極端子１８と同一材料の金属膜が埋め込まれてなるコンタクトＣＮＴが設けられている。Ａｌ（アルミニウム）等の金属膜で形成された最外周電極端子１８と、最外周側のパターンＦＧ３の導電性膜７とコンタクトＣＮＴを介して接続されるＡｌ等で形成される金属配線とで電気的に接続している。すなわち、寄生ＭＩＳＦＥＴのゲートとなる最外周側のパターンＦＧ３の導電性膜７は、基板１の電位と同電位となる。
以上、コンタクトＣＮＴは、チップＣＨＰの１つのコーナ部（図２１参照）に設ける場合について説明したが、チップＣＨＰのコーナ部の全てに設けても良い。また、同様に、エッジ部（図２２参照）の全てに設けても良い。エッジ部にコンタクトＣＮＴを設ける場合より、コーナ部に設ける場合の方が、コーナ部では外部電極端子１８およびパターンＦＧ２の面積が大きいため、位置合わせのマージンを広く取ることができる。なお、コンタクトＣＮＴは、チップＣＨＰのコーナ部もしくはエッジ部に１つ以上設けられれば良い。
本実施の形態４における半導体装置は、外周領域Ｂの最内周側に設けられている最内周パターンであるパターンＦＧ１の導電性膜７が、パワーＭＩＳＦＥＴのゲート電極６と電気的に接続されている。また、外周領域Ｂの最外周側に設けられている最外周パターンであるパターンＦＧ３の導電性膜７が、コンタクトＣＮＴを介して基板１と電気的に接続されている。また、最内周パターンおよび最外周パターンを除くパターンＦＧ２の導電性膜７が、フローティングとなっている。
ここで、コンタクトＣＮＴは、例えば、コンタクト溝１４を形成する工程と同一の工程で、最外周側のパターンＦＧ３を構成する導電性膜７上の絶縁膜１２にコンタクト溝１４ａを形成し、最外周電極端子１８を構成する金属膜を形成する工程と同一の工程で、コンタクト溝１４ａに前記金属膜を埋め込むことによって形成される。
このように、最外周側に形成される寄生ＭＩＳＦＥＴのゲートを、コンタクトＣＮＴおよび最外周電極端子１８を介して基板１と同電位とすることによって、寄生ＭＩＳＦＥＴの動作を防止することができる。
（実施の形態５）
前記実施の形態４では、最内周パターンを構成するパターンＦＧ１と最外周パターンを構成するパターンＦＧ３との間のパターンＦＧ２は、パワーＭＩＳＦＥＴのゲート電極６、あるいは基板１などと電気的に接続されていないフローティングパターンである。
そこで、ｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを備えた本実施の形態５における半導体装置では、フローティングによる影響を防止するために、フローティングパターンであるパターンＦＧ２の導電性膜７を、最外周パターンであるＦＧ３の導電性膜７と同様に基板１と接地し、アクティブ領域Ａに設けられているパワーＭＩＳＦＥＴのドレイン電位と同電位となるようにしている。図２４に本実施の形態５の半導体装置の要部断面図、図２５に本実施の形態５の半導体装置の要部平面図を示す。なお、図２５の破線による囲み部の断面を図２４に示している。
図２１に示したように、互いに分離されたパターンＦＧ１、パターンＦＧ２およびパターンＦＧ３のうち、図２４および図２５に示すように、最外周パターンを構成するパターンＦＧ３とフローティングパターンを構成するパターンＦＧ２とが、部分的に接続されている。
これらパターンは、例えば、前記実施の形態１で図８を参照して説明したパターニング時において、最外周パターンを構成するパターンＦＧ３とフローティングパターンを構成するパターンＦＧ２とが接続されるように、不要な導電性膜７および絶縁膜２をエッチングによって除去することによって形成することができる。
このように、フローティングパターンの導電性膜７を、コンタクトＣＮＴおよび最外周電極端子１８を介して基板１と同電位とすることによって、寄生ＭＩＳＦＥＴの動作を防止することができる。
（実施の形態６）
前記実施の形態１〜５では半導体素子として、パワーＭＩＳＦＥＴを適用した場合について説明したが、本実施の形態６ではＩＧＢＴを適用した場合について説明する。図２６に、ＩＧＢＴを備えた半導体装置の要部断面図を示す。
図２６に示すように、ＩＧＢＴを備えた本実施の形態５の半導体装置は、パワーＭＩＳＦＥＴを備えた前記実施の形態２の半導体装置（図１７参照）と比較して、ｎ＋型単結晶シリコン基板１Ａの裏面にｐ＋型単結晶シリコン層１Ｃを追加した点が異なる。このようにＩＧＢＴはパワーＭＩＳＦＥＴと基本的には同一構造であり、パワーＭＩＳＦＥＴのドリフト領域であるドレイン領域とコレクタ領域とが対応し、ソース領域とエミッタ領域とが対応する。
ＩＧＢＴは、例えばパワーＭＩＳＦＥＴと同程度かそれ以上の耐圧を必要とするスイッチング装置に適用される。したがって、ＩＧＢＴが設けられるアクティブ領域Ａの外周であって、耐圧構造が設けられる外周領域Ｂにおいて、本発明を適用して不純物漏れを防止し、また耐圧を安定化することは、ＩＧＢＴの特性を向上する上で重要である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記実施の形態１〜５では、ｎチャネル型のトレンチゲート型パワーＭＩＳＦＥＴに適用した場合について説明したが、ｎチャネルＭＩＳＦＥＴを構成する部材の導電型を反対にしたｐチャネルＭＩＳＦＥＴにも適用することができる。
また、例えば、前記実施の形態２、３では、外周領域の基板上の絶縁膜を介して設けられた導電性膜のパターンを２つおよび３つに分割した場合について説明したが、４分割、更にそれ以上に分割した場合にも適用することができる。
また、例えば、前記実施の形態１〜６では、半導体基板としてシリコン基板を適用した場合について説明したが、ガリウムヒ素基板、炭化シリコン基板にも適用することができる。
本発明は、半導体装置、特に、パワー半導体素子を備えた半導体装置に有効で、とりわけパワーＭＩＳＦＥＴを備えた半導体装置の製造業に幅広く利用されるものである。
本発明者らが検討した製造工程中の半導体装置の要部断面図である。 図１に続く製造工程中の半導体装置の要部断面図である。 図２に続く製造工程中の半導体装置の要部断面図である。 図３に続く製造工程中の半導体装置の要部断面図である。 本発明者らが検討した製造工程中の半導体装置の要部断面図である。 本発明の実施の形態１における製造工程中の半導体装置の要部断面図である。 図６に続く製造工程中の半導体装置の要部断面図である。 図７に続く製造工程中の半導体装置の要部断面図である。 図８に続く製造工程中の半導体装置の要部断面図である。 図９に続く製造工程中の半導体装置の要部断面図である。 図１０に続く製造工程中の半導体装置の要部断面図である。 本発明の実施の形態１における半導体装置の製造フローチャートである。 本発明の実施の形態１における半導体装置の平面図である。 図１３を拡大した要部平面図である。 本発明者らが検討した製造工程中の半導体装置の要部断面図である。 本発明者らが検討した製造工程中の半導体装置の要部断面図である。 本発明の実施の形態２における半導体装置の要部断面図である。 図１７に対応した要部平面図である。 本発明の実施の形態３における半導体装置の要部断面図である。 図１９に対応した要部平面図である。 本発明の実施の形態４における半導体装置の要部平面図である。 本発明の実施の形態４における半導体装置の要部平面図である。 本発明の実施の形態４における半導体装置の要部断面図である。 本発明の実施の形態５における半導体装置の要部断面図である。 本発明の実施の形態５における半導体装置の要部平面図である。 本発明の実施の形態６における半導体装置の要部断面図である。 パワーＭＩＳＦＥＴの帰還容量および入力容量を説明する等価回路図である。
符号の説明
１ 基板
１Ａ ｎ＋型単結晶シリコン基板（半導体基板）
１Ｂ ｎ−型単結晶シリコン層（第１半導体領域）
１Ｃ ｐ＋型単結晶シリコン層
２ 絶縁膜
３ ｐ−型半導体領域（第２半導体領域）
４ 溝
５ ゲート絶縁膜
６ ゲート電極
７ 導電性膜
８ ｐ−型半導体領域（第３半導体領域）
９ ｐ−型半導体領域（第４半導体領域）
１１ ｎ＋型半導体領域（第５半導体領域）
１２ 絶縁膜
１３ コンタクト溝（浅溝）
１４、１４ａ コンタクト溝
１５ ｐ＋型半導体領域（第６半導体領域）
１６ ゲート電極端子
１７ ソース電極端子
１８ 最外周電極端子
１９ ｐ−型半導体領域
１０８ 漏れ領域
１１５ 漏れ領域
Ａ アクティブ領域（第１領域）
Ｂ 外周領域（第２領域）
ＣＨＰ チップ
ＣＮＴ コンタクト
ＦＧ、ＦＧ０、ＦＧ１、ＦＧ２、ＦＧ３ パターン

Claims (3)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）半導体素子が設けられる第１領域およびその外周で耐圧構造が設けられる第２領域を有する半導体基板の主面に、前記半導体素子のドリフト領域を構成する第１導電型の第１半導体領域を形成する工程、
    （ｂ）前記第２領域の前記第１半導体領域の表面側に、前記第１導電型とは反対の第２導電型の第２半導体領域を形成する工程、
    （ｃ）前記第２領域の最外周側の前記第１半導体領域の表面側に、前記第２半導体領域とは分離して前記第１導電型または前記第２導電型の第３半導体領域を形成する工程、
    （ｄ）前記半導体基板上に絶縁膜を形成する工程、
    （ｅ）前記絶縁膜上に導電性膜を形成する工程、
    （ｆ）前記導電性膜および前記絶縁膜を同時にパターニングすることによって、前記第１領域の所定の前記第１半導体領域および前記第２領域の所定の前記第１半導体領域を露出するパターンを形成する工程、
    （ｇ）前記工程（ｆ）の後、前記半導体基板の主面に対して、前記第２導電型の不純物を導入し、第４半導体領域を形成する工程。
  2. 請求項１記載の半導体装置の製造方法において、
    前記半導体素子は、前記ドリフト領域の電流を制御するトレンチゲートを有しており、
    （ｈ）前記工程（ｄ）と前記工程（ｅ）との間に、前記第１領域の前記第１半導体領域の表面側に、複数の溝を形成する工程、
    （ｉ）前記工程（ｈ）後、前記溝内に前記半導体素子のゲート絶縁膜を形成する工程、
    （ｊ）前記工程（ｆ）は、前記ゲート絶縁膜上であって前記溝内に前記導電性膜が埋め込まれた前記トレンチゲートを形成すること、
    を含むことを特徴とする半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    （ｋ）前記第１領域の前記第４半導体領域の表面に前記第１導電型の不純物を導入し、第５半導体領域を形成する工程、
    （ｌ）隣接する前記トレンチゲート間に設けられるように、前記第４半導体領域の表面側に前記第５半導体領域を貫通し、前記溝より浅い浅溝を形成する工程、
    （ｍ）前記工程（ｌ）の後、前記半導体基板の主面に対して、前記第２導電型の不純物を導入し、前記第４半導体領域内にて前記浅溝の底部を覆うように前記第２導電型の第６半導体領域を形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
JP2007175114A 2007-07-03 2007-07-03 半導体装置の製造方法 Active JP5285874B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2007175114A JP5285874B2 (ja) 2007-07-03 2007-07-03 半導体装置の製造方法
US12/132,610 US7825480B2 (en) 2007-07-03 2008-06-04 Power semiconductor device and manufacturing method of the same
US12/889,343 US8546223B2 (en) 2007-07-03 2010-09-23 Semiconductor device and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007175114A JP5285874B2 (ja) 2007-07-03 2007-07-03 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2013116577A Division JP5876008B2 (ja) 2013-06-03 2013-06-03 半導体装置

Publications (2)

Publication Number Publication Date
JP2009016482A JP2009016482A (ja) 2009-01-22
JP5285874B2 true JP5285874B2 (ja) 2013-09-11

Family

ID=40220766

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007175114A Active JP5285874B2 (ja) 2007-07-03 2007-07-03 半導体装置の製造方法

Country Status (2)

Country Link
US (2) US7825480B2 (ja)
JP (1) JP5285874B2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010056380A (ja) * 2008-08-29 2010-03-11 Panasonic Corp 半導体装置及びその製造方法
JP5453903B2 (ja) * 2009-04-28 2014-03-26 富士電機株式会社 ワイドバンドギャップ半導体装置
JP2011124464A (ja) * 2009-12-14 2011-06-23 Toshiba Corp 半導体装置及びその製造方法
JP5957171B2 (ja) * 2010-06-30 2016-07-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP5665567B2 (ja) * 2011-01-26 2015-02-04 株式会社東芝 半導体素子
US20130068008A1 (en) * 2011-03-17 2013-03-21 Baker Hughes Incorporated High temperature piezoresistive strain gauges made of silicon-on-insulator
EP2725623B1 (en) * 2011-09-08 2019-10-30 Fuji Electric Co., Ltd. Semiconductor device
US10441670B2 (en) * 2012-08-28 2019-10-15 Sensor Electronic Technology, Inc. Storage device including ultraviolet illumination
KR20140067445A (ko) * 2012-11-26 2014-06-05 삼성전기주식회사 전력 반도체 소자
JP6164636B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164604B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
US9818837B2 (en) * 2014-12-10 2017-11-14 Semiconductor Components Industries, Llc Process of forming an electronic device having an electronic component
JP6844228B2 (ja) * 2016-12-02 2021-03-17 富士電機株式会社 半導体装置および半導体装置の製造方法
DE102016015475B3 (de) * 2016-12-28 2018-01-11 3-5 Power Electronics GmbH IGBT Halbleiterstruktur
JP2018085531A (ja) * 2018-01-05 2018-05-31 ローム株式会社 半導体装置
JP7443673B2 (ja) * 2019-04-15 2024-03-06 富士電機株式会社 炭化珪素半導体装置
JP7048659B2 (ja) * 2020-04-07 2022-04-05 ローム株式会社 半導体装置
JP7262672B2 (ja) 2020-06-04 2023-04-21 三菱電機株式会社 半導体装置および電力変換装置
JP7641156B2 (ja) * 2021-03-30 2025-03-06 ローム株式会社 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5972175A (ja) * 1982-10-18 1984-04-24 Nec Corp 半導体装置
JPH04127540A (ja) * 1990-09-19 1992-04-28 Nec Corp 絶縁ゲート電界効果トランジスタ
JP4932088B2 (ja) * 2001-02-19 2012-05-16 ルネサスエレクトロニクス株式会社 絶縁ゲート型半導体装置の製造方法
JP3708057B2 (ja) * 2001-07-17 2005-10-19 株式会社東芝 高耐圧半導体装置
JP2003347547A (ja) * 2002-05-27 2003-12-05 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
JP4945055B2 (ja) * 2003-08-04 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4955222B2 (ja) * 2005-05-20 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US8546223B2 (en) 2013-10-01
US20110014761A1 (en) 2011-01-20
US7825480B2 (en) 2010-11-02
JP2009016482A (ja) 2009-01-22
US20090008708A1 (en) 2009-01-08

Similar Documents

Publication Publication Date Title
JP5285874B2 (ja) 半導体装置の製造方法
JP4945055B2 (ja) 半導体装置およびその製造方法
JP4860102B2 (ja) 半導体装置
US7791135B2 (en) Insulated gate silicon carbide semiconductor device and method for manufacturing the same
JPH11284174A (ja) トレンチ技術を使用したフィ―ルド結合型パワ―ｍｏｓｆｅｔバスア―キテクチャ
CN101677109A (zh) 半导体装置及其制造方法
JPH04146674A (ja) 半導体装置及びその製造方法
JP3219045B2 (ja) 縦型ｍｉｓｆｅｔの製造方法
US12376331B2 (en) Semiconductor power device and method of manufacturing the same
KR100290913B1 (ko) 고전압 소자 및 그 제조방법
JP5876008B2 (ja) 半導体装置
JP3489362B2 (ja) 半導体装置及びその製造方法
US20230146397A1 (en) Semiconductor device
TW202520883A (zh) 半導體裝置及其製造方法
TWI896370B (zh) 碳化矽金屬氧化物半導體場效電晶體及其製造方法
JP2008004872A (ja) 半導体装置
JP4794141B2 (ja) 半導体素子及びその製造方法
US20230299194A1 (en) Semiconductor device and method of manufacturing the same
US20230042721A1 (en) Semiconductor device and manufacturing method of semiconductor device
KR100479426B1 (ko) 고전압 소자의 구조 및 그 제조 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100618

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121113

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130603

R150 Certificate of patent or registration of utility model

Ref document number: 5285874

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350