CN101677109A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种能够防止垂直于源－漏方向上的耐压低下的、能够增大对于过电压、过电流的耐性的半导体装置及其制造方法。本发明的半导体装置包括P型半导体基板(201)、N型扩散区域(202)、在N型扩散区域(202)内形成的P型主体区域(206)、在N型扩散区域(202)内形成的P型埋入扩散区域(204)、在P型主体区域(206)内形成的N型源区域(208)和P型主体接触区域(209)、在N型扩散区域(202)内形成的N型漂移区域(207)、在N型漏区域(207)内形成的N型漏区域(210)、在P型主体区域(206)上形成的栅绝缘膜和在该栅绝缘膜上形成的栅电极(211)，在垂直于源－漏方向的剖面上，P型埋入扩散区域(204)离开P型主体区域(206)的距离大于栅电极(211)离开P型主体区域(206)的距离。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，尤其涉及LDMOS晶体管及其制造方法。
背景技术
历来，利用LDMOS晶体管(横向双扩散金属氧化物晶体管)的切换速度快、电压驱动系统易于使用等特点，作为高功率/高耐压领域的主要器件，LDMOS晶体管广泛应用于交换式调节器、各种驱动器和DC-CD转换器等。
一般而言，根据OFF(非导通)时的耐压(击穿电压)和ON(导通)时的导通电阻来表示LDMOS晶体管的性能。但是，在通常情况下，上述两项呈折衷(对立)关系，即，难以同时实现高耐压和低导通电阻。因此，如何同时实现这两者，是一直以来的研究课题。
图15、图16(a)、图16(b)以及图17表示了一种现有的LDMOS晶体管(例如，参照专利文献1)。图15是表示在P型半导体基板上形成的N型沟道LDMOS晶体管的平面概略图，图16(a)和图16(b)是沿着图15中的L1-L2方向(LDMOS晶体管的沟道的长度方向，即，源-漏方向，以下也称之为L方向)的剖面概略图。图17是沿着图15中的W1-W2方向(LDMOS晶体管的沟道的宽度方向，即，垂直于源-漏方向的方向，以下也称之为W方向)的剖面概略图。
如图16(a)所示，N型沟道LDMOS晶体管包括P型半导体基板1、设在P型半导体基板1上的P型外延层2、在P型半导体基板1和P型外延层2的界面部分形成的P型埋入扩散区域4。
在上述P型外延层2内设有P型主体区域6、P型扩散区域4a和N型漂移区域7，其中，形成上述P型扩散区域4a的目的是在上述P型主体区域6和上述P型埋入扩散区域4之间实现良好的电连接。另外，在平面上与上述P型主体区域6彼此分离的位置形成N型漂移区域7。
另外，在P型主体区域6内形成N型源区域8和P型主体接触区域9，在N型漂移区域7内形成N型漏区域10。此外，在P型主体区域6上隔着栅绝缘膜(未图示)而形成栅电极11。
另外，在N型源区域8和P型主体接触区域9上形成源接触部8b和源电极8a。通过该源电极8a，N型源区域8和P型主体区域6实现相同电位的电连接。此外，在N型漏区域10上形成漏接触部10b和漏电极10a，在源电极8a和漏电极10a之间设有栅板(gate plate)12。
一般而言，为了测定N型沟道LDMOS晶体管的非导通(OFF)时的耐压，将源电极8a以及栅电极11设定为GND电位，并且向漏电极10a施加正电位。按照这样的操作在漏-源电极之间施加反偏压时，在某电压值下耗尽层内的电场达到临界电场，从而发生雪崩击穿(avalanche breakdown)，漏-源电极之间突然产生电流。此时施加的电压即是晶体管的耐压值。
一般在LDMOS晶体管的L方向上，在漏-源电极之间施加反偏压时，电场集中到漏侧的栅边缘(gate edge)(图16(a)中的A)，是导致耐压降低的要因。
因此，要提高耐压，重要的是缓和该栅边缘的电场。另外，电场集中于栅边缘附近会导致电荷多少残留于栅绝缘膜中，从而有可能降低可靠性。因此，从提高晶体管的可靠性的方面来看，缓和栅边缘的电场也具有重要意义。
图16(b)表示在该LDMOS晶体管的源电极8a和栅电极11设为GND电位，并且向漏电极10a施加正电位时的L方向上电位的等电位线的一部分(虚线)。
如图16(b)所示，在漏-源电极之间施加反偏压时，虽然从P型主体区域6扩散耗尽层，但是由于P型埋入扩散区域4和栅板12的存在，使耗尽层向漏侧偏移，从而能够缓和表面电场。由此，漏侧的栅边缘(图16(b)中的A)的电场被缓和，从而能够增大耐压。该技术能够有效地改善耐压和导通电阻之间的折衷关系。
图18、图19(a)、图19(b)、图20(a)和图20(b)表示另一种现有LDMOS晶体管(例如，参照专利文献2)。图18是表示在P型半导体基板上形成的N型沟道LDMOS晶体管的平面概略图，图19(a)和图19(b)是沿着图18中的L1-L2方向的剖面概略图，图20(a)和图20(b)是沿着图18中的W1-W2方向的剖面概略图。
如图19(a)所示，该LDMOS晶体管包括P型半导体基板101、设在P型半导体基板101上的N型外延层102、在P型半导体基板101和N型外延层102的界面部分形成的N型埋入层103。
上述N型外延层102包括P型埋入扩散区域104、与上述P型埋入扩散区域104相邻而设的N型扩散区域105、与上述P型埋入扩散区域104相接触的P型主体区域106、与上述P型主体区域106相邻而设的N型漂移区域107。
另外，P型主体区域106内形成了N型源区域108和P型主体接触区域109，在N型漂移区域107内形成了N型漏区域110。
在P型主体区域106上，隔着栅绝缘膜而形成有栅电极111。还在N型漏区域110上形成漏接触部110a和漏电极110b，在N型源区域108和P型主体接触区域109上形成源接触部108a和源电极108b。通过源电极108b，建立N型源区域108和P型主体区域106之间的同电位电连接。
该LDMOS晶体管与例如在专利文献1中所述的现有LDMOS晶体管的最大区别在于：在该LDMOS晶体管，P型主体区域106形成于N型漂移层102的内部，P型主体区域106和P型半导体基板101之间处于良好的电分离状态。在图15、图16(a)、图16(b)和图17所示的专利文献1的现有LDMOS晶体管，P型主体区域6通过第2P型扩散区域4a和P型埋入扩散区域4，与P型半导体基板1构成良好的电连接。通常，由于P型半导体基板1被固定于GND电位，因此，P型主体区域6和N型源区域8也被固定于GND电位。
在电路上，例如在电源和GND之间的多段中串联N型沟道晶体管的情况下，配置于电源侧的N型沟道晶体管的导通(ON)时的源区域的电位大致上被固定在电源电压。因此，相对于P型半导体基板(通常是GND电位)，要求源区域具有相当于电源电压的耐压。
如上所述，在要求源区域相对P型半导体基板(通常是GND电位)具有相当于电源电压的耐压的情况下，由于专利文献1所记载的现有LDMOS晶体管的源区域和P型半导体基板(通常是GND电位)彼此电连接，源区域被固定在GND电位，因此无法使用该LDMOS晶体管。
另一方面，专利文献2所记载的现有LDMOS晶体管，其源区域和P型半导体基板(GND电位)处于良好的电分离状态，因此，即使要求具有相当于电源电压的耐压的情况下，也能够使用该LDMOS晶体管。与专利文献1所记载的现有LDMOS晶体管相比较，在电路上的利用范围广是其效果所在。
此外，图19(b)表示了在专利文献2的现有LDMOS晶体管的漏-源电极之间施加反偏压时，L方向(图18中的L1-L2方向)上电位的等电位线的一部分(虚线)。可以看出，由于P型埋入扩散区域104的存在，耗尽层容易移到漏侧，能够充分缓和栅边缘(图19(b)中的A)的电场，从而能够提高耐压。
但是，对于上述专利文献2所记载的LDMOS晶体管，当与上述专利文献1所记载的LDMOS晶体体同样引出栅配线时，会出现以下的问题。
图20(a)是沿着W方向(图18中的W1-W2)的剖面概略图。如图20(a)所示，W方向上的剖面结构不同于L方向上(图18中的L1-L2)的剖面结构，在横方向上，栅电极111离开P型主体区域106的距离，大于P型埋入扩散区域104离开P型主体区域106的距离。在漏-源电极之间施加反偏压时，如图20(b)所示，出现不同于L方向上的剖面结构的电位分布，即电场集中于P型埋入扩散区域104的底部(图20(b)中的B)。
这是由于栅电极111离开P型主体区域106的距离大于P型埋入扩散区域104离开P型主体区域106的距离，从而P型埋入扩散区域104的电场缓和效果下降所致。其结果，W方向上的耐压低于L方向上的耐压，最终导致LDMOS晶体管整体的耐压降低。
此外，在W方向上的耐压低于L方向上的耐压的情况下，向漏区域施加电涌(surge)等的过电压、过电流时，雪崩击穿发生由W方向所支配，从而无法有效利用具有大宽度的沟道。即，电涌耐性低也是问题之一。
一般而言，向LDMOS晶体管的漏区域施加电涌等的过电压、过电流时，首先，因该过电压所致的电场位增大，在漏区域近旁发生雪崩击穿。然后，由于在此发生的空穴向P型主体区域扩散时的电位差，由N型漏区域和P型主体区域和N型源区域构成的寄生二极(bipolar)被导通。其结果，大电流从漏区域流入源区域，最终导致热破坏。
一般而言，为了增大LDMOS晶体管对于过电压、过电流的电涌耐性，重要的是使雪崩击穿均匀分散于装置整体。尤其是在排列多个LDMOS晶体管的情况下，由于晶体管的沟道宽度W变大，因此，重要是将W方向上的耐压设计得高于L方向上的耐压，雪崩击穿的发生由L方向所支配，这样可以有效利用大沟道宽度W。
专利文献1：日本专利申请公开特开平7-05413号公报，公开日：1995年2月21日。
专利文献2：美国第6979875B2号专利说明书，登记日：2005年12月27日。
发明内容
本发明是鉴于上述课题而开发的，其目的在于提供一种通过防止发生LDMOS晶体管的W方向上的耐压降低，从而改善导通电阻和耐压之间的折衷(trade off)关系，进而增强对于电涌等的过电压、过电流耐性的半导体装置及其制造方法。
为了达到上述目的，本发明的半导体装置包括第1导电型半导体基板、在上述半导体基板上形成的第2导电型区域、在上述第2导电型区域内形成的第1导电型主体区域、在上述第2导电型区域内、在上述第1导电型半导体基板和上述第1导电型主体区域之间与上述第1导电型主体区域相接触而形成的第1导电型埋入扩散区域、在上述第1导电型主体区域内形成的第2导电型源区域和第1导电型主体接触区域、在上述第2导电型区域内的与上述第1导电型主体区域相离的位置上形成的第2导电型漂移区域、在上述第2导电型漂移区域内形成的第2导电型漏区域、在上述第1导电型主体区域上形成的栅绝缘膜、以及在上述栅绝缘膜上形成的栅电极，在垂直于源-漏方向的剖面上，上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于上述栅电极离开上述第1导电型主体区域的距离。
根据上述结构，比较于上述专利文献2等现有技术所揭示的在垂直于源-漏方向的剖面上栅电极离开主体区域的距离大于第1导电型扩散区域远离主体区域的距离的结构，本发明的半导体装置具有在垂直于源-漏方向的剖面上第1导电型埋入扩散区域离开主体区域的距离大于栅电极离开主体区域的距离的结构，因此能够大幅缓和P型埋入区域底部的电场集中，显著提高半导体装置的耐压。
另外，本发明的半导体装置，包括第1导电型半导体基板、在上述半导体基板上形成的第2导电型区域、在上述第2导电型区域内形成的第1导电型主体区域、在上述第2导电型区域内的、在上述第1导电型半导体基板和上述主体区域之间与上述主体区域相接触而形成的第1导电型埋入扩散区域、在上述主体区域内形成的第2导电型源区域和第1导电型主体接触区域、在上述源区域上形成且与上述第2导电型源区域的源电极电连接的金属配线、在上述第2导电型区域内的与上述第1导电型主体区域相离的位置上形成的第2导电型漂移区域、在上述第2导电型漂移区域内形成的第2导电型漏区域、在上述主体区域上形成的栅绝缘膜、在上述栅绝缘膜上形成的栅电极，在垂直于源-漏方向的剖面上，上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于上述金属配线离开上述第1导电型主体区域的距离。
根据上述结构，本发明的半导体装置，由于在垂直于源-漏方向的剖面上，第1导电型埋入扩散区域离开主体区域的距离大于金属配线离开主体区域的距离，因此能够大幅缓和P型埋入区域底部的电场集中，显著提高半导体装置的耐压。
此外，本发明的半导体装置制造方法，包括准备第1导电型半导体基板的工序、在上述第1导电型半导体基板上形成第2导电型区域的工序、在上述第2导电型区域内形成第1导电型主体区域的工序、在上述第2导电型区域内的、在上述第1导电型半导体基板和上述第1导电型主体区域之间与上述第1导电型主体区域相接触而形成第1导电型埋入扩散区域的工序、在上述主体区域内形成第2导电型源区域和第1导电型主体接触区域的工序、在上述第2导电型区域内的与上述第1导电型主体区域相离的位置上形成第2导电型漂移区域的工序、在上述第2导电型漂移区域内形成第2导电型漏区域的工序、在上述第1导电型主体区域上形成栅绝缘膜的工序、在上述栅绝缘膜上形成栅电极的工序，其中，在垂直于源-漏方向的剖面上，上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于上述栅电极离开上述第1导电型主体区域的距离。
根据上述半导体装置制造方法，根据上述结构，比较于上述专利文献2等现有技术所揭示的在垂直于源-漏方向的剖面上栅电极离开主体区域的距离大于第1导电型扩散区域远离主体区域的距离的结构，本发明的半导体装置具有在垂直于源-漏方向的剖面上第1导电型埋入扩散区域离开主体区域的距离大于栅电极离开主体区域的距离的结构，因此能够大幅缓和P型埋入区域底部的电场集中，显著提高半导体装置的耐压。
本发明的半导体装置制造方法，包括准备第1导电型半导体基板的工序、在上述第1导电型半导体基板上形成第2导电型区域的工序、在上述第2导电型区域内形成第1导电型主体区域的工序、在上述第2导电型区域内的、在上述第1导电型半导体基板和上述第1导电型主体区域之间与上述主体区域相接触而形成第1导电型埋入扩散区域的工序、在上述第1导电型主体区域内形成第2导电型源区域和第1导电型主体接触区域的工序、在上述源区域上形成与上述源区域的源电极电连接的金属配线的工序、在上述第2导电型区域内的、与上述第1导电型主体区域相离的位置上形成第2导电型漂移区域的工序、在上述第2导电型漂移区域内形成第2导电型漏区域的工序、在上述第1导电型主体区域上形成栅绝缘膜的工序、在上述栅绝缘膜上形成栅电极的工序，其中：在垂直于源-漏方向的剖面上，上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于上述金属配线离开上述第1导电型主体区域的距离。
根据上述半导体装置制造方法，由于在垂直于源-漏方向的剖面上，第1导电型埋入扩散区域离开主体区域的距离大于金属配线离开主体区域的距离，因此能够大幅缓和P型埋入区域底部的电场集中，显著提高半导体装置的耐压。
根据本发明，在LDMOS晶体管等半导体装置，可防止沟道方向为原因的耐压低下，能够改善导通电阻和耐压之间的折衷关系，进而增大对于电涌等的过电压、过电流的耐性。
附图说明
图1是实施方式1的N型沟道LDMOS晶体管的平面图。
图2(a)是沿着图1中L1-L2方向的剖面概略图。
图2(b)是用于说明在图1所示的N型沟道LDMOS晶体管，将源电极和栅电极设定成GND电位，并在漏电极施加正电位的状态下的L方向上的电位分布的剖面图。
图3(a)表示在图1所示的N型沟道LDMOS晶体管，W方向上的耐压对于从P型主体区域至P型埋入扩散区域的延长距离X’的依赖性的曲线图。
图3(b)是表示图3(a)的X’例如是0μm时的W方向上的电位分布的剖面图。
图3(c)是表示图3(a)的X’例如是16μm时的W方向上的电位分布的剖面图。
图4(a)表示在图1所示的N型沟道LDMOS晶体管，从P型主体区域至栅电极211的延长距离Y’发生变化时的Y’和W方向上的耐压的关系的图。
图4(b)是表示图4(a)的Y’例如是1μm时的W方向上的电位分布的剖面图。
图4(c)是表示图4(a)的Y’例如是20μm时的W方向上的电位分布的剖面图。
图5(a)是沿着图1的W1-W2方向的剖面概略图。
图5(b)是表示在图1所示的N型沟道LDMOS晶体管，将源电极和栅电极设定成GND电位，并在漏电极施加正电位的状态下的W方向上的电位分布的剖面图。
图6是实施方式2的N型沟道LDMOS晶体管的平面图。
图7(a)是沿着图6的W1-W2方向的剖面概略图。
图7(b)是表示在图6所示的N型沟道LDMOS晶体管，W方向上的耐压和(X’-Y’)的关系的图。
图8是实施方式3的N型沟道LDMOS晶体管的平面图。
图9(a)是沿着图8中L1-L2方向的剖面概略图。
图9(b)是表示在图8所示的N型沟道LDMOS晶体管，将源电极和栅电极设定成GND电位，并在漏电极施加正电位的状态下的L方向上的电位分布的剖面图。
图10(a)是沿着图8的W1-W2方向的剖面概略图。
图10(b)是表示在图8所示的N型沟道LDMOS晶体管，将源电极和栅电极设定成GND电位，并在漏电极施加正电位的状态下的W方向上的电位分布的剖面图。
图11是实施方式4的N型沟道LDMOS晶体管的平面图。
图12(a)是沿着图11的W1-W2方向的剖面概略图。
图12(b)是表示在图11所示的N型沟道LDMOS晶体管，W方向上的耐压和(X’-Y’)的关系的图。
图13(a)是作为实施方式5来说明实施方式1、2的N型沟道LDMOS晶体管制造工程的剖面图。
图13(b)是作为实施方式5来说明实施方式1、2的N型沟道LDMOS晶体管制造工程的剖面图。
图13(c)是作为实施方式5来说明实施方式1、2的N型沟道LDMOS晶体管制造工程的剖面图。
图14(a)是作为实施方式6来说明实施方式3、4的N型沟道LDMOS晶体管制造工程的剖面图。
图14(b)是作为实施方式6来说明实施方式3、4的N型沟道LDMOS晶体管制造工程的剖面图。
图14(c)是作为实施方式6来说明实施方式3、4的N型沟道LDMOS晶体管制造工程的剖面图。
图14(d)是作为实施方式6来说明实施方式3、4的N型沟道LDMOS晶体管制造工程的剖面图。
图15是专利文献1所揭示的现有N型沟道LDMOS晶体管的平面概略图。
图16(a)是沿着图15中L1-L2方向的剖面概略图。
图16(b)是表示在图15所示的N型沟道LDMOS晶体管，将源电极和栅电极设定成GND电位，并在漏电极施加正电位的状态下的L方向上的电位分布的剖面图。
图17是沿着图15的W1-W2方向的剖面概略图。
图18是在专利文献2所揭示的现有N型沟道LDMOS晶体管，进行与专利文献1所揭示的现有N型沟道LDMOS晶体管相同的配线时的平面概略图。
图19(a)是沿着图18中L1-L2方向的剖面概略图。
图19(b)是表示在图18所示的N型沟道LDMOS晶体管，将源电极和栅电极设定成GND电位，并在漏电极施加正电位的状态下的L方向上的电位分布的剖面图。
图20(a)是沿着图18的W1-W2方向的剖面概略图。
图20(b)是表示在图18所示的N型沟道LDMOS晶体管，将源电极和栅电极设定成GND电位，并在漏电极施加正电位的状态下的W方向上的电位分布的剖面图。
附图标记说明
1，101，201        P型半导体基板(第1导电型半导体基板)
2                  P型外延层
102                N型外延层
202                N型扩散区域(第2导电型区域)
103                N型高浓度埋入扩散层
4，104，204        P型埋入扩散区域(第1导电型埋入扩散区域)
4a                 P型扩散区域
105                N型扩散区域
6，106，206        P型主体区域(第1导电型主体区域)
7，107，207        N型漂移区域(第2导电型漂移区域)
8，108，208        N型源区域(第2导电型源区域)
8a，108a，208a     源电极
8b，108b，208b     源接触部
10，110，210       N型漏区域(第2导电型漏区域)
10a，110a，210a    漏电极
10b，110b，210b    漏接触部
11，111，211       栅电极
12                 栅板(gate plate)
213                源区域的金属配线
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
(实施方式1)
图1是实施方式1的N型沟道LDMOS晶体管的平面图，图2(a)和图2(b)是L方向(图1中的L1-L2方向)上的剖面图，图5(a)和图5(b)是W方向(图1中的W1-W2方向)上的剖面概略图。
本实施方式的N型沟道LDMOS晶体管如图2(a)所示，包括P型半导体基板201、在上述P型半导体基板201上形成的N型扩散区域202。在上述N型扩散区域202内形成用于缓和表面电场的P型埋入扩散区域204、P型主体区域206、N型漂移区域207。上述N型漂移区域207与上述P型主体区域206在平面上彼此分离。
此外，上述N型扩散区域202除了是扩散区域，还可由外延层形成。
另外，在P型主体区域206内形成N型源区域208和P型主体接触区域209，在N型漂移区域207内形成了N型漏区域210。在P型主体区域206上隔着栅绝缘膜而形成栅电极211。
此外，在N型漏区域210上形成漏接触部210b和漏电极210a，在N型源区域208和P型主体接触区域209上形成源接触部208b和源电极208a。通过源电极208a，建立N型源区域208和P型主体区域206的同电位电连接。
另外，在上述N型扩散区域202内、在上述半导体基板201和上述主体区域206之间形成上述P型埋入扩散区域204，该P型埋入扩散区域204与上述主体区域206相接触。
其中，P型主体区域206、N型漂移区域207和P型埋入扩散区域204的浓度小于P型主体接触区域209和漏接触部210b的浓度，而大于N型扩散区域202的浓度。
本发明的N型沟道LDMOS晶体管如图5(a)所示，其特征在于：为缓和表面电场而设的P型埋入扩散区域204在W方向(图5(a)中的水平方向)上离开P型主体区域206的距离大于栅电极211离开P型主体区域206的距离(X’≥Y’)。根据上述结构，能够大大缓解P型埋入扩散区域204底部的电场集中，增大W方向上的耐压。
以下，具体说明本发明的上述结构对于作为以往技术的问题的W方向上的耐压低下的改善效果。
首先，关于在W方向上的P型埋入扩散区域204的电场缓和效果，参照附图进行说明。图3(a)表示W方向上的耐压和从P型主体区域206至P型埋入扩散区域204的延长距离X’的关系，图3(b)是从P型主体区域206至P型埋入扩散区域204的延长距离X’为0μm时的电位分布，图3(c)表示X’是16μm时的电位分布。
如图3(a)所示，随着从P型主体区域206至P型埋入扩散区域204的延长距离X’的增大，W方向上的耐压也增大。理由是：例如X’为0μm时，电位集中在P型埋入扩散区域204的底部(图3(b)中的B)，从而耐压降低，而P型埋入扩散区域204从P型主体区域206充分延长(X’＝16μm)时，如图3(c)所示，P型埋入扩散区域204的底部的电场被充分缓和，耐压也随之增大。
下面，参照附图说明栅电极211对W方向上的耐压的影响。图4(a)表示将从P型主体区域206至P型埋入扩散区域204的延长距离X’固定在16μm，并且从P型主体区域206至栅电极211的延长距离Y’发生变化的情况下，延长距离Y’和W方向上的耐压的关系。如图4(a)所示，W方向上的耐压在延长距离Y’从与延长距离X’(16μm)相近的水平变大时大幅降低。理由是：例如延长距离Y’为1μm时，与上述相同，P型埋入扩散区域204底部的电场得以充分缓和(图4(b))，而在栅电极211从P型主体区域206充分延长(Y’＝20μm)，并且满足X’≥Y’时，P型埋入扩散区域204的电场缓和效果降低。
从而，根据本发明的上述结构，通过将从P型主体区域206至P型埋入扩散区域204的延长距离X’设计得大于L方向(图2(a)中的水平方向)上的从P型主体区域206至P型埋入扩散区域204的延长距离X(参照图2(a))，能够缓解P型埋入扩散区域204底部(图3(b)中的B)的电场，从而增大W方向上的耐压。
另外，关于本发明的N型沟道LDMOS晶体管，在其漏-源电极之间施加反偏压时，如表示L方向(图1中的L1-L2)上的电位分布的图2(b)所示，漏侧的栅边缘(图2(b)中的A)的电场被P型埋入扩散区域204充分缓和，因此，在确保同样的耐压情况下，能够提高N型漂移区域207的浓度，从而降低导通电阻，改善耐压和导通抵抗之间折衷关系。
此外，在本发明的N型沟道LDMOS晶体管，从P型主体区域206至P型埋入扩散区域204的W方向上的延长距离X’大于(X’≥X)L方向上的延长距离(图2(a)中的X)。
根据上述结构，能够设计成W方向上的耐压高于L方向上的耐压的结构。即，通过适当设定P型埋入扩散区域204和栅极211的位置关系，将决定LDMOS晶体管整体的耐压的方向确定在L方向上，则不用考虑W方向上的耐压降低的问题。
另一方面，关于L方向上的耐压，在漏-源电极之间施加反偏压时，如图2(b)所示，栅边缘(图2(b)中的A)区域的电场被P型埋入扩散区域204充分缓和，在确保同样的耐压的情况下，能够将N型漂移领区域207设定成高浓度，因此能够降低导通电阻。
从而，向漏区域210施加电涌等的过电压、过电流时，雪崩击穿会在L方向上发生。这样，例如在排列多个LDMOS晶体管的情况下，能够有效利用大的沟道宽度W，从而能够大幅提高电涌耐性。
根据上述结构，在LDMOS晶体管，能够防止W方向上的耐压低下，并且能改善导通电阻和耐压之间的折衷关系，进而能够增强对于电涌等的过电压、过电流的耐性。
(实施方式2)
以下，参照附图对实施方式2的N型沟道LDMOS晶体管进行说明。关于那些在上述实施方式中已出现过的结构要素，其参照符号与上述相同。并且，省略与这些相同结构要素相关的详细说明。图6是实施方式2的N型沟道LDMOS晶体管的平面图，图7(a)是沿着图6中的W1-W2方向的剖面概略图。图6所示的沿着L1-L2方向的剖面结构与实施方式1中的N型沟道LDMOS晶体管的剖面结构(图2(a))相同。另外，图7(b)表示(X’-Y’)和N型沟道LDMOS晶体管的耐性的关系。
如图6和图7(a)所示，本实施方式的N型沟道LDMOS晶体管与图1所示实施方式1的不同之处在于：在W方向(图6中的W1-W2)上的栅电极211的从P型主体区域206的延长距离Y’比L方向(图6中的L1-L2)上的栅电极211的从P型主体区域206的延长距离(图中的Y)小。
如图7(b)所示，在固定了W方向上的从P型主体区域206至P型埋入扩散区域204的延长距离X’的情况下，使栅电极211和P型主体区域206分离，即，(X’-Y’)变小时，P型埋入扩散区域204对于电场缓和的影响变小，电场集中于P型埋入扩散区域204的底部，耐压降低(图4(c)中的B)。
因此，在本实施方式的N型沟道LDMOS晶体管，通过将W方向(图6中的W1-W2)上的从P型主体区域206至栅电极211的延长距离Y’设定得小于L方向(图6中的L1-L2)上的延长距离(图6中的Y)，能够进一步提高W方向上的耐压高于L方向上的耐压的程度。
(实施方式3)
在实施方式1和实施方式2的N型沟道LDMOS晶体管，对P型埋入扩散区域204和栅电极211之间的位置关系进行了说明。在晶体管不导通时，与栅电极211同样，源区域的金属配线213也被固定在GND电位，因此，P型埋入扩散区域204和源区域的金属配线213的位置关系也很重要。
在以下的实施方式3和实施方式4的N型沟道LDMOS晶体管，对P型埋入扩散区域204和设在源区域上的源区域金属配线213的位置关系进行说明。
图8是实施方式3的N型沟道LDMOS晶体管的平面图，图9(a)和图9(b)是L方向(图8中的L1-L2)上的剖面概略图，图10(a)和图10(b)是W方向(图8中的W1-W2)上的剖面概略图。
本发明的N型沟道LDMOS晶体管，其特征在于：用于缓和表面电场的P型埋入扩散区域204在W方向上离开P型主体区域206的距离大于源区域的金属配线213离开P型主体区域206的距离(X’≥Y’，参照图10(a))。
如图10(b)所示，由于P型埋入扩散区域204在W方向上离开P型主体区域206的距离大于源区域的金属配线213离开P型主体区域206的距离，因此能够大幅缓和P型埋入扩散区域204底部的电场集中(图4(c)中的B)。上述电场集中是现有技术的课题。
此外，本发明的N型沟道LDMOS晶体管，其特征还在于：设计成在W方向上P型埋入扩散区域204离开P型主体区域206的延长距离X’，大于在L方向上P型埋入扩散区域204离开P型主体区域206的延长距离(图9(a)中的X)(X’≥X)。
由此，能够将W方向的耐压设定得高于L方向上的耐压。其结果，LDMOS晶体管的耐压被决定在L方向，不用考虑在W方向上发生耐压低下的问题。
另一方面，关于L方向上的耐压，在漏-源电极之间施加反偏压时，如图9(b)所示，栅边缘(图9(b)中的A)区域的电场被P型埋入扩散区域204充分缓和，在确保同样的耐压的情况下，能够将N型漂移区域207设定成高浓度，从而能够降低导通电阻。
另外，在漏区域施加电涌等过电压、过电流时，雪崩击穿会先在L方向上发生。因此，例如在排列多个LDMOS晶体管的情况下，能够有效利用大的沟道宽度W，从而能够大幅提高电涌耐性。
从而，根据本发明的LDMOS晶体管，能够防止W方向上的耐压低下，并能改善导通电阻和耐压之间的折衷关系，进而能够增强对于电涌等的过电压、过电流的耐性。
(实施方式4)
以下，参照附图对实施方式4的N型沟道LDMOS晶体管进行说明。图11是实施方式4的N型沟道LDMOS晶体管的平面图，图12(a)是沿着图11中的W1-W2方向的剖面概略图。图11所示沿着L1-L2方向的剖面结构与实施方式3的N型沟道LDMOS晶体管的剖面结构(图2(a))相同。另外，图12(b)表示(X’-Y’)和N型沟道LDMOS晶体管的耐性的关系。
实施方式4如图11和图12(a)所示，其与图8所示的实施方式3的N型沟道LDMOS晶体管的不同之处在于：在W方向(图11中的W1-W2)上的金属配线213离开P型主体区域206的延长距离Y’比L方向(图11中的L1-L2)上的金属配线213离开P型主体区域206的延长距离(图中的Y)小。
如图12(b)所示，在固定了W方向上的从P型主体区域206至P型埋入扩散区域204的延长距离X’的情况下，使金属配线213和P型主体区域206分离，即，使(X’-Y’)变小时，P型埋入扩散区域204对于电场缓和的影响变小，电场集中在P型埋入扩散区域204的底部，耐压降低(图4(c)中的B)。
因此，本实施方式的N型沟道LDMOS晶体管的特征在于：将W方向上的栅电极211离开P型主体区域206的延长距离Y’设定得小于L方向(图11中的L1-L2)上的栅电极211离开P型主体区域206的延长距离(图中的Y)。其结果，能够将W方向上的耐压设定得高于L方向上的耐压。
(实施方式5)
以下，作为实施方式5，参照附图对第1、实施方式2的N型沟道LDMOS晶体管的制造方法进行说明。
图13(a)、13(b)和13(c)是用于说明本发明的实施方式1、2的N型沟道LDMOS晶体管的制造方法的概略图。
如图13(a)所示，为形成N型沟道LDMOS晶体管，先准备P型半导体基板201。向上述P型半导体基板201注入N型杂质，通过进行高温干燥(drive in)时产生的热扩散，在所希望的深度形成N型扩散区域202。作为N型杂质例如可使用磷，注入能量例如在2MeV以上，剂量1.0×1013cm-2以下。另外，例如使用能够对应于高能量注入的厚膜的抗蚀剂，采用光刻技术等对注入区域进行开口作业，形成图案，从而规定注入杂质的区域。此外，在N型扩散区域202表面的一部分形成LOCOS酸化膜(图13(a)、图13(b)和13(c)中阴影线表示的部分)。
然后，如图13(b)所示，通过注入例如硼等P型杂质，形成P型主体区域206。关于形成P型埋入扩散区域204，例如在1MeV以上的高能量注入条件下注入硼来实施。此时，P型扩散区域204在W方向延长，延长到相对于此后形成的栅极211更远离P型主体区域206的位置。并且，将W方向上的从P型主体区域206到P型扩散区域204的延长距离X’被设计得比L方向上的延长距离大(图13(c)中的X)大(X’≥Y’、X’≥X)。这些尺寸关系都可以通过抗蚀膜来规定。另外，形成P型扩散区域204，使其在P型主体区域206的底部侧与该P型主体区域206相接触。即，在N型扩散区域202内的P型半导体基板201和P型主体区域206之间形成P型扩散区域204，并且，该P型扩散区域204与P型主体区域206相接触。然后，在与P型主体区域206相离的位置上，在例如300KeV以上的能量注入条件下注入例如磷等N型杂质，形成N型漂移区域207。形成该N型漂移区域207的目的在于降低导通电阻，从而避免LDMOS晶体管耐压下降。
然后，如图13(c)所示，在N型扩散区域202的表面区域形成栅绝缘膜(未图示)，再形成栅电极211，该栅电极211横跨P型主体区域206的一部分和LOCOS酸化膜(阴影线部分)的一部分。该栅电极211例如可通过以下方法形成：使用CVD(Chemicl VaporDeposition：化学气相沉积)法形成掺磷多晶硅膜，然后使用光刻技术在上述形成的抗蚀层上形成图形，再通过干性蚀刻技术等对上述多晶硅膜进行加工。
栅电极211按照以下方式形成。在实施方式1的N型沟道LDMOS晶体管中，使W方向(图1中的W1-W2)上的栅电极211离开P型主体区域206的延长距离Y’大于L方向上的栅电极211离开P型主体区域206的延长距离(图中的Y)。
然后，例如通过注入磷或者砷，形成N型源区域208和N型漏区域210，与此同时，例如通过注入硼等形成P型主体接触区域209。
然后，在此虽然未图示，在表面上例如通过常压CVD方法形成酸化膜，通过回流(reflow)，减小表面段差。然后，在栅电极211、N型漏区域210、N型源区域208和P型主体接触区域209上，分别在上述酸化膜上进行接触蚀刻形成开口。进而，还可以使用溅镀方法形成铝膜，然后通过光刻和干性蚀刻形成图案，形成金属电极。
(实施方式6)
以下，作为实施方式6，参照附图对实施方式3、4的N型沟道LDMOS晶体管的制造方法进行说明。
图14(a)、14(b)、14(c)和14(d)是用于说明本发明的实施方式3、4的N型沟道LDMOS晶体管的制造方法的概略图。
图14(a)与上述实施方式5的图13(a)相同。
然后，如图14(b)所示，通过注入例如硼等P型杂质，形成P型主体区域206。关于形成P型埋入扩散区域204，例如在1MeV以上的高能量注入条件下注入硼而实施。此时，P型埋入扩散区域204在W方向延长，延长到相对于此后形成的金属配线213更远离P型主体区域206的位置。并且，使得W方向上的P型扩散区域204从P型主体区域206离开的延长距离X’被设计成比L方向上的P型扩散区域204从P型主体区域206离开的延长距离(图14(c)中的X)大(X’≥Y’、X’≥X)。这些尺寸关系都可以通过抗蚀膜来规定。然后，在与P型主体区域206相离的位置上，在例如300KeV以上的能量注入条件下注入例如磷等N型杂质，形成N型漂移区域207。形成该N型漂移区域207的目的在于降低导通电阻，从而避免LDMOS晶体管耐压下降。
然后，如图14(c)所示，在N型扩散区域202的表面区域形成栅绝缘膜(未图示)，再形成栅电极211，该栅电极211横跨P型主体区域206的一部分和LOCOS酸化膜(阴影线部分)的一部分。该栅电极211例如可通过以下方法形成：使用CVD(Chemicl VaporDeposition：化学气相沉积)法形成掺磷多晶硅膜，然后使用光刻技术在上述形成的抗蚀层上形成图形，再通过干性蚀刻技术等对上述多晶硅膜进行加工。
然后，通过注入磷或者砷，形成N型源区域208、N型漏区域210。与此同时，通过注入硼等形成P型主体接触区域209。
然后，如图14(d)所示，在表面上例如通过常压CVD方法形成酸化膜，通过回流减小表面段差。然后，在栅电极211、N型漏区域210、N型源区域208和P型主体接触区域209上，分别在上述酸化膜上进行接触蚀刻，形成开口。此外，还可以例如使用溅镀方法形成铝膜，然后通过光刻和干性蚀刻形成图案，形成源电极208a、漏电极210a和金属配线213。另外，可在形成源电极208a和漏电极210a的同时形成金属配线213，也可先形成源电极208a和漏电极210a后形成金属配线213。
此时，按照以下方式形成源区域的金属配线。在实施方式4的N型沟道LDMOS晶体管中，使W方向(图11中的W1-W2)上的源区域的金属配线213离开P型主体区域206的延长距离Y’小于L方向上的源区域的金属配线213离开P型主体区域206的延长距离(图14(d)中的Y)。
另外，在上述各实施方式的半导体装置及其制造方法，优选是垂直于源-漏方向的剖面上的上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于沿着源-漏方向的剖面上的上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离。
由此，在上述各实施方式的半导体装置，能够将垂直于上述源-漏方向的耐压设定得高于源-漏方向上的耐压，因此，半导体装置的耐压被决定在源-漏方向。从而，向漏区域施加电涌等的过电压、过电流时，在垂直于源-漏方向的方向上首先发生雪崩击穿，因此能够有效利用大的沟道，增大电涌耐性。尤其是排列多个上述实施方式的半导体装置时，能够有效利用大的沟道。
此外，在上述各实施方式的半导体装置及其制造方法优选是，垂直于源-漏方向的剖面上的上述栅电极的离开上述第1导电型主体区域的距离小于沿着源-漏方向的剖面上的上述栅电极离开上述第1导电型主体区域的距离。
由此，能够防止在漏侧的栅边缘发生电场集中，能够进一步提高半导体装置的耐压，改善导通电阻和耐压之间的折衷关系，从而能够增大对于电涌等的过电压、过电流的耐性。
此外，在上述各实施方式的半导体装置及其制造方法优选是，上述第2导电型区域由扩散区域或者外延层形成。
由此，可根据情况，以扩散区域或者外延层形成第2导电型区域。
本发明能够适用于半导体界面及其制造方法，尤其是，能够用于交换式调节器和各种驱动器、DC-DC转换器等，适用于高功率/高耐压区域的器件用途。

Claims (16)

1.一种半导体装置，包括第1导电型半导体基板、
在上述半导体基板上形成的第2导电型区域、
在上述第2导电型区域内形成的第1导电型主体区域、
在上述第2导电型区域内、在上述第1导电型半导体基板和上述第1导电型主体区域之间与上述第1导电型主体区域相接触而形成的第1导电型埋入扩散区域、
在上述第1导电型主体区域内形成的第2导电型源区域和第1导电型主体接触区域、
在上述第2导电型区域内的与上述第1导电型主体区域相离的位置上形成的第2导电型漂移区域、
在上述第2导电型漂移区域内形成的第2导电型漏区域、
在上述第1导电型主体区域上形成的栅绝缘膜、以及
在上述栅绝缘膜上形成的栅电极，
在垂直于源-漏方向的剖面上，上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于上述栅电极离开上述第1导电型主体区域的距离。
2.根据权利要求1所述的半导体装置，其特征在于：
垂直于源-漏方向的剖面上的上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于沿着源-漏方向的剖面上的上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离。
3.根据权利要求1所述的半导体装置，其特征在于：
垂直于源-漏方向的剖面上的上述栅电极的离开上述第1导电型主体区域的距离小于沿着源-漏方向的剖面上的上述栅电极离开上述第1导电型主体区域的距离。
4.根据权利要求1所述的半导体装置，其特征在于：
上述第2导电型区域由扩散区域或者外延层形成。
5.一种半导体装置，包括第1导电型半导体基板、
在上述半导体基板上形成的第2导电型区域、
在上述第2导电型区域内形成的第1导电型主体区域、
在上述第2导电型区域内的、在上述第1导电型半导体基板和上述主体区域之间与上述主体区域相接触而形成的第1导电型埋入扩散区域、
在上述主体区域内形成的第2导电型源区域和第1导电型主体接触区域、
在上述源区域上形成且与上述第2导电型源区域的源电极电连接的金属配线、
在上述第2导电型区域内的与上述第1导电型主体区域相离的位置上形成的第2导电型漂移区域、
在上述第2导电型漂移区域内形成的第2导电型漏区域、
在上述主体区域上形成的栅绝缘膜、
在上述栅绝缘膜上形成的栅电极，
在垂直于源-漏方向的剖面上，上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于上述金属配线离开上述第1导电型主体区域的距离。
6.根据权利要求5所述的半导体装置，其特征在于：
垂直于源-漏方向的剖面上的上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于沿着源-漏方向的剖面上的上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离。
7.根据权利要求5所述的半导体装置，其特征在于：
垂直于源-漏方向的剖面上的上述金属配线的离开上述第1导电型主体区域的距离小于沿着源-漏方向的剖面上的上述金属配线离开上述第1导电型主体区域的距离。
8.根据权利要求5所述的半导体装置，其特征在于：
上述第2导电型区域由扩散区域或者外延层形成。
9.一种半导体装置制造方法，包括准备第1导电型半导体基板的工序、
在上述第1导电型半导体基板上形成第2导电型区域的工序、
在上述第2导电型区域内形成第1导电型主体区域的工序、
在上述第2导电型区域内的、在上述第1导电型半导体基板和上述第1导电型主体区域之间与上述第1导电型主体区域相接触而形成第1导电型埋入扩散区域的工序、
在上述主体区域内形成第2导电型源区域和第1导电型主体接触区域的工序、
在上述第2导电型区域内的与上述第1导电型主体区域相离的位置上形成第2导电型漂移区域的工序、
在上述第2导电型漂移区域内形成第2导电型漏区域的工序、
在上述第1导电型主体区域上形成栅绝缘膜的工序、
在上述栅绝缘膜上形成栅电极的工序，
其中，在垂直于源-漏方向的剖面上，上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于上述栅电极离开上述第1导电型主体区域的距离。
10.根据权利要求9所述的半导体装置制造方法，其特征在于：
垂直于源-漏方向的剖面上的上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于沿着源-漏方向的剖面上的上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离。
11.根据权利要求9所述的半导体装置制造方法，其特征在于：
垂直于源-漏方向的剖面上的上述栅电极的离开上述第1导电型主体区域的距离小于沿着源-漏方向的剖面上的上述栅电极离开上述第1导电型主体区域的距离。
12.根据权利要求9所述的半导体装置制造方法，其特征在于：
上述第2导电型区域由扩散区域或者外延层形成。
13.一种半导体装置制造方法，包括准备第1导电型半导体基板的工序、
在上述第1导电型半导体基板上形成第2导电型区域的工序、
在上述第2导电型区域内形成第1导电型主体区域的工序、
在上述第2导电型区域内的、在上述第1导电型半导体基板和上述第1导电型主体区域之间与上述主体区域相接触而形成第1导电型埋入扩散区域的工序、
在上述第1导电型主体区域内形成第2导电型源区域和第1导电型主体接触区域的工序、
在上述源区域上形成与上述源区域的源电极电连接的金属配线的工序、
在上述第2导电型区域内的、与上述第1导电型主体区域相离的位置上形成第2导电型漂移区域的工序、
在上述第2导电型漂移区域内形成第2导电型漏区域的工序、
在上述第1导电型主体区域上形成栅绝缘膜的工序、
在上述栅绝缘膜上形成栅电极的工序，
其中：在垂直于源-漏方向的剖面上，上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于上述金属配线离开上述第1导电型主体区域的距离。
14.根据权利要求13所述的半导体装置制造方法，其特征在于：
垂直于源-漏方向的剖面上的上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离大于沿着源-漏方向的剖面上的上述第1导电型埋入扩散区域离开上述第1导电型主体区域的距离。
15.根据权利要求13所述的半导体装置制造方法，其特征在于：
垂直于源-漏方向的剖面上的上述金属配线的离开上述第1导电型主体区域的距离小于沿着源-漏方向的剖面上的上述金属配线离开上述第1导电型主体区域的距离。
16.根据权利要求13所述的半导体装置制造方法，其特征在于：
上述第2导电型区域由扩散区域或者外延层形成。
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