JP2007088334A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】P−型半導体基板1上には、N−型エピタキシャル層2が形成され、このN−型エピタキシャル層2には、環状のP型ボディ拡散領域4が形成されている。P型ボディ拡散領域4には、N+型ソース拡散領域5とP+型ボディコンタクト領域6とが形成されている。N−型エピタキシャル層2には、N+型ドレイン拡散領域8が形成されている。ゲート電極10は、N+型ソース拡散領域5とN+型ドレイン拡散領域8との間のP型ボディ拡散領域4上に配置されている。P−型半導体基板1とN−型エピタキシャル層2とに跨って、N+型埋め込み拡散層14が形成され、N+型埋め込み拡散層14とP型ボディ拡散領域4との間には、P型埋め込み拡散層15がそれらに接して形成されている。
【選択図】 図1
Description
図6は、リサーフ構造が適用された横型二重拡散MOSFET(Laterally Double diffused Metal Oxide Semiconductor Field Effect Transistor:LDMOSFET)の構造を示す図解的な断面図である。
そこで、この発明の目的は、リサーフ構造を採用しながら基板電位とソース電位とを異ならせることができる半導体装置およびその製造方法を提供することである。
請求項4記載の発明は、第1導電型の半導体基板に前記第1導電型とは異なる前記第2導電型の不純物を導入する工程と、この工程の後に、前記半導体基板上に前記第2導電型の下側半導体層をエピタキシャル成長させる工程と、前記下側半導体層に前記第1導電型の不純物を導入する工程と、この工程の後に、前記下側半導体層上に前記第2導電型の上側半導体層をエピタキシャル成長させる工程と、前記上側半導体層上にゲート電極を形成する工程と、前記上側半導体層の前記ゲート電極と対向する部分を含む環状の領域に前記第1導電型の不純物を導入して、ボディ領域を形成する工程と、前記ボディ領域に前記第2導電型の不純物を導入して、ソース領域を形成する工程と、前記上側半導体層の前記ボディ領域に囲まれた領域において、前記ボディ領域から離間した領域に前記第2導電型の不純物を導入して、ドレイン領域を形成する工程とを含むことを特徴とする、半導体装置の製造方法である。
図1は、この発明の一実施形態に係るLDMOSFETの構造を示す図解的な断面図である。このLDMOSFETは、P−型半導体基板1上に、半導体層としてのN−型エピタキシャル層2と、このN−型エピタキシャル層2の周囲(側方)を取り囲む環状の分離領域としてのP型分離拡散領域3とが形成されている。
また、N−型エピタキシャル層2上には、ゲート電極10が形成されている。このゲート電極10は、その一端が、N+型ソース拡散領域5とN+型ドレイン拡散領域8との間に配置されたフィールド酸化膜9上に乗り上げ、他端が、P型ボディ拡散領域4のN+型ソース拡散領域5とN+型ドレイン拡散領域8との間に介在する部分上に配置されている。
このような構成により、N−型エピタキシャル層2において、P型ボディ拡散領域4およびP型埋め込み拡散層15に囲まれた領域がドリフト領域として機能し、ドレイン電極とソース電極との間(ドレイン−ソース間)に高電圧が印加されたときに、その領域(ドリフト領域)を完全に空乏化させることができる。その結果、ドレイン−ソース間の電界分布を均一化することができ、局所的な電界集中を防止することができ、高耐圧化を図ることができる。また、このようなリサーフ構造を採用しないLDMOSFETと同程度の耐圧で十分であれば、N−型エピタキシャル層2の不純物濃度を高くすることにより、オン抵抗の低減を図ることができる。
次に、図2Bに示すように、P−型半導体基板1上に所定膜厚(たとえば、4.5μm)の下側半導体層としての下側N−型エピタキシャル層16が堆積され、その後、下側N−型エピタキシャル層16にP型不純物(たとえば、ボロン)が所定の注入量および注入エネルギー(たとえば、注入量1.5E+14cm−2、加速電圧50keV)で注入されて、下側分離拡散領域11およびP型埋め込み拡散層15が形成される。下側N−型エピタキシャル層16が堆積されると、N+型埋め込み拡散層14中のN型不純物がP−型半導体基板1中だけでなく下側N−型エピタキシャル層16中にも拡散し、N+型埋め込み拡散層14が下側N−型エピタキシャル層16側にも拡がっていく。
図3は、この発明の他の実施形態に係るMOSFETの構造を示す図解的な断面図である。このMOSFETは、P−型半導体基板21上に、半導体層としてのN−型エピタキシャル層22と、このN−型エピタキシャル層2の周囲(側方)を取り囲む環状の分離領域としてのP型分離拡散領域23とが形成されている。
N−型エピタキシャル層22の表面は、N+型拡散領域28、N+型ドレイン拡散領域29、およびP−型ウエル領域24においてN型ドリフト領域27よりもN+型拡散領域28側の領域を除いて、フィールド酸化膜30により覆われている。
このような構成によっても、ドレイン電極とソース電極との間に高電圧が印加されたときに、N型ドリフト領域27を完全に空乏化させることができる。その結果、ドレイン−ソース間の電界分布を均一化することができ、局所的な電界集中を防止することができ、高耐圧化を図ることができる。また、このようなリサーフ構造を採用しないMOSFETと同程度の耐圧で十分であれば、N型ドリフト領域27の不純物濃度を高くすることにより、オン抵抗の低減を図ることができる。
さらに、N−型活性層43上には、ゲート電極50が形成されている。このゲート電極50は、その一端が、N+型ドレイン拡散領域46とN+型ソース拡散領域47との間に配置されたフィールド酸化膜49に乗り上げ、他端が、P型ボディ拡散領域45のN+型ドレイン拡散領域46とN+型ソース拡散領域47との間に介在する部分上に配置されている。
P−型ウエル領域63の表層部には、P型ボディ拡散領域65とN−型ドリフト領域66とが、互いに間隔を空けて形成されている。P型ボディ拡散領域65の表層部には、N+型ソース拡散領域67とP+型ボディコンタクト拡散領域68とが形成されている。そして、N+型拡散領域64、N+型ソース拡散領域67およびP+型ボディコンタクト拡散領域68には、ソース電極が接続されている。一方、N−型ドリフト領域66の表層部には、N+型ドレイン拡散領域69が形成されている。このN+型ドレイン拡散領域69には、ドレイン電極が接続されている。
また、P−型半導体基板61上には、ゲート電極71が形成されている。このゲート電極71は、その一端が、N+型ソース拡散領域67とN+型ドレイン拡散領域69との間に配置されたフィールド酸化膜70上に乗り上げ、他端が、P型ボディ拡散領域65のN+型ソース拡散領域67とN+型ドレイン拡散領域69との間に介在する部分上に配置されている。
このような構成によっても、ドレイン電極とソース電極との間に電圧が印加されたときに、N−型ドリフト領域66を完全に空乏化させることができるので、高耐圧化を図ることができる。また、N−型ディープウエル領域62により、MOS構造がP−型半導体基板61から電気的に分離しているので、基板電位とソース電位とを同じにする必要がない。しかしながら、この図5に示す構造では、N−型ディープウエル領域62を形成するために、高温での熱拡散処理を長時間にわたって行わなければならず、図1および図3に示す構造と比較して、生産効率が低い。また、そのような熱拡散処理を行うための専用の炉が必要になる。さらに、N−型ディープウエル領域62を形成する際に、深さ方向(P−型半導体基板61厚み方向)だけでなく、その深さ方向に直交する横方向にも不純物が拡散するため、LDMOSFETの平面サイズが大きくなってしまう。
また、各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、上記の実施形態におけるP型の部分がN型であり、N型の部分がP型であってもよい。
2 N−型エピタキシャル層
3 P型分離拡散領域
4 P型ボディ拡散領域
5 N+型ソース拡散領域
8 N+型ドレイン拡散領域
10 ゲート電極
13 P+型基板コンタクト拡散領域
14 N+型埋め込み拡散層
15 P型埋め込み拡散層
16 下側N−型エピタキシャル層
17 上側N−型エピタキシャル層
21 P−型半導体基板
22 N−型エピタキシャル層
23 P型分離拡散領域
24 P−型ウエル領域
25 N+型ソース拡散領域
27 N型ドリフト領域
29 N+型ドレイン拡散領域
31 ゲート電極
34 P+型基板コンタクト拡散領域
35 N+型埋め込み拡散層
36 P型埋め込み拡散層
Claims (4)
- 第1導電型の半導体基板と、
この半導体基板上に形成され、前記第1導電型とは異なる第2導電型を有する半導体層と、
前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第2導電型の第2導電型埋め込み層と、
前記半導体層の表層部に環状に形成され、前記第1導電型を有するボディ領域と、
このボディ領域の表層部に形成され、前記第2導電型を有するソース領域と、
前記半導体層の表層部において、前記ボディ領域に囲まれた領域内に前記ボディ領域から離間して形成され、第2導電型を有するドレイン領域と、
前記ボディ領域の前記ソース領域および前記ドレイン領域間に介在する部分上に配置されたゲート電極と、
前記第2導電型埋め込み層と前記ボディ領域との間に前記第2導電型埋め込み層および前記ボディ領域と接するように形成され、前記第1導電型を有する第1導電型埋め込み層とを含むことを特徴とする、半導体装置。 - 第1導電型の半導体基板と、
この半導体基板上に形成され、前記第1導電型とは異なる第2導電型を有する半導体層と、
前記半導体基板と前記半導体層とに跨って形成され、前記半導体層よりも不純物濃度が高い第2導電型の第2導電型埋め込み層と、
前記半導体層の表層部に形成され、前記第1導電型を有するウエル領域と、
このウエル領域の表層部に形成され、前記第2導電型を有するソース領域と、
前記ウエル領域の表層部に前記ソース領域から離間して形成され、前記第2導電型を有するドリフト領域と、
このドリフト領域の表層部に形成され、前記ドリフト領域よりも不純物濃度が高い前記第2導電型のドレイン領域と、
前記ウエル領域の前記ソース領域および前記ドリフト領域間に介在する部分上に配置されたゲート電極と、
前記第2導電型埋め込み層と前記ウエル領域との間に前記第2導電型埋め込み層および前記ウエル領域と接するように形成され、前記第1導電型を有する第1導電型埋め込み層とを含むことを特徴とする、半導体装置。 - 前記半導体基板上に前記半導体層の周囲を取り囲むように形成され、前記第1導電型を有する分離領域と、
この分離領域の表層部に形成され、前記分離領域よりも不純物濃度が高い前記第1導電型の基板コンタクト領域とをさらに含むことを特徴とする、請求項1または2記載の半導体装置。 - 第1導電型の半導体基板に前記第1導電型とは異なる前記第2導電型の不純物を導入する工程と、
この工程の後に、前記半導体基板上に前記第2導電型の下側半導体層をエピタキシャル成長させる工程と、
前記下側半導体層に前記第1導電型の不純物を導入する工程と、
この工程の後に、前記下側半導体層上に前記第2導電型の上側半導体層をエピタキシャル成長させる工程と、
前記上側半導体層上にゲート電極を形成する工程と、
前記上側半導体層の前記ゲート電極と対向する部分を含む環状の領域に前記第1導電型の不純物を導入して、ボディ領域を形成する工程と、
前記ボディ領域に前記第2導電型の不純物を導入して、ソース領域を形成する工程と、
前記上側半導体層の前記ボディ領域に囲まれた領域において、前記ボディ領域から離間した領域に前記第2導電型の不純物を導入して、ドレイン領域を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
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