JP2014192191A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の炭化珪素半導体基板に備える半導体装置を提供する。
【解決手段】ＭＯＳＦＥＴ部４０と、当該ＭＯＳＦＥＴ部４０においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部５０とを同一の炭化珪素半導体基板１１０に備える半導体装置１００であって、ＭＯＳＦＥＴ部４０においては、隣接するトレンチ１１８に挟まれた領域においてボディ層１１６からドリフト領域１１４に向けて張り出すようにして形成された第１張り出し領域１３４が形成され、保護ダイオード部５０においては、ボディ層１１６からドリフト層１１４に向けて張り出すようにして形成された複数の第２張り出し領域１３４ａが形成され、隣接する第２張り出し領域１３４ａの間隔Ｌ２は、隣接する第１張り出し領域１３４の間隔Ｌ１よりも広い。
【選択図】図１

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

図１０は、従来の半導体装置８００の断面図である。図１１は、従来の半導体装置８００の問題点を説明するために示す図である。図１１（ａ）は従来の半導体装置８００の要部断面図であり、図１１（ｂ）はその等価回路図である。
従来の半導体装置８００は、トレンチゲートパワーＭＯＳＦＥＴであって、図１０に示すように、ｎ^＋型の低抵抗半導体層８１２、低抵抗半導体層８１２上に位置するｎ⁻型のドリフト層８１４、ドリフト層８１４上に位置するｐ型のボディ層８１６、ボディ層８１６を開口しドリフト層８１４に達して形成してなるトレンチ８１８、ボディ層８１６内に配置されるとともに少なくとも一部をトレンチ８１８の内周面に露出させて形成してなる第１導電型のソース領域８２４、トレンチ８１８の内周面に形成してなるゲート絶縁層８２０、ゲート絶縁層８２０の内周面に形成してなるゲート電極層８２２、ゲート電極層８２２と絶縁されるとともにソース領域８２４と接して形成してなるソース電極層８３０を有する。なお、符号８２６はｐ^＋型のボディコンタクト領域を示し、符号８２８は層間絶縁層を示し、符号８３２はドレイン電極層を示し、符号８４０はＭＯＳＦＥＴ部を示す。

上記のように構成された従来の半導体装置８００においては、誘導性負荷でのスイッチング動作オフ時に生じるサージ電圧が半導体装置８００の耐圧を超えた場合に、アバランシェブレークダウンを起こし、生成した少数キャリアがボディ層８１６を経由してソース電極８３０に流れ込む（図１１（ｂ）中「Ｉａｖ１」参照。）。このとき、ソース領域８２４とボディ層８１６との間に電位差ＶＢＥが発生し、ソース領域８２４とボディ層８１６とドリフト層８１４とからなる寄生バイポーラトランジスタがターンオンし、当該寄生バイポーラトランジスタで増幅された過大電流（図１１（ｂ）中「Ｉａｖ２」参照。）がドリフト層８１４からソース領域８２４に流れて、当該過大電流による発熱で素子破壊に至る。近年では、セルの微細化が進み、抵抗成分Ｒ_Ｂが大きくなってきていることから、寄生バイポーラトランジスタがターンオンし易くなり、上記の問題がより深刻になってきている。

従来、上記した問題を解決するために、ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の半導体基板に備える半導体装置が知られている（例えば、特許文献１参照。）。図１２は、従来の半導体装置９００の断面図である。

従来の半導体装置９００は、図１２に示すように、ＭＯＳＦＥＴ部９４０と、ＭＯＳＦＥＴ部９４０においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部９５０とを同一の半導体基板９１０に備える。そして、保護ダイオード部９５０においては、ボディ層９１６からドリフト層９１４の深い位置まで達する深いｐ型拡散領域９３４が形成されている。

従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、保護ダイオード部９５０においては、ＭＯＳＦＥＴ部９４０においてよりもドリフト層９１４の厚さが薄くなることから、ＭＯＳＦＥＴ部９４０においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、従来のトレンチゲートパワーＭＯＳＦＥＴ９００によれば、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部９４０でアバランシェブレークダウンを起こさなくなり、アバランシェ耐量を大きくすることが可能となる。

特開平１１−１９５７８８号

しかしながら、従来のトレンチゲートパワーＭＯＳＦＥＴ９００を炭化珪素半導体装置に適用するのは困難である。これは、炭化珪素半導体装置においては、イオン注入等によりｐ型不純物を深い位置まで導入するのが困難であるからである。なお、上記した事情は、ｐ型とｎ型とを逆にした半導体装置においても同様に存在する。

そこで、本発明は、上記した問題を解決することを目的とするもので、ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の炭化珪素半導体基板に備えるトレンチゲートパワーＭＯＳＦＥＴを提供することを目的とする。

［１］本発明の半導体装置は、ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の炭化珪素半導体基板に備える半導体装置であって、前記ＭＯＳＦＥＴ部は、第１導電型の低抵抗半導体層、前記低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達して形成してなるトレンチ、前記ボディ層内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第１導電型のソース領域、前記トレンチの内周面に形成してなるゲート絶縁層、前記ゲート絶縁層の内周面に形成してなるゲート電極層、前記ゲート電極層と絶縁されるとともに前記ソース領域と接して形成してなるソース電極層、及び、隣接する前記トレンチに挟まれた領域において前記ボディ層から前記ドリフト層に向けて張り出すようにして形成された第２導電型の第１張り出し領域を有し、前記保護ダイオード部は、第１導電型の低抵抗半導体層、前記低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、及び、前記ボディ層から前記ドリフト層に向けて張り出すようにして形成された複数の第２導電型の第２張り出し領域を有し、隣接する前記第２張り出し領域の間隔Ｌ２は、隣接する第１張り出し領域の間隔Ｌ１よりも広いことを特徴とする。

［２］本発明の半導体装置においては、前記第１張り出し領域の最深部及び第２張り出し領域の最深部は、前記トレンチの最深部よりも深い位置にあることが好ましい。

［３］本発明の半導体装置においては、前記第１張り出し領域の最深部及び第２張り出し領域の最深部は、前記トレンチの最深部よりも０．５μｍ〜４．５μｍの範囲内にある値だけ深い位置にあることが好ましい。

［４］本発明の半導体装置においては、前記間隔Ｌ２は、前記間隔Ｌ１の１．０５倍〜３．０倍の範囲内にあることが好ましい。

［５］本発明の半導体装置においては、前記第２張り出し領域は、前記第１張り出し領域と同一工程で形成されてなることが好ましい。

［６］本発明の半導体装置の製造方法は、本発明の半導体装置を製造するための半導体装置の製造方法であって、前記第１導電型の低抵抗半導体層及び当該低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、前記ドリフト層の表面における前記第１張り出し領域に対応する領域及び前記第２張り出し領域に対応する領域にイオン打ち込み法により第２導電型不純物を導入するとともに、当該第２導電型不純物の活性化アニール処理を行って前記第１張り出し領域及び前記第２張り出し領域を形成する張り出し領域形成工程と、前記ドリフト層の表面上に前記第２導電型のボディ層をエピタキシャル成長法により形成するボディ層形成工程と、前記ボディ層の表面における前記ソース領域となる領域に第１導電型不純物をイオン打ち込み法によって導入するとともに、当該第１導電型不純物の活性化アニール処理を行って前記ソース領域を形成するソース領域形成工程と、前記ボディ層を開口し前記ドリフト層に達するように前記トレンチを形成するトレンチ形成工程と、前記トレンチの内周面に前記ゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層の内周面に前記ゲート電極層を形成するゲート電極層形成工程と、前記ゲート電極層を覆うように層間絶縁層を形成する層間絶縁層形成工程と、前記ボディ層及び前記層間絶縁層を覆うように前記ソース電極層を形成するソース電極層形成工程とを含むことを特徴とする。

［７］本発明の第２の半導体装置の製造方法は、本発明の半導体装置を製造するための半導体装置の製造方法であって、前記第１導電型の低抵抗半導体層及び当該低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、前記ドリフト層の表面における前記第１張り出し領域に対応する領域及び前記第２張り出し領域に対応する領域に第２トレンチを形成するとともに、エピタキシャル成長法により前記第２トレンチを第２導電型の半導体材料で埋めることにより前記第１張り出し領域及び前記第２張り出し領域を形成する張り出し領域形成工程と、前記ドリフト層の表面上に前記第２導電型のボディ層をエピタキシャル成長法により形成するボディ層形成工程と、前記ボディ層の表面における前記ソース領域となる領域に第１導電型不純物をイオン打ち込み法によって導入するとともに、当該第１導電型不純物の活性化アニール処理を行って前記ソース領域を形成するソース領域形成工程と、前記ボディ層を開口し前記ドリフト層に達するように前記トレンチを形成するトレンチ形成工程と、前記トレンチの内周面に前記ゲート絶縁層を形成するゲート絶縁層形成工程と、前記ゲート絶縁層の内周面に前記ゲート電極層を形成するゲート電極層形成工程と、前記ゲート電極層を覆うように層間絶縁層を形成する層間絶縁層形成工程と、前記ボディ層及び前記層間絶縁層を覆うように前記ソース電極層を形成するソース電極層形成工程とを含むことを特徴とする。

［８］本発明の半導体装置の製造方法においては、前記張り出し領域形成工程において、前記第１張り出し領域の最深部及び第２張り出し領域の最深部が前記トレンチの最深部よりも深くなるように、前記第１張り出し領域の最深部及び第２張り出し領域を形成することが好ましい。

［９］本発明の半導体装置の製造方法においては、前記張り出し領域形成工程においては、前記第１張り出し領域の最深部及び第２張り出し領域の最深部が前記トレンチの最深部よりも０．５μｍ〜４．５μｍの範囲内にある値だけ深くなるように、前記第１張り出し領域の最深部及び第２張り出し領域を形成することが好ましい。

［１０］本発明の半導体装置の製造方法においては、前記張り出し領域形成工程においては、前記間隔Ｌ２が前記間隔Ｌ１の１．０５倍〜３．０倍の範囲内になるように、前記第１張り出し領域の最深部及び第２張り出し領域を形成することが好ましい。

本発明の半導体装置によれば、後述する図１及び図２に示すように、保護ダイオード部における第２張り出し領域の間隔Ｌ２が、ＭＯＳＦＥＴ部における第１張り出し領域の間隔Ｌ１よりも広いことから、保護ダイオード部においてはＭＯＳＦＥＴ部においてよりもドリフト層側へ空乏層が伸び難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、本発明の半導体装置によれば、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部でアバランシェブレークダウンを起こすことがなくなり、アバランシェ耐量を大きくすることが可能となる。

また、本発明の半導体装置によれば、第２導電型不純物を従来よりも浅い位置まで導入すればよいことから、ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の炭化珪素半導体基板に備える本発明の半導体装置を容易に実現することが可能となる。

また、本発明の半導体装置によれば、隣接するトレンチに挟まれた領域においてボディ層からドリフト層に向けて張り出すようにして形成された第１張り出し領域を有することから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くすることができるという効果も得られる。

本発明の半導体装置の製造方法によれば、上記のように優れた本発明の半導体装置を製造することができる。

実施形態１に係る半導体装置１００の断面図である。 実施形態１に係る半導体装置１００の作用効果を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態２に係る半導体装置の製造方法を説明するために示す図である。 従来の半導体装置８００の断面図である。 従来の半導体装置８００の問題点を説明するために示す図である。 従来の半導体装置９００の断面図である。

以下、本発明の半導体装置について、図に示す実施形態に基づいて説明する。

［実施形態１］
１．実施形態１に係る半導体装置
図１は、実施形態１に係る半導体装置１００の断面図である。
実施形態１に係る半導体装置１００は、図１に示すように、ＭＯＳＦＥＴ部４０と、当該ＭＯＳＦＥＴ部４０においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部５０とを同一の炭化珪素半導体基板１１０に備える半導体装置１００である。半導体装置１００は耐圧１２００ＶのパワーＭＯＳＦＥＴである。

ＭＯＳＦＥＴ部４０は、ｎ^＋型の低抵抗半導体層１１２、低抵抗半導体層１１２上に位置するｎ⁻型のドリフト層１１４、ドリフト層１１４上に位置するｐ型のボディ層１１６、ボディ層１１６を開口しドリフト層１１４に達して形成してなるトレンチ１１８、ボディ層１１６内に配置されるとともに少なくとも一部をトレンチ１１８の内周面に露出させて形成してなるｎ^＋型のソース領域１２４、トレンチ１１８の内周面に形成してなるゲート絶縁層１２０、ゲート絶縁層１２０の内周面に形成してなるゲート電極層１２２、ゲート電極層１２２と絶縁されるとともにソース領域１２４と接して形成してなるソース電極層１３０、及び、隣接するトレンチ１１８に挟まれた領域においてボディ層１１６からドリフト層１１４に向けて張り出すようにして形成されたｐ型の第１張り出し領域１３４を有する。なお、符号１２６はｐ^＋型のボディコンタクト領域を示し、符号１２８は層間絶縁層を示し、符号１３２はドレイン電極層を示す。

保護ダイオード部５０は、ｎ^＋型の低抵抗半導体層１１２、低抵抗半導体層１１２上に位置するｎ⁻型のドリフト層１１４、ドリフト層１１４上に位置するｐ型のボディ層１１６、及び、ボディ層１１６からドリフト層１１４に向けて張り出すようにして形成された複数のｐ型の第２張り出し領域１３４ａを有する。

低抵抗半導体層１１２の厚さは例えば５０μｍ〜５００μｍ（例えば３５０μｍ）であり、低抵抗半導体層１１２の不純物濃度は１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３（例えば５×１０^１８ｃｍ^−３）である。ドリフト層１１４の厚さは６．０μｍ〜５０μｍ（例えば１５μｍ）であり、ドリフト層１１４の不純物濃度は１×１０^１４ｃｍ^−３〜１×１０^１７ｃｍ^−３（例えば７×１０^１５ｃｍ^−３）である。ボディ層１１６の厚さは例えば１．０μｍ〜３．０μｍ（例えば２．０μｍ）であり、ボディ層１１６の不純物濃度は１×１０^１６ｃｍ^−３〜２×１０^１８ｃｍ^−３（例えば２×１０^１７ｃｍ^−３）である。

トレンチ１１８の深さは１．５μｍ〜５．０μｍ（例えば３．０μｍ）であり、トレンチ１１８のピッチは３．０μｍ〜１５μｍ（例えば５．０μｍ）である。
ゲート絶縁層１２０は、例えばＣＶＤ法により形成された二酸化珪素膜からなり、ゲート絶縁層１２０の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）である。
ゲート電極層１２２は低抵抗のポリシリコンからなる。

ソース領域１２４の深さは０．２μｍ〜１．０μｍ（例えば０．５μｍ）であり、ソース領域１２４の不純物濃度は１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３（例えば２×１０^１９ｃｍ^−３）である。
ボディコンタクト領域１２６の深さは０．２μｍ〜２．０μｍ（例えば０．５μｍ）であり、ボディコンタクト領域１２６の不純物濃度は１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３（例えば２×１０^１９ｃｍ^−３）である。
層間絶縁層１２８は、例えばＣＶＤ法により形成された二酸化珪素膜からなり、層間絶縁層１２８の厚さは０．５μｍ〜３．０μｍ（例えば１．０μｍ）である。

ソース電極層１３０は例えば下から順にＮｉ、Ｔｉ、Ａｌが積層された積層膜からなり、ソース電極層１３０の厚さは１．０μｍ〜１０μｍ（例えば３．０μｍ）である。
ドレイン電極層１３２は下から順にＮｉ、Ｔｉ、Ａｇが積層された積層膜からなり、ドレイン電極層１３２の厚さは０．２μｍ〜１．５μｍ（例えば１．０μｍ）である。

このように構成された実施形態１に係る半導体装置１００においては、隣接する第２張り出し領域１３４ａの間隔Ｌ２は、隣接する第１張り出し領域１３４の間隔Ｌ１よりも広い。間隔Ｌ２は、間隔Ｌ１の１．０５倍〜３．０倍の範囲内（例えば１．３倍）にある。具体的には、間隔Ｌ１は５．０μｍであり、間隔Ｌ２は６．５μｍである。第２張り出し領域１３４ａは、第１張り出し領域１３４と同一工程で形成されてなる。

第１張り出し領域１３４の最深部及び第２張り出し領域１３４ａの最深部は、トレンチ１１８の最深部よりも深い位置にある。第１張り出し領域１３４の最深部及び第２張り出し領域１３４ａの最深部は、ボディ層１１６の底面よりも０．５μｍ〜４．５μｍの範囲内にある値（例えば３．０μｍ）だけ深い位置にある。なお、トレンチ１１８の最深部は、ボディ層１１６の底面よりも０．２μｍ〜２．５μｍの範囲内にある値（例えば０．５μｍ）だけ深い位置にある。第１張り出し領域１３４及び第２張り出し領域１３４ａの不純物濃度は１×１０^１６ｃｍ^−３〜２×１０^１８ｃｍ^−３（例えば２×１０^１７ｃｍ^−３）である。

２．実施形態１に係る半導体装置の効果
図２は、実施形態１に係る半導体装置１００の作用効果を説明するために示す図である。図２（ａ）は実施形態１に係る半導体装置１００に逆バイアス電圧が印加されたときに空乏層が拡がる様子を示す図であり、図２（ｂ）は比較例に係る半導体装置１００ａに逆バイアス電圧が印加されたときに空乏層が拡がる様子を示す図である。比較例に係る半導体装置１００ａにおいては、「保護ダイオード部５０における隣接する第２張り出し領域１３４ａの間隔Ｌ２」を「ＭＯＳＦＥＴ部４０における、隣接する第１張り出し領域１３４の間隔Ｌ１」と同じ値としたものである。

上記のように構成された実施形態１に係る半導体装置１００によれば、比較例に係る半導体装置１００ａの場合と違って、図２に示すように、保護ダイオード部５０における第２張り出し領域１３４ａの間隔Ｌ２が、ＭＯＳＦＥＴ部４０における第１張り出し領域１３４の間隔Ｌ１よりも広いことから、保護ダイオード部５０においては、ＭＯＳＦＥＴ部４０においてよりもドリフト層１１４側へ空乏層が伸び難くなり（すなわち耐圧が低くなり）、ＭＯＳＦＥＴ部４０においてよりも低い電圧でアバランシェブレークダウンを起こすようになる。その結果、本発明の半導体装置１００によれば、誘導性負荷でのスイッチング動作オフ時にＭＯＳＦＥＴ部４０でアバランシェブレークダウンを起こすことがなくなり、アバランシェ耐量を大きくすることが可能となる。

また、実施形態１に係る半導体装置１００によれば、ｐ型不純物を従来よりも浅い位置まで導入すればよいことから、ＭＯＳＦＥＴ部４０と、当該ＭＯＳＦＥＴ部４０においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部５０とを同一の炭化珪素半導体基板１１０に備える実施形態１に係る半導体装置を容易に実現することが可能となる。

また、実施形態１に係る半導体装置１００によれば、隣接するトレンチ１１８に挟まれた領域においてボディ層１１８からドリフト層１１４に向けて張り出すようにして形成された第１張り出し領域１３４を有することから、ゲート絶縁層１２０への電界ストレスが緩和され、耐圧を高くすることができる。

また、実施形態１に係る半導体装置１００によれば、第１張り出し領域１３４の最深部及び第２張り出し領域１３４ａの最深部が、トレンチ１１８の最深部よりも深い位置にあることから、ゲート絶縁層への電界ストレスが緩和され、耐圧を高くすることができる。

また、実施形態１に係る半導体装置１００によれば、間隔Ｌ２が間隔Ｌ１の１．０５倍以上であることから、保護ダイオード部５０の耐圧をＭＯＳＦＥＴ部４０の耐圧よりも確実に（平均値で数十Ｖ以上）低くすることができる。一方、間隔Ｌ２が間隔Ｌ１の４．５倍以下であることから、保護ダイオード部の面積を大きくし過ぎることもない。

また、実施形態１に係る半導体装置１００よれば、第２張り出し領域１３４ａが第１張り出し領域１３４と同一工程で形成されてなることから、第１張り出し領域１３４及び第２張り出し領域１３４ａを形成することで全体としての製造工程を複雑にすることもない。

３．実施形態１に係る半導体装置の製造方法
実施形態１に係る半導体装置１００は、以下に示す製造工程を有する製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。図３〜図８は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図３〜図８は各工程である。

（１）炭化珪素半導体基板準備工程
低抵抗半導体層１１２を構成する４Ｈ−炭化珪素半導体基板上に、ドリフト層１１４を構成する炭化珪素半導体層をエピタキシャル成長法により成膜させた炭化珪素半導体基板１０９を準備する（図３（ａ）参照。）。低抵抗半導体層１１２の厚さは例えば５０μｍ〜５００μｍ（例えば３５０μｍ）とし、低抵抗半導体層１１２の不純物濃度は１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３（例えば５×１０^１８ｃｍ^−３）とする。ドリフト層１１４の厚さは６．０μｍ〜５０μｍ（例えば１５μｍ）とし、ドリフト層１１４の不純物濃度は１×１０^１４ｃｍ^−３〜１×１０^１７ｃｍ^−３（例えば７×１０^１５ｃｍ^−３）とする。

（２）張り出し領域形成工程
その後、第１張り出し領域１３４に対応する領域及び第２張り出し領域１３４ａに対応する領域に開口を有するマスクＭ１を形成し、当該マスクＭ１を介してイオン打ち込み法によりドリフト層１１４の表面にｐ型不純物（例えばアルミニウムイオン）を注入することにより、ドリフト層１１４の表面における第１張り出し領域１３４に対応する領域及び第２張り出し領域１３４ａに対応する領域にｐ型不純物を導入する（図３（ｂ）参照。）。その後、マスクＭ１を除去した後、当該ｐ型不純物の活性化アニール処理を行って第１張り出し領域１３４及び第２張り出し領域１３４ａを形成する。第１張り出し領域１３４及び第２張り出し領域１３４ａの不純物濃度はボディ層１１６と接する部位において１×１０^１６ｃｍ^−３〜２×１０^１８ｃｍ^−３（例えば２×１０^１７ｃｍ^−３）とする。また、隣接する第１張り出し領域１３４の間隔Ｌ２は例えば５．０μｍとし、隣接する第２張り出し領域の間隔Ｌ２は例えば６．５μｍとする。

活性化アニール処理は、例えば、炭化珪素半導体基板の表裏面をグラファイト膜で覆った後Ａｒガス雰囲気中で１６５０℃〜１８００℃の範囲内にある温度にて行う。なお、本工程のｐ型不純物の活性化アニール処理は、ともに後述するソース領域及びボディコンタクト領域形成工程におけるｎ型不純物及びｐ型不純物の活性化アニール処理と同じ工程で行ってもよい。

（３）ボディ層形成工程
その後、ドリフト層１１４の表面上にｐ型のボディ層１１６をエピタキシャル成長法により形成する（図４（ａ）参照。）。ボディ層１１６の厚さは例えば１．０μｍ〜３．０μｍ（例えば２．０μｍ）とし、ボディ層１１６の不純物濃度は１×１０^１６ｃｍ^−３〜２×１０^１８ｃｍ^−３（例えば２×１０^１７ｃｍ^−３）とする。これにより、炭化珪素半導体基板１０９が炭化珪素半導体基板１１０となる。

（４）ソース領域及びボディコンタクト領域形成工程
その後、ソース領域１２４に対応する領域に開口を有するマスクＭ２を形成し、当該マスクＭ２を介してイオン打ち込み法によりボディ層１１６の表面にｎ型不純物（例えばリンイオン）を注入することにより、ボディ層１１６の表面におけるソース領域１２４となる領域にｎ型不純物を導入する（図４（ｂ）参照。）。

その後、マスクＭ２を除去した後、ボディコンタクト領域１２６に対応する領域に開口を有するマスクＭ３を形成し、当該マスクＭ３を介してイオン打ち込み法によりボディ層１１６の表面にｐ型不純物（例えばアルミニウムイオン）を注入することにより、ボディ層１１６の表面におけるボディコンタクト領域１２６となる領域にｐ型不純物を導入する（図５（ａ）参照。）。

その後、マスクＭ３を除去した後、ｎ型不純物及びｐ型不純物の活性化アニール処理を行ってソース領域１２４及びってボディコンタクト領域１２６を形成する。活性化アニール処理は、例えば、炭化珪素半導体基板の表裏面をグラファイト膜で覆った後Ａｒガス雰囲気中で１６５０℃〜１８００℃の範囲内にある温度にて行う。

ソース領域１２４の深さは０．２μｍ〜１．０μｍ（例えば０．５μｍ）とし、ソース領域１２４の不純物濃度は１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３（例えば２×１０^１９ｃｍ^−３）とする。ボディコンタクト領域１２６の深さは０．２μｍ〜２．０μｍ（例えば０．５μｍ）とし、ボディコンタクト領域１２６の不純物濃度は１×１０^１８ｃｍ^−３〜１×１０^２０ｃｍ^−３（例えば２×１０^１９ｃｍ^−３）とする。

（５）トレンチ形成工程
その後、トレンチ１１８に対応する領域に開口を有するマスクＭ４を形成し、当該マスクＭ４を用いて異方性ドライエッチング法によりボディ層１１６を開口しドリフト層１１４に達するようにトレンチ１１８を形成する（図５（ｂ）参照。）。トレンチ１１８の深さは１．５μｍ〜５．０μｍ（例えば３．０μｍ）とし、トレンチ１１８のピッチは３．０μｍ〜１５μｍ（例えば５．０μｍ）とする。

（６）ゲート絶縁層形成工程
その後、マスクＭ４を除去した後、例えばＣＶＤ法により、トレンチ１１８の内周面及びボディ層１１６の表面に二酸化珪素膜を形成する。この二酸化珪素膜のうちトレンチ１１８の内周面に位置するものがゲート絶縁層１２０となる（図６（ａ）参照。）。ゲート絶縁層１２０の厚さは２０ｎｍ〜２００ｎｍ（例えば１００ｎｍ）とする。

（７）ゲート電極層形成工程
その後、ＣＶＤ法により、ゲート絶縁層１２０の内周面及びボディ層１１６の上面に形成された二酸化珪素膜の上面に低抵抗のポリシリコン膜を堆積し（図６（ｂ）参照。）、その後、所定のドライエッチング法によりポリシリコン膜のエッチバックをすることにより、ゲート絶縁層１２０の内周面にゲート電極層１２２を形成する（図７（ａ）参照。）。

（８）層間絶縁層形成工程
その後、例えばＣＶＤ法等により、ゲート電極層１２０の上面及びボディ層１１６の上面に形成された二酸化珪素膜の上面に、二酸化珪素膜を堆積するとともに、ゲート電極層１２２を覆う所定領域にマスクＭ５を形成する。その後、所定のドライエッチング法により二酸化珪素膜をエッチングすることにより、ゲート電極層１２２を覆う所定領域に層間絶縁層１２８を形成する（図７（ｂ）及び図８（ａ）参照。）。層間絶縁層１２８の厚さは０．５μｍ〜３．０μｍ（例えば１．０μｍ）とする。

（９）ソース電極層及びドレイン電極層形成工程
その後、マスクＭ５を除去した後、ソース領域１２４、ボディコンタクト領域１２６及び層間絶縁層１２８を覆うように例えばＮｉ層及びＴｉ層を順次形成した後１０００℃の熱処理を行ってソース電極層１３０の下層を形成する。その後、低抵抗半導体層１１２の表面に例えばＮｉ及びＴｉ層を順次形成した後１０００℃の熱処理を行ってドレイン電極層１３２の下層を形成する。その後、ソース電極層１３０の下層上にＡｌ層を形成することによりソース電極層１３０を形成する。また、ドレイン層１３２の下層上にＴｉ層、Ｎｉ層及びＡｇ層を順次形成することによりドレイン電極層１３２を形成する（図８（ｂ）参照。）。ソース電極層１３０の厚さは１．０μｍ〜１０μｍ（例えば３．０μｍ）とし、ドレイン電極層１３２の厚さは０．２μｍ〜１．５μｍ（例えば１．０μｍ）とする。

以上の工程を実施することにより、実施形態１に係る半導体装置１００を製造することができる。

［実施形態２］
実施形態２に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、張り出し領域形成工程の内容が実施形態１に係る半導体装置の製造方法の場合とは異なる。そこで、張り出し領域形成工程を中心として実施形態２に係る半導体装置の製造方法を説明する。

図９は、実施形態２に係る半導体装置の製造方法を説明するために示す図である。
実施形態２に係る半導体装置の製造方法においては、張り出し領域形成工程を以下のようにして行う。

まず、実施形態１に係る半導体装置の製造方法の場合と同様に、炭化珪素半導体基板１１０を準備する。

その後、第１張り出し領域１３４に対応する領域及び第２張り出し領域１３４ａに対応する領域に開口を有するマスクＭ６を形成し、当該マスクＭ６を用いてドリフト層１１４の表面をエッチングすることにより、ドリフト層１１４の表面における第１張り出し領域に対応する領域及び前記第２張り出し領域に対応する領域に第２トレンチを形成する（図９（ａ）参照。）。その後、マスク６を除去した後、エピタキシャル成長法により第２トレンチをｐ型半導体材料で埋めることにより第１張り出し領域１３４及び第２張り出し領域１３４ａを形成する（図９（ｂ）参照。）。

その後、実施形態１に係る半導体装置の製造方法の場合と同様に、ボディ層形成工程、ソース領域形成工程、ボディコンタクト領域形成工程、トレンチ形成工程、ゲート絶縁層形成工程、ゲート電極層形成工程、層間絶縁層形成工程並びにソース電極層及びドレイン電極層形成工程を実施することにより、実施形態１に係る半導体装置１００と同様の構造を有する半導体装置（図示せず。）を製造することができる。

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。

（１）上記各実施形態においては、ｎ型を第１導電型としｐ型を第２導電型として本発明を説明したが、本発明はこれに限定されるものではない。例えば、ｐ型を第１導電型としｎ型を第２導電型としても本発明を適用可能である。

４０，９４０…ＭＯＳＦＥＴ部、５０，９５０…保護ダイオード部、１００，８００，９００…半導体装置、１１０…炭化珪素半導体基板、１１２，８１２，９１２…低抵抗半導体層、１１４，８１４，９１４…ドリフト層、１１６，８１６，９１６…ボディ層、１１８，８１８，９１８…トレンチ、１２０，８２０，９２０…ゲート絶縁層、１２２，８２２，９２２…ゲート電極層、１２４，８２４，９２４…ソース領域、１２６，９２６，９２６…ボディコンタクト領域、１２８，８２８，９２８…層間絶縁層、１３０，８３０，９３０…ソース電極層、１３２，８３２，９３２…ドレイン電極層、１３４…第１張り出し領域、１３４ａ…第２張り出し領域、８１０，９１０…半導体基板、Ｌ１…隣接する第１張り出し領域１３４の間隔、Ｌ２…隣接する第２張り出し領域１３４ａの間隔、Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６…マスク

Claims (10)

1. ＭＯＳＦＥＴ部と、当該ＭＯＳＦＥＴ部においてよりも低い電圧でアバランシェブレークダウンを起こす保護ダイオード部とを同一の炭化珪素半導体基板に備える半導体装置であって、
   前記ＭＯＳＦＥＴ部は、第１導電型の低抵抗半導体層、前記低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、前記ボディ層を開口し前記ドリフト層に達して形成してなるトレンチ、前記ボディ層内に配置されるとともに少なくとも一部を前記トレンチの内周面に露出させて形成してなる第１導電型のソース領域、前記トレンチの内周面に形成してなるゲート絶縁層、前記ゲート絶縁層の内周面に形成してなるゲート電極層、前記ゲート電極層と絶縁されるとともに前記ソース領域と接して形成してなるソース電極層、及び、隣接する前記トレンチに挟まれた領域において前記ボディ層から前記ドリフト層に向けて張り出すようにして形成された第２導電型の第１張り出し領域を有し、
   前記保護ダイオード部は、第１導電型の低抵抗半導体層、前記低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層、前記ドリフト層上に位置し前記第１導電型とは反対の第２導電型のボディ層、及び、前記ボディ層から前記ドリフト層に向けて張り出すようにして形成された複数の第２導電型の第２張り出し領域を有し、
   隣接する前記第２張り出し領域の間隔Ｌ２は、隣接する第１張り出し領域の間隔Ｌ１よりも広いことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１張り出し領域の最深部及び第２張り出し領域の最深部は、前記トレンチの最深部よりも深い位置にあることを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記第１張り出し領域の最深部及び第２張り出し領域の最深部は、前記トレンチの最深部よりも０．５μｍ〜４．５μｍの範囲内にある値だけ深い位置にあることを特徴とする半導体装置。
4. 請求項１〜３のいずれかに記載の半導体装置において、
   前記間隔Ｌ２は、前記間隔Ｌ１の１．０５倍〜３．０倍の範囲内にあることを特徴とする半導体装置。
5. 請求項１〜４のいずれかに記載の半導体装置において、
   前記第２張り出し領域は、前記第１張り出し領域と同一工程で形成されてなることを特徴とする半導体装置。
6. 請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
   前記第１導電型の低抵抗半導体層及び当該低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、
   前記ドリフト層の表面における前記第１張り出し領域に対応する領域及び前記第２張り出し領域に対応する領域にイオン打ち込み法により第２導電型不純物を導入するとともに、当該第２導電型不純物の活性化アニール処理を行って前記第１張り出し領域及び前記第２張り出し領域を形成する張り出し領域形成工程と、
   前記ドリフト層の表面上に前記第２導電型のボディ層をエピタキシャル成長法により形成するボディ層形成工程と、
   前記ボディ層の表面における前記ソース領域となる領域に第１導電型の不純物をイオン打ち込み法によって導入するとともに、当該第１導電型不純物の活性化アニール処理を行って前記ソース領域を形成するソース領域形成工程と、
   前記ボディ層を開口し前記ドリフト層に達するように前記トレンチを形成するトレンチ形成工程と、
   前記トレンチの内周面に前記ゲート絶縁層を形成するゲート絶縁層形成工程と、
   前記ゲート絶縁層の内周面に前記ゲート電極層を形成するゲート電極層形成工程と、
   前記ゲート電極層を覆うように層間絶縁層を形成する層間絶縁層形成工程と、
   前記ボディ層及び前記層間絶縁層を覆うように前記ソース電極層を形成するソース電極層形成工程とを含むことを特徴とする半導体装置の製造方法。
7. 請求項１に記載の半導体装置を製造するための半導体装置の製造方法であって、
   前記第１導電型の低抵抗半導体層及び当該低抵抗半導体層上に位置し前記低抵抗半導体層よりも低濃度の第１導電型不純物を含有する第１導電型のドリフト層を備える炭化珪素半導体基板を準備する炭化珪素半導体基板準備工程と、
   前記ドリフト層の表面における前記第１張り出し領域に対応する領域及び前記第２張り出し領域に対応する領域に第２トレンチを形成するとともに、エピタキシャル成長法により前記第２トレンチを第２導電型の半導体材料で埋めることにより前記第１張り出し領域及び前記第２張り出し領域を形成する張り出し領域形成工程と、
   前記ドリフト層の表面上に前記第２導電型のボディ層をエピタキシャル成長法により形成するボディ層形成工程と、
   前記ボディ層の表面における前記ソース領域となる領域に第１導電型の不純物をイオン打ち込み法によって導入するとともに、当該第１導電型不純物の活性化アニール処理を行って前記ソース領域を形成するソース領域形成工程と、
   前記ボディ層を開口し前記ドリフト層に達するように前記トレンチを形成するトレンチ形成工程と、
   前記トレンチの内周面に前記ゲート絶縁層を形成するゲート絶縁層形成工程と、
   前記ゲート絶縁層の内周面に前記ゲート電極層を形成するゲート電極層形成工程と、
   前記ゲート電極層を覆うように層間絶縁層を形成する層間絶縁層形成工程と、
   前記ボディ層及び前記層間絶縁層を覆うように前記ソース電極層を形成するソース電極層形成工程とを含むことを特徴とする半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法において、
   前記張り出し領域形成工程においては、前記第１張り出し領域の最深部及び第２張り出し領域の最深部が前記トレンチの最深部よりも深くなるように、前記第１張り出し領域の最深部及び第２張り出し領域を形成することを特徴とする半導体装置の製造方法。
9. 請求項８に記載の半導体装置の製造方法において、
   前記張り出し領域形成工程においては、前記第１張り出し領域の最深部及び第２張り出し領域の最深部が前記トレンチの最深部よりも０．５μｍ〜３．０μｍの範囲内にある値だけ深くなるように、前記第１張り出し領域の最深部及び第２張り出し領域を形成することを特徴とする半導体装置の製造方法。
10. 請求項６〜９のいずれかに記載の半導体装置の製造方法において、
    前記張り出し領域形成工程においては、前記間隔Ｌ２が前記間隔Ｌ１の１．０５倍〜３．０倍の範囲内になるように、前記第１張り出し領域の最深部及び第２張り出し領域を形成することを特徴とする半導体装置の製造方法。

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