JPS62123771A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
- Publication number
- JPS62123771A JPS62123771A JP60262769A JP26276985A JPS62123771A JP S62123771 A JPS62123771 A JP S62123771A JP 60262769 A JP60262769 A JP 60262769A JP 26276985 A JP26276985 A JP 26276985A JP S62123771 A JPS62123771 A JP S62123771A
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- type semiconductor
- semiconductor region
- power
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/143—VDMOS having built-in components the built-in components being PN junction diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
、この発明は電界効果型半導体装置に関し、特に破壊耐
量を改善した電界効果型半導体装置に関するものである
。
量を改善した電界効果型半導体装置に関するものである
。
従来、この種の半導体装置として第２図に示すものがあ
った。第２図は、従来のパワーＭＯＳ電界効果トランジ
スタ（以下、電界効果トランジヌタをＦＥＴと記す）の
断面図である。初めにこの装置の構成について説明する
。ドレイン電極８表面に半導体基板である第１導電形高
濃度ドレイン領域１ｂが形成されており、この領域表面
に第１導電形低濃度ドレイン領域１ａが形成されている
。
った。第２図は、従来のパワーＭＯＳ電界効果トランジ
スタ（以下、電界効果トランジヌタをＦＥＴと記す）の
断面図である。初めにこの装置の構成について説明する
。ドレイン電極８表面に半導体基板である第１導電形高
濃度ドレイン領域１ｂが形成されており、この領域表面
に第１導電形低濃度ドレイン領域１ａが形成されている
。
第１導電形低濃度ドレイン領域１ａの表面に第２導電形
半導体領域２が間隔を隔てて複数個形成されており、各
第２導電形半導体領域２内に第１導電形ソーヌ領域８が
中央部を開けて形成されている。各第２導電形半導体領
域２は凸部２工を有しており、７はチャンネル形成領域
である。各第１導電形ソーヌ領域８表面の一部およびソ
ース領域３の中央部の第２導電形半導体領域２表面にソ
ース電極６が形成されている。また、各第２導電形半導
体領域２間の第１導電形低濃度ドレイン領域１ａ表面、
第１導電形低濃度ドレイン領域１ａと各第１導電形ソー
ス領域８間の各第２導電形半導体領域２表面、および各
第１導電形ソース領域８表面の一部に絶縁膜４が形成さ
れている。この絶縁膜４の内部にゲート電極５が形成さ
れており、絶縁膜４表面に上述のソース電極６が延びて
いる。
半導体領域２が間隔を隔てて複数個形成されており、各
第２導電形半導体領域２内に第１導電形ソーヌ領域８が
中央部を開けて形成されている。各第２導電形半導体領
域２は凸部２工を有しており、７はチャンネル形成領域
である。各第１導電形ソーヌ領域８表面の一部およびソ
ース領域３の中央部の第２導電形半導体領域２表面にソ
ース電極６が形成されている。また、各第２導電形半導
体領域２間の第１導電形低濃度ドレイン領域１ａ表面、
第１導電形低濃度ドレイン領域１ａと各第１導電形ソー
ス領域８間の各第２導電形半導体領域２表面、および各
第１導電形ソース領域８表面の一部に絶縁膜４が形成さ
れている。この絶縁膜４の内部にゲート電極５が形成さ
れており、絶縁膜４表面に上述のソース電極６が延びて
いる。
パワーＭＯ８ＦＥＴは、このような基本ユニツ°トが多
数並列接続された構造をしている。
数並列接続された構造をしている。
次にこの装置の動作について説明する。ドレイン電極８
とソースを極６間にドレイン電圧を印加した状態でゲー
ト電極５とソース電極６間にゲート電圧を印力口すると
、チャンネル形成領域７にチャンネルが形成され、ドレ
イン電極８とソース電極６間にドレイン電流が流れる。
とソースを極６間にドレイン電圧を印加した状態でゲー
ト電極５とソース電極６間にゲート電圧を印力口すると
、チャンネル形成領域７にチャンネルが形成され、ドレ
イン電極８とソース電極６間にドレイン電流が流れる。
このとき、ゲート電極５とソース電極６間に印加するゲ
ート電圧を制御することによって、ドレイン電極８とソ
ース電極６間を流れるドレイン電流を制御することがで
きる。ソース電極６による、第２導電形半導体領域２と
ソース領域８の短絡は、チャンネル形成領域７の電位を
固定さすために不可欠である。
ート電圧を制御することによって、ドレイン電極８とソ
ース電極６間を流れるドレイン電流を制御することがで
きる。ソース電極６による、第２導電形半導体領域２と
ソース領域８の短絡は、チャンネル形成領域７の電位を
固定さすために不可欠である。
パワーＭＯｉ９ＦＥＴは、小数キャリアの注入・蓄積が
基本的には問題にならないため鵠速動作が可能であると
いう利点がある反面、バイポーラ（以下、ＢＩＰと記す
）トランジ、スタ、サイリ７りでは少数キャリアによる
伝導度変調により高抵抗領域のＯＮ抵抗が下がるという
機構がないため駕ＯＮ抵抗がＢＩＰ素子に比べて大きい
、このため、パワーＭ０８Ｆｆ：Ｔでは活性部の周辺長
の増大と、高抵抗領域である第１導電形低濃度ドレイン
領域１ａの薄層化が電流容量増大のために懸案となって
いる。第１導電形低濃度ドレイン領域１ａは、半導体素
子の耐圧特性が許す限り薄くするのが効果的な設計とい
える。それにもかかわらず、凸部２１が存在するのは次
の理由による。
基本的には問題にならないため鵠速動作が可能であると
いう利点がある反面、バイポーラ（以下、ＢＩＰと記す
）トランジ、スタ、サイリ７りでは少数キャリアによる
伝導度変調により高抵抗領域のＯＮ抵抗が下がるという
機構がないため駕ＯＮ抵抗がＢＩＰ素子に比べて大きい
、このため、パワーＭ０８Ｆｆ：Ｔでは活性部の周辺長
の増大と、高抵抗領域である第１導電形低濃度ドレイン
領域１ａの薄層化が電流容量増大のために懸案となって
いる。第１導電形低濃度ドレイン領域１ａは、半導体素
子の耐圧特性が許す限り薄くするのが効果的な設計とい
える。それにもかかわらず、凸部２１が存在するのは次
の理由による。
第３図は、パワーＭＯ８ＦＥＴの出力特性を示す図であ
る。第２導電形半導体領域２に凸部２１がない場合、降
伏電流が流れるとパワーＭＯ８ＦＥＴは瞬時に破壊する
傾向がある。以下にこの破壊モードの説明を行なう。第
４Ａ図は、凸部２１がない場合のパワーＭＯ８ＦＥＴの
基本構成単位の断面図であり、第４Ｂ図は、この部分の
等価回路を示す図である。ソーヌードレイン間に印加し
た電圧を増大させていき、第１導電形低濃度ドレイン領
域１ａと第２導電形半導体領域２の降伏電圧値に達する
と、第４Ａ図中に矢印で示した降伏電流が流れる。第１
導電形ソーヌ領域３の両端では、第４Ｂ図に示すように
実質的にＢＩＰ）ランク７りが寄生している構造となっ
ている。このため−第１導電形ソース領域８の下に流れ
込む電流Ｊｃは、抵抗＆を経てソース電極６から流れ出
るのであるが、以下の１式の条件を満すとこの寄生トラ
ンジスタが導通する状態が出現する。
る。第２導電形半導体領域２に凸部２１がない場合、降
伏電流が流れるとパワーＭＯ８ＦＥＴは瞬時に破壊する
傾向がある。以下にこの破壊モードの説明を行なう。第
４Ａ図は、凸部２１がない場合のパワーＭＯ８ＦＥＴの
基本構成単位の断面図であり、第４Ｂ図は、この部分の
等価回路を示す図である。ソーヌードレイン間に印加し
た電圧を増大させていき、第１導電形低濃度ドレイン領
域１ａと第２導電形半導体領域２の降伏電圧値に達する
と、第４Ａ図中に矢印で示した降伏電流が流れる。第１
導電形ソーヌ領域３の両端では、第４Ｂ図に示すように
実質的にＢＩＰ）ランク７りが寄生している構造となっ
ている。このため−第１導電形ソース領域８の下に流れ
込む電流Ｊｃは、抵抗＆を経てソース電極６から流れ出
るのであるが、以下の１式の条件を満すとこの寄生トラ
ンジスタが導通する状態が出現する。
０．６Ｖ（Ｊｃ＊ Ｒａ −（１）
この現象は、パワーＭＯ８ＦＥＴのごく一部の領域でま
ず起こるし、導通した後も安定な状態はとり得す、ブロ
ッキング発振状態に入る。このような状況で半導体素子
は短時間で破壊する。
ず起こるし、導通した後も安定な状態はとり得す、ブロ
ッキング発振状態に入る。このような状況で半導体素子
は短時間で破壊する。
このモードの破壊は、第２導電形半導体領域２に凸部２
１を形成すれば、降伏は第２導電形半導体領域２の中央
のみで起こるようになり、第１導電形ソース領域ａ下の
降伏電流を小さくすることと、第１導電形ソーヌ領域ａ
下の抵抗ｋＬａが小さくなることから著しく改善できる
。このように、従来の構造においてもソース−ドレイン
間の降伏現象（一般にいう半導体素子の一時降伏現象）
には対処できている。
１を形成すれば、降伏は第２導電形半導体領域２の中央
のみで起こるようになり、第１導電形ソース領域ａ下の
降伏電流を小さくすることと、第１導電形ソーヌ領域ａ
下の抵抗ｋＬａが小さくなることから著しく改善できる
。このように、従来の構造においてもソース−ドレイン
間の降伏現象（一般にいう半導体素子の一時降伏現象）
には対処できている。
一般にパワーＭＯ８ＦＥＴは、ＢＩＰ ｌ−ラアジスタ
で深刻な問題となる２次破壊現象がないと言われている
が、この発明の対象にしている縦形のパワーＭＯ８ＦＥ
Ｔには、寄生トランジスタがあるため２次破壊現象が起
きるという問題点があった。この現象は、高電圧、高速
スイッチング動作で起きやすいのであるが、通常のヌイ
ツチング・レギュレータのように、半導体素子に印加さ
れる電圧と電流の位相がずれている場合には問題になら
ない。すなわち、半導体素子に電流が流れたまま高電圧
が印加される動作モードで初めて起きる現象である。
で深刻な問題となる２次破壊現象がないと言われている
が、この発明の対象にしている縦形のパワーＭＯ８ＦＥ
Ｔには、寄生トランジスタがあるため２次破壊現象が起
きるという問題点があった。この現象は、高電圧、高速
スイッチング動作で起きやすいのであるが、通常のヌイ
ツチング・レギュレータのように、半導体素子に印加さ
れる電圧と電流の位相がずれている場合には問題になら
ない。すなわち、半導体素子に電流が流れたまま高電圧
が印加される動作モードで初めて起きる現象である。
たとえば、第５図に示すインバータ回路で４速スイツチ
ングを行なうと、この２次破壊現象はたやすく発生する
。この回路で負荷（Ｌ）５０に流れる電流を制御するた
めには、対角線上に配置されたパフ ＭＯ８ＦＸＴ４
０ａ 、 ４０ｄ＋１７）対あるいはパフ−ＭＯ８Ｆ
Ｅ Ｔ ４０ｂ 、 ４０ｃ （Ｄ対を任意の割合でＯ
Ｎ 、ＯＦＦすることによって可能である。負荷（Ｌ）
５０を流れる電流は連続するから、パワーＭＯ８Ｆ
Ｅ Ｔ ４０ａ 、 ４０ｄの対をＯＦＦにしておいて
、パフ−ＭＯ８Ｆ ＥＴ ４０ｂ 、 ４０ｃの対をＯ
Ｎ、ＯＦＦさす場合、パワーＭＯ８Ｆ ＥＴ ４０ｂ
、 ４０ｃがＯＦＦのとき、負荷（Ｌ） ５０を流れる
電流はパワーＭ０８Ｆ Ｅ Ｔ ４０ａ・４０ｄのそれ
ぞれと逆並列に接、続されている還流ダイオード４１ａ
、 ４１ｄを通って電源に戻ることになる。この還流
ダイオードは高速用のものが必要なので、パワーＭＯ８
ＦＥＴチップとは別の素子が接続されているのであるが
、第４Ｂ図に示すように、パワーＭＯ８ＦＥＴの内部に
は、ダイオード領域が内蔵されている構造となっている
。このため、還流ダイオードを流れるべき還流電流の一
部は、パワーＭＯ８ＦＥＴチップ中を流れることになる
。この状態に続いて、ＯＦＦ状態のパワーＭＯ８ＦＥＴ
４０ｂ 、 ４０ｃにＯＮ信号を入力した時点以降の
（ａ） 、 （ｄ） ＩＡＩＩの還流ダイオード４１ａ
、 ４１ｄの電圧Ｖｄ波形と、パフ−ＭＯ８ＦＥＴ４
０ｂ 、 ４０ｃに流れる電流Ｉｍ波形の例を第６図に
示す。（特にパワーＭＯ８ＦＥＴのヌイツチング ′
・スピードを制御しなかった場合）パワーＭＯ８ＦＥＴ
４０ｂ 、 ４０ｃがＯＮすると、（ａ） 、 （ｄ
） １１１１の還流ダイオード４１ａ 、 ４１ｄのリ
カバリー電流がほぼ直線的に増大していく。この上昇率
は、電源電圧ｖｃｃｌ！ｉ３線のインダクタンスＬｏの
比Ｖｃｃ ／ Ｌｏで央まっている。リカパリーシてい
ない間は、還流ダイオード４１ａ 、 ４１ｄはごく低
いインピーダンスの値をとり、パワーＭＯ８ＦＥＴ ４
０ｂ 、 ４０ｃが電源電圧を保持している。すなわち
、パワーＭＯ８ＦＥ Ｔ ４０ｂ 、 ４０ｃは電源電
圧が印加されたまま大電流が流れる状態にさらされる（
この状態は、一般に短絡状態と呼ばれている）。（ａ）
、 ｆｄｌ側の素子には・リカバリー期間の途中から
急峻に電圧が加わり始め、リカバリー電流の減衰時に過
大なピーク値をとる。このような短絡状態は、特に高周
波動作で還流ダイオードのりカバリ−特性が悪い場合著
しいパワー・ロスをもたらしパワーＭＯ８ＦＥＴの破壊
の原因となることがある。このモードの破壊は、典型と
しては発熱による温度上昇が主な要因であり、２次破壊
現象ではない。
ングを行なうと、この２次破壊現象はたやすく発生する
。この回路で負荷（Ｌ）５０に流れる電流を制御するた
めには、対角線上に配置されたパフ ＭＯ８ＦＸＴ４
０ａ 、 ４０ｄ＋１７）対あるいはパフ−ＭＯ８Ｆ
Ｅ Ｔ ４０ｂ 、 ４０ｃ （Ｄ対を任意の割合でＯ
Ｎ 、ＯＦＦすることによって可能である。負荷（Ｌ）
５０を流れる電流は連続するから、パワーＭＯ８Ｆ
Ｅ Ｔ ４０ａ 、 ４０ｄの対をＯＦＦにしておいて
、パフ−ＭＯ８Ｆ ＥＴ ４０ｂ 、 ４０ｃの対をＯ
Ｎ、ＯＦＦさす場合、パワーＭＯ８Ｆ ＥＴ ４０ｂ
、 ４０ｃがＯＦＦのとき、負荷（Ｌ） ５０を流れる
電流はパワーＭ０８Ｆ Ｅ Ｔ ４０ａ・４０ｄのそれ
ぞれと逆並列に接、続されている還流ダイオード４１ａ
、 ４１ｄを通って電源に戻ることになる。この還流
ダイオードは高速用のものが必要なので、パワーＭＯ８
ＦＥＴチップとは別の素子が接続されているのであるが
、第４Ｂ図に示すように、パワーＭＯ８ＦＥＴの内部に
は、ダイオード領域が内蔵されている構造となっている
。このため、還流ダイオードを流れるべき還流電流の一
部は、パワーＭＯ８ＦＥＴチップ中を流れることになる
。この状態に続いて、ＯＦＦ状態のパワーＭＯ８ＦＥＴ
４０ｂ 、 ４０ｃにＯＮ信号を入力した時点以降の
（ａ） 、 （ｄ） ＩＡＩＩの還流ダイオード４１ａ
、 ４１ｄの電圧Ｖｄ波形と、パフ−ＭＯ８ＦＥＴ４
０ｂ 、 ４０ｃに流れる電流Ｉｍ波形の例を第６図に
示す。（特にパワーＭＯ８ＦＥＴのヌイツチング ′
・スピードを制御しなかった場合）パワーＭＯ８ＦＥＴ
４０ｂ 、 ４０ｃがＯＮすると、（ａ） 、 （ｄ
） １１１１の還流ダイオード４１ａ 、 ４１ｄのリ
カバリー電流がほぼ直線的に増大していく。この上昇率
は、電源電圧ｖｃｃｌ！ｉ３線のインダクタンスＬｏの
比Ｖｃｃ ／ Ｌｏで央まっている。リカパリーシてい
ない間は、還流ダイオード４１ａ 、 ４１ｄはごく低
いインピーダンスの値をとり、パワーＭＯ８ＦＥＴ ４
０ｂ 、 ４０ｃが電源電圧を保持している。すなわち
、パワーＭＯ８ＦＥ Ｔ ４０ｂ 、 ４０ｃは電源電
圧が印加されたまま大電流が流れる状態にさらされる（
この状態は、一般に短絡状態と呼ばれている）。（ａ）
、 ｆｄｌ側の素子には・リカバリー期間の途中から
急峻に電圧が加わり始め、リカバリー電流の減衰時に過
大なピーク値をとる。このような短絡状態は、特に高周
波動作で還流ダイオードのりカバリ−特性が悪い場合著
しいパワー・ロスをもたらしパワーＭＯ８ＦＥＴの破壊
の原因となることがある。このモードの破壊は、典型と
しては発熱による温度上昇が主な要因であり、２次破壊
現象ではない。
パワーＭＯ８ＦＥＴで問題となる２次破壊は、上述の（
ａｌ 、 （ｄｌ側のパワーＭＯ８ＦＥＴで起こる。
ａｌ 、 （ｄｌ側のパワーＭＯ８ＦＥＴで起こる。
（ａｌ 、 （ｄｌ側のパワーＭＯ８ＦＥＴが破壊する
ための必要条件は、次のものである。
ための必要条件は、次のものである。
（１）還流電流がパワーＭＯ８ＦＥＴに流れること（パ
ワーＭＯ８ＦＥＴに直列にダイオードを結線し、還流電
流が専ら還流ダイオードにのみ流れるようにすると破壊
は起こらない）。
ワーＭＯ８ＦＥＴに直列にダイオードを結線し、還流電
流が専ら還流ダイオードにのみ流れるようにすると破壊
は起こらない）。
（２）還流電流のりカバリ一時間が、還律ダイオードよ
りもパワーＭＯ８ＦＥＴの方が長、いこと（還流ダイオ
ードに高速用でなく通常型を使用すれば破壊は起きない
）。
りもパワーＭＯ８ＦＥＴの方が長、いこと（還流ダイオ
ードに高速用でなく通常型を使用すれば破壊は起きない
）。
（３）リカバリー動作時に加わる電圧の立ち上がりが急
峻であること（ヌナバをつけ電圧の立ち上がりを抑える
と破壊は起きない）。
峻であること（ヌナバをつけ電圧の立ち上がりを抑える
と破壊は起きない）。
これらは、すべてＢＩＰ ）ランジスタをインバータに
使用した場合に問題となる２次破壊現象と基本的に同一
である。このモードの２次破壊現象は、次のように説明
し得る。還流時にわずかでもパワーＭＯ８ＦＥＴに電流
が流れ、引続きりカバリ一時に急峻な電圧が印加される
までの間に、パワーＭＯ８ＦＥＴ内の接合がリカバリー
されきれない場合を考える。このとき、高抵抗領域であ
る第１導電形低濃度ドレイン領域１ａに残留している少
数キャリアは、電圧が印加されると同時に電界により加
速されソース側の第２導電形半導体領域２に移動してい
く。高電圧の立ち上がりが極めて急峻な場合には、残留
している少数キャリアがすべて第２導電形半導体領域２
に到達するまでに、電界による少数キャリアのなだれ増
倍現象が無視できなくなり得る。第２導電形半導体領域
２に移動する少数キャリアは、第１導電形ソース領域８
の両端部に形成されている寄生トランジスタにとってベ
ース電流が供給されていることに相当する。
使用した場合に問題となる２次破壊現象と基本的に同一
である。このモードの２次破壊現象は、次のように説明
し得る。還流時にわずかでもパワーＭＯ８ＦＥＴに電流
が流れ、引続きりカバリ一時に急峻な電圧が印加される
までの間に、パワーＭＯ８ＦＥＴ内の接合がリカバリー
されきれない場合を考える。このとき、高抵抗領域であ
る第１導電形低濃度ドレイン領域１ａに残留している少
数キャリアは、電圧が印加されると同時に電界により加
速されソース側の第２導電形半導体領域２に移動してい
く。高電圧の立ち上がりが極めて急峻な場合には、残留
している少数キャリアがすべて第２導電形半導体領域２
に到達するまでに、電界による少数キャリアのなだれ増
倍現象が無視できなくなり得る。第２導電形半導体領域
２に移動する少数キャリアは、第１導電形ソース領域８
の両端部に形成されている寄生トランジスタにとってベ
ース電流が供給されていることに相当する。
すなわち、り数キャリアのなだれ増倍現象が１式で示す
条件を満せば、寄生トランジスタは導通ずる。寄生トラ
ンジスタが導通すると、第１導電形低濃度ドレイン領域
１ａに新たなキャリアが供給されるわけで、このキャリ
アが、なだれ増倍現象により再び寄生トランジスタのベ
ース領域に注入されるという正帰還ループが成立し得る
。この正帰還ループの存立条件は、基本的に高抵抗領域
である第１導電形低濃度ドレイン領域ｌａ中の電界強度
、寄生トランジスタのエミッタ・ベース間の抵抗比ａ値
と直流電流増幅率ｈＦＥ値に依存する・すなわち）電界
強度が強く１抵抗Ｒａと直流電流増幅率ｈＦＥが太きい
と、この正帰還は簡単に起こり得る。一旦正帰還状態に
入ると、電源電圧が下がり電界強度が小さくならない限
りこの領域の導通は止まることはない。この状況は、半
導体素子の局所領域に高電圧が印加されたまま大電流密
度動作をしているわけで、素子は早暁発熱による温度上
昇が直接の原因となって破壊することになる。
条件を満せば、寄生トランジスタは導通ずる。寄生トラ
ンジスタが導通すると、第１導電形低濃度ドレイン領域
１ａに新たなキャリアが供給されるわけで、このキャリ
アが、なだれ増倍現象により再び寄生トランジスタのベ
ース領域に注入されるという正帰還ループが成立し得る
。この正帰還ループの存立条件は、基本的に高抵抗領域
である第１導電形低濃度ドレイン領域ｌａ中の電界強度
、寄生トランジスタのエミッタ・ベース間の抵抗比ａ値
と直流電流増幅率ｈＦＥ値に依存する・すなわち）電界
強度が強く１抵抗Ｒａと直流電流増幅率ｈＦＥが太きい
と、この正帰還は簡単に起こり得る。一旦正帰還状態に
入ると、電源電圧が下がり電界強度が小さくならない限
りこの領域の導通は止まることはない。この状況は、半
導体素子の局所領域に高電圧が印加されたまま大電流密
度動作をしているわけで、素子は早暁発熱による温度上
昇が直接の原因となって破壊することになる。
結局、このような現象を低減するのに第２導電形半導体
領域２の凸部２１は次の点で効果的である。
領域２の凸部２１は次の点で効果的である。
（１）なだれ増倍現象の発生部を寄生トランジスタ動作
が起こりやすい場所より遠ざける。
が起こりやすい場所より遠ざける。
（２）抵抗Ｒａを小さくする。
しかしながら、この凸部２１は悪影響も及はし得る。寄
生トランジスタのなだれ増倍現象を抑えるためには凸部
２１を深くすればよいが、その場合、なだれ増倍現象の
発生部を寄生トランジスタ動作が起こりゃすい場所より
遠ざけるという効果は小さくなる。また、凸部２１を深
くすると、凸部２１の占める幅が広くなり基本ユニット
の面積が減少する。
生トランジスタのなだれ増倍現象を抑えるためには凸部
２１を深くすればよいが、その場合、なだれ増倍現象の
発生部を寄生トランジスタ動作が起こりゃすい場所より
遠ざけるという効果は小さくなる。また、凸部２１を深
くすると、凸部２１の占める幅が広くなり基本ユニット
の面積が減少する。
ＢＩＰ ）ランジスタの場合は、そもそもパワー−ｘｔ
ＯＳ Ｆ Ｅ ’Ｉ’はどの高周波動作をさせないと
いう楽な点があるが、エミッタ・ベース間に逆バイアヌ
を十分印加することにより、トランジスタに流れる還流
時の電流を遮断してこのモードの２次破壊から逃れるこ
とができる。しかしながら、パワーＭＯ８ＦＥＴには、
ＢＩＰ ｌ−ランジスタのように積極的に還流時の電流
を遮断する機能はない。
ＯＳ Ｆ Ｅ ’Ｉ’はどの高周波動作をさせないと
いう楽な点があるが、エミッタ・ベース間に逆バイアヌ
を十分印加することにより、トランジスタに流れる還流
時の電流を遮断してこのモードの２次破壊から逃れるこ
とができる。しかしながら、パワーＭＯ８ＦＥＴには、
ＢＩＰ ｌ−ランジスタのように積極的に還流時の電流
を遮断する機能はない。
このため、従来の縦形パワーＭＯ８ＦＥＴには、汎用電
力用素子としては重大な欠陥があると言わざるを得ない
。パワーＭＯ８ＦＥＴの電圧定格は、通常静的なドレイ
ン・ソース間の電圧ｖＤｓｓが使用されるが、寄生トラ
ンジスタを含むことにより上記のような動作を行なうこ
とから、トランジスタが静的な電圧特性であるｖｃＥｏ
でなく、動特性であるＶＣＥＯ（ＳＵＳ）に相嶺するよ
うな動的な特性で規定されるべきであり、その場合現在
のパワーＭＯ８ＦＥＴの電圧定格よりも大幅に低いもの
となる。
力用素子としては重大な欠陥があると言わざるを得ない
。パワーＭＯ８ＦＥＴの電圧定格は、通常静的なドレイ
ン・ソース間の電圧ｖＤｓｓが使用されるが、寄生トラ
ンジスタを含むことにより上記のような動作を行なうこ
とから、トランジスタが静的な電圧特性であるｖｃＥｏ
でなく、動特性であるＶＣＥＯ（ＳＵＳ）に相嶺するよ
うな動的な特性で規定されるべきであり、その場合現在
のパワーＭＯ８ＦＥＴの電圧定格よりも大幅に低いもの
となる。
この発明は上記のような問題点を解消するためになされ
たもので、２次破壊耐量を改善した電界効果型半導体装
置を得ることを目的とする。
たもので、２次破壊耐量を改善した電界効果型半導体装
置を得ることを目的とする。
この発明に係る電界効果型半導体装置は、縦方向に主電
流の経路を有する電界効果型半導体装置において、第１
導電形半導体基板表面に、電界効果により機能する領域
（以下、ＦＥＴ領域と記す）の第２導電形半導体領域と
隔てて別の第２導電形半導体領域（以下ダイオード領域
と記す）を構成し、ダイオード領域は第２導電形半導体
領域を拡散深さの浅い領域と深い領域で構成され、深い
領域をＦＥＴ領域の第２導電形半導体領域の深さと同程
度以上にしたものである。
流の経路を有する電界効果型半導体装置において、第１
導電形半導体基板表面に、電界効果により機能する領域
（以下、ＦＥＴ領域と記す）の第２導電形半導体領域と
隔てて別の第２導電形半導体領域（以下ダイオード領域
と記す）を構成し、ダイオード領域は第２導電形半導体
領域を拡散深さの浅い領域と深い領域で構成され、深い
領域をＦＥＴ領域の第２導電形半導体領域の深さと同程
度以上にしたものである。
この発明においては、ダイオード領域をＦＥＴ領域と隔
てて構成し、ダイオード領域の第２導電形半導体領域を
浅い領域と深い領域で形成しているので半導体素子に高
電圧が印加されたときＦＥＴ領域よりダイオード領域が
電界強度が大きくなり、なだれ増倍現象はＦＥ’ｌ’領
域から離れたグイオ−ド領域で発生する。
てて構成し、ダイオード領域の第２導電形半導体領域を
浅い領域と深い領域で形成しているので半導体素子に高
電圧が印加されたときＦＥＴ領域よりダイオード領域が
電界強度が大きくなり、なだれ増倍現象はＦＥ’ｌ’領
域から離れたグイオ−ド領域で発生する。
以下、この発明の実施例を図について説明する。
なお、以下の実施例の説明において、第２図〜第６図の
説明と重複する部分については適宜その説明を省略する
。
説明と重複する部分については適宜その説明を省略する
。
第１図は、この発明の一実施例であるパワーＭＯ８ＦＥ
Ｔの断面図である。この装置の構成は以下の点を除いて
第２図の構成と同じである。第１導電形低濃度ドレイン
領域１ａ表面に、ＦＥＴ領域の第２導電形牛導体領域２
と隔てて、ダイオード領域を形成している。ダイオード
領域は拡散深さの浅い第２導電形半導体領域２２と深い
第２導電形半導体領域２８から構成されている。深い第
２導電形半導体領域２８は、ＦＥＴ領域の第２導電形半
導体領域２と同程度以上の深さである。
Ｔの断面図である。この装置の構成は以下の点を除いて
第２図の構成と同じである。第１導電形低濃度ドレイン
領域１ａ表面に、ＦＥＴ領域の第２導電形牛導体領域２
と隔てて、ダイオード領域を形成している。ダイオード
領域は拡散深さの浅い第２導電形半導体領域２２と深い
第２導電形半導体領域２８から構成されている。深い第
２導電形半導体領域２８は、ＦＥＴ領域の第２導電形半
導体領域２と同程度以上の深さである。
このような拡散深さの浅い第２導電形半導体領域２２と
深い第２導電形半導体領域２８から構成されるダイオー
ド領域をＦＥＴ領域と隔てて形成することによって、半
導体素子に高電圧が印加されたとき曲率半径の小さい第
２導電形半導体領域２２ 、２８からなるダイオード領
域の電界強度が大きくなり、なだれ増倍現象がＦＥＴ領
域から離れたダイオード領域で発生する。なだれ増倍現
象の発生部がＦＥＴ領域にある寄生トランジスタから遠
ざけることができ、縦形パワーＭＯ８ＦＥＴの２次破壊
耐量を改善することができる。
深い第２導電形半導体領域２８から構成されるダイオー
ド領域をＦＥＴ領域と隔てて形成することによって、半
導体素子に高電圧が印加されたとき曲率半径の小さい第
２導電形半導体領域２２ 、２８からなるダイオード領
域の電界強度が大きくなり、なだれ増倍現象がＦＥＴ領
域から離れたダイオード領域で発生する。なだれ増倍現
象の発生部がＦＥＴ領域にある寄生トランジスタから遠
ざけることができ、縦形パワーＭＯ８ＦＥＴの２次破壊
耐量を改善することができる。
この発明の他の実施例として、前記実施例のダイオード
領域の第２導電形半導体領域２ａの不純物濃度ＦＥＴ領
域の第２導電形半導体領域２の不純物濃度より高くする
とさらに電界強度は大きくなり、より大きな効果が得ら
れる。
領域の第２導電形半導体領域２ａの不純物濃度ＦＥＴ領
域の第２導電形半導体領域２の不純物濃度より高くする
とさらに電界強度は大きくなり、より大きな効果が得ら
れる。
尚、上記実施例ではパワーＭＯ８ＦＥＴについての説明
を専ら行ってきたが、パワーＭＯ８ＦＥＴの低抵抗領域
である第１導電形高濃度ドレイン領域１ｂｌＣあたる部
分の導電性を反対にした構造を有する絶縁ゲート・トラ
ンジスタと言われている素子にも、この発明の効果があ
る。
を専ら行ってきたが、パワーＭＯ８ＦＥＴの低抵抗領域
である第１導電形高濃度ドレイン領域１ｂｌＣあたる部
分の導電性を反対にした構造を有する絶縁ゲート・トラ
ンジスタと言われている素子にも、この発明の効果があ
る。
以上のように蔦この発明によれば縦方向に主電流の経路
を有する電界効果型半導体装置において、第１導電形半
導体基板表面にＦＥＴ領域の第２導電形半導体領域２と
隔ててＦＥＴ領域の第２導電形半導体領域２の拡散深さ
と同等以上の深さの第２導電形半導体領域２８とそれよ
り浅い第２導電形半導体領域２２で構成されるダイオー
ド領域を形成したので２次破壊耐量を改善した電界効果
型半導体装置を得ることができる。
を有する電界効果型半導体装置において、第１導電形半
導体基板表面にＦＥＴ領域の第２導電形半導体領域２と
隔ててＦＥＴ領域の第２導電形半導体領域２の拡散深さ
と同等以上の深さの第２導電形半導体領域２８とそれよ
り浅い第２導電形半導体領域２２で構成されるダイオー
ド領域を形成したので２次破壊耐量を改善した電界効果
型半導体装置を得ることができる。
第１図は、この発明の一実施例であるパワーＭＯ８ＦＥ
Ｔの断面図である。第２図は従来のパワＭ０８ＦＥＴの
断面図である。第８図は、従来のパワーＭＯ８ＦＥＴの
出力特性を示す図である。 第４Ａ図は、ＭＯ８ＦＥＴ領域の第２導電形半導体領域
に凸部がない場合のパワーＭＯ８ＦＥＴの基本構成単位
の断面図であり、第４Ｂ図は、第４Ａ図の等価回路を示
す図である。第５図は、パワＭＯ８ＦＥＴを使ったイン
バータ回路図である。 第６図は、第５図における還流ダイオードの電圧Ｖｄ波
形とパワーＭＯ８ＦＥＴに流れる電流Ｉｍ波形を示す図
である。 図において、１ａは第１導電形低濃度ドレイン領域、１
ｂは第１導電形高濃度ドレイン領域、２゜２２・２８は
第２導電形半導体領域、８は第１導電形ソース領域、４
は絶縁膜、６はゲート電極、６はソーヌ電極、７はチャ
ネル形成領域、８はドレイン電極、２１は凸部である。 尚、各図中同一符号は同一または相当部分を示す。
Ｔの断面図である。第２図は従来のパワＭ０８ＦＥＴの
断面図である。第８図は、従来のパワーＭＯ８ＦＥＴの
出力特性を示す図である。 第４Ａ図は、ＭＯ８ＦＥＴ領域の第２導電形半導体領域
に凸部がない場合のパワーＭＯ８ＦＥＴの基本構成単位
の断面図であり、第４Ｂ図は、第４Ａ図の等価回路を示
す図である。第５図は、パワＭＯ８ＦＥＴを使ったイン
バータ回路図である。 第６図は、第５図における還流ダイオードの電圧Ｖｄ波
形とパワーＭＯ８ＦＥＴに流れる電流Ｉｍ波形を示す図
である。 図において、１ａは第１導電形低濃度ドレイン領域、１
ｂは第１導電形高濃度ドレイン領域、２゜２２・２８は
第２導電形半導体領域、８は第１導電形ソース領域、４
は絶縁膜、６はゲート電極、６はソーヌ電極、７はチャ
ネル形成領域、８はドレイン電極、２１は凸部である。 尚、各図中同一符号は同一または相当部分を示す。
Claims (2)
- （１）第１導電形半導体基板と、前記基板表面に形成さ
れる第２導電形半導体領域と、前記第２導電形半導体領
域内のその表面に中央部をあけて形成される第１導電形
半導体領域と、前記第２導電形半導体領域と前記第１導
電形半導体領域とを短絡したソース電極と、前記基板と
前記第１導電形半導体領域間の前記第２導電形半導体領
域表面に形成される絶縁膜と前記絶縁膜表面に形成され
るゲート電極とを備えた縦方向に主電流の経路を有する
電界効果型半導体装置において、 前記基板表面に前記第２導電形半導体領域と隔てて前記
第２導電形半導体領域の拡散深さと同等以上に深い拡散
深さの第２導電形半導体領域とそれより浅い拡散深さの
第２導電形半導体領域で構成されるダイオード領域が設
けられたことを特徴とする電界効果型半導体装置。 - （２）ダイオード領域内の拡散深さの深い第２導電形半
導体領域の不純物濃度が電界効果によつて機能する領域
の第２導電形半導体領域の不純物濃度よりも高い前記特
許請求の範囲第１項記載の電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262769A JP2527160B2 (ja) | 1985-11-22 | 1985-11-22 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262769A JP2527160B2 (ja) | 1985-11-22 | 1985-11-22 | 電界効果型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62123771A true JPS62123771A (ja) | 1987-06-05 |
| JP2527160B2 JP2527160B2 (ja) | 1996-08-21 |
Family
ID=17380331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60262769A Expired - Lifetime JP2527160B2 (ja) | 1985-11-22 | 1985-11-22 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2527160B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04767A (ja) * | 1990-04-02 | 1992-01-06 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子 |
| JP2008016763A (ja) * | 2006-07-10 | 2008-01-24 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2009027152A (ja) * | 2007-06-20 | 2009-02-05 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
| JP2014192191A (ja) * | 2013-03-26 | 2014-10-06 | Shindengen Electric Mfg Co Ltd | 半導体装置及び半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662374A (en) * | 1979-10-18 | 1981-05-28 | Philips Nv | Zener diode |
| JPS57206073A (en) * | 1981-06-12 | 1982-12-17 | Hitachi Ltd | Mis semiconductor device |
-
1985
- 1985-11-22 JP JP60262769A patent/JP2527160B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662374A (en) * | 1979-10-18 | 1981-05-28 | Philips Nv | Zener diode |
| JPS57206073A (en) * | 1981-06-12 | 1982-12-17 | Hitachi Ltd | Mis semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04767A (ja) * | 1990-04-02 | 1992-01-06 | Fuji Electric Co Ltd | Ｍｏｓ型半導体素子 |
| JP2008016763A (ja) * | 2006-07-10 | 2008-01-24 | Denso Corp | 絶縁ゲート型バイポーラトランジスタ |
| JP2009027152A (ja) * | 2007-06-20 | 2009-02-05 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
| US7999314B2 (en) | 2007-06-20 | 2011-08-16 | Denso Corporation | Semiconductor device and manufacturing method thereof |
| US9099387B2 (en) | 2007-06-20 | 2015-08-04 | Denso Corporation | Semiconductor device |
| JP2014192191A (ja) * | 2013-03-26 | 2014-10-06 | Shindengen Electric Mfg Co Ltd | 半導体装置及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2527160B2 (ja) | 1996-08-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Khanna | Insulated gate bipolar transistor IGBT theory and design | |
| US4504847A (en) | Static induction type semiconductor device | |
| US5444272A (en) | Three-terminal thyristor with single MOS-gate controlled characteristics | |
| US5631483A (en) | Power device integrated structure with low saturation voltage | |
| JPH04343476A (ja) | 金属酸化物半導体電界効果型トランジスタ回路 | |
| US4694313A (en) | Conductivity modulated semiconductor structure | |
| JPH0575110A (ja) | 半導体装置 | |
| US5294816A (en) | Unit cell arrangement for emitter switched thyristor with base resistance control | |
| KR940022887A (ko) | 절연게이트형 바이폴라 트랜지스터 | |
| JP2572210B2 (ja) | 縦型パワ−ｍｏｓ電界効果型半導体装置 | |
| US5079607A (en) | Mos type semiconductor device | |
| US5498884A (en) | MOS-controlled thyristor with current saturation characteristics | |
| JPH07169868A (ja) | 少なくとも１個のバイポーラ・パワーデバイスを有する回路パターン及びその作動方法 | |
| US4811072A (en) | Semiconductor device | |
| US5925900A (en) | Emitter-switched thyristor having a floating ohmic contact | |
| JPH04261065A (ja) | 半導体装置 | |
| WO2017215157A1 (zh) | 一种半导体器件 | |
| JPS6239069A (ja) | 電界効果型半導体装置 | |
| JPS62123771A (ja) | 電界効果型半導体装置 | |
| JPH0612823B2 (ja) | 二方向性の電力用高速ｍｏｓｆｅｔ素子 | |
| KR0163928B1 (ko) | 이미터 스위치 사이리스터 | |
| US5998811A (en) | Trench emitter controlled thyristor | |
| JPS63104481A (ja) | 伝導度変調型たて型ｍｏｓｆｅｔ | |
| JP2660001B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| WO1991017570A1 (en) | Insulated gate bipolar transistor |