KR940022887A - 절연게이트형 바이폴라 트랜지스터 - Google Patents

절연게이트형 바이폴라 트랜지스터 Download PDF

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도루 도야베
시로오 가모하라
히또시 마쯔오
야스유끼 오꾸라
사또시 이또
쥰꼬 다나까
기시꼬 마루야마
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가부시끼가이샤 히다찌 세이사꾸쇼
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Abstract

절연게이트형 바이폴라 트랜지스터로서, 기생 사이리스터의 래치업을 방지하고 또한 턴오프시간을 단축할 수 있으며, 다른 특성을 손상시키지 않으면서 기생 사이런스터의 래치업을 억제하고 또한 턴오프시간을 단축하는 효과중의 한쪽 또는 양쪽을 실현할 수 있도록, 절연게이트형 바이폴라 트랜지스터에 있어서, 컬렉터층에 인접하는 베이스 층내의 컬랙터층에 있어서의 다수캐리어에 대한 포텐셜장벽을 마련하는 것에 의해, 컬렉터층에 인접하는 베이트층의 게이트전극의 하층의 영역에서 에미터전극의 하층이외의 영역까지의 범위의 영역에서 컬렉터층에 있어서의 다수캐리어가 주입되지 않도록 하고, 또 컬렉터층에 인접하는 베이스층의 게이트전극의 하층의 영역 또는 에미터전극의 하층이외의 영역에서 에미터층에 인접하는 베이트층을 거쳐서 켈렉터층에 있어서의 다수캐리어가 에미터전극으로 흐르지 않도록 하는 구성으로 한다.
이러한 절연게이트형 바이폴라 트랜지스터를 사용하는 것에 의해, 절연게이트형 바이폴라 트랜지스터에 있어서 다른 특성을 손상시키지 않고 기생 사이리스터의 래치업을 방지할 수 있음과 동시에 턴오프 시간을 단축할 수 있다.

Description

절연게이트형 바이폴라 트랜지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1의 실시예에 따른 절연게이트형 바이폴라 트랜지스터를 도시한 도면, 제2도는 본 발명의 제2의 실시예에 따른 절연게이트형 바이폴라 트랜지스터를 도시한 도면, 제3도는 본 발명의 제3의 실시예에 따른 절연게이트형 바이폴라 트랜지스터를 도시한 도면.

Claims (23)

  1. 제1도전형 컬렉터층에 적층된 제2도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 제1도 전형 베이스층, 상기 제1도전형 베이층의 일부의 표면에서 내부의 영역에 형성된 제2도전형 에미터층, 상기 제1도전형 베이스층의 표면과 상기 제2도전형 에미터층의 표면의 일부에 인접해서 형성된 에미터전극과 상기 제2도전형 에미터층을 거쳐서 상기 에미터전극에 대향하고, 또한, 상기 제1도전향 베이스층의 표면과 상기 제2도전형 베이스층을 표면에 횡산하는 게이트전극을 포함하고, 상기 제1의 영역을 포함하며 상기 제1도전형 컬렉터층에서 상기 제2도전형 베이스층의 상기 에미터전극에 인접하는 영역의 하층이외의 영역까지의 임의의 영역으로 제1도전형 다수캐리어가 주입되는 것을 방지하는 포텐셀 장벽을 상기 제2도 전형 베이스층내의 상기 제1도전형 베이스층과 상기 제2도전형 베이스층과의 쌍방이 절연층과 접하는 제1의 영역의 하층에서 상기 에미터전극에 인접하는 영역의 하층까지의 어느곳인가의 위치에 형성된 경계와 상기 제1도전형 컬렉터층에 인접하는 영역에 형성한 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  2. 제1항에 있어서, 상기 포텐셜장벽의 절연체로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  3. 제1항에 있어서, 상기 포텐셜장벽은 제2도전형 불순물의 고도우프 농도층으로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  4. 제1항에 있어서, 상기 포텐셜장벽은 상기 포텐셜장벽 이외의 영역을 형성하는 반도체와는 다른 밴드갭 에너지를 갖는 반도체로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  5. 제1항에 있어서, 상기 포텐셜장벽 이외의 여역은 상기 제2도전형 베이스층의 상기 에미터전극의 하층이외의 영역에 있어서 다른 영역을 형성하는 반도체의 제2도전형 다결정으로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  6. 제1항에 있어서, 상기 포텐셜장벽 이외의 영역은 상기 제2도전형 베이스층의 상기 게이트전극의 하층이외의 영역에 있어서 다른 영역을 형성하는 반도체의 제2도전형 다결정으로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  7. 제1도전형 컬렉터층에 적층된 제2도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 제1도전형 베이스층, 상기 제1도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 2도전형 에미터층, 상기 제2도전형 에미터층의 표면의 일부를 횡단해서 상기 제1도전형 베이스층의 표면에 인접해서 형성된 에미터전극, 상기 제2도전형 에미터층을 거쳐서 상기 에미터전극에 대항하고, 또한 상기 제1도전형 베이스층의 표면과 상기 제2도전형 베이스층과 표면을 횡단하는 게이트전극과 상기 제2도전형 베이스층내의 상기 제1도전형 베이스층과 상기 제2도전형 베이스층과의 쌍방이 절연층에 접하는 영역을 포함하는 상기 제1도전형 컬렉터층에서 상기 제2도전형 베이스층의 상기 에미터전극에 인접하는 영역의 하층이외의 영역까지의 이의의 영역으로 제1도전형 다수캐리어가 주입되는 것을 방지하는 포텐셜장벽을 포함하는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  8. 제7항에 있어서, 상기 포텐셜장벽은 절연체로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  9. 제7항에 있어서, 상기 포텐셜장벽은 제2도전형 불순물의 고도우프층으로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  10. 제7항에 있어서, 상기 포텐셜장벽은 상기 포텐셜장벽 이외의 영역을 형성하는 반도체와는 다른 밴드갭 에너지를 갖는 반도체로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  11. 제1도전형 컬랙터층에 적층된 제2도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 제1도전형 베이스층, 상기 제1도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 제2도전형 에미터층, 상기 제2도전형 에미터층의 표면의 일부를 횡단해서 상기 제1도전형 베이스층의 표면에 인접해서 형성된 에미터전극과 상기 제2도전형 에미터층을 거쳐서 상기 에미터전극에 대향하고, 또한, 절연층을 거쳐서 상기 제1도전형 베이스층의 표면과 상기 제2도전형 베이스층의 표면을 횡단하는 게이트전극을 포함하고, 상기 제2도전형 베이스층의 제1의 영역에서 상기 에미터전극의 하층이외의 영역까지의 범위의 임의의 영역에서 상기 제1도전형 컬렉터층을 거쳐서 상기 에미터전극으로 제1도전형 다수캐리어가 주입되는 것을 방지하는 포텐셜 장벽을 상기 제2도전형 베이스층내의 상기 제1도전형 베이스층과 상기 제2도전형 베이스층과의 쌍방이 상기 절연층에 접하는 상기 제1의 영역의 하층과 상기 에미터전극에 인접하는 영역의 하층과의 사이의 어느곳인가의 위치에 형성된 경계에서 상기 제1도전형 베이스층, 상기 제2도전형 베이스층 및 상기 절연층이 서로 접하는 위치까지 형성하는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  12. 제11항에 있어서, 상기 포텐셜장벽은 절연체로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  13. 제11항에 있어서, 상기 포텐셜장벽은 제2도전형 불순물의 고도우프층으로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  14. 제11항에 있어서, 상기 포텐셜장벽은 상기 포텐셜장벽 이외의 영역을 형성하는 반도체와는 다른 밴드 갭 에너지를 갖는 반도체로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  15. 제1도전형 컬렉터층에 적층된 제2도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 제1도 전형 베이스층, 상기 제1도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 제2도전형 에미터층, 상기 제2도전형 에미터층의 표면의 일부를 횡단해서 상기 제1도전형 베이스층의 표면에 인접해서 형성된 에미터전극, 상기 제2도전형 에미터층을 거쳐서 상기 에미터전극에 대향하고, 또한 절연츠을 거쳐서 상기 제1도전형 베이스층의 표면과 상기 제2도전형 베이스층의 표면을 횡단하는 게이트전극과, 상기 제2도전형 베이스층내의 상기 제1도전형 베이스층과 상기 제2도전형 베이스층과의 쌍방이 상기 절연층에 접하는 영역에서 상기며 에미터전극의 하층이외의 영역까지의 범위의 임의의 영역에서 상기 제1도전형 컬렉터층을 거쳐서 상기 에미터전극으로 제1도전형 다수캐리어가 주입되는 것을 방지하는 포텐셜장벽을 포함하는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  16. 제15항에 있어서, 상기 포텐셜장벽은 절연체로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  17. 제15항에 있어서, 상기 포텐셜장벽은 제2도전형 불순물의 고도우프층으로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  18. 제15항에 있어서, 상기 포텐셜장벽은 상기 포텐셜장벽 이외의 영역을 형성하는 반도체와는 다른 밴드 갭 에너지를 갖는 반도체로 형성되는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  19. 제1도전형 컬랙터층에 적층된 제2도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 제1도전형 베이스층, 상기 제1도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 제2도전형 에미터층, 상기 제2도전형 에미터층의 표면의 일부를 횡단해서 상기 제1도전형 베이스층의 표면에 인접해서 형성된 에미터전극과, 상기 제2도전형 에미터층을 거쳐서 상기 에미터전극에 대향하고, 또한 상기 제1도전형 베이스층의 표면과 상기 제2도전형 베이스층의 표면을 횡단하는 게이트전극을 포함하고, 상기 제1도전형 컬렉터층에서 상기 제2도전형 베이스층의 상기 에미터전극에 접하는 영역의 하층이외의 영역까지의 범위의 영역으로 제1도전형 다수캐리어가 주입되는 것을 방지하는 포텐셜 장벽을 상기 제2도전형 베이스층내의 상기 제1도전형 베이스층과 상기 제2도전형 베이스층과의 쌍방이 절연층에 접하는 제1의 영역의 하층과 상기 에미터전극에 접하는 영역의 하층과의 사이의 어느곳인가의 위치에 형성된 경계, 상기 제1도전형 컬렉터층의 경계 및 상기 제1도전형 베이스층의 절계로 둘러싸여진 영역내의 형성되는 것을 특징으로 하는 절연 게이트형 바이폴라 트랜지스터.
  20. 제1도전형 컬렉터층에 적층된 제2도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 제1도전형 베이스층, 상기 제1도전형 베이스층의 일부의 표면에서 내부의 영역에 형성된 제2도전형 에미터층, 상기 제2도전형 에미터층의 표면의 일부를 횡단해서 상기 제1도전형 베이스층의 표면에 인접해서 형성된 에미터전극, 상기 제2도전형 에미터층을 거쳐서 상기 에미터전극에 대향하고, 또한 절연층을 거쳐서 상기 제1도전형 베이스층의 표면과 상기 제2도전형 베이스층의 표면을 횡단하는 게이트전극과, 상기 제1도전형 컬렉터층에서 상기 제2도전형 베이스층의 상기 에미터전극에 접하는 영역의 하층이외의 영역까지의 범위의 영역으로 제1도전형 다수캐리어가 주입되는 것을 방지하는 포텐셜 장벽을 포함하는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  21. 컬렉터전극이 접속되는 컬렉터층, 서로 적층된 제1 및 제2의 베이스층과 에미터층, 상기 에미터층과 상기 제2의 베이스층에 인접하는 에미터전극, 상기 제1 및 제2의 베이층에 인접하는 게이트전극을 갖는 절연게이트형 바이폴라 트랜지스터에 있어서, 상기 컬렉터층에 인접하는 상기 제1의 베이스층내에 형성된 상기 컬렉터층에서의 다수캐리어에 대한 포텐셜장벽을 포함하는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  22. 제21항에 있어서, 상기 포텐셜장벽은 상기 컬렉터층에 인접하는 상기 제1의 베이스층의 상기 게이트 전극의 하층의 영역에서 상기 에미터전극의 하층이외의 영역까지의 범위의 영역으로 상기 컬렉터층에서의 다수캐리어가 주입되는 것을 방지하는 위치에 형성되어 있는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
  23. 제21항에 있어서, 상기 포텐셜장벽은 상기 제1의 베이스층의 상기 게이트전극의 하층의 영역 또는 상기 에미터전극의 하층이외의 영역에서 상기 에미터층에 인접하는 상기 제2의 베이스층을 거쳐서 상기 컬렉터층에서의 다수캐리어가 상기 에미터전극으로 주입되는 것을 방지하는 위치에 형성되어 있는 것을 특징으로 하는 절연게이트형 바이폴라 트랜지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940004211A 1993-03-10 1994-03-04 절연게이트형 바이폴라 트랜지스터 KR940022887A (ko)

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