JPH01282872A - 半導体装置 - Google Patents
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- JPH01282872A JPH01282872A JP11202988A JP11202988A JPH01282872A JP H01282872 A JPH01282872 A JP H01282872A JP 11202988 A JP11202988 A JP 11202988A JP 11202988 A JP11202988 A JP 11202988A JP H01282872 A JPH01282872 A JP H01282872A
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- 230000015572 biosynthetic process Effects 0.000 claims description 18
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 16
- 108091006146 Channels Proteins 0.000 abstract description 9
- 239000000758 substrate Substances 0.000 abstract description 8
- 238000002347 injection Methods 0.000 abstract description 5
- 239000007924 injection Substances 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 238000005468 ion implantation Methods 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 abstract 1
- 230000005669 field effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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- Engineering & Computer Science (AREA)
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関するものであり、特に縦型伝導
度変調型ＭＯ８電界効果トランジスタに関するものであ
る。
度変調型ＭＯ８電界効果トランジスタに関するものであ
る。
従来の技術
従来の縦型伝導度変調型ＭＯ８ｔＯ８電界効果トランジ
スタ、ＩＧＢＴと略す）の断面構造を第２図に示ゴ。
スタ、ＩＧＢＴと略す）の断面構造を第２図に示ゴ。
ＩＧＢＴは通常の縦型ＭＯ８電界効果トランジスタとは
異なり、基板が相異なる導電型シリコン層からなりドレ
イン電極１と接する基板表面側には高濃度のｐ”ドレイ
ン領域２が形成され、基板表面側には逆導電型層として
素子の耐圧を決定づけるため、低濃度のｎ−ドレイン領
域３が形成されている。
異なり、基板が相異なる導電型シリコン層からなりドレ
イン電極１と接する基板表面側には高濃度のｐ”ドレイ
ン領域２が形成され、基板表面側には逆導電型層として
素子の耐圧を決定づけるため、低濃度のｎ−ドレイン領
域３が形成されている。
ＩＧＢＴは、上記のような基板を用い、一般に拡散自己
整合、いわゆるＤＳＡ （Ｄｉｆｆｕｓｅｄ ５ｅｌ
ｆａ＋ｒｇｎｅｄ）構造で素子を形成しており、基板の
ｎ−ドレイン領域３の所定表面上にゲート酸化膜４およ
び多結晶シリコン５を形成した後、多結晶シリコン５を
マスクとしたセルフアライメント拡散技術によって、ド
レイン電極１と接する基板裏面のｐ“ドレイン領域２と
同一導電型のｐ型チャネル形成領域６および逆導電型の
ｎ＋ソース領域７を形成し、さらにゲート酸イヒｖ！４
および多結晶シリコン５を設けた基板上にソース電極８
を形成している。
整合、いわゆるＤＳＡ （Ｄｉｆｆｕｓｅｄ ５ｅｌ
ｆａ＋ｒｇｎｅｄ）構造で素子を形成しており、基板の
ｎ−ドレイン領域３の所定表面上にゲート酸化膜４およ
び多結晶シリコン５を形成した後、多結晶シリコン５を
マスクとしたセルフアライメント拡散技術によって、ド
レイン電極１と接する基板裏面のｐ“ドレイン領域２と
同一導電型のｐ型チャネル形成領域６および逆導電型の
ｎ＋ソース領域７を形成し、さらにゲート酸イヒｖ！４
および多結晶シリコン５を設けた基板上にソース電極８
を形成している。
また、ＩＧＢＴのドレイン電極１とソース電極８の間の
耐圧を得るために、ドレイン電＃Ａ１と接する一導電型
シリコン層のｐ”ドレイン領域２と、逆導電型の低濃度
の「１−ドレイン領域３との間に、高濃度の逆導電型の
ｎ４″層９（以下、ｎ４バツフアＮと略ず）を形成し、
空乏層のリーチスルーを防止している。
耐圧を得るために、ドレイン電＃Ａ１と接する一導電型
シリコン層のｐ”ドレイン領域２と、逆導電型の低濃度
の「１−ドレイン領域３との間に、高濃度の逆導電型の
ｎ４″層９（以下、ｎ４バツフアＮと略ず）を形成し、
空乏層のリーチスルーを防止している。
発明が解決しようとする課題
しかし、従来の構造のＩＧＢＴでは、ドレイン電極１と
接する−４電型シリコン層のｐ＋ドレイン領域２から注
入された正孔は電子と逆４ 電型シリコン層のｎ−ドレ
イン領域３で再結合するが、大電流領域になると、再結
合ができない正孔が存在し始め、これらは同一導電型の
ｐ型チャネル形成領域６の直下部では、直接ｐ型チャネ
ル形成領域６を通りソース電極８へと流れるが、ｐ型チ
ャネル形成領域６の直下部以外の正孔はｎ＋ソース領域
７の下部のｐ型チャネル形成領域６を通りソース電極８
へと流れるため、ｎ◆ソース領域７およびｐ型チャネル
形成領域６の間に電圧降下が生じラッチアップ現象を起
こし、電源をいったん切らない限り元の状態へ復帰せず
、発熱をともなってやがて素子の破壊へ結びつくという
問題があった。
接する−４電型シリコン層のｐ＋ドレイン領域２から注
入された正孔は電子と逆４ 電型シリコン層のｎ−ドレ
イン領域３で再結合するが、大電流領域になると、再結
合ができない正孔が存在し始め、これらは同一導電型の
ｐ型チャネル形成領域６の直下部では、直接ｐ型チャネ
ル形成領域６を通りソース電極８へと流れるが、ｐ型チ
ャネル形成領域６の直下部以外の正孔はｎ＋ソース領域
７の下部のｐ型チャネル形成領域６を通りソース電極８
へと流れるため、ｎ◆ソース領域７およびｐ型チャネル
形成領域６の間に電圧降下が生じラッチアップ現象を起
こし、電源をいったん切らない限り元の状態へ復帰せず
、発熱をともなってやがて素子の破壊へ結びつくという
問題があった。
本発明は上記問題を解決するものであり、ラッチアップ
現象を抑制して、使用できる大電流領域を広くした縦型
伝導度変調型ＭＯ８電界効果トランジスタを提供するこ
とを目的とするものである。
現象を抑制して、使用できる大電流領域を広くした縦型
伝導度変調型ＭＯ８電界効果トランジスタを提供するこ
とを目的とするものである。
課題を解決するための手段
上記問題を解決するため本発明は、ドレイン電極と接す
る一導電型シリコン層の上に、所定の表面領域に一導電
型のチャネル形成領域を有する逆導電型シリコン層を形
成し、前記一導電型シリコン層と前記逆導電型シリコン
層との間に、前記チャネル形成領域の直下部では前記逆
導電型シリコン層より高濃度の逆導電型バッファ層を設
けるとともに、前記チャネル形成領域の直下部以外では
前記逆導電型バッファ層よりさらに高濃度の逆導電型高
濃度バッファ層を設けたものである。
る一導電型シリコン層の上に、所定の表面領域に一導電
型のチャネル形成領域を有する逆導電型シリコン層を形
成し、前記一導電型シリコン層と前記逆導電型シリコン
層との間に、前記チャネル形成領域の直下部では前記逆
導電型シリコン層より高濃度の逆導電型バッファ層を設
けるとともに、前記チャネル形成領域の直下部以外では
前記逆導電型バッファ層よりさらに高濃度の逆導電型高
濃度バッファ層を設けたものである。
作用
上記構成の作用を、一導電型をｐ型としたＩＧＢＴによ
り説明する。
り説明する。
−４雷型シリコン層、すなわちｐ型シリコン層から注入
される正孔の注入効率は、逆４電型高濃度バッファ層、
すなわちｎ４“バッファｙ層では、これより濃度の低い
逆導電型バッファ層、すなわちｎ１バッファ層より悪く
なり、大電流領域になって再結合ができない正孔が存在
し始めても、ｎ“１バッファ層からｎ＋ソース領域の下
部のｐ型チャネル形成領域を通ってソース電極に流れる
正孔の数が従来のものに比べて少なくなる。したがって
、ｐ型チャネル形成領域とｎ４ソ一ス領域間の電圧降下
が少なくなり、大電流領域でのラッチアップ現象が抑制
される。この結果、低いオン抵抗でランチアップ時の使
用電流の大きなＩＧＢＴが実現される。
される正孔の注入効率は、逆４電型高濃度バッファ層、
すなわちｎ４“バッファｙ層では、これより濃度の低い
逆導電型バッファ層、すなわちｎ１バッファ層より悪く
なり、大電流領域になって再結合ができない正孔が存在
し始めても、ｎ“１バッファ層からｎ＋ソース領域の下
部のｐ型チャネル形成領域を通ってソース電極に流れる
正孔の数が従来のものに比べて少なくなる。したがって
、ｐ型チャネル形成領域とｎ４ソ一ス領域間の電圧降下
が少なくなり、大電流領域でのラッチアップ現象が抑制
される。この結果、低いオン抵抗でランチアップ時の使
用電流の大きなＩＧＢＴが実現される。
実施例
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例を示す半導体装置のＩＧＩ３
Ｔの断面構造図である。なお、従来例の第２図と同一の
構成には同一の符号を付して説明を省略する。
Ｔの断面構造図である。なお、従来例の第２図と同一の
構成には同一の符号を付して説明を省略する。
本発明のＩＧＢＴは従来例の第２図のｎ１バッファ層９
のかわりに、ｐ型チャネル形成領域６の直下部では、ｎ
−ドレイン頌［３より高濃度の逆導電型のｎ＋バッフフ
・層１１を設け、ｐ型チャネル形成領域６の直下部以外
ではｎ４′バッファ層１１よりさらに高濃度の逆導電型
のｎ＋ ＋バラフッ層１２を設けている。
のかわりに、ｐ型チャネル形成領域６の直下部では、ｎ
−ドレイン頌［３より高濃度の逆導電型のｎ＋バッフフ
・層１１を設け、ｐ型チャネル形成領域６の直下部以外
ではｎ４′バッファ層１１よりさらに高濃度の逆導電型
のｎ＋ ＋バラフッ層１２を設けている。
上記ＩＧＢＴは、まず、たとえば高濃度ｐ型シリコン基
板であるｐ＋ドレイン領域２の上にｎ型のｎ＋バッファ
層１１をエピタキシャル成長させ、この後ホトリソグラ
フイエ程、イオン注入、高温処理で、所定の位置へ前者
よりも高濃度のｎ型のｎ◆＋バッファ１１２を形成させ
、さらに、低濃度のｎ−ドレイン領域３をエピタキシャ
ル成長させ、このようにして作成されたシリコンウェー
ハの表面に素子を形成させて製造される。ただし、ｐ型
チャネル形成領域６は、高濃度のｎ１＋バッファ層１２
の上部にこないようにして形成させる。
板であるｐ＋ドレイン領域２の上にｎ型のｎ＋バッファ
層１１をエピタキシャル成長させ、この後ホトリソグラ
フイエ程、イオン注入、高温処理で、所定の位置へ前者
よりも高濃度のｎ型のｎ◆＋バッファ１１２を形成させ
、さらに、低濃度のｎ−ドレイン領域３をエピタキシャ
ル成長させ、このようにして作成されたシリコンウェー
ハの表面に素子を形成させて製造される。ただし、ｐ型
チャネル形成領域６は、高濃度のｎ１＋バッファ層１２
の上部にこないようにして形成させる。
このようにして形成されたＩＧＢＴは、高濃度のｎ１＋
バッファ層１２ではｎ”バッファ層１１より、正孔の注
入効率が悪くなるため、ｎ＋ソース領域７の下部のｐ型
チャネル形成領域６を通りソース電極８へと流れる正孔
の数が減少し、ソース領域７およびｐ型チャネル形成領
域６の間の電圧降下が少なくなり、大電流領域でのラッ
チアップ現象が抑制され、低いオン抵抗でラッチアップ
時の使用電流の大きなＩＧＢＴが実現できる。
バッファ層１２ではｎ”バッファ層１１より、正孔の注
入効率が悪くなるため、ｎ＋ソース領域７の下部のｐ型
チャネル形成領域６を通りソース電極８へと流れる正孔
の数が減少し、ソース領域７およびｐ型チャネル形成領
域６の間の電圧降下が少なくなり、大電流領域でのラッ
チアップ現象が抑制され、低いオン抵抗でラッチアップ
時の使用電流の大きなＩＧＢＴが実現できる。
発明の効果
以上のように本発明によれば、チャネル形成領域の直下
部以外の−４電型シリコン層と逆導電型シリコン層との
間のバッファ層の濃度を直下部のバッファ問の濃度より
高くしたことによって、たとえば一導電型をｐ型とした
場合、直下部以外のバラフッ層では正孔の注入効率は直
下部のバッファ層より悪くなり、ｐチャネル形成領域の
表面両側のソース領域の下部のチャネル形成領域を通っ
てソース電極へ流れる正孔の数が減り、ソース領域とチ
ャネル形成領域との間の電圧降下が少なくなり、大電流
領域でのラップアップＪ！ｌ！が抑制され、ラップアッ
プ時の使用電流値を大きくできる。
部以外の−４電型シリコン層と逆導電型シリコン層との
間のバッファ層の濃度を直下部のバッファ問の濃度より
高くしたことによって、たとえば一導電型をｐ型とした
場合、直下部以外のバラフッ層では正孔の注入効率は直
下部のバッファ層より悪くなり、ｐチャネル形成領域の
表面両側のソース領域の下部のチャネル形成領域を通っ
てソース電極へ流れる正孔の数が減り、ソース領域とチ
ャネル形成領域との間の電圧降下が少なくなり、大電流
領域でのラップアップＪ！ｌ！が抑制され、ラップアッ
プ時の使用電流値を大きくできる。
よって、低いオン抵抗で使用できる大電流領域を広くし
たＩＧＢＴを提供できる。
たＩＧＢＴを提供できる。
第１図は本発明の一実施例を示づ半導体装置の縦型伝４
度変調型ＭＯ８電界効果トランジスタ（ＩＧＢＴ＞の断
面＊造園、第２図は従来のＩＧ［３Ｔの断面構造図であ
る。 １・・・ドレイン電極、２・・・高温度ｐ＋ドレイン領
域、３・・・低濃度ｎ−ドレイン領域、４・・・ゲート
酸化膜、５・・・多結晶シリコン、６・・・ｐ型チャネ
ル形成領域、７・・・ｎ１ソース領域、８・・・ソース
電極、１１・・・ｎ１バッファ層、１２・・・高濃度ｎ
４４″バツフア。 代理人 森 本 桟 弘 第１図 ５−・・う＃１日シリコン Ａ −・−Ｐ璧イヒイえル、ｑ〃（４湧ロ−Ｍ第２図 Ｓ
度変調型ＭＯ８電界効果トランジスタ（ＩＧＢＴ＞の断
面＊造園、第２図は従来のＩＧ［３Ｔの断面構造図であ
る。 １・・・ドレイン電極、２・・・高温度ｐ＋ドレイン領
域、３・・・低濃度ｎ−ドレイン領域、４・・・ゲート
酸化膜、５・・・多結晶シリコン、６・・・ｐ型チャネ
ル形成領域、７・・・ｎ１ソース領域、８・・・ソース
電極、１１・・・ｎ１バッファ層、１２・・・高濃度ｎ
４４″バツフア。 代理人 森 本 桟 弘 第１図 ５−・・う＃１日シリコン Ａ −・−Ｐ璧イヒイえル、ｑ〃（４湧ロ−Ｍ第２図 Ｓ
Claims (1)
- １、ドレイン電極と接する一導電型シリコン層の上に、
所定の表面領域に一導電型のチャネル形成領域を有する
逆導電型シリコン層を形成し、前記一導電型シリコン層
と前記逆導電型シリコン層との間に、前記チャネル形成
領域の直下部では前記逆導電型シリコン層より高濃度の
逆導電型バッファ層を設けるとともに、前記チャネル形
成領域の直下部以外では前記逆導電型バッファ層よりさ
らに高濃度の逆導電型高濃度バッファ層を設けた半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202988A JPH01282872A (ja) | 1988-05-09 | 1988-05-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11202988A JPH01282872A (ja) | 1988-05-09 | 1988-05-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01282872A true JPH01282872A (ja) | 1989-11-14 |
Family
ID=14576217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11202988A Pending JPH01282872A (ja) | 1988-05-09 | 1988-05-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01282872A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH043981A (ja) * | 1990-04-20 | 1992-01-08 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| EP0615292A1 (en) * | 1993-03-10 | 1994-09-14 | Hitachi, Ltd. | Insulated gate bipolar transistor |
| FR2731841A1 (fr) * | 1995-03-07 | 1996-09-20 | Nippon Denso Co | Transistors a effet de champ du type a grille isolee et son procede de fabrication |
| US5569941A (en) * | 1992-10-20 | 1996-10-29 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device with a buried gapped semiconductor region |
| US5723349A (en) * | 1994-01-27 | 1998-03-03 | Consorzio Pre La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for manufacturing a high conductivity insulated gate bipolar transistor integrater structure |
| US5981981A (en) * | 1993-10-13 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including a bipolar structure |
| US6452219B1 (en) | 1996-09-11 | 2002-09-17 | Denso Corporation | Insulated gate bipolar transistor and method of fabricating the same |
| JP2008181975A (ja) * | 2007-01-23 | 2008-08-07 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| WO2012036247A1 (ja) * | 2010-09-17 | 2012-03-22 | 富士電機株式会社 | 半導体装置 |
-
1988
- 1988-05-09 JP JP11202988A patent/JPH01282872A/ja active Pending
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| JP5716749B2 (ja) * | 2010-09-17 | 2015-05-13 | 富士電機株式会社 | 半導体装置 |
| US9035351B2 (en) | 2010-09-17 | 2015-05-19 | Fuji Electric Co., Ltd. | Semiconductor device |
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