JPH05259443A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】 シリコンカーバイトを半導体材料として採用
する際に問題となるターンオフ時の耐圧性能を向上し、
導通抵抗が低く、スイッチング速度の早いなどの特性を
有し、装置の小型化などを図ることが可能なシリコンカ
ーバイト製の絶縁ゲート型半導体装置を実現する。 【構成】 ｐ型のベース層８の底部にｐ+ 型の埋め込み
層９を形成し、さらに、ベース層８内部にｐ+ 型のウェ
ル領域７を形成することにより、ターンオフ時に充電電
流の流れる経路を低抵抗化し、寄生するトランジスタの
導通を防止する。さらに、深い埋め込み層９を実現する
ために、２層のドレイン層３および４を採用する。
する際に問題となるターンオフ時の耐圧性能を向上し、
導通抵抗が低く、スイッチング速度の早いなどの特性を
有し、装置の小型化などを図ることが可能なシリコンカ
ーバイト製の絶縁ゲート型半導体装置を実現する。 【構成】 ｐ型のベース層８の底部にｐ+ 型の埋め込み
層９を形成し、さらに、ベース層８内部にｐ+ 型のウェ
ル領域７を形成することにより、ターンオフ時に充電電
流の流れる経路を低抵抗化し、寄生するトランジスタの
導通を防止する。さらに、深い埋め込み層９を実現する
ために、２層のドレイン層３および４を採用する。
Description
【０００１】
【産業上の利用分野】本発明は、シリコンカーバイド
（ＳｉＣ）を主たる半導体材料として用いた絶縁ゲート
型の半導体装置に関し、特に、パワーデバイスに用いら
れる半導体装置の構造に関するものである。
（ＳｉＣ）を主たる半導体材料として用いた絶縁ゲート
型の半導体装置に関し、特に、パワーデバイスに用いら
れる半導体装置の構造に関するものである。
【０００２】
【従来の技術】パワーデバイスとして用いられる半導体
装置の主たる半導体材料は、従来シリコン（Ｓｉ）が採
用されている。しかし、抵抗値の低減、冷却の問題など
材料に起因する限界から、種々の新しい材料が検討され
ている。その中で、シリコンカーバイト（ＳｉＣ）は、
最大電界強度（Ｅｍ）がシリコンと比べて１桁以上大き
いことから、次世代のパワーデバイスの主たる材料とし
て注目を集めている。すなわち、最大電界強度（Ｅｍ）
と、導通時の抵抗Ｒｏｎ、またスイッチング速度ｔf は
以下の関係にあるため、最大電界強度（Ｅｍ）が１桁以
上大きくなることにより、性能の大幅な向上が図られる
のである。
装置の主たる半導体材料は、従来シリコン（Ｓｉ）が採
用されている。しかし、抵抗値の低減、冷却の問題など
材料に起因する限界から、種々の新しい材料が検討され
ている。その中で、シリコンカーバイト（ＳｉＣ）は、
最大電界強度（Ｅｍ）がシリコンと比べて１桁以上大き
いことから、次世代のパワーデバイスの主たる材料とし
て注目を集めている。すなわち、最大電界強度（Ｅｍ）
と、導通時の抵抗Ｒｏｎ、またスイッチング速度ｔf は
以下の関係にあるため、最大電界強度（Ｅｍ）が１桁以
上大きくなることにより、性能の大幅な向上が図られる
のである。
【０００３】先ず、ＭＯＳＦＥＴにおいて、導通時の抵
抗Ｒｏｎについては、以下のような関係が近似的に成立
する。
抗Ｒｏｎについては、以下のような関係が近似的に成立
する。
【０００４】
【数１】
【０００５】また、スイッチング速度ｔf においては、
以下のような関係が近似的に成り立つ。
以下のような関係が近似的に成り立つ。
【０００６】
【数２】
【０００７】図７に示す従来のパワーＭＯＳＦＥＴの構
造を基に説明すると、式（１）は、導通時の素子の主な
抵抗がドレイン層１１の抵抗に等しいと考えたものであ
る。
造を基に説明すると、式（１）は、導通時の素子の主な
抵抗がドレイン層１１の抵抗に等しいと考えたものであ
る。
【０００８】すなわち、従来のＭＯＳＦＥＴにおいて
は、ドレイン電極１２が裏面に接続されたｎ+ 型の半導
体基板５の表面にエピタキシャル成長させたｎ- 型のド
レイン層１１が形成されており、そのドレイン層１１の
表面にｐ型のベース層８、さらにそのベース層８の内部
にｎ+ 型のソース層６が形成されている。そして、ベー
ス層８の表面からソース層６の表面に亘ってソース電極
１０が接続されており、さらに、ソース層６の表面から
ベース層８を経てドレイン層１１の表面に亘ってゲート
絶縁膜２を介してゲート電極１が設置されている。この
ため、ゲート電極１に高電位を印加すると、ベース層８
の表面にチャネルが形成され、このチャネルを通ってソ
ース層６からドレイン層１１、さらに、基板５に電流が
流れる。そして、この主たる経路となるドレイン層１１
の抵抗に基づき近似した結果が式（１）に表されてい
る。この仮定は、３００Ｖ以下の耐圧の素子において
は、チャネルの抵抗が大きくなるため、その影響を加味
する必要があるが、３００Ｖ以上の耐圧をもった素子で
はほぼ正しい。すなわち、高耐圧の素子においては、最
大電界強度（Ｅｍ）が大きくなることにより、導通時の
抵抗Ｒｏｎが急激に低下するのである。このため、シリ
コンカーバイトを主たる半導体材料として用いたパワー
デバイスにおいては、シリコン製のパワーデバイスと比
べて抵抗を非常に小さくすることができるので、同じ電
流密度を確保する素子としては、素子面積を大幅に小さ
くすることができる。従って、従来のパワーデバイスと
比べて、小型軽量で、さらに低価格のパワーデバイスを
実現できることとなる。なお、近似式（１）によると最
大電界強度（Ｅｍ）が１桁大きくなると、３桁程度の導
通時の抵抗Ｒｏｎの減少が予想されるが、シリコンカー
バイト中の電子移動度が小さいため、約２桁程度の減少
となる。従って、シリコンカーバイトを用いることによ
り、素子抵抗をシリコンの場合の１／１０以下とするこ
とができる。
は、ドレイン電極１２が裏面に接続されたｎ+ 型の半導
体基板５の表面にエピタキシャル成長させたｎ- 型のド
レイン層１１が形成されており、そのドレイン層１１の
表面にｐ型のベース層８、さらにそのベース層８の内部
にｎ+ 型のソース層６が形成されている。そして、ベー
ス層８の表面からソース層６の表面に亘ってソース電極
１０が接続されており、さらに、ソース層６の表面から
ベース層８を経てドレイン層１１の表面に亘ってゲート
絶縁膜２を介してゲート電極１が設置されている。この
ため、ゲート電極１に高電位を印加すると、ベース層８
の表面にチャネルが形成され、このチャネルを通ってソ
ース層６からドレイン層１１、さらに、基板５に電流が
流れる。そして、この主たる経路となるドレイン層１１
の抵抗に基づき近似した結果が式（１）に表されてい
る。この仮定は、３００Ｖ以下の耐圧の素子において
は、チャネルの抵抗が大きくなるため、その影響を加味
する必要があるが、３００Ｖ以上の耐圧をもった素子で
はほぼ正しい。すなわち、高耐圧の素子においては、最
大電界強度（Ｅｍ）が大きくなることにより、導通時の
抵抗Ｒｏｎが急激に低下するのである。このため、シリ
コンカーバイトを主たる半導体材料として用いたパワー
デバイスにおいては、シリコン製のパワーデバイスと比
べて抵抗を非常に小さくすることができるので、同じ電
流密度を確保する素子としては、素子面積を大幅に小さ
くすることができる。従って、従来のパワーデバイスと
比べて、小型軽量で、さらに低価格のパワーデバイスを
実現できることとなる。なお、近似式（１）によると最
大電界強度（Ｅｍ）が１桁大きくなると、３桁程度の導
通時の抵抗Ｒｏｎの減少が予想されるが、シリコンカー
バイト中の電子移動度が小さいため、約２桁程度の減少
となる。従って、シリコンカーバイトを用いることによ
り、素子抵抗をシリコンの場合の１／１０以下とするこ
とができる。
【０００９】さらに、シリコンカーバイトは、シリコン
と比較し、バンドギャップがエネルギー差が２倍以上あ
るため、耐圧性能などへの温度の影響が非常に小さい。
従って、シリコンカーバイトを主たる材料としたパワー
デバイスにおいては、従来のパワーデバイスでは必要で
あった冷却を考慮する必要がない。このため、シリコン
カーバイトによるパワーデバイスを用いることにより装
置の小型化、低価格化を容易に実現することができる。
と比較し、バンドギャップがエネルギー差が２倍以上あ
るため、耐圧性能などへの温度の影響が非常に小さい。
従って、シリコンカーバイトを主たる材料としたパワー
デバイスにおいては、従来のパワーデバイスでは必要で
あった冷却を考慮する必要がない。このため、シリコン
カーバイトによるパワーデバイスを用いることにより装
置の小型化、低価格化を容易に実現することができる。
【００１０】
【発明が解決しようとする課題】このように、シリコン
カーバイトを用いたパワーデバイスは、従来のシリコン
によるパワーデバイスに比べ多くの長所を有しており、
将来有望な半導体材料である。しかしながら、シリコン
カーバイト中のキャリアの移動度が低いをいう問題があ
る。特に、正孔の移動度が低く、ｐ領域の抵抗が大きく
なる傾向がある。
カーバイトを用いたパワーデバイスは、従来のシリコン
によるパワーデバイスに比べ多くの長所を有しており、
将来有望な半導体材料である。しかしながら、シリコン
カーバイト中のキャリアの移動度が低いをいう問題があ
る。特に、正孔の移動度が低く、ｐ領域の抵抗が大きく
なる傾向がある。
【００１１】このため、下記するように、電圧阻止能力
が低下し、素子破壊に至ることが考えられる。
が低下し、素子破壊に至ることが考えられる。
【００１２】すなわち、シリコンカーバイトを半導体材
料として採用した装置においても、シリコンと同様にド
ナー、アクセプタを導入することによりｐ型、ｎ型の伝
導領域や、ｐｎ接合面を形成している。そして、シリコ
ンカーバイトに対しては、アクセプタとしてＢやＡｌを
導入することによりｐ型の拡散領域を形成できることが
知られている。しかし、これらのアクセプタレベルが
０．２ｅＶとかなり深く、室温においては、導入された
アクセプタの内、熱的に活性化してキャリアを出してい
るのは数パーセント以下である。さらに、シリコンカー
バイト中の正孔の移動度は数１０程度と低い。従って、
シリコンを比較すると、同一のアクセプタ濃度では、シ
リコンカーバイトの方がはるかに抵抗が高くなる。
料として採用した装置においても、シリコンと同様にド
ナー、アクセプタを導入することによりｐ型、ｎ型の伝
導領域や、ｐｎ接合面を形成している。そして、シリコ
ンカーバイトに対しては、アクセプタとしてＢやＡｌを
導入することによりｐ型の拡散領域を形成できることが
知られている。しかし、これらのアクセプタレベルが
０．２ｅＶとかなり深く、室温においては、導入された
アクセプタの内、熱的に活性化してキャリアを出してい
るのは数パーセント以下である。さらに、シリコンカー
バイト中の正孔の移動度は数１０程度と低い。従って、
シリコンを比較すると、同一のアクセプタ濃度では、シ
リコンカーバイトの方がはるかに抵抗が高くなる。
【００１３】一方、図７に示すＭＯＳＦＥＴにおいて、
ｐ型ベース層８のアクセプタ濃度は、チャネルを形成す
るＭＯＳ反転層の閾値が一定となるように設計される。
通常のシリコンのＭＯＳＦＥＴでは１０16〜１０17ｃｍ
-3程度に設定されるが、これ以上にアクセプタ濃度を高
くすると閾値が増大し容易に駆動できなくなることた
め、自由にアクセプタ濃度を大きくすることは不可能で
ある。従って、シリコンカーバイトを材料とするＭＯＳ
ＦＥＴにおいては、ｐ型ベースの抵抗値が高くなってし
まう。
ｐ型ベース層８のアクセプタ濃度は、チャネルを形成す
るＭＯＳ反転層の閾値が一定となるように設計される。
通常のシリコンのＭＯＳＦＥＴでは１０16〜１０17ｃｍ
-3程度に設定されるが、これ以上にアクセプタ濃度を高
くすると閾値が増大し容易に駆動できなくなることた
め、自由にアクセプタ濃度を大きくすることは不可能で
ある。従って、シリコンカーバイトを材料とするＭＯＳ
ＦＥＴにおいては、ｐ型ベースの抵抗値が高くなってし
まう。
【００１４】このように抵抗がベース層は、動特性の悪
化をもたらすこととなる。すなわち、素子が導通状態か
ら非導通状態に移行するときは、外部電圧が素子のソー
ス１０・ドレイン１２間に除々に加わることとなる。こ
の電圧は、ｐ型ベース層８とｎ型ベース層１１との間の
ｐｎ接合に印加され、それぞれの層に空乏層２０、１９
が広がる。そして、この空乏層１９、２０は、電圧の上
昇と共に広がり、イオン化したドナー１８およびイオン
化したアクセプタ１９を残して、この領域に位置したキ
ャリアを排除していく。そして、正孔電流１６はソース
電極１０へ、また、電子電流１５はドレイン電極１２側
へ流れる。このため、これらのキャリアがｐｎ接合を充
電する充電電流としてソース電極１０へも流れ込む。そ
して、この充電電流によりソース層６、ベース層８およ
びドレイン層１１により構成されるｐｎｐトランジスタ
が導通状態となり、大きな電流が素子に流れ、電圧素子
能力を失い素子破壊に至ることとなる。
化をもたらすこととなる。すなわち、素子が導通状態か
ら非導通状態に移行するときは、外部電圧が素子のソー
ス１０・ドレイン１２間に除々に加わることとなる。こ
の電圧は、ｐ型ベース層８とｎ型ベース層１１との間の
ｐｎ接合に印加され、それぞれの層に空乏層２０、１９
が広がる。そして、この空乏層１９、２０は、電圧の上
昇と共に広がり、イオン化したドナー１８およびイオン
化したアクセプタ１９を残して、この領域に位置したキ
ャリアを排除していく。そして、正孔電流１６はソース
電極１０へ、また、電子電流１５はドレイン電極１２側
へ流れる。このため、これらのキャリアがｐｎ接合を充
電する充電電流としてソース電極１０へも流れ込む。そ
して、この充電電流によりソース層６、ベース層８およ
びドレイン層１１により構成されるｐｎｐトランジスタ
が導通状態となり、大きな電流が素子に流れ、電圧素子
能力を失い素子破壊に至ることとなる。
【００１５】図８に、このターンオフ時の状態を説明す
るための等価回路を示してある。図７に示すＭＯＳＦＥ
Ｔにおいては、外部電源２１に負荷インダクタンス２４
を介してソース層６、ベース層８およびドレイン層１１
により構成されるｐｎｐトランジスタ１４が接続された
形となっている。そして、このトランジスタ１４のベー
スとコレクタの間にはベース層８の抵抗成分２３が、ま
た、ベースとエミッタとの間には、空乏層１９および２
０の接合容量２２が接続された形となっている。従っ
て、接合容量２２を充電する充電電流が抵抗成分２３に
流れると、この抵抗成分２３の電圧降下により、トラン
ジスタ１４のベース電位が上昇し、トランジスタ１４の
コレクタ・エミッタ間が導通状態となるのである。この
現象はラッチアップと呼ばれ、素子のターンオフ時に破
壊の原因となることがある。
るための等価回路を示してある。図７に示すＭＯＳＦＥ
Ｔにおいては、外部電源２１に負荷インダクタンス２４
を介してソース層６、ベース層８およびドレイン層１１
により構成されるｐｎｐトランジスタ１４が接続された
形となっている。そして、このトランジスタ１４のベー
スとコレクタの間にはベース層８の抵抗成分２３が、ま
た、ベースとエミッタとの間には、空乏層１９および２
０の接合容量２２が接続された形となっている。従っ
て、接合容量２２を充電する充電電流が抵抗成分２３に
流れると、この抵抗成分２３の電圧降下により、トラン
ジスタ１４のベース電位が上昇し、トランジスタ１４の
コレクタ・エミッタ間が導通状態となるのである。この
現象はラッチアップと呼ばれ、素子のターンオフ時に破
壊の原因となることがある。
【００１６】このように、シリコンカーバイトを主たる
材料とする半導体装置においては、導通時の抵抗が低
く、また、耐熱性も高いなど多くの利点を有しながら、
ＭＯＳＦＥＴの閾値を一定に保つなどの条件からターン
オフ時の耐圧を高くとることが出来ないという問題があ
る。
材料とする半導体装置においては、導通時の抵抗が低
く、また、耐熱性も高いなど多くの利点を有しながら、
ＭＯＳＦＥＴの閾値を一定に保つなどの条件からターン
オフ時の耐圧を高くとることが出来ないという問題があ
る。
【００１７】そこで、本発明においては、上記の問題点
に鑑みて、シリコンカーバイトを主たる材料として用い
る絶縁ゲート型半導体装置のベース層の抵抗を低減する
ことによりターンオフ時の耐圧性能の保持された半導体
装置を実現することを目的としている。
に鑑みて、シリコンカーバイトを主たる材料として用い
る絶縁ゲート型半導体装置のベース層の抵抗を低減する
ことによりターンオフ時の耐圧性能の保持された半導体
装置を実現することを目的としている。
【００１８】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明においては、ベース領域の底部に局部的に
濃度の高い接合領域を形成するようにしている。すなわ
ち、本発明に係るシリコンカーバイトを主たる材料とす
る半導体装置であって、第２導電型のドレイン領域上に
設置されたドレイン電極と対峙する位置に、ソース電極
の設置される第２導電型のソース領域が内部に形成され
た第１導電型のベース領域と、この第１導電型のベース
領域上にソース領域からドレイン領域に亘ってゲート酸
化膜を介して設置されたゲート電極とを有する絶縁ゲー
ト型半導体装置においては、ベース領域底部に該ベース
領域に比して不純物濃度の高い第１導電型の高濃度領域
を形成するようにしている。
めに、本発明においては、ベース領域の底部に局部的に
濃度の高い接合領域を形成するようにしている。すなわ
ち、本発明に係るシリコンカーバイトを主たる材料とす
る半導体装置であって、第２導電型のドレイン領域上に
設置されたドレイン電極と対峙する位置に、ソース電極
の設置される第２導電型のソース領域が内部に形成され
た第１導電型のベース領域と、この第１導電型のベース
領域上にソース領域からドレイン領域に亘ってゲート酸
化膜を介して設置されたゲート電極とを有する絶縁ゲー
ト型半導体装置においては、ベース領域底部に該ベース
領域に比して不純物濃度の高い第１導電型の高濃度領域
を形成するようにしている。
【００１９】シリコンカーバイトを半導体材料として用
いた場合は、不純物の拡散係数がシリコンと比較し、極
端に小さく深い接合領域を形成することは非常に難し
い。このため、ドレイン領域を、ベース領域の形成され
た第２層のドレイン領域と、この第２層のドレイン領域
がエピタキシャル成長する基部となる第１層のドレイン
領域とから構成し、高濃度領域をこの第１層のドレイン
領域と第２層のドレイン領域との接合面に形成すること
が有効である。
いた場合は、不純物の拡散係数がシリコンと比較し、極
端に小さく深い接合領域を形成することは非常に難し
い。このため、ドレイン領域を、ベース領域の形成され
た第２層のドレイン領域と、この第２層のドレイン領域
がエピタキシャル成長する基部となる第１層のドレイン
領域とから構成し、高濃度領域をこの第１層のドレイン
領域と第２層のドレイン領域との接合面に形成すること
が有効である。
【００２０】また、第２層のドレイン領域の不純物濃度
を、第１層のドレイン領域の不純物濃度に比して低く保
持することが有効である。さらに、ベース領域内に、該
ベース領域と比して不純物濃度の高い第１導電型のウェ
ル領域を形成することが望ましい。
を、第１層のドレイン領域の不純物濃度に比して低く保
持することが有効である。さらに、ベース領域内に、該
ベース領域と比して不純物濃度の高い第１導電型のウェ
ル領域を形成することが望ましい。
【００２１】また、上記と同様シリコンカーバイトを主
たる材料とする半導体装置であって、第２導電型のドレ
イン領域上に接続されたドレイン電極と対峙する位置
に、ソース電極の設置される第２導電型のソース領域が
内部に形成された第１導電型のベース領域を有する絶縁
ゲート型半導体において、第１導電型のベース領域の表
面にソース領域からドレイン領域に亘って第２導電型の
チャネル形成層を有し、このチャネル形成層上にゲート
酸化膜を介してゲート電極を設置することも有効であ
る。そして、このチャネル形成層を、ソース領域に比し
て不純物濃度の低い低濃度層とすることが望ましい。
たる材料とする半導体装置であって、第２導電型のドレ
イン領域上に接続されたドレイン電極と対峙する位置
に、ソース電極の設置される第２導電型のソース領域が
内部に形成された第１導電型のベース領域を有する絶縁
ゲート型半導体において、第１導電型のベース領域の表
面にソース領域からドレイン領域に亘って第２導電型の
チャネル形成層を有し、このチャネル形成層上にゲート
酸化膜を介してゲート電極を設置することも有効であ
る。そして、このチャネル形成層を、ソース領域に比し
て不純物濃度の低い低濃度層とすることが望ましい。
【００２２】
【作用】シリコンカーバイトを主たる材料とする絶縁ゲ
ート型半導体装置において問題となる点は、上述したよ
うにチャネルを形成する閾値を一定に保つため、ベース
領域の抵抗を低くすることができないことである。従っ
て、ベース領域底部の不純物濃度の高い高濃度領域を形
成することにより、チャネルの形成されるベース領域表
面の不純物濃度を変えずにベース領域内の抵抗を低減を
図ることができる。このため、先ず、高濃度領域を第１
層のドレイン領域の表面に拡散形成した後、第２層のド
レイン領域をこの第１層のドレイン領域表面上にエピタ
キシャル成長させることにより、不純物の拡散係数の低
いシリコンカーバイトを半導体材料とする装置において
も、深い高濃度の拡散領域を容易に形成することができ
る。
ート型半導体装置において問題となる点は、上述したよ
うにチャネルを形成する閾値を一定に保つため、ベース
領域の抵抗を低くすることができないことである。従っ
て、ベース領域底部の不純物濃度の高い高濃度領域を形
成することにより、チャネルの形成されるベース領域表
面の不純物濃度を変えずにベース領域内の抵抗を低減を
図ることができる。このため、先ず、高濃度領域を第１
層のドレイン領域の表面に拡散形成した後、第２層のド
レイン領域をこの第１層のドレイン領域表面上にエピタ
キシャル成長させることにより、不純物の拡散係数の低
いシリコンカーバイトを半導体材料とする装置において
も、深い高濃度の拡散領域を容易に形成することができ
る。
【００２３】また、第２層のドレイン領域の不純物濃度
を低下させることにより、ターンオフ時に流れる充電電
流の低減が図られ、この充電電流による絶縁ゲート型半
導体装置に寄生するトランジスタの導通を抑制すること
が可能となる。
を低下させることにより、ターンオフ時に流れる充電電
流の低減が図られ、この充電電流による絶縁ゲート型半
導体装置に寄生するトランジスタの導通を抑制すること
が可能となる。
【００２４】さらに、ベース領域内部に高濃度のウェル
領域を形成することにより、一層ベース領域の抵抗値を
下げることが可能であり、ターンオフ時の耐圧性能の向
上を図ることができる。
領域を形成することにより、一層ベース領域の抵抗値を
下げることが可能であり、ターンオフ時の耐圧性能の向
上を図ることができる。
【００２５】一方、第１導電型のベース領域の表面にソ
ース領域からドレイン領域に亘って第２導電型のチャネ
ル形成層を有し、このチャネル形成層にゲート酸化膜を
介してゲート電極を設置することによっても、ターンオ
フ時の耐圧性能の向上を図ることが可能である。すなわ
ち、ベース領域の表面に形成されたチャネル形成層を用
いて接合型の電界効果トランジスタを形成し、ターンオ
ン・ターンオフの機能を持たせることができる。従っ
て、第１導電型のベース領域を高濃度としても、チャネ
ルを形成する閾値には影響がなく、このため、高濃度の
ベース領域を通じて充電電流を流すことが可能となる。
その結果、高濃度のベース領域を流れる充電電流による
電圧降下を小さく抑えることができ、寄生トランジスタ
の動作を抑制し、ラッチアップを防止することが可能と
なる。
ース領域からドレイン領域に亘って第２導電型のチャネ
ル形成層を有し、このチャネル形成層にゲート酸化膜を
介してゲート電極を設置することによっても、ターンオ
フ時の耐圧性能の向上を図ることが可能である。すなわ
ち、ベース領域の表面に形成されたチャネル形成層を用
いて接合型の電界効果トランジスタを形成し、ターンオ
ン・ターンオフの機能を持たせることができる。従っ
て、第１導電型のベース領域を高濃度としても、チャネ
ルを形成する閾値には影響がなく、このため、高濃度の
ベース領域を通じて充電電流を流すことが可能となる。
その結果、高濃度のベース領域を流れる充電電流による
電圧降下を小さく抑えることができ、寄生トランジスタ
の動作を抑制し、ラッチアップを防止することが可能と
なる。
【００２６】このようなチャネル形成層を設けた場合
は、このチャネル形成層の不純物濃度、層厚などにより
閾値を制御することができ、不純物濃度を低濃度とする
ことにより制御性の良い絶縁ゲート型半導体装置を実現
することが可能である。
は、このチャネル形成層の不純物濃度、層厚などにより
閾値を制御することができ、不純物濃度を低濃度とする
ことにより制御性の良い絶縁ゲート型半導体装置を実現
することが可能である。
【００２７】
【実施例】以下に図面を参照して、本発明の実施例を説
明する。
明する。
【００２８】〔実施例１〕図１に本実施例に係る絶縁ゲ
ート型半導体装置の構造を示してある。本装置はシリコ
ンカーバイトを主たる半導体材料として構成されてお
り、先ず、ドレイン電極１２が裏面に接続されるｎ+ 型
の半導体基板５の表面にエピタキシャル成長させたｎ-
型の第１のドレイン層４が形成されている。そして、こ
の第１のドレイン層４上にエピタキシャル成長によりｎ
- 型の第２のドレイン層３が形成されている。この第２
のドレイン層３のドナー濃度は、第１のドレイン層４よ
り低くなるように調整されており、さらに、第２のドレ
イン層の厚さも１μｍ前後とできるだけ薄く形成されて
いる。また、第１のドレイン層４上には、高濃度である
ｐ+ 型の埋め込み層９が形成されている。そして、この
埋め込み層９の上部に、第２のドレイン層３を用いて形
成されたｐ型のベース層８が構成されている。このｐ型
のベース層８内の表面部分には、ｎ+ 型のソース層６
が、また、ベース層８の中心部分にはｐ+ 型のウェル７
が形成されている。そして、ソース層６からウェル７に
かけてソース電極１０が接続されており、さらに、ソー
ス層６の端部からベース層８の表面、第２のドレイン層
３の表面に亘って、ゲート酸化膜２を介してゲート電極
が設置されている。なお、本例のＭＯＳＦＥＴの導通状
態は、先に説明した従来のＭＯＳＦＥＴと同様につき説
明を省略する。
ート型半導体装置の構造を示してある。本装置はシリコ
ンカーバイトを主たる半導体材料として構成されてお
り、先ず、ドレイン電極１２が裏面に接続されるｎ+ 型
の半導体基板５の表面にエピタキシャル成長させたｎ-
型の第１のドレイン層４が形成されている。そして、こ
の第１のドレイン層４上にエピタキシャル成長によりｎ
- 型の第２のドレイン層３が形成されている。この第２
のドレイン層３のドナー濃度は、第１のドレイン層４よ
り低くなるように調整されており、さらに、第２のドレ
イン層の厚さも１μｍ前後とできるだけ薄く形成されて
いる。また、第１のドレイン層４上には、高濃度である
ｐ+ 型の埋め込み層９が形成されている。そして、この
埋め込み層９の上部に、第２のドレイン層３を用いて形
成されたｐ型のベース層８が構成されている。このｐ型
のベース層８内の表面部分には、ｎ+ 型のソース層６
が、また、ベース層８の中心部分にはｐ+ 型のウェル７
が形成されている。そして、ソース層６からウェル７に
かけてソース電極１０が接続されており、さらに、ソー
ス層６の端部からベース層８の表面、第２のドレイン層
３の表面に亘って、ゲート酸化膜２を介してゲート電極
が設置されている。なお、本例のＭＯＳＦＥＴの導通状
態は、先に説明した従来のＭＯＳＦＥＴと同様につき説
明を省略する。
【００２９】このような構成の本装置において、ターン
オフ時にソース電極１０とドレイン電極１２に電位差が
生ずると、ベース層８と第２のドレイン層３とのｐｎ接
合部および埋め込み層９と第１のドレイン層４とのｐｎ
接合部に空乏層が形成される。そして、主に埋め込み層
９と第１のドレイン層４とのｐｎ接合部から充電電流が
ソース電極１０に向かって流れる。これは、流れる電流
の総量が空乏層中のイオン化したドナーまたはアクセプ
タの総量に等しいためである。電圧Ｖが印加されている
ときの空乏層中のイオンの総量は以下の式により近似さ
れる。
オフ時にソース電極１０とドレイン電極１２に電位差が
生ずると、ベース層８と第２のドレイン層３とのｐｎ接
合部および埋め込み層９と第１のドレイン層４とのｐｎ
接合部に空乏層が形成される。そして、主に埋め込み層
９と第１のドレイン層４とのｐｎ接合部から充電電流が
ソース電極１０に向かって流れる。これは、流れる電流
の総量が空乏層中のイオン化したドナーまたはアクセプ
タの総量に等しいためである。電圧Ｖが印加されている
ときの空乏層中のイオンの総量は以下の式により近似さ
れる。
【００３０】
【数３】
【００３１】ここで、ρはイオン密度であり、Ｎはイオ
ンの総量である。つまり、イオン密度が小さいほどイオ
ンの総量も少なく、充電電流も少なくなるのである。本
装置においては、ベース層８のアクセプタ濃度は、埋め
込み層９に比べて低く、さらに、第２のドレイン層３の
ドナー濃度は、第１のドレイン層４のドナー濃度に比べ
て低い。従って、ベース層８と第２のドレイン層３との
ｐｎ接合部に広がる空乏層からの充電電流は、埋め込み
層９と第１のドレイン層４とのｐｎ接合部に空乏層から
の充電電流に比べて非常に小さくなる。
ンの総量である。つまり、イオン密度が小さいほどイオ
ンの総量も少なく、充電電流も少なくなるのである。本
装置においては、ベース層８のアクセプタ濃度は、埋め
込み層９に比べて低く、さらに、第２のドレイン層３の
ドナー濃度は、第１のドレイン層４のドナー濃度に比べ
て低い。従って、ベース層８と第２のドレイン層３との
ｐｎ接合部に広がる空乏層からの充電電流は、埋め込み
層９と第１のドレイン層４とのｐｎ接合部に空乏層から
の充電電流に比べて非常に小さくなる。
【００３２】このように、本装置においては、埋め込み
層９と第１のドレイン層４とのｐｎ接合部から主に充電
電流が流れ、その充電電流の多くが流れる埋め込み層９
は高濃度の拡散層であるため、抵抗値は低くなってい
る。さらに、本装置においては、ベース層８の内部にア
クセプタ濃度の高いウェル７が形成されているので、埋
め込み層９からの充電電流がソース電極１０に流れる経
路全体において抵抗値が低くなるように設計されてい
る。従って、充電電流がベース層を流れることに起因す
る電圧降下を低減することが可能となり、ソース層１
０、ベース層８およびドレイン層３、４により構成され
る寄生トランジスタを導通状態とするような不具合を避
けることができる。従って、本装置においては、ターン
オフ時に寄生トランジスタがオンとなり、過剰の電流が
流れることによる素子破壊発生を防止することができ
る。
層９と第１のドレイン層４とのｐｎ接合部から主に充電
電流が流れ、その充電電流の多くが流れる埋め込み層９
は高濃度の拡散層であるため、抵抗値は低くなってい
る。さらに、本装置においては、ベース層８の内部にア
クセプタ濃度の高いウェル７が形成されているので、埋
め込み層９からの充電電流がソース電極１０に流れる経
路全体において抵抗値が低くなるように設計されてい
る。従って、充電電流がベース層を流れることに起因す
る電圧降下を低減することが可能となり、ソース層１
０、ベース層８およびドレイン層３、４により構成され
る寄生トランジスタを導通状態とするような不具合を避
けることができる。従って、本装置においては、ターン
オフ時に寄生トランジスタがオンとなり、過剰の電流が
流れることによる素子破壊発生を防止することができ
る。
【００３３】このように、本装置においては、チャネル
形成の閾値には影響を与えずにターンオフ時の電流を抵
抗の低い高濃度の拡散層を経由して流すことにより、ベ
ース層における電圧降下を抑制することができる。従っ
て、最大電界強度（Ｅｍ）が大きく、導通時の抵抗Ｒｏ
ｎおよびスイッチング速度ｔf の大幅な改善が見込まれ
るシリコンカーバイトを半導体材料として用いながら、
問題であったターンオフ時の耐圧性能を向上することが
可能となる。
形成の閾値には影響を与えずにターンオフ時の電流を抵
抗の低い高濃度の拡散層を経由して流すことにより、ベ
ース層における電圧降下を抑制することができる。従っ
て、最大電界強度（Ｅｍ）が大きく、導通時の抵抗Ｒｏ
ｎおよびスイッチング速度ｔf の大幅な改善が見込まれ
るシリコンカーバイトを半導体材料として用いながら、
問題であったターンオフ時の耐圧性能を向上することが
可能となる。
【００３４】不純物の拡散係数の小さいシリコンカーバ
イトを用いて本例のような半導体装置を形成するうえ
で、問題となる点に、高濃度の埋め込み型の拡散層を形
成することがある。そして、本例の装置においては、こ
の点を２層のドレイン層、すなわち、第１のドレイン層
３および第２のドレイン層４を順次形成することによ
り、高濃度の埋め込み型の拡散層の形成を容易としてい
る。
イトを用いて本例のような半導体装置を形成するうえ
で、問題となる点に、高濃度の埋め込み型の拡散層を形
成することがある。そして、本例の装置においては、こ
の点を２層のドレイン層、すなわち、第１のドレイン層
３および第２のドレイン層４を順次形成することによ
り、高濃度の埋め込み型の拡散層の形成を容易としてい
る。
【００３５】図２に、本例の装置を製造する工程の一例
を示してある。先ず、図２（ａ）に示すように、ｎ+ 型
の半導体基板５上にエビタキシャル成長させたｎ- 型の
第１のドレイン層４に高濃度で低抵抗のｐ+ 型層９を部
分的に拡散などの方法で形成する。次に、図２（ｂ）に
示すように、この第１のドレイン層４上にｎ- 型の第２
のドレイン層３をエピタキシャル成長により形成する。
このように、ドレイン層を２層に分けて形成することに
より、深い高濃度の埋め込み層を容易に形成することが
できる。なお、第２のドレイン層３は、上述したよう
に、なるべく薄い方が良く、本例においては、約１μｍ
程度としてある。これは、この層厚が後述するｐ型ベー
ス層８から空乏層が広がる範囲となるため、層厚が少な
い程、空乏層領域を限定することが可能であり、充電電
流の減少を図ることができるからである。
を示してある。先ず、図２（ａ）に示すように、ｎ+ 型
の半導体基板５上にエビタキシャル成長させたｎ- 型の
第１のドレイン層４に高濃度で低抵抗のｐ+ 型層９を部
分的に拡散などの方法で形成する。次に、図２（ｂ）に
示すように、この第１のドレイン層４上にｎ- 型の第２
のドレイン層３をエピタキシャル成長により形成する。
このように、ドレイン層を２層に分けて形成することに
より、深い高濃度の埋め込み層を容易に形成することが
できる。なお、第２のドレイン層３は、上述したよう
に、なるべく薄い方が良く、本例においては、約１μｍ
程度としてある。これは、この層厚が後述するｐ型ベー
ス層８から空乏層が広がる範囲となるため、層厚が少な
い程、空乏層領域を限定することが可能であり、充電電
流の減少を図ることができるからである。
【００３６】次に、図２（ｃ）に示すように、上記にて
形成したシリコンカーバイト製の半導体基板上にゲート
絶縁膜２およびゲート電極１を形成する。そして、図２
（ｄ）に示すように、このゲート電極１をマスクとして
ｐ型のベース層８およびｎ+型のソース層６を形成す
る。さらに、ソース層６およびベース層８に接続される
ソース電極１０と、埋め込み層９との間の抵抗を下げる
ために、ベース層８内部にｐ+ 型のウェル領域７を形成
する。また、ベース層８と第２のドレイン層３との間に
広がる空乏層からの充電電流を低減するために、第２の
ドレイン層３の不純物濃度を第１のドレイン層４より低
下させた方が良いことは、上記にて説明した通りであ
る。
形成したシリコンカーバイト製の半導体基板上にゲート
絶縁膜２およびゲート電極１を形成する。そして、図２
（ｄ）に示すように、このゲート電極１をマスクとして
ｐ型のベース層８およびｎ+型のソース層６を形成す
る。さらに、ソース層６およびベース層８に接続される
ソース電極１０と、埋め込み層９との間の抵抗を下げる
ために、ベース層８内部にｐ+ 型のウェル領域７を形成
する。また、ベース層８と第２のドレイン層３との間に
広がる空乏層からの充電電流を低減するために、第２の
ドレイン層３の不純物濃度を第１のドレイン層４より低
下させた方が良いことは、上記にて説明した通りであ
る。
【００３７】〔実施例２〕図３に本実施例に係る絶縁ゲ
ート型半導体装置の構造を示してある。本装置も実施例
１と同様に、シリコンカーバイトを主たる半導体材料と
して構成されている。また、ドレイン電極１２が裏面に
接続されるｎ+ 型の半導体基板５の表面にエピタキシャ
ル成長させたｎ- 型のドレイン層４が形成されている点
も実施例１と同様である。本例の装置において着目すべ
き点は、このドレイン層４の上に高濃度であるｐ+ 型の
ベース層３０が形成されていることである。さらに、こ
のベース層３０の表面に形成されたｎ+ 型のソース層６
からドレイン層４に亘って、ｎ型のチャネル形成層３１
が形成されていることである。そして、このチャネル形
成層３１の上にゲート酸化膜２を介してゲート電極が設
置されている。
ート型半導体装置の構造を示してある。本装置も実施例
１と同様に、シリコンカーバイトを主たる半導体材料と
して構成されている。また、ドレイン電極１２が裏面に
接続されるｎ+ 型の半導体基板５の表面にエピタキシャ
ル成長させたｎ- 型のドレイン層４が形成されている点
も実施例１と同様である。本例の装置において着目すべ
き点は、このドレイン層４の上に高濃度であるｐ+ 型の
ベース層３０が形成されていることである。さらに、こ
のベース層３０の表面に形成されたｎ+ 型のソース層６
からドレイン層４に亘って、ｎ型のチャネル形成層３１
が形成されていることである。そして、このチャネル形
成層３１の上にゲート酸化膜２を介してゲート電極が設
置されている。
【００３８】チャネルが形成される部分を拡大して示し
た図４に基づき、本装置の動作を説明する。本例の装置
は、チャネル形成層３１を用いて、いわゆる接合型電界
効果トランジスタ（ＪＦＥＴ）を形成したものである。
先ず、ゲート電極４にソース電極１０に対し正または小
さな値の負の電位が制御電源２８から印加されている場
合は、チャネル形成層３１の表面からベース層３０に向
かって形成される空乏層３６の広がりは小さい。従っ
て、ソース層６からの電子は、この空乏層３６と、ベー
ス層３０から広がる空乏層３５との間の経路３７を通っ
てドレイン層４へ流れる。
た図４に基づき、本装置の動作を説明する。本例の装置
は、チャネル形成層３１を用いて、いわゆる接合型電界
効果トランジスタ（ＪＦＥＴ）を形成したものである。
先ず、ゲート電極４にソース電極１０に対し正または小
さな値の負の電位が制御電源２８から印加されている場
合は、チャネル形成層３１の表面からベース層３０に向
かって形成される空乏層３６の広がりは小さい。従っ
て、ソース層６からの電子は、この空乏層３６と、ベー
ス層３０から広がる空乏層３５との間の経路３７を通っ
てドレイン層４へ流れる。
【００３９】ゲート電極４に印加される負の電位を大き
くしていくと、空乏層３６はベース層３０に向かって広
がって行き電子の通路は狭くなる。そして、ついに、ベ
ース層３０から広がる空乏層３５と接続するピンチオフ
の状態となると、電子の通路はなくなるので、電子は流
れなくなり、本装置はターンオフの状態となる。オフ状
態で、ドレイン電極１２とソース電極１０との電位差が
大きくなると、ベース層３０から空乏層３５が広がり充
電電流が流れ、従来の装置では問題となっている。しか
し、本例の装置においては、ベース層３０を高濃度に設
定してあるので、充電電流によりベース層３０の電位が
高くなることはなく、ソース層６、ベース層３０および
ドレイン層４により構成される寄生トランジスタがオン
となることはない。従って、ターンオフ時のラッチアッ
プを防止することができる。
くしていくと、空乏層３６はベース層３０に向かって広
がって行き電子の通路は狭くなる。そして、ついに、ベ
ース層３０から広がる空乏層３５と接続するピンチオフ
の状態となると、電子の通路はなくなるので、電子は流
れなくなり、本装置はターンオフの状態となる。オフ状
態で、ドレイン電極１２とソース電極１０との電位差が
大きくなると、ベース層３０から空乏層３５が広がり充
電電流が流れ、従来の装置では問題となっている。しか
し、本例の装置においては、ベース層３０を高濃度に設
定してあるので、充電電流によりベース層３０の電位が
高くなることはなく、ソース層６、ベース層３０および
ドレイン層４により構成される寄生トランジスタがオン
となることはない。従って、ターンオフ時のラッチアッ
プを防止することができる。
【００４０】この素子のオン・オフは、上述したよう
に、ｎ型の領域であるチャネル形成層３１に広がる空乏
層３６により制御される。従って、本装置のゲート電位
の閾値Ｖｔは、チャネル形成層３１の厚さ、ドナー濃度
によって決定される。例えば、閾値Ｖｔとして空乏層３
６がチャネル形成層３１の厚さだけ広がった値を採用す
ると、Ｖｔは以下の式で表される。
に、ｎ型の領域であるチャネル形成層３１に広がる空乏
層３６により制御される。従って、本装置のゲート電位
の閾値Ｖｔは、チャネル形成層３１の厚さ、ドナー濃度
によって決定される。例えば、閾値Ｖｔとして空乏層３
６がチャネル形成層３１の厚さだけ広がった値を採用す
ると、Ｖｔは以下の式で表される。
【００４１】
【数４】
【００４２】ここで、ｑは素電荷、Ｎｄはチャネル形成
層３１のドナー濃度、Ｗはチャネル形成層３１の厚さ、
Ｅｉはゲート絶縁膜２の誘電率、Ｅｓは半導体の誘電率
を示す。なお、電界電荷は無視している。この式を用い
て、例えば、ｄ＝１０００Å（ＳｉＯ2 ）、Ｗ＝０．１
μｍ、Ｎｄ＝１０16ｃｍ-3とすると、閾値Ｖｔとして略
１．２Ｖという値を得ることができ、シリコンを用いた
半導体装置と同様に取り扱うことができることが判る。
なお、本装置がオフするに従ってドレイン電極側の電圧
が上昇し、ベース層３０からの空乏層３５がさらに広が
ることから、閾値Ｖｔは上記の値より小さくなる。
層３１のドナー濃度、Ｗはチャネル形成層３１の厚さ、
Ｅｉはゲート絶縁膜２の誘電率、Ｅｓは半導体の誘電率
を示す。なお、電界電荷は無視している。この式を用い
て、例えば、ｄ＝１０００Å（ＳｉＯ2 ）、Ｗ＝０．１
μｍ、Ｎｄ＝１０16ｃｍ-3とすると、閾値Ｖｔとして略
１．２Ｖという値を得ることができ、シリコンを用いた
半導体装置と同様に取り扱うことができることが判る。
なお、本装置がオフするに従ってドレイン電極側の電圧
が上昇し、ベース層３０からの空乏層３５がさらに広が
ることから、閾値Ｖｔは上記の値より小さくなる。
【００４３】図５および６に、本例の装置を製造する工
程の一例を示してある。先ず、図５（ａ）に示すよう
に、ｎ+ 型の半導体基板５上にエビタキシャル成長させ
たｎ-型のドレイン層４が形成されたＳｉＣ基板を用い
る。そして、このドレイン層４の表面に、フォトレジス
ト３２によりパターンを形成し、その上からｐ型不純物
イオン３３を注入し、高濃度で低抵抗のｐ+ 型層３０を
形成するためのｐ型不純物を導入する。勿論、このｐ+
型層３０をなるべく低抵抗とするために、その他の方
法、例えば、気相拡散あるいはエピタキシャル成長など
によって形成しても良い。
程の一例を示してある。先ず、図５（ａ）に示すよう
に、ｎ+ 型の半導体基板５上にエビタキシャル成長させ
たｎ-型のドレイン層４が形成されたＳｉＣ基板を用い
る。そして、このドレイン層４の表面に、フォトレジス
ト３２によりパターンを形成し、その上からｐ型不純物
イオン３３を注入し、高濃度で低抵抗のｐ+ 型層３０を
形成するためのｐ型不純物を導入する。勿論、このｐ+
型層３０をなるべく低抵抗とするために、その他の方
法、例えば、気相拡散あるいはエピタキシャル成長など
によって形成しても良い。
【００４４】次に、図５（ｂ）に示すように、イオン注
入で導入した不純物を熱処理により活性化しｐ+ 型層３
０を形成する。そして、図５（ｃ）に示すように、ｐ+
型層３０が形成された上に、さらにｎ領域３１を一様に
エピタキシャル成長により形成する。このｎ領域により
チャネル形成層３１が構成されるが、不純物濃度は１０
15〜１０18ｃｍ-3程度、厚さは０．１〜数μｍ程度が実
現しうる値である。
入で導入した不純物を熱処理により活性化しｐ+ 型層３
０を形成する。そして、図５（ｃ）に示すように、ｐ+
型層３０が形成された上に、さらにｎ領域３１を一様に
エピタキシャル成長により形成する。このｎ領域により
チャネル形成層３１が構成されるが、不純物濃度は１０
15〜１０18ｃｍ-3程度、厚さは０．１〜数μｍ程度が実
現しうる値である。
【００４５】次に、図６（ａ）に示すように、ゲート絶
縁膜２およびゲート電極１を形成して、パターニングを
行う。ＳｉＣは熱酸化することによりＳｉＯ2 が成長で
きるので、絶縁膜２としてはこのＳｉＯ2 を用いること
が望ましい。そして、図６（ｂ）に示すように、ゲート
電極１をマスクとして、イオン注入法あるいは気相拡散
法などによりｎ+ 型のソース層６を形成する。その後、
図６（ｃ）に示すように、ソース層６を部分的に掘っ
て、ベース層３０を露出させ、ソース電極との接合が可
能なようにしている。勿論、図６（ｂ）に示す工程にお
いて、ソース層６の一部に表面からｐ+ 型の拡散を形成
し、ベース層３０と接合させることによっても、ソース
電極とベース層３０を接続することも可能である。この
ようにして形成された半導体装置に、電極を形成して本
例の装置は完成する。
縁膜２およびゲート電極１を形成して、パターニングを
行う。ＳｉＣは熱酸化することによりＳｉＯ2 が成長で
きるので、絶縁膜２としてはこのＳｉＯ2 を用いること
が望ましい。そして、図６（ｂ）に示すように、ゲート
電極１をマスクとして、イオン注入法あるいは気相拡散
法などによりｎ+ 型のソース層６を形成する。その後、
図６（ｃ）に示すように、ソース層６を部分的に掘っ
て、ベース層３０を露出させ、ソース電極との接合が可
能なようにしている。勿論、図６（ｂ）に示す工程にお
いて、ソース層６の一部に表面からｐ+ 型の拡散を形成
し、ベース層３０と接合させることによっても、ソース
電極とベース層３０を接続することも可能である。この
ようにして形成された半導体装置に、電極を形成して本
例の装置は完成する。
【００４６】なお、上記実施例１および２において、半
導体基板の裏面にドレイン電極が設置され、表面にソー
ス電極が設置された縦型のパワーデバイスに基づき説明
したが、同じ面にドレイン電極およびソース電極が設置
される横型のパワーデバイスにおいても、上記実施例と
同様の構成により低導通抵抗および高速スイッチングが
可能で、ターンオフ時の耐圧性能の高いデバイスを実現
することができる。そして、装置の小型化、軽量化な
ど、近年パワーデバイスに要求される種々の性能を備え
たものを実現することが可能となる。また、上記の実施
例は、ＭＯＳＦＥＴに基づき説明してきたが、本発明に
係る技術は、ＩＧＢＴ、ＭＣＴなどのすべての絶縁ゲー
ト型半導体装置に適用可能なものである。
導体基板の裏面にドレイン電極が設置され、表面にソー
ス電極が設置された縦型のパワーデバイスに基づき説明
したが、同じ面にドレイン電極およびソース電極が設置
される横型のパワーデバイスにおいても、上記実施例と
同様の構成により低導通抵抗および高速スイッチングが
可能で、ターンオフ時の耐圧性能の高いデバイスを実現
することができる。そして、装置の小型化、軽量化な
ど、近年パワーデバイスに要求される種々の性能を備え
たものを実現することが可能となる。また、上記の実施
例は、ＭＯＳＦＥＴに基づき説明してきたが、本発明に
係る技術は、ＩＧＢＴ、ＭＣＴなどのすべての絶縁ゲー
ト型半導体装置に適用可能なものである。
【００４７】
【発明の効果】以上に説明したように、本発明に係る絶
縁ゲート型半導体装置においては、最大電界強度（Ｅ
ｍ）が大きく、導通時の抵抗Ｒｏｎおよびスイッチング
速度ｔfの大幅な改善が見込まれるうえ、耐熱特性の良
好なシリコンカーバイトを、半導体材料として採用する
うえで問題となっていたターンオフ時の耐圧性能を、ベ
ース領域に深い高濃度領域を形成することにより解決し
ている。さらに、本発明に係る半導体装置においては、
拡散係数の低いシリコンカーバイトを材料として用いる
際に問題となる深い拡散層を容易に形成可能な構成を採
用しており、安価な装置を提供することが可能である。
縁ゲート型半導体装置においては、最大電界強度（Ｅ
ｍ）が大きく、導通時の抵抗Ｒｏｎおよびスイッチング
速度ｔfの大幅な改善が見込まれるうえ、耐熱特性の良
好なシリコンカーバイトを、半導体材料として採用する
うえで問題となっていたターンオフ時の耐圧性能を、ベ
ース領域に深い高濃度領域を形成することにより解決し
ている。さらに、本発明に係る半導体装置においては、
拡散係数の低いシリコンカーバイトを材料として用いる
際に問題となる深い拡散層を容易に形成可能な構成を採
用しており、安価な装置を提供することが可能である。
【００４８】また、ベース領域の表面に、チャネル形成
層を設け、このチャネル形成層を用いて接合型の電界効
果によりオン・オフをすることによっても、ベース領域
を高濃度として低抵抗化を図ることが可能である。従っ
て、ターンオフ時においてシリコンカーバイトを材料と
した半導体装置で問題であった寄生トランジスタのラッ
チアップを抑制することができ、ターンオフ時の耐圧性
能を確保することが可能となる。
層を設け、このチャネル形成層を用いて接合型の電界効
果によりオン・オフをすることによっても、ベース領域
を高濃度として低抵抗化を図ることが可能である。従っ
て、ターンオフ時においてシリコンカーバイトを材料と
した半導体装置で問題であった寄生トランジスタのラッ
チアップを抑制することができ、ターンオフ時の耐圧性
能を確保することが可能となる。
【００４９】このように、本発明に係る構成の半導体装
置を用いることにより、シリコンカーバイトの特性を活
かしたパワーデバイスを実現することが可能となり、高
性能で小型、軽量の絶縁ゲート型半導体装置を提供する
ことが可能となる。そして、本発明に係るパワーデバイ
スを用いることにより、各種装置の小型、軽量、さらに
省電力化に寄与することができる。
置を用いることにより、シリコンカーバイトの特性を活
かしたパワーデバイスを実現することが可能となり、高
性能で小型、軽量の絶縁ゲート型半導体装置を提供する
ことが可能となる。そして、本発明に係るパワーデバイ
スを用いることにより、各種装置の小型、軽量、さらに
省電力化に寄与することができる。
【図１】本発明の実施例１に係る絶縁ゲート型半導体装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図２】図１に示す絶縁ゲート型半導体装置の製造過程
を示す断面図である。
を示す断面図である。
【図３】本発明の実施例２に係る絶縁ゲート型半導体装
置の構成を示す断面図である。
置の構成を示す断面図である。
【図４】図３に示す絶縁ゲート型半導体装置のチャネル
形成層に係る部分を拡大して示す断面図である。
形成層に係る部分を拡大して示す断面図である。
【図５】図３に示す絶縁ゲート型半導体装置の製造過程
の前半を示す断面図である。
の前半を示す断面図である。
【図６】図３に示す絶縁ゲート型半導体装置の製造過程
の後半を示す断面図である。
の後半を示す断面図である。
【図７】従来の絶縁ゲート型半導体装置の動作を説明す
るための概略構成図である。
るための概略構成図である。
【図８】図７に示す絶縁ゲート型半導体装置の等価回路
を示す回路図である。
を示す回路図である。
１ ・・・ ゲート電極 ２ ・・・ ゲート絶縁膜 ３ ・・・ ｎ- 型の第２のドレイン層 ４ ・・・ ｎ- 型の第１のドレイン層 ５ ・・・ ｎ+ 型の半導体基板 ６ ・・・ ｎ+ 型のソース層 ７ ・・・ ｐ+ 型のウェル領域 ８ ・・・ ｐ型のベース層 ９ ・・・ ｐ+ 型の埋め込み層 １０・・・ ソース電極 １１・・・ ドレイン層 １２・・・ ドレイン電極 １４・・・ ｎｐｎトランジスタ １５・・・ 電子電流 １６・・・ 正孔電流 １７・・・ イオン化したドナー １８・・・ イオン化したアクセプタ １９、２０・・・ 空乏層 ３０・・・ ｐ+ 型のベース層 ３１・・・ ｎ型のチャネル形成層 ３２・・・ フォトレジスト ３３・・・ ｐ型不純物イオン ３４・・・ ｐ型不純物 ３５、３６・・・ 空乏層 ３７・・・ 電子電流の経路 ３８・・・ 制御電源
Claims (6)
- 【請求項１】 シリコンカーバイトを主たる材料とする
半導体装置であって、第２導電型のドレイン領域上に接
続されたドレイン電極と対峙する位置に、ソース電極の
設置される第２導電型のソース領域が内部に形成された
第１導電型のベース領域と、この第１導電型のベース領
域上に前記ソース領域から前記ドレイン領域に亘ってゲ
ート酸化膜を介して設置されたゲート電極とを有する絶
縁ゲート型半導体装置において、前記ベース領域底部に
該ベース領域に比して不純物濃度の高い第１導電型の高
濃度領域が形成されていることを特徴とする絶縁ゲート
型半導体装置。 - 【請求項２】 請求項１において、前記ドレイン領域
は、前記ベース領域の形成された第２層のドレイン領域
と、この第２層のドレイン領域がエピタキシャル成長す
る基部となる第１層のドレイン領域とからなり、前記高
濃度領域が、この第１層のドレイン領域と前記第２層の
ドレイン領域との接合面に形成されていることを特徴と
する絶縁ゲート型半導体装置。 - 【請求項３】 請求項２において、前記第２層のドレ
イン領域の不純物濃度が、前記第１層のドレイン領域の
不純物濃度に比して低いことを特徴とする絶縁ゲート型
半導体装置。 - 【請求項４】 請求項１ないし３のいずれかにおい
て、前記ベース領域内部に該ベース領域と比して不純物
濃度の高い第１導電型のウェル領域が形成されているこ
とを特徴とする絶縁ゲート型半導体装置。 - 【請求項５】 シリコンカーバイトを主たる材料とする
半導体装置であって、第２導電型のドレイン領域上に接
続されたドレイン電極と対峙する位置に、ソース電極の
設置される第２導電型のソース領域が内部に形成された
第１導電型のベース領域を有する絶縁ゲート型半導体に
おいて、前記第１導電型のベース領域の表面に前記ソー
ス領域から前記ドレイン領域に亘って第２導電型のチャ
ネル形成層を有し、このチャネル形成層上にゲート酸化
膜を介してゲート電極が設置されていることを特徴とす
る絶縁ゲート型半導体装置。 - 【請求項６】 請求項５において、前記チャネル形成層
は、前記ソース領域に比して不純物濃度の低い低濃度層
であることを特徴とする絶縁ゲート型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10658992A JP3471823B2 (ja) | 1992-01-16 | 1992-04-24 | 絶縁ゲート型半導体装置およびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP594292 | 1992-01-16 | ||
| JP4-5942 | 1992-01-16 | ||
| JP10658992A JP3471823B2 (ja) | 1992-01-16 | 1992-04-24 | 絶縁ゲート型半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003201879A Division JP4016901B2 (ja) | 1992-01-16 | 2003-07-25 | 絶縁ゲート型半導体装置および絶縁ゲート型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05259443A true JPH05259443A (ja) | 1993-10-08 |
| JP3471823B2 JP3471823B2 (ja) | 2003-12-02 |
Family
ID=30002078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10658992A Expired - Lifetime JP3471823B2 (ja) | 1992-01-16 | 1992-04-24 | 絶縁ゲート型半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3471823B2 (ja) |
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