DE19900171B4 - Siliziumkarbid-Halbleiteranordnung und Verfahren zu deren Herstellung - Google Patents

Siliziumkarbid-Halbleiteranordnung und Verfahren zu deren Herstellung Download PDF

Info

Publication number
DE19900171B4
DE19900171B4 DE19900171A DE19900171A DE19900171B4 DE 19900171 B4 DE19900171 B4 DE 19900171B4 DE 19900171 A DE19900171 A DE 19900171A DE 19900171 A DE19900171 A DE 19900171A DE 19900171 B4 DE19900171 B4 DE 19900171B4
Authority
DE
Germany
Prior art keywords
type
layer
surface channel
silicon carbide
channel layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE19900171A
Other languages
English (en)
Other versions
DE19900171A1 (de
Inventor
Eiichi Kariya Okuno
Takeshi Kariya Endo
Kunihiko Kariya Hara
Shinji Kariya Amano
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP13360598A external-priority patent/JP3719326B2/ja
Application filed by Denso Corp filed Critical Denso Corp
Publication of DE19900171A1 publication Critical patent/DE19900171A1/de
Application granted granted Critical
Publication of DE19900171B4 publication Critical patent/DE19900171B4/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

Siliziumkarbid-Halbleiteranordnung mit:
einem n-Typ Halbleitersubstrat (1, 21), welches aus Siliziumkarbid hergestellt ist und eine Hauptoberfläche und eine Rückseitenoberfläche gegenüberliegend der Hauptoberfläche aufweist;
einer n-Typ Halbleiterschicht (2, 22), welche auf der Hauptoberfläche des n-Typ Halbleitersubstrats vorgesehen ist und aus Siliziumkarbid mit einem höheren Widerstand als demjenigen des n-Typ Halbleitersubstrats hergestellt ist;
einem p-Typ Basisgebiet (3a, 3b, 23), welches in einem bestimmten Oberflächenteil der n-Typ Halbleiterschicht mit einer ersten Tiefe vorgesehen ist;
einem n-Typ Sourcegebiet (4a, 4b, 25), welches in einem bestimmten Oberflächenteil in dem p-Typ Basisgebiet mit einer zweiten Tiefe vorgesehen ist, welche flacher als die erste Tiefe des p-Typ Basisgebiets ist;
einer n-Typ Oberflächenkanalschicht (5, 28), welche auf dem p-Typ Basisgebiet vorgesehen ist, um das n-Typ Sourcegebiet und die n-Typ Halbleiterschicht dadurch zu verbinden, und aus Siliziumkarbid hergestellt ist, welches Stickstoff in einer Konzentration kleiner als 1 × 1015 cm–3 enthält;
einer Gateisolierungsschicht...

Description

  • Die vorliegende Erfindung bezieht sich auf eine Siliziumkarbid-Halbleiteranordnung, insbesondere auf einen Feldeffekttransistor eines Gateisolierungstyps wie einen vertikalen Hochleistungs-MOSFET und auf ein Verfahren zu dessen Herstellung.
  • In der US 6 573 534 B1 wird ein planarer MOSFET zur Verbesserung der Kanalbeweglichkeit und zur Herabsetzung des Einschaltwiderstands offenbart. Entsprechend 1 enthält der planare MOSFET ein n+-Typ Halbleitersubstrat 1, welches aus Siliziumkarbid (SiC) gebildet ist und eine Hauptoberfläche 1a und eine Rückseitenoberfläche 1b auf einer Seite gegenüberliegend der Hauptoberfläche 1a aufweist. Eine n–-Typ Epitaxialschicht (hiernach als n–-Typ Epischicht bezeichnet) 2 ist auf der Hauptoberfläche 1a des n+-Typ Halbleitersubstrats 1 gebildet und besitzt eine Dotierungskonzentration (Störstellenkonzentration), die niedriger als diejenige des Substrats 1 ist. In bestimmten Oberflächengebieten der n–- Typ Epischicht 2 sind p–-Typ Basisgebiete 3a, 3b in einer bestimmten Tiefe und voneinander abgetrennt gebildet. In bestimmten Oberflächengebieten der p–-Typ Basisgebiete 3a, 3b sind n+-Typ Sourcegebiete 4a, 4b in einer Tiefe gebildet, die geringer als diejenige der Basisgebiete 3a, 3b ist.
  • Einen n–-Typ SiC-Schicht 5 erstreckt sich in Oberflächengebieten der n–-Typ Epischicht 2 und der p–-Typ Basisgebiete 3a, 3b zwischen den n+-Typ Sourcegebieten 4a, 4b, wodurch die Sourcegebiete 4a, 4b und die n–-Typ Epischicht 2 über die Sourcegebiete der p–-Typ Basisgebiete 3a, 3b verbunden sind. Die n–-Typ SiC-Schicht 5 wird durch epita xiales Aufwachsen in die Kristallstruktur des Typs 4H, 6H oder 3C gebildet. Wenn die Anordnung betrieben wird, arbeitet die n–-Typ SiC-Schicht 5 als Kanalbildungsschicht. Im folgenden wird die n–-Typ SiC-Schicht 5 als Oberflächenkanalschicht bezeichnet. Die Oberflächenkanalschicht ist mit Stickstoff (N) als Dotierungssubstanz mit einer niedrigen Dotierungskonzentration beispielsweise in dem Bereich von 1 × 1015 cm–3 bis 1 × 1017 cm–3 dotiert, was im allgemeinen geringer als die Dotierungskonzentration der n–-Typ Epischicht 2 und der p–-Typ Basisgebiete 3a, 3b ist. Dementsprechend ist ein niedriger Einschaltwiderstand realisiert.
  • Eine Gateoxidschicht 7 ist aus Siliziumdioxid (SiO2) auf der Oberflächenkanalschicht 5 und den n+-Typ Sourcegebieten 4a, 4b gebildet, und des weiteren ist eine Gateelektrode auf der Gateoxidschicht 7 gebildet. Die Gateelektrode 8 ist mit einer Isolierungsschicht 9 bedeckt. Die Isolierungsschicht 9 ist aus LTO (Low Temperature Oxide) hergestellt. Eine Sourceelektrode 10 ist auf der Isolierungsschicht 9 gebildet, um die n+-Typ Sourcegebiete 4a, 4b und die p–-Typ Basisgebiete 3a, 3b zu kontaktieren. Eine Drainelektrodenschicht 11 ist auf der Rückseitenoberfläche 1b des n+-Typ Halbleitersubstrats 1 gebildet.
  • Der derart konstruierte planare MOSFET arbeitet in einer Akkumulierungsbetriebsart, in welcher ein Kanalgebiet ohne Invertieren des Leitungstyps der Kanalbildungsschicht induziert wird. Daher kann die Kanalbeweglichkeit erhöht werden und der Einschaltwiderstand verringert werden im Vergleich mit einem Inversions-MOSFET, bei welchem zur Bildung eines Kanals der Leitungstyp invertiert wird.
  • Der oben beschriebene planare Leistungs-MOSFET wurde hergestellt, und es wurde die Gateoxidschicht 7 des MOSFET's mittels einer C-V-Messung unter Lichtbestrahlung geprüft. Die sich daraus ergebende C-V-Kennlinie ist in 2 dargestellt. Als Ergebnis wurde herausgefunden, dass die C-V-Kennlinie sich stark in Abhängigkeit der Bestrahlung ändert und sich nicht unmittelbar wieder regeneriert. D. h. es wurde herausgefunden, dass die C-V-Kennlinie eine sogenannte Hysteresecharakteristik besitzt. Darüber hinaus wurde eine Flachbandspannung auf eine positive Seite verschoben. Dies beinhaltet, dass Elektronenhaftstellen entstanden sind.
  • Dieses Phänomen zeigt an, dass Ladungsträgerhaftstellen in der Gateoxidschicht oder an einer Schnittstelle zwischen der Gateoxidschicht und der Oberflächenkanalschicht 5 (SiO2/SiC-Schnittstelle) vorhanden sind und dass nicht nur eine Instabilität der FET-Charakteristik sondern ebenfalls eine Verschlechterung der Zuverlässigkeit der Gateoxidschicht 7 hervorgerufen werden kann.
  • Dokument JP 05-259443 A offenbart eine Siliziumkarbid-Halbleiteranordnung, bei welcher eine Oberflächenkanalschicht mit Störstellen einer Konzentration von 1 × 1015 cm–3 bis 1 × 1018 cm–3 dotiert ist und auf welcher eine Gateisolierungsschicht angeordnet ist. Die Dotierung der Oberflächenkanalschicht mit Störstellen in dieser relativ hohen Konzentration führt zur Ausbildung einer ebenso hohen Konzentration von Ladungsträgerfangstellen in der Grenzschicht zwischen der Oberflächenkanalschicht und der Gateisolierungsschicht, wodurch sich wiederum die Charakteristik der Halbleiteranordnung verschlechtert.
  • Mit der eingangs schon erwähnten nachveröffentlichten US 6 573 534 B1 und der älteren DE 198 09 554 A1 sind weitere Siliziumkarbid-Halbleiteranordnungen bekannt.
  • Aufgabe der vorliegenden Erfindung ist es, eine Siliziumkarbid-Halbleiteranordnung und ein entsprechendes Herstellungsverfahren zu schaffen, bei welchen der Einfluss von Ladungsträgerfangstellen an der Grenzschicht zwischen der Oberflächenkanalschicht und der Gateisolierungsschicht verringert ist.
  • Die Lösung der Aufgabe erfolgt durch die Merkmale der nebengeordneten Ansprüche 1, 7, 10 und 18.
  • Die oben beschriebenen Schwierigkeiten wurden berücksichtigt, und es wurde als Ergebnis einer XPS-Messung, bei welcher der Erfassungswinkel θ auf 5° festgelegt wird, wie in 3 dargestellt, herausgefunden, dass Si-N-Verbindungen an der SiO2/SiC-Schnittstelle vorhanden waren. D. h. Stickstoff, welcher als Dotierungssubstanz für die in 1 dargestellte Oberflächenkanalschicht 5 verwendet wurde, reagiert mit Siliziumkarbid während einer thermischen Oxidationsbehandlung zur Bildung der Gateoxidschicht 7, um Siliziumnitrid (SiN) zu erzeugen, welches Ladungsträgerhaftstellen (Elektronen- oder Löcherhaftstellen) hervorrufen kann.
  • Entsprechend einem ersten Gesichtspunkt der vorliegenden Erfindung enthält eine Oberflächenkanalschicht Stickstoff mit einer Konzentration von gleich oder weniger als 1 × 1015 cm–3. Dementsprechend wird ein Betrag von Siliziumnitrid, welches in einer Gateisolierungsschicht und an einer Schnittstelle zwischen der Oberflächenkanalschicht und der Gateisolierungsschicht vorhanden ist, derart extrem niedrig, dass die Ladungsträgerhaftstellenkonzentration vernachlässigbar klein ist, was zu einer stabilen FET-Charakteristik und einer verbesserten Zuverlässigkeit der Gateisolierungsschicht führt.
  • Entsprechend einem zweiten Gesichtspunkt der vorliegenden Erfindung enthält die Oberflächenkanalschicht ein Element als Dotierungssubstanz, welches aus der fünfzehnten Gruppe von Elementen außer Stickstoff in der Tabelle des periodischen Systems gewählt wird. In diesem Fall liegt die Konzentration der Dotierungssubstanz der Oberflächenkanalschicht in einem Bereich von 1 × 1015 cm–3 bis 1 × 1017 cm–3. Die Konzentration des unabsichtlich dotierten Stickstoffs sollte gleich oder kleiner als 1 × 1015 cm–3 sein. Als Ergebnis wird der Betrag des Siliziumnitrids, welches in der Gateisolierungsschicht und an der Schnittstelle zwischen der Oberflächenkanalschicht und der Gateisolierungsschicht vorhanden ist, derart extrem klein, daß die Ladungsträgerhaftstellenkonzentration vernachlässigbar klein ist.
  • Vorzugsweise wird eine Grenzschichtzustandsdichte an der Schnittstelle zwischen der Gateisolierungsschicht und der Oberflächenkanalschicht auf einen Wert gleich oder kleiner als 4 × 1011 cm–2eV–1 gesteuert. Dementsprechend wird die Stabilität der FET-Charakteristik ohne ein Erhöhen des Einschaltwiderstands weiter verbessert.
  • Entsprechend einem dritten Gesichtspunkt der vorliegenden Erfindung wird nach der Bildung der Gateisolierungsschicht eine Hochtemperatur-Ausheizbehandlung bei einer Temperatur gleich oder größer als 1200°C durchgeführt. Si-N-Verbindungen, welche zum Hervorrufen von Ladungsträgerhaftstellen geeignet sind, werden während der Hochtemperatur-Ausheizbehandlung aufgelöst. Die Hochtemperatur-Ausheizbehandlung wird vorzugsweise in einer Umgebung durchgeführt, welche wenigstens Wasserstoff, Sauerstoff oder ein inertes Gas enthält. Folglich wird sogar dann, wenn die Konzentration des Stickstoffs in der Oberflächenkanalschicht größer als 1 × 1015 cm–3 ist, der Betrag des Siliziumnitrids hinreichend reduziert, was zu einer stabilen FET-Charakteristik und einer verbesserten Zuverlässigkeit der Gateisolierungsschicht führt.
  • Entsprechend einem vierten Gesichtspunkt der vorliegenden Erfindung wird nach der Bildung der Gateoxidschicht durch thermisches Oxidieren eines Oberflächenteils der Oberflächenkanalschicht bei einer ersten Temperatur eine Reoxidationsbehandlung in einer Oxidationsumgebung bei einer zweiten Temperatur durchgeführt, die niedriger als die erste Temperatur ist. Des weiteren wird ein Ausheizen (annealing) bei einer Oxidationsrate durchgeführt, die kleiner als bei der Reoxidationsbehandlung ist.
  • In diesem Fall können Si-N-Verbindungen, welche während der bei einer großen Oxidationsrate durchgeführten Reoxidationsbehandlung in der Gateisolierungsschicht erhalten wurden, durch Reagieren mit Sauerstoff während des bei einer großen Oxidationsrate durchgeführten Ausheizens aufgelöst werden. Als Ergebnis werden die durch die Si-N-Verbindungen hervorgerufenen Ladungsträgerhaftstellen reduziert, was zu einer stabilen FET-Charakteristik und einer verbesserten Zuverlässigkeit der Gateisolierungsschicht führt. Die Oxidationsrate beim Ausheizen ist vorzugsweise gleich oder kleiner als 0,8 nm/h, was etwa gleich der Oxidationsrate während der Reoxidationsbehandlung ist. Die Temperatur des Ausheizens ist vorzugsweise gleich derjenigen der Reoxidationsbehandlung. Dementsprechend wird ein Herstellungsverfahren vereinfacht.
  • Die vorliegende Erfindung wird in der nachfolgenden Beschreibung unter Bezugnahme auf die Zeichnung erläutert.
  • 1 zeigt eine Querschnittsansicht, welche einen vertikalen Leistungs-MOSFET darstellt;
  • 2 zeigt ein Diagramm, welches die Kennlinie des in 1 dargestellten vertikalen Leistungs-MOSFET dargestellt;
  • 3 zeigt ein Diagramm, welches das Ergebnis einer XPS-Messung des in 1 dargestellten vertikalen Leistungs-MOSFET darstellt;
  • 4 zeigt eine Querschnittsansicht, welche einen vertikalen Leistungs-MOSFET einer ersten bis vierten Ausführungsform der vorliegenden Erfindung darstellt;
  • 5A–5C, 6A–6C und 7A–7C zeigen Querschnittsansichten, welche stufenweise ein Verfahren zur Herstellung des in 4 dargestellten vertikalen Leistungs-MOSFET's darstellen;
  • 8 zeigt eine schematische Darstellung, welche ein Aufwachssystem darstellt, dass für das epitaxiale Aufwachsen bezüglich der ersten Ausführungsform verwendet wird;
  • 9 zeigt einen Graphen, welcher die Beziehung zwischen Flachbandverschiebespannungen und Stickstoffkonzentrationen darstellt;
  • 10 zeigt ein Diagramm zum Erklären des Vorhandenseins von Elektronenhaftstellen, nachdem eine Niedertemperatur-Reoxidationsbehandlung bei einer dritten Ausführungsform der vorliegenden Erfindung durchgeführt worden ist;
  • 11 zeigt ein Diagramm, welches das Ergebnis einer C-V-Messung unter Lichtbestrahlung darstellt, nachdem ein Ausheizen nach der Niedertemperatur-Reoxidationsbehandlung bei der dritten Ausführungsform durchgeführt worden ist;
  • 12 zeigt einen Graphen, welcher Beziehungen zwischen oxidierten Dicken und Ausheizstemperaturen und zwischen Grenzschichtzustandsdichten und Ausheiztemperaturen jeweils in einem Fall dargestellt, bei welchem das Ausheizen in einer Sauerstoffumgebung durchgeführt wird;
  • 13 zeigt einen Graphen, welcher Beziehungen zwischen oxidierten Dicken und Ausheiztemperaturen bzw. zwischen Grenzschichtzustandsdichten und Ausheiztemperaturen jeweils in einem Fall darstellt, bei welchem das Ausheizen in einer Umgebung durchgeführt wird, welche Sauerstoff und Stickstoff in einem Verhältnis von 1 zu 100 enthält;
  • 14 zeigt eine Querschnittsansicht, welche einen MOSFET eines Grabengatetyps in einer modifizierten Ausführungsform der vorliegenden Erfindung darstellt;
  • 15 zeigt eine Querschnittsansicht, welche einen lateralen MOSFET in einer anderen modifizierten Ausführungsform der vorliegenden Erfindung darstellt;
  • 16 zeigt eine schematische Ansicht, welche ein Simulationsmodell zur Berücksichtigung einer Beziehung zwischen einer Grenzschichtzustandsdichte und einem Einschaltwiderstand darstellt;
  • 17 zeigt einen Graphen, welcher Beziehungen zwischen den Einschaltwiderständen und Grenzschichtzustandsdichten darstellt;
  • 18A und 18B zeigen Bandabstandsdiagramme zum Erklären des Einschaltwiderstands;
  • 19 zeigt eine perspektivische Ansicht, welche einen Leistungs-MOSFET eines Grabengatetyps in einer fünften bevorzugten Ausführungsform der vorliegenden Erfindung darstellt;
  • 20 zeigt eine Draufsicht, welche den MOSFET von 19 darstellt;
  • 21 bis 27 zeigen Querschnittsansichten, welche ein Verfahren zur Herstellung des in 19 dargestellten MOSFET's zeigen;
  • 28 zeigt einen Graphen, welcher eine Beziehung zwischen einem Leckstrom zwischen Drain- und Sourcelektroden und stationären Ladungsdichten darstellt;
  • 29A und 29B zeigen Bandabstandsdiagramme zur Erklärung des Leckstroms;
  • 30 bis 34 zeigen Querschnittsansichten, welche Leistungs-MOSFET's eines modifizierten Grabengatetyps der vorliegenden Erfindung darstellen;
  • 35 zeigt eine perspektivische Ansicht, welche einen anderen Leistungs-MOSFET's eines modifizierten Grabengatetyps der vorliegenden Erfindung darstellt;
  • 36 zeigt eine Draufsicht, welche den MOSFET von 35 darstellt; und
  • 37 und 38 zeigen Querschnittsansichten, welche andere Leistungs-MOSFET's eines modifizierten Grabengatetyps der vorliegenden Erfindung darstellen.
  • Im folgenden werden bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die Figuren beschrieben.
  • Erste Ausführungsform
  • Ein normalerweise ausgeschalteter planarer n-Kanal MOSFET (vertikaler Leistungs-MOSFET) in einer ersten bevorzugten Ausführungsform ist für einen Inverter, einen Gleichrichter eines Wechselstromgenrators für Kraftfahrzeuge und dergleichen geeignet. Die Struktur des vertikalen Leistungs-MOSFET's wird unter Bezugnahme auf 4 erklärt, wobei der Schwerpunkt auf Unterschiede zu dem in 1 dargestellten MOSFET gelegt wird. Dieselben Teile wie jene des in 1 dargestellten MOSFET's werden durch dieselben Bezugszeichen bezeichnet, und dieselbe Erklärung wird ausgelassen.
  • Wenn der in 4 dargestellte vertikale Leistungs-MOSFET mit dem in 1 dargestellten MOSFET verglichen wird, ist der Punkt derselbe, dass Sauerstoff als Dotierungssubstanz der Oberflächenkanalschicht 5 verwendet wird; jedoch unterscheiden sich die Störstellenkonzentrationen in den Oberflächenkanalschichten 5 voneinander. D. h. während die Störstellenkonzentration in der Oberflächenkanalschicht 5 in dem in 1 dargestellten MOSFET in einem Bereich von etwa 1 × 1015 cm–3 bis 1 × 1017 cm–3 liegt, ist die Störstellenkonzentration der Oberflächenkanalschicht 5 in dem in 4 dargestellten MOSFET gleich oder kleiner als 1 × 1015 cm–3. Des weiteren ist ein Betrag von Siliziumnitrid, welches in der Gateoxidschicht 7 und an der Schnittstelle zwischen der Gateoxidschicht 7 und der Oberflächenkanalschicht 5 vorkommt, extrem niedrig. Daher werden bei dem vertikalen Leistungs-MOSFET in dieser Ausführungsform Elektronen- oder Löcherfangstellen kaum durch Siliziumnitrid hervorgerufen, was zu einer stabilen MOSFET-Charakteristik führt.
  • Als nächstes wird ein Verfahren zur Herstellung des in 4 dargestellten vertikalen MOSFET's unter Bezugnahme auf 5A–5C, 6A–6C und 7A–7C erklärt.
  • In 5A dargestellter Schritt
  • Als erstes wird ein n-Typ 4H-, 6H- oder 3C-SiC-Substrat als das n+-Typ Halbleitersubstrat 1 bereitgestellt. Das n+-Typ Halbleitersubstrat 1 besitzt eine Dicke von 400 μm, und die Hauptoberfläche 1a entspricht einer (0001)-Si-Ebene oder einer (1120)-Ebene. Die n–-Typ Epischicht 2 ist auf der Hauptoberfläche 1a des Substrats 1 auf eine Dicke von 5 μm epitaxial aufgewachsen. Dementsprechend besitzt die n–-Typ Epischicht 2 dieselbe Kristallstruktur wie diejenige des darunterliegenden Substrats 1, so dass eine n-Typ 4H-, 6H- oder 3C-SiC-Schicht gebildet wird.
  • In 5B dargestellter Schritt
  • Eine LTO-Schicht 20 wird auf einem bestimmten Gebiet der n–-Typ Epischicht 2 angeordnet, und Borionen (B+) (oder Aluminiumionen) werden in die n–-Typ Epischicht 2 unter Verwendung der LTO-Schicht 20 als Maske implantiert, so dass die p--Typ Basisgebiete 3a, 3b gebildet werden. Als Ionenimplantierungsbedingungen betragen die Temperatur 700°C und die Dosis 1 × 1016 cm–2.
  • In 5C dargestellter Schritt
  • Nachdem die LTO-Schicht 20 entfernt worden ist, lässt man die Oberflächenkanalschicht 5 auf der n–-Typ Epischicht 2 einschließlich den p–-Typ Basisgebieten 3a, 3b durch ein chemisches Aufdampfverfahren (CVD-Verfahren) epitaxial aufwachsen. Zu dem Zeitpunkt wird die Dosis derart gesteuert, dass die Stickstoffkonzentration in der Oberflächenkanalschicht 5 gleich oder kleiner als 1 × 1015 cm–3 wird. Dieser epitaxiale Aufwachsschritt wird detailliert unter Verwendung einer in 8 dargestellten Aufwachseinheit 50 erklärt.
  • Wie in 8 dargestellt enthält die Aufwachseinheit 50 eine Vorkammer 51, eine Hochvakuum-Aufwachsvorrichtung 52 wie eine Molekularstrahl-Epitaxie-Aufwachsvorrichtung (MBE-Vorrichtung), eine CVD-Vorrichtung oder dergleichen und ein Verbindungsteil 53, welches die Vorkammer 51 und die Hochvakuum-Aufwachsvorrichtung 52 verbindet. Die Vorkammer 51 ist mit Pumpen wie einer Rotationspumpe (RP) 51a und einer Diffusionspumpe (DP) 51b ausgestattet und dient dazu, ein Hochvakuum in einem Bereich von 10–6 Torr bis 10–15 Torr durch die Pumpen bereitzustellen. Ein Siliziumkarbid-Impfkristall 54 für das Kristallaufwachsen ist in der Vorkammer 51 angeordnet.
  • Das Material (Siliziumkarbid in dieser Ausführungsform), welches aufwachsen soll, wird erwärmt, um in einem Ultrahochvakuum zu sublimieren, oder es wird ein Quellengas (Sourcegas) in die Hochvakuumvorrichtung 52 eingeführt, so dass eine chemische Reaktion auf der gesamten Oberfläche eines Wafers 55 in der Hochvakuumvorrichtung 52 erfolgt. Als Ergebnis wächst eine Einkristallschicht auf dem Wafer 55 auf. Die Hochvakuumvorrichtung 55 ist mit Pumpen wie einer Rotationspumpe 52a, einer Diffusionspumpe 52b, einer Turbopumpe (TB) 52c und dergleichen ausgestattet und stellt durch die Pumpen ein Ultrahochvakuum in einem Bereich von 10–6 Torr bis 10–15 bereit. Fenster 53a, 53b, welche mit Dichtungsteilen hermetisch verschlossen sind, sind zwischen der Vorkammer 51 und dem Verbindungsteil 53 bzw. zwischen der Hochvakuum-Aufwachsvorrichtung 52 und dem Verbindungs teil 53 vorgesehen, um eine Kommunikation dazwischen zu ermöglichen oder abzuschalten.
  • Das Impfkristall (Substrat) 54, auf welchem eine Epitaxialschicht zu bilden ist, wird in der Vorkammer 51 der derart konstruierten Aufwachseinheit 50 angeordnet. Danach wird in der Vorkammer 51 das Hochvakuum geschaffen, so dass der an dem Substrat 54 anhaftende Stickstoff entfernt wird. Zu diesem Zeitpunkt wird die Innenseite der Hochvakuum-Aufwachsvorrichtung 52 in dem Ultrahochvakuum gehalten. Danach wird das Fenster 53a geöffnet und das Substrat 54 in den Verbindungsteil 53 befördert. Nachdem das Fenster 53a geschlossen worden ist, wird das Fenster 53b geöffnet und das Substrat 54 in die Hochvakuum-Aufwachsvorrichtung 52 befördert. Nachdem das Substrat 54 in einer bestimmten Position angeordnet worden ist, wird darauffolgend das Fenster 53b geschlossen, um innerhalb der Hochvakuum-Aufwachsvorrichtung 52 die Luftdichtigkeit sicherzustellen.
  • Auf diese Weise wird das Substrat in dem Hochvakuum innerhalb der Vorkammer 51 gehalten, während die Innenseite der Hochvakuum-Aufwachsvorrichtung 52, in welcher das epitaxiale Aufwachsen durchzuführen ist, in dem Ultrahochvakuum gehalten wird. Daher wird das Ultrahochvakuum innerhalb der Hochvakuum-Aufwachsvorrichtung 52 stets gehalten, und es kann in der Hochvakuum-Aufwachsvorrichtung 52 verbleibender Stickstoff effektiv entfernt werden. Danach läßt man die Oberflächenkanalschicht 5 durch das Sublimationsverfahren, das CVD-Verfahren oder dergleichen wie oben beschrieben aufwachsen. Beim Aufwachsen sollte der Druck in der Kammer durch das Quellengas und Trägergas geändert werden. Wenn das Substrat in den Verbindungsteil 53 befördert wird, sollte der Druck in einem Bereich von 10–6 Torr bis 10–5 Torr liegen. Dementsprechend kann die Oberflächenkanalschicht mit einer niedrigen Stickstoffkonzentration gleich oder kleiner als 1 × 1015 cm–3 gebildet werden.
  • Wenn beispielsweise die Oberflächenkanalschicht 5 durch das CVD-Verfahren aufgewachsen ist, werden SiH4-Gas und C3H8-Gas in die Vorrichtung zusammen mit einem sehr kleinen Betrag von N2-Gas eingeführt, so dass SiC aufwächst. Wenn in der Vorrichtung Stickstoff verbleibt, braucht das N2-Gas nicht zugeführt werden. Es wurde die Flachbandverschiebung bezüglich der verschiedenen Stickstoffdotierungssubstanzkonzentrationen der Oberflächenkanalschicht 5 mittels einer C-V-Messung im dunkeln untersucht. Das Ergebnis ist in 9 dargestellt. Wenn wie in der Figur dargestellt die Stickstoffkonzentration in der Oberflächenkanalschicht 5 gleich oder kleiner als 1 × 1015 cm–3 ist, ist die Flachbandverschiebung extrem verringert. Dies bedeutet, dass dann, wenn die Oberflächenkanalschicht 5 gebildet ist, so dass die Stickstoffkonzentration gleich oder kleiner als 1 × 1015 cm–3 ist, die durch die Si-N-Bindungen hervorgerufenen Ladungsträgerhaftstellen deutlich verringert werden können.
  • In diesem Fall ist die Dicke der Oberflächenkanalschicht 5 basierend auf der folgenden Gleichung (1) festgelegt, so dass der vertikale Leistungs-MOSFET zu dem normalerweise ausgeschalteten Typ wird. Wenn der vertikale Leistungs-MOSFET dem normalerweise ausgeschalteten Typ angehört, ist es notwendig, eine hinreichende Sperrschichthöhe in einem Zustand zu haben, bei welchem eine Gatespannung nicht angelegt wird, so dass eine Verarmungsschicht, welche sich in die n–-Typ Schicht erstreckt, eine elektrische Leitung verhindert. Die Gleichung (1), welche diese Bedingung darstellt, lautet wie folgt: Gleichung (1)
    Figure 00150001
    wobei Tepi die Breite der Verarmungsschicht, welche sich in die n–-Typ Oberflächenkanalschicht erstreckt, ϕms die Differenz der Austrittsarbeit zwischen einem Metall und einem Halbleiter, Qs die Raumladung in der Gateoxidschicht, Qfc die festgelegte bzw. stationäre Ladung an der Schnittstelle zwischen der Gateoxidschicht (SiO2) und der n–-Typ Oberflächenkanalschicht (SiC), Qi der Betrag beweglicher Ionen in der Gateoxidschicht, Qss die Oberflächenladung an der Schnittstelle zwischen der Gateoxidschicht und der Oberflächenkanalschicht und ND, NA Donator- bzw. Akzeptorkonzentrationen darstellen.
  • In der Gleichung (1) stellt der erste Ausdruck auf der rechten Seite eine ausgedehnte Breite der Verarmungsschicht dar, welche durch eine Diffusionsspannung Vbuilt des PN-Übergangs zwischen der Oberflächenkanalschicht 5 und den p–-Typ Basisgebieten 3a, 3b erzeugt wird, d. h. eine ausgedehnte Breite der Verarmungsschicht, welche sich von den p–-Typ Basisgebieten 3a, 3b in die Oberflächenkanalschicht 5 erstreckt. Der zweite Ausdruck auf der rechten Seite stellt eine ausgedehnte Breite der Verarmungsschicht dar, welche durch die Ladung in der Gateoxidschicht 7 und ϕms erzeugt wird, d. h. eine ausgedehnte Breite der Verarmungsschicht, welche sich von der Gateoxidschicht 7 in die Oberflächenkanalschicht 5 erstreckt. Wenn die Summe der ausgedehnten Breiten der Verarmungsschichten, welche sich von den p–-Typ Basisgebieten 3a und 3b und von der Gateoxidschicht 7 erstrecken, gleich oder größer als die Dicke der Oberflächenkanalschicht 5 ist, wird daher der vertikale Leistungs-MOSFET zu dem normalerweise ausgeschalteten Typ. Bei dieser Ausführungsform ist die Dicke der Oberflächenkanalschicht 5 derart festgelegt, dass diese Bedingungen verlangt werden.
  • D. h. die Dicke der Oberflächenkanalschicht 5 für den MOSFET des normalerweise ausgeschalteten Typs ist kleiner als Tepi. Wenn hier, wie aus der Gleichung (1) zu verstehen ist, die Störstellenkonzentration in der Oberflächenkanalschicht 5 niedrig ist, ist ND verringert, so dass Tepi erhöht ist. Daher kann die Dicke der Oberflächenkanalschicht 5 erhöht werden, was zu einer günstigen Steuerbarkeit der Dicke führt, wenn die Oberflächenkanalschicht 5 epitaxial aufwächst.
  • Sogar wenn bei dem normalerweise ausgeschalteten vertikalen Leistungs-MOSFET die Spannung infolge eines Fehlers der Anordnung oder dergleichen nicht an die Gateelektrode angelegt werden kann, fließt kein Strom in den MOSFET, was zu einer hohen Zuverlässigkeit im Vergleich mit einem normalerweise eingeschalteten Typ führt. Des weiteren kontaktieren wie in 4 dargestellt die p–-Typ Basisgebiete 3a, 3b die Sourceelektrode 10, so dass ein geerdeter Zustand vorliegt. Daher kann die Oberflächenkanalschicht 5 in einen abgeschnürten Zustand unter Verwendung der Diffusionsspannung Vbuilt des PN-Übergangs zwischen der Oberflächenkanalschicht 5 und den p–-Typ Basisgebieten 3a, 3b gebracht werden kann. Wenn demgegenüber die p–-Typ Basisgebiete 3a, 3b in einen floatenden Zustand ohne Erdung gebracht werden, da die Verarmungsschicht nicht von den p–-Typ Basisgebieten 3a, 3b durch die Diffusionsspannung Vbuilt vergrößert werden kann, kann die Oberflächenkanalschicht 5 nicht in den abgeschnürten Zustand durch die Diffusionsspannung Vbuilt gebracht werden.
  • Bei der ersten Ausführungsform ist die Störstellenkonzentration in den p–-Typ Basisgebieten 3a, 3b relativ niedrig. Jedoch kann die Diffusionsspannung Vbuilt durch Erhöhen der Störstellenkonzentration in den p–-Typ Basisgebieten 3a, 3b erhöht werden. Da bei der ersten Ausführungsform der vertikale Leistungs-MOSFET aus SiC gebildet wird, kann er mit hoher Genauigkeit hergestellt werden. Wenn demgegenüber der vertikale Leistungs-MOSFET aus Silizium (Si) gebildet wird, ist es schwierig die Beträge der thermischen Diffusion zu steuern, welche auftritt, wenn die p–-Typ Ba sisgebiete 3a, 3b, die Oberflächenkanalschicht 5 und dergleichen gebildet werden. Dies macht es schwierig, den normalerweise ausgeschalteten MOSFET aus Si herzustellen, welcher im wesentlichen dieselbe Struktur wie oben beschrieben besitzt.
  • Wenn darüber hinaus für den MOSFET Si verwendet wird, da die Diffusionsspannung von Silizium niedrig ist, ist es nötig, die Oberflächenkanalschicht dünner auszubilden oder die Störstellenkonzentration in der Oberflächenkanalschicht im Vergleich mit dem Fall der Verwendung von SiC zu verringern, wodurch die Herstellung des MOSFET's erschwert wird. Da die Diffusionsspannung von SiC etwa dreimal so groß wie diejenige von Si ist, kann die Dicke der Oberflächenkanalschicht 5 erhöht werden und/oder die Störstellenkonzentration in der Oberflächenkanalschicht 5 erhöht werden. Daher kann bei der Ausführungsform der normalerweise ausgeschaltete Akkumulations-MOSFET leicht hergestellt werden.
  • Im folgenden werden die Schritte nach der Bildung der Oberflächenkanalschicht 5 erklärt.
  • In 6A dargestellter Schritt
  • Eine LTO-Schicht 21 wird auf bestimmten Gebieten der Oberflächenkanalschicht 5 angeordnet, und es werden n-Typ Störstellen wie N zur Bildung der n+-Typ Sourcegebiete 4a, 4b unter Verwendung der LTO-Schicht 21 als Maske implantiert. Entsprechend den Ionenimplantierungsbedingungen beträgt die Temperatur 700°C und die Dosis 1 × 1015 cm–2.
  • In 6B dargestellter Schritt
  • Nachdem die LTO-Schicht 21 entfernt worden ist, wird eine andere LTO-Schicht 22 auf einem bestimmten Gebiet der Oberflächenkanalschicht 5 durch ein Fotoresistverfahren angeordnet. Danach wird die Oberflächenkanalschicht 5, welche sich auf den p–-Typ Basisgebieten 3a, 3b erstreckt, durch ein reaktives Ionenätzverfahren (RIE-Verfahren) unter Verwendung der LTO-Schicht 22 als Maske partiell entfernt.
  • In 6C dargestellter Schritt
  • Danach werden Bor-Ionen (B+) zur Bildung von tiefen Basisschichten 30a, 30b unter Verwendung der LTO-Schicht 22 als Maske wiederum implantiert. Dementsprechend sind die Basisgebiete 3a, 3b partiell verdickt. Die tiefen Basisschichten 30a, 30b sind derart gebildet, dass sie sich nicht mit den n+-Typ Sourcegebieten 4a, 4b überlappen. Darüber hinaus besitzen die Teile der p–-Typ Basisgebiete 3a, 3b mit großer Dicke dort, wo die tiefen Basisschichten 30a, 30b gebildet sind, eine Störstellenkonzentration, welche größer als diejenige der Teile der p–-Typ Sourcegebiete 3a, 3b mit kleiner Dicke ist, wo die tiefen Basisschichten 30a, 30b nicht gebildet sind.
  • In 7A dargestellter Schritt
  • Nachdem die LTO-Schicht 22 entfernt worden ist, wird die Gateoxidschicht 7 auf dem Substrat durch Nassoxidation (einschließlich eines pyrogenen Verfahrens unter Verwendung von H2 und O2) bei 1080°C gebildet. Da zu diesem Zeitpunkt die Stickstoffkonzentration in der Oberflächenkanalschicht 5, welche unter der Gateoxidschicht 7 liegt, wie oben beschrieben gleich oder kleiner als 1 × 1015 cm–3 ist, wird verhindert, dass Siliziumnitrid (SiN) während der thermischen Oxidation zur Bildung der Gateoxidschicht 7 erzeugt wird.
  • Daher ist der Betrag von Siliziumnitrid in der Gateoxidschicht 7 und an der Schnittstelle zwischen der Gateoxidschicht 7 und der Oberflächenkanalschicht 5 extrem verringert. Dementsprechend ist der ungünstige Effekt durch Ladungsträgerhaftstellen (Grenzschichtzustände) hervorgeru fen durch Siliziumnitrid reduziert. Der ungünstige Effekt auf die elektrische Charakteristik wie eine Gateschwellenwertspannung kann ignoriert werden, was zu einer günstigen FET-Charakteristik und einer Gateoxidschicht 7 mit hoher Zuverlässigkeit führt.
  • Danach wird auf die Gateoxidschicht 7 die aus Polysilizium gebildete Gateelektrode 8 durch ein LPCVD-Verfahren bei 600°C aufgetragen.
  • In 7B dargestellter Schritt
  • Nachdem unnötige Teile der Gateoxidschicht 7 entfernt worden sind, wird die aus LTO gebildete Isolierungsschicht 9 derart gebildet, dass die verbleibende Gateoxidschicht 7 bedeckt wird. Die Auftragungstemperatur beträgt 425°C. Nach der Auftragung wird eine Ausheizbehandlung bei 1000°C durchgeführt.
  • In 7C dargestellter Schritt
  • Danach werden die Sourceelektrode 10 und die Drainelektrode 11 durch Metallzerstäubung jeweils bei Raumtemperatur aufgetragen. Nach der Auftragung wird eine Ausheizbehandlung bei 1000°C durchgeführt. Somit ist der in 4 dargestellte vertikale Leistungs-MOSFET fertiggestellt.
  • Als nächstes wird der Betrieb des vertikalen Leistungs-MOSFET's beschrieben. Der normalerweise ausgeschaltete MOSFET arbeitet in einer Akkumulationsbetriebsart. Wenn die Spannung nicht an die Gateelektrode 8 angelegt wird, ist die Oberflächenkanalschicht 5 infolge der elektrostatischen Potentialdifferenz zwischen den p–-Typ Basisgebieten 3a, 3b und der Oberflächenkanalschicht 5 und dem Potential, welches durch die Differenz der Austrittsarbeit zwischen der Oberflächenkanalschicht 5 und der Gateelektrode 6 gebildet wird, vollständig verarmt. Die Potentialdifferenz, welche durch die Differenz der Austrittsarbeit zwischen der Oberflächenkanalschicht 5 und der Gateelektrode 8 und durch die Summe der extern angelegten Spannungen erzeugt wird, kann durch Anlegen der Spannung an die Gateelektrode 8 geändert werden. Als Ergebnis wird der Kanalzustand gesteuert.
  • D. h. wenn die Austrittsarbeiten der Gateelektrode 8, der p–-Typ Basisgebiete 3a, 3b und der Oberflächenkanalschicht 5 durch die ersten, zweiten bzw. dritten Austrittsarbeiten dargestellt werden, werden die Störstellenkonzentrationen und die Dicke der Oberflächenkanalschicht 5 derart festgelegt, dass die n-Typ Ladungsträger in der Oberflächenkanalschicht 5 durch die Differenz unter den ersten bis dritten Austrittsarbeiten vollständig verarmt sind.
  • Ebenfalls wird in einem ausgeschalteten Zustand das Verarmungsgebiet in der Oberflächenkanalschicht 5 infolge des elektrischen Felds gebildet, welches zwischen den p–- Typ Basisgebieten 3a, 35 und der Gateelektrode 8 erzeugt wird. Wenn in diesem Zustand eine positive Vorspannung an die Gateelektrode 8 angelegt wird, wird ein Kanalgebiet an der Schnittstelle zwischen der Gateoxidschicht (SiO2) 7 und der Oberflächenkanalschicht 5 gebildet, um sich von den n+-Typ Sourcegebieten 4a, 4b auf die n–-Typ Epischicht (n–-Typ Driftgebiet) 2 zu erstrecken. Folglich wird der Zustand in einen eingeschalteten Zustand geschaltet. Zu dieser Zeit fließen Elektronen von den n+-Typ Sourcegebieten 4a, 4b zu der n–-Typ Epischicht 2 durch die Oberflächenkanalschicht 5, und die Elektronen, welche die n–-Typ Epischicht 2 erreicht haben, fließen danach vertikal zu dem n+-Typ Halbleitersubstrat 1 (n–-Drain). Somit wird der Kanal des Akkumulationstyps in die Oberflächenkanalschicht 5 durch die an die Gateelektroden 8 angelegte positive Spannung induziert, so dass Ladungsträger zwischen der Sourceelektrode 10 und der Drainelektrode 11 fließen.
  • Zweite Ausführungsform
  • Bei der ersten Ausführungsform wird die Oberflächenkanalschicht 5 mit Stickstoff einer niedrigen Konzentration dotiert, und dementsprechend wird der Betrag von Siliziumnitrid, welches in der Gateoxidschicht 7 und an der Schnittstelle zwischen der Gateoxidschicht 7 und der Oberflächenkanalschicht 5 vorkommt, stark verringert. Demgegenüber wird bei einer zweiten bevorzugten Ausführungsform ein anderes Verfahren, d. h. ein anderes Herstellungsverfahren, verwendet, um den Betrag von Siliziumnitrid zu verringern, welches in den oben beschriebenen Teilen vorhanden ist. Die Herstellungsschritte, welche ähnlich wie die in 5A–5C, 6A–6C und 7A–7C sind, werden unter Bezugnahme auf dieselben Figuren beschrieben. Ein vertikaler Leistungs-MOSFET der zweiten Ausführungsform besitzt eine Struktur, welche im wesentlichen der in 4 dargestellten Struktur mit der Ausnahme entspricht, dass die Stickstoffkonzentration in der Oberflächenkanalschicht 5 in einem Bereich von etwa 1 × 1015 cm–3 bis 1 × 1017 cm–3 festgelegt werden kann, welche größer als diejenige bei der ersten Ausführungsform ist. Im folgenden wird das Herstellungsverfahren dieser Ausführungsform erklärt.
  • Zuerst werden die in 5A–5C dargestellten Schritte im wesentlichen auf dieselbe Weise wie bei der ersten Ausführungsform durchgeführt. Dementsprechend wird die Oberflächenkanalschicht 5 gebildet. Als nächstes wird der in 6A dargestellte Schritt zur Bildung einer Gateoxidschicht 7 wie folgt durchgeführt. Zuerst wird nach Durchführung einer RCA-Wäsche bzw. -Spülung eine Wärmebehandlung in einer Wasserstoffumgebung bei 1000°C durchgeführt. Danach wird eine Nassoxidation durch ein pyrogenes Verfahren oder dergleichen bei 1100°C über 5 Stunden durchgeführt. Des weiteren wird die Temperatur auf 950°C gesteuert, und es wird das Nassätzen wiederum durch das pyrogene Verfahren oder dergleichen über 3 Stunden als Reoxidationsausheizen durchgeführt. Als Ergebnis wird die Gateoxidschicht 7 gebildet.
  • Als nächstes wird ein Ausheizen (Ausheizen bei hoher Temperatur) bei 1250°C in der Wasserstoffumgebung durchgeführt. Siliziumnitrid in der Gateoxidschicht 7 und an der Schnittstelle zwischen der Gateoxidschicht 7 und der Oberflächenkanalschicht 5 wird während des Ausheizens bei hoher Temperatur zerlegt. Dementsprechend wird nicht nur die Grenzschichtzustandsdichte sondern ebenfalls die festgelegte bzw. stationäre Ladung an der Schnittstelle zwischen der Gateoxidschicht 7 und der Oberflächenkanalschicht 5 verringert, so dass dieselben Effekte wie bei der ersten Ausführungsform erzielt werden können. Danach wird der vertikale Leistungs-MOSFET der zweiten Ausführungsform durch in 6B, 6C und 7A–7C dargestellten Schritte beendet.
  • Dritte Ausführungsform
  • Bei einer dritten Ausführungsform ist der Betrag von in den oben beschriebenen Teilen gebildetem Siliziumnitrid durch ein Herstellungsverfahren, welches sich von demjenigen der ersten und zweiten Ausführungsformen unterscheidet, wirksam verringert. Herstellungsschritte ähnlich den in 5A–5C, 6A–6C und 7A–7C in der ersten Ausführungsform Dargestellten werden unter Bezugnahme auf dieselben Figuren beschrieben. Ein vertikaler Leistungs-MOSFET der dritten Ausführungsform besitzt im wesentlichen dieselbe Struktur wie diejenige, die in 4 dargestellt ist, mit der Ausnahme, dass die Stickstoffkonzentration in der Oberflächenkanalschicht 5 auf einen Bereich von etwa 1 × 1015 cm–3 bis 1 × 1017 cm–3 festgelegt werden kann, welche größer als diejenige bei der ersten Ausführungsform ist. Im folgenden wird das Herstellungsverfahren der dritten Ausführungsform beschrieben.
  • Zuerst werden die in 5A–5C dargestellten Schritte im wesentlichen auf dieselbe Weise wie bei der ersten Ausführungsform durchgeführt. Dementsprechend wird die Oberflächenkanalschicht 5 gebildet. Als nächstes wird wie in 6A dargestellt die Gateoxidschicht 7 auf der Oberflächenkanalschicht 5 insbesondere durch eine Oxidation gebildet, welche in einer Umgebung von H2 und O2 bei 1080°C durchgeführt wird. Die unter diesen Bedingungen gebildete Gateoxidschicht besitzt eine Dicke von etwa 50 nm.
  • Danach wird wiederum eine Wärmebehandlung in der Umgebung von H2 und O2 bei einer niedrigen Temperatur von 950°C durchgeführt. Im folgenden wird das Ausheizen unter niedriger Temperatur, welches in der Umgebung, die Sauerstoff enthält, durchgeführt wird, als Reoxidationswärmebehandlung bei niedriger Temperatur bezeichnet. Die Reoxidationswärmebehandlung bei niedriger Temperatur kann Kohlenstoffgruppen reduzieren, welche an der Siliziumdioxid- und Siliziumkarbidschnittstelle (SiO2/SiC) erzeugt werden, so dass die durch die Kohlenstoffgruppen hervorgerufenen Löcherhaftstellen reduziert werden.
  • Jedoch wurde die C-V-Messung nach der Reoxidationswärmebehandlung bei niedriger Temperatur durchgeführt, und es wurde herausgefunden, dass die Elektronenhaftstellen in der Gateoxidschicht 7 und an der Schnittstelle zwischen der Gateoxidschicht 7 und der Oberflächenkanalschicht 5 vorhanden waren, wodurch die Grenzschichtzustandsdichte erhöht wurde. Beispielsweise war wie in 10 dargestellt die Flachbandverschiebung nach der Reoxidationswärmebehandlung bei niedriger Temperatur groß. Dieses Ergebnis bedeutet, dass negative stationäre Ladungen oder Elektronenhaftstellen eines tiefen Pegels vorhanden sind. Des weiteren weist die Lichbestrahlungs-C-V-Charakteristik die Hysteresecharakteristik auf und zeigt das Vorhandensein eines Elektronenhaftstellenpegels an, der zum Fangen von Elektronen durch Lichterregung geeignet ist. Es wird angenommen, dass die Elektronenhaftstellen durch das Siliziumnitrid (Si-N-Verbindungen) hervorgerufen werden.
  • Daher wird bei dieser Ausführungsform eine andere Wärmebehandlung darauffolgend in der Umgebung, welche Sauerstoff enthält, bei einer Temperatur von weniger als 1000°C durchgeführt, beispielsweise bei einer Temperatur von etwa 950°C gleich der Temperatur der Reoxidationswärmebehandlung bei niedriger Temperatur. Danach wurde die elektrische Charakteristik innerhalb der Gateoxidschicht 7 oder an der Schnittstelle zwischen der Gateoxidschicht 7 und der Oberflächenkanalschicht 5 nach deren Ausheizen durch die C-V-Messung untersucht. Das Ergebnis ist in 11 dargestellt. Wie in der Figur dargestellt ist die Flachbandverschiebung auf weniger als 2 V verringert, und die Hysteresecharakteristik wurde nicht beobachtet. Es wird angenommen, dass der Grund für dieses Ergebnis darin liegt, dass Si und N, welche die Si-N-Verbindungen bilden, mit Sauerstoff reagieren, welches sogar bei einer niedrigen Temperatur aktiv ist, um NOx und SiOx zu erzeugen, so dass die Elektronenhaftstellen reduziert werden.
  • Im folgenden werden die Bedingungen der Umgebung und der Temperatur des Ausheizens, welches nach der Reoxidationswärmebehandlung bei niedriger Temperatur durchgeführt wird, detailliert beschrieben. Die Umgebung und Temperatur werden zur Reduzierung der Elektronenhaftstellen optimiert. Insbesondere wurden, nachdem ein Ausheizen in einer Umgebung von O2 bei einer konstanten Temperatur durchgeführt wurde, eine Änderung der Grenzschichtzustandsdichte und eine Änderung der Dicke der Oxidschicht untersucht.
  • Als Ergebnis wird wie in 12 dargestellt in dem Fall, bei welchem die Temperatur des Ausheizens etwa 950°C beträgt, die Grenzschichtzustandsdichte minimal, und die oxidierte Dicke ist im Vergleich mit denjenigen bei Temperaturen eines anderen Ausheizens klein. Die Punkte, welche mit ref auf der linken Seite in 12 angezeigt sind, betreffen eine Dicke und eine Grenzschichtzustandsdichte, welche als Bezug nach der Durchführung der Reoxidationswärmebehandlung bei niedriger Temperatur erlangt werden. Wenn das Ausheizen weiter unter denselben Bedingungen wie jenen der Reoxidationswärmebehandlung bei niedriger Temperatur mit der Ausnahme einer Zeitperiode durchgeführt wird, d. h. in einer Umgebung von H2 und O2 bei 950°C über eine Stunde, erhöht sich die Dicke bis zu dem Punkt, welcher durch eine gestrichelte Linie in 12 dargestellt ist.
  • Dementsprechend wird angenommen, dass die oxidierte Dicke, d. h. die Oxidationsrate zur Bildung der Oxidschicht, eng auf die Grenzschichtzustandsdichte bezogen ist. D. h. es wird angenommen, dass je größer die Oxidationsrate wird, desto größer wird die Grenzschichtzustandsdichte und umgekehrt. Dementsprechend wird das folgende Phänomen angenommen. Wenn die Oxidationsrate klein wird, wird Sauerstoff, der sogar bei einer niedrigen Temperatur aktiv ist, mit Si und N kombiniert, welche die Si-N-Verbindungen bilden. Dementsprechend schreitet die Bildung der Oxidschicht während der Zerlegung der Si-N-Verbindungen fort. Daher werden kaum Elektrodenhaftstellen gebildet. Wenn die Oxidationsrate jedoch groß wird, da die Bildung der Oxidschicht in dem Zustand fortschreitet, in welchem Si-N-Verbindungen verbleiben, werden die Elektronenhaftstellen durch Verbleiben der Si-N-Verbindungen leicht erzeugt.
  • Beispielsweise wird als Ergebnis der Studien, welche bezüglich der Oxidschicht durchgeführt wurden, welche nach der Durchführung der Reoxidationswärmebehandlung bei niedriger Temperatur wie oben beschrieben erlangt worden ist, angenommen, dass die Elektronenhaftstellen durch die Si-N-Verbindungen hervorgerufen in der Oxidschicht ansteigen. Dies bedeutet, dass die Elektronenhaftstellen bei der Oxidationsrate bei der Reoxidationswärmebehandlung bei niedriger Temperatur erzeugt werden. Die Oxidationsrate der durch die Reoxidationswärmebehandlung bei niedriger Temperatur gebildeten Oxidschicht beträgt 8 nm/h, was der Dicke entspricht, die durch die gepunktete Linie in 12 angezeigt ist. Dementsprechend wird angenommen, dass die Elektronenhaftstellen vorzugsweise gebildet werden, wenn die Oxidationsrate groß wird.
  • Somit wurde bezüglich dieser Ausführungsform herausgefunden, dass das Ausheizen, welches nach der Reoxidationswärmebehandlung bei niedriger Temperatur durchgeführt wird, die Grenzschichtzustandsdichte in der Gateoxidschicht 7 und an der Schnittstelle zwischen der Gateoxidschicht 7 und der Oberflächenkanalschicht 5 verringert. Dieses Ausheizen wird im folgenden als Elektronenhaftstellenreduzierungsausheizen bezeichnet. Aus 12 ergibt sich, dass das Elektronenhaftstellenreduzierungsausheizen bei einer niedrigen Temperatur im Vergleich zu derjenigen bei der zweiten Ausführungsform durchgeführt wird. Da des weiteren das Elektronenhaftstellenreduzierungsausheizen bei einer Temperatur etwa gleich derjenigen (von etwa 950°C) der Reoxidationswärmebehandlung bei niedriger Temperatur durchgeführt wird, kann das Elektronenhaftstellenreduzierungsausheizen lediglich durch einen Austausch des Umgebungsgases unmittelbar nach der Reoxidationswärmebehandlung bei niedriger Temperatur durchgeführt werden, was zu einem vereinfachten Herstellungsverfahren führt. Da die Temperatur des Elektronenhaftstellenreduzierungsausheizens nicht erhöht werden muss, wird die Grenzschichtzustandsdichtecharakteristik infolge des Umgebungsgases während der Temperaturanstiegsperiode nicht verändert.
  • Obwohl das Elektronenhaftstellenreduzierungsausheizen in der Umgebung durchgeführt wird, welche Sauerstoff enthält, kann der Gehalt von Sauerstoff verringert werden. Beispielsweise zeigt 13 eine Beziehung zwischen einer oxidierten Dicke und einer Grenzschichtzustandsdichte der Oxidschicht, wenn das Ausheizen in einer Umgebung durchge führt wird, welche Stickstoff und Sauerstoff in einem Verhältnis von Stickstoff zu Sauerstoff von 100:1 enthält. Sogar wenn wie in der Figur dargestellt der Gehalt von Sauerstoff niedrig ist, kann die Grenzschichtzustandsdichte verringert werden. Da jedoch die optimale Ausheiztemperatur zur Verringerung der Grenzschichtzustandsdichte entsprechend dem Gehalt von Sauerstoff geändert werden kann, wird es bevorzugt, dass die Ausheiztemperatur entsprechend dem Gehalt von Sauerstoff optimiert wird. Die Umgebung des Ausheizens kann zusätzlich zu Stickstoff Wasserstoff, ein inertes Gas wie Argon (Ar) oder dergleichen oder eine daraus gebildete Mischung enthalten.
  • Bei den ersten bis dritten Ausführungsformen lässt man die Oberflächenkanalschicht 5 epitaxial aufwachsen; jedoch kann die Oberflächenkanalschicht 5 durch Implantieren von Ionen in die p–-Typ Basisgebiete 3a, 3b gebildet werden. Obwohl die vorliegende Erfindung ebenfalls wie die ersten bis dritten Ausführungsformen auf einen planaren MOSFET gerichtet ist, kann sie auf einen MOSFET eines Grabengatetyps, einen lateralen MOSFET und dergleichen gerichtet sein.
  • 14 stellt einen MOSFET eines Grabengatetyps als Beispiel dar. Der MOSFET des Grabengatetyps enthält ein Substrat 24, welches sich aus einem n+-Typ Halbleitersubstrat, einer n–-Typ Epischicht 22 und einer p-Typ Basisschicht 23 zusammensetzt. Ein Graben 27 ist auf der Oberfläche des Substrats 24 gebildet, um durch ein Sourcegebiet 25 zu verlaufen, welches in einem Oberflächenteil der p-Typ Basisschicht 23 angeordnet ist, und die p-Typ Basisschicht 23. Eine Oberflächenkanalschicht 28 ist auf einer Seitenwand 27a des Grabens 27 gebildet. Eine Gateelektrode 30 ist in dem Graben 27 durch eine Gateoxidschicht 29 gebildet. Eine Sourceelektrode 32 ist auf der Gateelektrode 30 durch eine Zwischenisolierungsschicht 31 angeordnet und ist mit dem Sourcegebiet 25 und der p-Typ Basisschicht 23 verbun den. Des weiteren ist eine Drainelektrode 33 auf der Rückseite des Substrats 24 vorgesehen.
  • Wenn beispielsweise in dem MOSFET des Grabengatetyps mit der oben beschriebenen Struktur die Oberflächenkanalschicht 28, welche unter der Gateoxidschicht 29 in dem Graben 27 liegt, mit einer niedrigen Störstellenkonzentration wie bei der ersten Ausführungsform gebildet wird oder wenn eine Ausheizbehandlung bei hoher Temperatur durchgeführt wird, nachdem die Gateoxidschicht 29 wie bei der zweiten Ausführungsform gebildet worden ist, können dieselben Effekte bei den ersten und zweiten Ausführungsformen erzielt werden.
  • 15 stellt ebenfalls einen lateralen MOSFET dar. Der laterale MOSFET enthält ein p-Typ Halbleitersubstrat 101, und eine Oberflächenkanalschicht 102 ist in einem bestimmten Oberflächengebiet des Substrats 101 durch Ionenimplantierung oder dergleichen gebildet. Source- und Drainschichten 103, 104 sind an beiden Seiten der Oberflächenkanalschicht 102 gebildet. Eine Gateelektrode 106 ist auf der Oberflächenkanalschicht 12 über einer Gateoxidschicht 105 gebildet. Wenn bei diesem lateralen MOSFET beispielsweise die Oberflächenkanalschicht 102, welche unter der Gateoxidschicht 105 liegt, mit einer niedrigen Störstellenkonzentration wie bei der ersten Ausführungsform gebildet wird oder wenn eine Ausheizbehandlung bei hoher Temperatur durchgeführt wird, nachdem die Gateoxidschicht 105 wie bei der zweiten Ausführungsform gebildet worden ist, können dieselben Effekte wie bei den ersten und zweiten Ausführungsformen erzielt werden.
  • Obwohl bei der zweiten Ausführungsform die Wärmebehandlung bei hoher Temperatur zur Zerlegung von Siliziumnitrid in einer Wasserstoffumgebung durchgeführt wird, kann sie in einer Umgebung durchgeführt werden, welche Sauerstoff, ein inertes Gas wie Ar, eine Mischung davon oder dergleichen enthält, um dieselben Effekte vorzusehen. Des weiteren ist die vorliegende Erfindung wie bei den ersten und bis dritten Ausführungsformen auf eine Siliziumkarbid-Halbleiteranordnung gerichtet, welche einen Kanal eines Akkumulationstyps als die Oberflächenkanalschicht 5 enthält; jedoch kann die Erfindung auf andere Typen von Siliziumkarbid-Halbleiteranordnungen wie eine Anordnung gerichtet sein, welche ein Inversionskanalgebiet enthält, das beispielsweise durch Invertieren einer n-Typ Halbleiterschicht in eine p-Typ Halbleiterschicht gebildet wird.
  • Vierte Ausführungsform
  • Bei einem vertikalen Leistungs-MOSFET einer vierten bevorzugten Ausführungsform wird die Oberflächenkanalschicht durch Dotieren eines Elementes gewählt aus der fünfzehnten Gruppe (der veralteten Gruppe 5B) von Elementen in der Tabelle des periodischen Systems außer Stickstoff wie Phosphor (P), Arsen (As), Antimon (Sb) und Wismut (Bi) gebildet.
  • Die Struktur des vertikalen Leistungs-MOSFET's dieser Ausführungsform ist im wesentlichen dieselbe wie die in 4 dargestellte Struktur und wird bezüglich der ersten Ausführungsform erklärt. Daher werden dieselben Teile mit denselben Bezugszeichen bezeichnet und dieselbe Erklärung wird nicht wiederholt. Der vertikale Leistungs-MOSFET dieser Ausführungsform besitzt ebenfalls die tiefen Basisschichten 30a, 30b (vgl. 7C), wo die Basisgebiete 3a, 3b partiell verdickt sind. Dementsprechend ist die n–-Typ Epischicht 2, welche unter den tiefen Basisschichten 30a, 30b liegt, verdünnt, so dass das Intervall zwischen dem n+-Typ Halbleitersubstrat 1 und den tiefen Basisschichten 30a, 30b verkürtzt ist, was zu einer erhöhten Feldstärke führt. Die erhöhte Feldstärke kann leicht einen Lawinendurchbruch hervorrufen.
  • Als nächstes wird ein Schritt zur Bildung der Oberflächenkanalschicht 5 erklärt. Die anderen Schritte zur Bildung des vertikalen Leistungs-MOSFET's bei der vierten Ausführungsform sind im wesentlichen dieselben wie jene bei der ersten Ausführungsform.
  • Nachdem entsprechend 5C die p–-Typ Basisgebiete 3a, 3b in der n–-Typ Epischicht 2 gebildet worden sind, wird die Oberflächenkanalschicht 5 auf der n–-Typ Epischicht 2 durch das CVD-Verfahren gebildet. Zu diesem Zeitpunkt schreitet das epitaxiale Aufwachsen unter Verwendung wenigstens eines der Elemente der fünfzehnten Gruppe außer Stickstoff (N) fort, d. h. wenigstens eines Elementes von P, As, Sb und Bi als Dotierungssubstanz. Dementsprechend wird die Oberflächenkanalschicht 5 gebildet, ohne dass Stickstoff vorhanden ist. In diesem Fall wird vorzugsweise die Störstellenkonzentration in der Oberflächenkanalschicht 5 auf einen Wert in einem Bereich von 1 × 1015 cm–3 bis 1 × 1017 cm–3 gesteuert, und die Konzentration des unabsichtlich dotierten Stickstoffs sollte gleich oder kleiner als 1 × 1015 cm–3 wie bei der ersten Ausführungsform sein.
  • Ebenfalls ist in diesem Fall wie bezüglich der ersten Ausführungsform erklärt die Dicke der Oberflächenkanalschicht 5 auf einen kleineren Wert festgelegt als wie die Summe der ausgedehnten Breiten der Verarmungsschicht, welche sich von den p–-Typ Basisgebieten 3a, 3b in die Oberflächenkanalschicht 5 erstreckt, und der Verarmungsschicht, welche sich von der Gateoxidschicht 7 in die Oberflächenkanalschicht 5 erstreckt, wenn keine Spannung an die Gateelektrode 8 angelegt wird. Dementsprechend wird der vertikale Leistungs-MOSFET zu einem normalerweise ausgeschalteten Typ. Die Effekte, anwendbare Änderungen und dergleichen des auf diese Weise erlangten normalerweise ausgeschalteten vertikalen Leistungs-MOSFET's sind dieselben wie diejenigen bei der ersten Ausführungsform.
  • Da darüber hinaus bei der vierten Ausführungsform der Oberflächenkanal 5, welcher unter der Gateoxidschicht 7 liegt, keinen Stickstoff enthält, wird sogar dann, nachdem die Gateoxidschicht 7 durch thermische Oxidation gebildet worden ist, kaum darin Siliziumnitrid erzeugt. Lediglich in einer Oxidationsvorrichtung, welche für die Nassoxidation verwendet wird, verbleibender Stickstoff, in das Siliziumkarbid diffundierter Stickstoff und dergleichen können Siliziumnitrid erzeugen; es ist jedoch möglich, jene Elemente auf einen vernachlässigbaren Betrag zu reduzieren. Sogar wenn der verbleibende Stickstoff, welcher einen Absonderungskoeffizienten bezüglich Siliziumkarbid besitzt, der größer als derjenige der anderen Dotierungssubstanzen ist, in die Oberflächenkanalschicht 5 dotiert wird, die mit den Dotierungssubstanzen außer Stickstoff dotiert wird, ist die Konzentration von Stickstoff deutlich niedriger als die Konzentration der anderen Dotierungssubstanzen außer derjenigen von Stickstoff. Daher kann das oben beschriebene Problem nicht durch den Stickstoff hervorgerufen werden.
  • Folglich kann Stickstoff nicht nur kaum in der Gateoxidschicht 7, sondern ebenfalls an der Schnittstelle zwischen der Gateoxidschicht 7 und der Oberflächenkanalschicht 5 vorhanden sein. Die widrigen Effekte durch Ladungsträgerhaftstellen (Grenzschichtzustände), welche durch Siliziumnitrid hervorgerufen werden, sind verringert, so dass die FET-Charakteristik und die Zuverlässigkeit der Gateoxidschicht 7 verbessert sind.
  • Obwohl darüber hinaus die Steuerungen der Dicke und der Dotierungskonzentration der Oberflächenkanalschicht 5 für den MOSFET wichtig sind, der in einer Akkumulationsbetriebsart betrieben wird, ist die Dotierungskonzentrationssteuerung sehr schwierig, wenn Stickstoff als Dotierungssubstanz für die Oberflächenkanalschicht 5 verwendet wird. Dies liegt daran, dass der Absonderungskoeffizient von Stickstoff in Siliziumkarbid größer als 1 ist. Da demgegenüber nahezu jedes der Elemente der fünfzehnten Gruppe außer Stickstoff einen Absonderungskoeffizienten kleiner als 1 besitzt, kann die Dotierungskonzentrationssteuerung bei dieser Ausführungsform leicht durchgeführt werden.
  • Ebenfalls ist das Störstellenniveau, welches gebildet wird, wenn das Element außer Stickstoff als Dotierungssubstanz verwendet wird, tiefer als das, welches gebildet wird, wenn Stickstoff als Dotierungssubstanz verwendet wird, so dass das Ferminiveau effektiv tiefer liegt. Dies ist vorteilhaft, um die normalerweise ausgeschaltete Charakteristik unter Verwendung des PN-Übergangs zwischen der Oberflächenkanalschicht 5 und den p–-Typ Basisgebieten 3a, 3b zu erzielen. Es wird bevorzugt, dass Stickstoff, welcher zur Bildung eines schwachen Störstellenniveaus geeignet ist, als Dotierungssubstanz für das n+-Typ Halbleitersubstrat und für die n+-Typ Sourcegebiete 4a, 4b verwendet wird, um die Elektronendichten zu erhöhen.
  • Der Betrieb dieses vertikalen Leistungs-MOSFET's dieser Ausführungsform ist im wesentlichen derselbe wie derjenige der ersten Ausführungsform, und daher wird die Erklärung ausgelassen.
  • Bei der vierten Ausführungsform wird die Oberflächenkanalschicht 5, welche unter der Gateoxidschicht 7 liegt, durch Verwendung der Dotierungssubstanz gebildet, welche aus den Elementen der fünfzehnten Gruppe außer Stickstoff gewählt wird. Dies liegt daran, dass das Oberflächengebiet der Oberflächenkanalschicht 5 thermisch oxidiert wird, um die Gateoxidschicht 7 zu bilden. Daher ist es nicht nötig, n-Typ Halbleitergebiete außer der Oberflächenkanalschicht 5 mit der Dotierungssubstanz außer Stickstoff zu bilden.
  • Obwohl die Oberflächenkanalschicht 5 durch epitaxiales Aufwachsen gebildet wird, kann sie durch Ionenimplantierung eines Elements der fünfzehnten Gruppe außer Stickstoff in die p–-Typ Basisgebiete 3a, 3b gebildet werden. Es ist offensichtlich, dass die vierte Ausführungsform auf andere Typen von MOSFET's wie einen in 14 dargestellten sogenannten MOSFET eines Grabengatetyps und einen in 15 dargestellten sogenannten lateralen MOSFET zusätzlich zu dem in 4 dargestellten planaren MOSFET angewandt werden kann. D. h. bei dem MOSFET eines Grabengatetyps, welcher in 14 dargestellt ist, kann die unter der Gateoxidschicht 29 angeordnete Oberflächenkanalschicht durch Dotieren mit der Dotierungssubstanz gebildet werden, welche aus Elementen der fünften Gruppe außer Stickstoff gewählt wird. Bei dem in 15 lateralen MOSFET kann die unter der Gateoxidschicht 105 angeordnete Oberflächenkanalschicht 102 durch Dotieren mit Elementen der fünfzehnten Gruppe außer Stickstoff gebildet werden.
  • Ebenfalls kann die Gateoxidschicht 7 durch thermisches Oxidieren einer Oxidschicht gebildet werden, welche auf der Oberflächenkanalschicht 5 durch das CVD-Verfahren oder dergleichen aufgetragen wird. Dementsprechend wird eine thermisch oxidierte Schicht an der Schnittstelle zwischen der aufgetragenen Oxidschicht und dem Siliziumkarbid (der Oberflächenkanalschicht) als die Gateoxidschicht bereitgestellt.
  • Fünfte Ausführungsform
  • Wenn bei dem in 14 dargestellten MOSFET eines Grabengatetyps die an die Gateelektrode 30 angelegte Spannung angelegt wird, kann ein Akkumulationskanal in der n-Typ Oberflächenkanalschicht (Dünnfilm-Halbleiterschicht) 28 induziert werden, und es fließt Strom zwischen der Sourceelektrode 32 und der Drainelektrode 33 durch den Kanal. Da bei diesem MOSFET-Typ die Störstellenkonzentration in der p-Typ Epitaxialschicht (Dünnfilm-Halbleiterschicht) 23 und die Störstellenkonzentration der n-Typ Dünnfilm- Halbleiterschicht 28 unabhängig gesteuert werden können, kann die p-Typ Epitaxialschicht 23, welche zwischen dem n+-Typ Sourcegebiet 25 und der n–-Typ Epitaxialschicht 22 vorhanden ist, mit einer hohen Störstellenkonzentration in einer kleinen Dicke gebildet werden. Dementsprechend ist die Kanallänge verkürzt, was zu einer hohen Sperrspannung und einem niedrigen Einschaltwiderstand führt. Da des weiteren die Betriebsart des MOSFET's eine Akkumulationsbetriebsart ist, bei welcher der Kanal ohne Invertieren des Leitungstyps der Kanalbildungsschicht induziert wird, kann der MOSFET durch die Gatespannung betrieben werden, welche kleiner als diejenige eines Inversions-MOSFET's ist, bei welchem der Kanal durch Invertieren des Leitungstyps induziert wird.
  • Jedoch besitzen bei der Halbleiteranordnung unter Verwendung von Siliziumkarbid Grenzschichtzustände, welche an einer Schnittstelle zwischen einem Siliziumdioxidgebiet (der Gateoxidschicht 29) und einem Siliziumkarbidgebiet (der n–-Typ Epitaxialschicht 22, der p-Typ Epitaxialschicht 23 und den n+-Typ Sourcegebieten 25) gebildet werden, eine Dichte (Grenzschichtzustandsdichte), welche um einen Faktor von 101 bis 102 größer als diejenige ist, welche an einer Schnittstelle zwischen Silizium und Siliziumdioxid gebildet ist. Die große Grenzschichtzustandsdichte wird durch Karbid und eine Dotierungssubstanz wie Aluminium, Stickstoff oder Bor hervorgerufen, welche in dem Siliziumkarbidgebiet vorhanden ist, und/oder durch Defekte, welche nicht an der SiO2/Si-Schnittstelle vorhanden sind und für die SiO2/Si-Schnittstelle eigentümlich sind. Wenn die Grenzschichtzustandsdichte groß ist, ist die Kanalbeweglichkeit verringert und der Einschaltwiderstand erhöht. Der erhöhte Einschaltwiderstand ruft einen erhöhten Kontinuitätsverlust, eine Exothermik bzw. eine Wärmegebung des Transistors, eine verlängerte Schaltgeschwindigkeit und dergleichen hervor.
  • Im Hinblick auf die obige Beschreibung wird bei einer fünften bevorzugten Ausführungsform die Grenzschichtzustandsdichte auf der Grundlage von unten beschriebenen Computersimulationsergebnissen gesteuert, so dass der Einschaltwiderstand des Transistors nicht erhöht wird.
  • D. h. wie oben beschrieben baut der Einschaltwiderstand des Transistors auf der Grenzschichtzustandsdichte an der Schnittstelle zwischen dem Siliziumdioxidgebiet und dem Siliziumkarbidgebiet auf. Daher wurde die Beziehung zwischen der Grenzschichtzustandsdichte und dem Einschaltwiderstand in einem in 16 dargestellten Simulationsmodell mittels einer Simulatorvorrichtung, MEDICI (hergestellt von der Technology Modeling Association) berechnet. Die Simulationsergebnisse sind in 17 dargestellt. In der Figur stellen mit Klammern versehene numerische Werte eine dicke bzw. Eine Störstellenkonzentration einer Epikanalschicht einer Seitenwand dar.
  • Bei dem Simulationsmodell entsprechend 16 wurde die Störstellenkonzentration in dem Halbleitersubstrat 21 auf 8 × 1018 cm–3 festgelegt, und die Störstellenkonzentration und die Dicke der n–-Typ Epitaxialschicht 22 wurden auf 4,3 × 1015 cm–3 bzw. 5,3 μm festgelegt. Die Störstellenkonzentration und die Dicke der p-Typ Epitaxialschicht 23 wurden auf 2 × 1017 cm–3, 1,9 μm festgelegt, und die Störstellenkonzentration und die Dicke des n+-Typ Sourcegebiets 25 wurden auf 2 × 1019 cm–3 bzw. 0,7 μm festgelegt. Die Störstellenkonzentration und die Dicke der Oberflächenkanalschicht 28 wurden auf einen Bereich von 1015 cm–3 bis 1016 cm–3 bzw. auf einen Bereich von 0,2 μm bis 0,3 μm festgelegt. Die Spannung VGS über den Gate- und Sourceelektroden wurde auf 15 V festgelegt, und die Spannung VDS über den Drain- und Sourceelektroden wurde auf 0,1 V festgelegt.
  • Wenn wie in 17 dargestellt die Grenzschichtzustandsdichte etwa 4 × 1011 cm–2eV–1 überschreitet, erhöht sich der Einschaltwiderstand deutlich. Wenn daher die Grenzschichtzustandsdichte etwa 4 × 1011 cm–2eV–1 überschreitet, zeigt sich keine stabile FET-Charakteristik.
  • Der Grund dafür wird auf der Grundlage von in 18A und 18B dargestellten Bandabstandsdiagrammen erklärt, welche Beziehungen zwischen der Grenzschichtzustandsdichte und einem Drainstromfluss in einem Zustand anzeigen, bei welchem eine Gatespannung angelegt wird. 18A zeigt einen Fall an, bei welchem die Grenzschichtzustandsdichte klein ist, beispielsweise gleich oder kleiner als etwa 4 × 1011 cm–2/eV–1. Wenn die Grenzschichtzustandsdichte klein ist, ist die Energie EC an einem Ende eines Leitungsbands kleiner als das Ferminiveau EF an der Schnittstelle zwischen dem Siliziumdioxid und dem Siliziumkarbid.
  • Wenn demgegenüber die Grenzschichtzustandsdichte wie in 18B dargestellt groß ist, beispielsweise wenn die Grenzschichtzustandsdichte etwa 4 × 1011 cm–2eV–1 überschreitet, wird die Energie EC an dem Ende des Leitungsbands größer als das Ferminiveau EF an der Schnittstelle zwischen dem Siliziumdioxid und dem Siliziumkarbid. Wenn daher die Grenzschichtzustandsdichte gleich oder kleiner als etwa 4 × 1011 cm–2eV–1 ist, besitzt die Schnittstelle einen relativ kleinen Einschaltwiderstand, so dass der Drainstrom dazu neigt, darin zu fließen; wenn jedoch die Grenzschichtzustandsdichte etwa 4 × 1011 cm–2eV–1 überschreitet, besitzt die Schnittstelle einen deutlich erhöhten Einschaltwiderstand, so dass es für den Drainstrom schwierig wird, darin zu fließen. Des weiteren wird die Ladungsträgerströmung durch die größere Grenzschichtzustandsdichte verbessert, so dass die Mobilität sich verringert. Als Ergebnis wird der Einschaltwiderstand infolge der verringerten Mobilität zusätzlich erhöht.
  • Daher wird der MOSFET eines Grabengatetyps bei der fünften Ausführungsform durch Einstellen der Grenzschicht zustandsdichte an der Schnittstelle zwischen dem Siliziumdioxid und dem Siliziumkarbid auf der Grundlage der oben beschriebenen Beziehung bereitgestellt. Als Ergebnis kann der MOSFET eine stabile Charakteristik ohne Erhöhen des Einschaltwiderstands und ohne Stützen auf die Grenzschichtzustandsdichte aufweisen.
  • Im folgenden werden die Struktur und die Merkmale des n-Kanal-Leistungs-MOSFET's eines Gategrabentyps (eines vertikalen Leistungs-MOSFET's) bezüglich der fünften Ausführungsform unter Bezugnahme auf 19 erklärt. Entsprechend 19 werden dieselben Teile wie diejenigen in 14 durch dieselben Bezugszeichen bezeichnet.
  • Ein n+-Typ Siliziumkarbid-Halbleitersubstrat 21 als eine Halbleiterschicht mit niedrigem Widerstand wird aus hexagonalem Siliziumkarbid hergestellt. Eine n–-Typ Siliziumkarbid-Halbleiterschicht (n–-Typ Epitaxialschicht) 22 als eine Halbleiterschicht mit hohem Widerstand und eine p-Typ Siliziumkarbid-Halbleiterschicht (p-Typ Epitaxialschicht) 23 als erste Halbleiterschicht sind auf dem n+-Typ Siliziumkarbid-Halbleitersubstrat 21 in dieser Reihenfolge angeordnet. Das n+-Typ Siliziumkarbid-Halbleitersubstrat 21, die n–-Typ Epitaxialschicht 22 und die p-Typ Epitaxialschicht 23 bilden ein aus Einkristall-Siliziumkarbid hergestelltes Halbleitersubstrat 24 und besitzen eine obere Oberfläche in etwa entsprechend einer (0001) Kohlenstoffebene.
  • Des weiteren ist ein n+-Typ Sourcegebiet 25 in einem bestimmten Oberflächengebiet der p-Typ Epitaxialschicht 23 gebildet, und es ist ein p-Typ Siliziumkarbidgebiet 26 mit niedrigem Widerstandswert in einem bestimmten Oberflächengebiet der p-Typ Epitaxialschicht 23 auf der inneren Umfangsseite des n+-Typ Sourcegebiets 25 gebildet. Ein Graben 27 ist an einem bestimmten Gebiet des n+-Typ Sourcegebiets 25 gebildet, um durch das n+-Typ Sourcegebiet 25 und die p- Typ Epitaxialschicht 23 zu verlaufen und die n–-Typ Epitaxialschicht 22 zu erreichen. Der Graben 27 besitzt eine Seitenwand 27a senkrecht zu der Oberfläche des Halbleitersubstrats 24 und eine Bodenwand 27b parallel zu der Oberfläche des Halbleitersubstrats 24.
  • Die Seitenwand 27a des Grabens 27 setzt sich zusammen aus mehreren Seiten, welche sich jeweils in etwa parallel zu einer Richtung [1100] des Siliziumkarbids erstrecken. Dabei drückt die Richtung [1100] alle kristallographisch äquivalenten Richtungen aus, d. h. die sechs Richtungen <1100>, <1010>, <0110>, <1100>, <1010>, und <0110>. Die durch die Seitenwand 27a definierte ebene Form ist ein Sechseck, dessen innere Winkel im allgemeinen gleich sind. D. h wie in 20 dargestellt besitzt das durch die Seitenwand 27a definierte Sechseck sechs Seiten S1, S2, S3, S4, S5 und S6 und sechs innere Winkel von etwa 120 Grad, welche zwischen S1 und S2, S2 und S3, S3 und S4, S4 und S5, S5 und S6 bzw. S5 und S1 definiert sind.
  • Wiederum unter Bezugnahme auf 19 ist in dem Graben 27 eine Dünnfilm-Halbleiterschicht (eine zweite Halbleiterschicht) 28, welche aus einem n-Typ Halbleiter hergestellt ist, auf der Seitenwand 27a angeordnet, auf welcher das Typ Sourcegebiet, Sourcegebiet, die p-Typ Epitaxialschicht 23 und die n–-Typ Epitaxialschicht 22 bloßgelegt sind. Die Dünnfilm-Halbleiterschicht 28 besitzt eine Dicke etwa in einem Bereich von 100 nm bis 500 nm (1000 Angström bis 5000 Angström) und besitzt denselben Kristallstrukturtyp wie die p-Typ Epitaxialschicht 23 wie beispielsweise 6H-SiC. Die Störstellenkonzentration in der Dünnfilm-Halbleiterschicht 28 ist niedriger als diejenige in dem n+-Typ Siliziumkarbid-Halbleitersubstrat 21 und in dem n+-Typ Sourcegebiet 25.
  • Wie oben beschrieben ist der Kristallstrukturtyp des Halbleitersubstrats 24 vom Typ 6H-SiC in einem hexagonalen System, und die durch die Seitenwand 27a definierte ebene Form ist ein Sechseck. Dementsprechend kann der Graben 27 eine Form entsprechend dem Kristallstrukturtyp besitzen, was zu einem günstigen Oberflächenzustand der Seitenwand 27a führt. Das Halbleitersubstrat 24 kann aus 4H-SiC oder 3C-SiC gebildet sein. Außerdem wird es in diesem Fall bevorzugt, dass der Graben 27 eine ebene Form entsprechend dem Kristallstrukturtyp besitzt.
  • Des weiteren ist eine Gateoxidschicht 29, welche aus Siliziumdioxid gebildet ist, auf der Dünnfilm-Halbleiterschicht 28 und auf der Bodenwand 27b innerhalb des Grabens 27 angeordnet. Die Grenzschichtzustandsdichte an der Schnittstelle zwischen der Gateoxidschicht 29 und der Dünnfilm-Halbleiterschicht 28 und zwischen der Gateoxidschicht 29 und der n–-Typ Epitaxialschicht 22 ist auf einen Wert gleich oder kleiner als 4 × 1011 cm–2eV–1 festgelegt. Dementsprechend wird die FET-Charakteristik ohne Stützung auf die Grenzschichtzustandsdichte stabil.
  • Eine Gateelektrode 30 ist auf der Gateoxidschicht 29 in dem Graben 27 angeordnet und mit einer Zwischenisolierungsschicht 31 bedeckt. Eine Sourceelektrode 32 ist als erste Elektrode auf dem n+-Typ Sourcegebiet 25 und dem p-Typ Siliziumkarbidgebiet 26 mit niedrigem Widerstand gebildet. Eine Drainelektrode 33 ist als zweite Elektrode auf der Oberfläche des n+-Typ Siliziumkarbid-Halbleitersubstrats 21 gebildet, d. h. auf der Rückseite des Halbleitersubstrats 24. In dem derart gebildeten Leistungs-MOSFET eines Grabengatetyps wird ein Akkumulationskanal durch Anlegen einer positiven Spannung an die Gateelektrode 30 induziert, so dass Ladungsträger zwischen der Sourceelektrode 32 und der Drainelektrode 33 fließen. In diesem Fall dient die Dünnfilm-Halbleiterschicht 28 als Kanalbildungsgebiet.
  • Als nächstes wird ein Herstellungsverfahren des Leistungs-MOSFET's eines Grabengatetyps unter Bezugnahme auf 21 bis 32 erklärt.
  • In 21 dargestellter Schritt
  • Zuerst wird das n+-Typ Siliziumkarbid-Halbleitersubstrat 21 bereitgestellt, welches eine Hauptoberfläche entsprechend einer Kohlenstoffebene (0001) besitzt, und die n–-Typ Epitaxialschicht 22 ist auf der Hauptoberfläche aufgewachsen. Des weiteren läßt man die p-Typ Epitaxialschicht 23 auf der n–-Typ Epitaxialschicht 22 aufgewachsen. Auf diese Weise wird das Halbleitersubstrat 24, welches sich aus dem n+-Typ Siliziumkarbid-Halbleitersubstrat 21, der n–-Typ Epitaxialschicht 22 und der p-Typ Epitaxialschicht 23 zusammensetzt, gebildet. In diesem Fall werden die n–-Typ Epitaxialschicht 22 und die p-Typ Epitaxialschicht 23 in einem Zustand gebildet, bei welchem eine Kristallachse des n+-Typ Siliziumkkarbid-Halbleitersubstrats 21 um 3,5 Grad bis 8 Grad geneigt ist. Daher besitzt das Halbleitersubstrat 24 eine Hauptoberfläche, welche in etwa einer Kohlenstoffebene (0001) entspricht.
  • In 22 dargestellter Schritt
  • Als nächstes wird das n+-Typ Sourcegebiet 25 in einem bestimmten Oberflächengebiet der p-Typ Epitaxialschicht 23 gebildet. Des weiteren wird das p-Typ Siliziumkarbidgebiet 26 mit niedrigem Widerstand in einem anderen bestimmten Oberflächengebiet der p-Typ Epitaxialschicht 23 beispielsweise durch Ionenimplantierung von Aluminium gebildet.
  • In 23 dargestellter Schritt
  • Danach wird der Graben 27 durch ein Trockenätzverfahren wie ein RIE-Verfahren gebildet, um durch das n+-Typ Sourcegebiet 25 und die p-Typ Epitaxialschicht 23 zu verlaufen und die n–-Typ Epitaxialschicht 22 zu erreichen. Zu diesem Zeitpunkt ist die Seitenwand 27a des Grabens 27 in etwa parallel zu der Richtung [1100] ausgebildet. Die Silizium karbidebene besitzt parallel zu der Richtung [1100] die minimale Kohlenstoffatomdichte. Wenn die Seitenwand 27a des Grabens 27 in etwa parallel zu der Richtung [1100] ist, ist daher die Anzahl von Kohlenstoffatomen auf der Seitenwand 27a gering, so dass die Grenzschichtzustandsdichte, welche durch Kohlenstoffatome erhöht werden kann, verringert wird. Da der Graben 27 derart gebildet ist, dass er wie in 20 dargestellt den oben beschriebenen Bedingungen genügt, wird die durch die Seitenwand 27a definierte ebene Form zu einem Sechseck mit gleichen inneren Winkeln.
  • In 24 dargestellter Schritt
  • Des weiteren wird die aus einem n-Typ Halbleiter gebildete Dünnfilm-Halbleiterschicht 28 durch ein epitaxiales Aufwachsverfahren nicht nur auf der oberen Oberfläche des Halbleitersubstrats 24 sondern ebenfalls auf Innenseiten des Grabens 27 (der Seitenwand 27a und der Bodenwand 27b) gebildet. Insbesondere läßt man die n-Typ Dünnfilm-Halbleiterschicht 28 durch das CVD-Verfahren auf der n–-Typ Epitaxialschicht 22 und der p-Typ Epitaxialschicht 23, welche aus 6H-SiC gebildet sind, in dem Graben 27 zu einer 6H-SiC-Schicht homoepitaxial aufwachsen. Als Ergebnis erstreckt sich die Dünnfilm-Halbleiterschicht 28 derart, dass das n+-Typ Sourcegebiet 25, die p-Typ Epitaxialschicht 23 und die n–-Typ Epitaxialschicht in dem Graben 27 bedeckt werden. Da zu diesem Zeitpunkt die epitaxiale Aufwachsrate in einer Richtung senkrecht zu der Kohlenstoffebene (0001) etwa acht- bis zehnmal größer als parallel zu der Kohlenstoffebene (0001) ist, wird die Dicke der Dünnfilm-Halbleiterschicht 8 auf der Seitenwand 27a groß und auf der Bodenwand 27b klein.
  • In 25 dargestellter Schritt
  • Danach wird die Innenseite des Grabens 27 durch eine RCA-Reinigungsbehandlung gewaschen bzw. gespült. Danach wird eine thermische Oxidation in einer nassen O2-Umgebung bei 1080°C über 4 Stunden durchgeführt, und es wird darauffolgend eine Reoxidationsbehandlung (Nachausheizbehandlung) in der nassen O2-Umgebung bei 950°C über 3 Stunden durchgeführt. Dementsprechend wird die Gateoxidschicht (Gateisolierungsschicht) 29 mit einer Dicke etwa in einem Bereich von 80 nm bis 100 nm gebildet.
  • Die Grenzschichtzustandsdichte an der Schnittstelle zwischen der aus Siliziumdioxid hergestellten Gateoxidschicht 29 und der Dünnfilm-Halbleiterschicht 28 und der aus Siliziumkarbid hergestellten n–-Typ Epitaxialschicht 22 wird auf einen Wert gleich oder kleiner als 4 × 1011 cm–2eV–1 durch Durchführen der Voroxidationsbehandlung wie der sogenannten RCA-Reinigung, der thermischen Oxidationsbehandlung und der Reoxidationsbehandlung, insbesondere durch Durchführung der Reoxidationsbehandlung gesteuert. Die Dicke der derart gebildeten Gateoxidschicht 29 wird auf der Seitenwand 27a klein und auf der Bodenwand 29b und der Substratoberfläche groß. Die auf der Substratoberfläche und auf der Bodenwand 27b des Grabens 27 aufgewachsene Dünnfilm-Halbleiterschicht wird vollständig thermisch oxidiert. Dies liegt daran, dass eine Oxidationsrate von hexagonalem Siliziumkarbid auf der Kohlenstoffebene (0001) am größten ist. Die Oxidationsrate auf der Kohlenstoffebene (0001) ist etwa fünfmal größer als diejenige auf einer Ebene senkrecht zu der Kohlenstoffebene (0001). Als Ergebnis verbleibt die Dünnfilm-Halbleiterschicht 28 lediglich auf der Seitenwand 27a.
  • In 26 dargestellter Schritt
  • Danach füllt die Gateelektrode 30 die Innenseite der Gateoxidschicht 29 innerhalb des Grabens 27. Die Gateelektrode 30 wird aus p-Typ Polysilizium oder n-Typ Polysilizium hergestellt.
  • In 27 dargestellter Schritt
  • Des weiteren wird die Zwischenisolierungsschicht 31 auf der Gateelektrode 30 gebildet. Danach wird wie in 19 dargestellt die Sourceelektrode 32 nicht nur auf dem n+-Typ Sourcegebiet 25 und dem p-Typ Siliziumkarbidgebiet 26 mit niedrigem Widerstand, sondern ebenfalls auf der Zwischenisolierungsschicht 31 gebildet. Des weiteren wird die Drainelektrode 33 auf der Oberfläche des n+-Typ Siliziumkarbid-Halbleitersubstrats 21 gebildet, wodurch der Leistungs-MOSFET eines Grabengatetyps fertiggestellt wird.
  • Bei der oben beschriebenen Ausführungsform wird das auffallende Anwachsen des Einschaltwiderstands durch geeignetes Steuern der Grenzschichtzustandsdichte verhindert, wodurch Fluktuationen der FET-Charakteristik verhindert werden. Jedoch verschlechtert sich die FET-Charakteristik nicht nur, wenn der Einschaltwiderstand erhöht wird, sondern ebenfalls wenn die stationäre bzw. festgelegte Ladungsdichte, welche in dem Siliziumdioxidgebiet und an der Schnittstelle zwischen dem Siliziumdioxid und dem Siliziumkarbid vorkommt, groß ist. D. h. die große stationäre Ladungsdichte ruft Fluktuationen in der Schwellenwertspannung des Transistors hervor, und dementsprechend wird ein Leckstrom zwischen den Drain- und Sourceelektroden sogar in einem Zustand, bei welchem der Transistor ausgeschaltet ist, erzeugt, was zu einer Verschlechterung der FET-Charakteristik führt. Daher sollte verhindert werden, dass der Leckstrom zwischen den Drain- und Sourcegeelektroden in dem Zustand des ausgeschalteten Transistors auffallend ansteigt.
  • 28 stellt eine Beziehung zwischen der stationären Ladungsdichte und dem Leckstrom dar, welche unter Verwendung desselben in 16 dargestellten Simulationsmodells berechnet wurde. Die Spannung VGS über den Gate- und Sourceelektroden wurde auf 0 V festgelegt, und die Spannung VDS über den Drain- und Sourceelektroden wurde auf 600 V festgelegt. Wie in der Figur dargestellt stützt sich der Leckstrom zwischen den Drain- und Sourceelektroden in dem Zustand, bei welchem der Transistor ausgeschaltet ist, auf die stationäre Ladungsdichte und steigt auffallend an, wenn die stationäre Ladungsdichte etwa 7 × 1011 cm–2 überschreitet. Dies bedeutet, dass die FET-Charakteristik instabil wird, wenn die stationäre Ladungsdichte etwa 7 × 1011 cm–2 überschreitet.
  • Der Grund dafür wird auf der Grundlage von in 29A und 29B dargestellten Bandabstandsdiagrammen erklärt, welche Beziehungen zwischen der stationären Ladungsdichte und dem Leckstromfluss anzeigen. 29A stellt einen Fall dar, bei welchem die stationäre Ladungsdichte klein ist, beispielsweise bei welchem die positive stationäre Ladungsdichte gleich oder kleiner als etwa 7 × 1011 cm–2 ist. Wenn die stationäre Ladungsdichte klein ist, ist das Energieniveau EC an dem Ende des Leitungsbands größer als das Ferminiveau EF an der Schnittstelle zwischen dem Siliziumdioxid und dem Siliziumkarbid. In diesem Zustand kann eine relativ kleine Fluktuation in der stationären Ladungsdichte nicht den Leckstrom hervorrufen.
  • Demgegenüber wird in einem Fall, bei welchem die positive stationäre Ladungsdichte wie in 29B dargestellt groß ist, beispielsweise bei welchem die stationäre Ladungsdichte 7 × 1011 cm–2 überschreitet, das Energieniveau EC an dem Ende des Leitungsbands kleiner als das Ferminiveau EF an der Schnittstelle zwischen dem Siliziumdioxid und dem Siliziumkarbid. In diesem Fall fließt der Leckstrom, so dass die FET-Funktion nicht erfüllt wird. Deswegen wird durch Festlegen der positiven stationären Ladungsdichte auf einen Wert gleich oder kleiner als 7 × 1011 cm–2 verhindert, dass der Leckstrom, welcher zwischen den Drain- und Sourceelektroden fließt, sich auffallend erhöht, wodurch eine Fluktuation der FET-Charakteristik verhindert wird.
  • Wie in 17 dargestellt stützt sich der Einschaltwiderstand auf die Grenzschichtzustandsdichte und ist nicht auf die Dicke und die Dotierungskonzentrationen der n–-Typ Epitaxialschicht 22, des n+-Typ Sourcegebiets 25 und der Dünnfilm-Halbleiterschicht 28 bezogen. Daher ist es nicht immer notwendig, die Dicken und Dotierungskonzentrationen der oben beschriebenen Schichten wie oben beschrieben festzulegen. Wenn jedoch die Dicken der n–-Typ Epitaxialschicht 22, des n+-Typ Sourcegebiets 25 und der Dünnfilm-Halbleiterschicht 28 erhöht sind, ist der innere Widerstand unabhängig von der Grenzschichtzustandsdichte zur Erhöhung des Einschaltwiderstands erhöht. Daher sollte dieser Punkt bei der Festlegung der Dicken berücksichtigt werden.
  • Des weiteren kann die Sourcelektrode 32, welche auf dem n+-Typ Sourcegebiet 25 und dem p-Typ Siliziumkarbidgebiet 26 mit niedrigem Widerstand gebildet wird, aus anderen Materialien hergestellt werden. Des weiteren kann das p-Typ Siliziumkarbidgebiet 26 mit niedrigem Widerstand weggelassen werden. In diesen Fall wird die Sourceelektrode 32 zur Kontaktierung des n+-Typ Sourcegebiets 25 und der p-Typ Epitaxialschicht 23 gebildet. Es ist für die Sourceelektrode 32 ausreichend, wenigstens das n+-Typ Sourcegebiet 25 zu kontaktieren.
  • Ebenfalls ist die Siliziumkarbid-Halbleiteranordnung, auf welche die vorliegende Erfindung gerichtet ist, nicht auf den oben beschriebenen vertikalen n-Kanal-MOSFET beschränkt und kann ein vertikaler p-Kanal n-Mulden-MOSFET invertierender p- und n-Typen, welche in 19 dargestellt sind, ein vertikaler Inversionskanal-MOSFET ein Leistungs-MOSFET eines Grabengate-Inversionskanaltyps oder dergleichen sein.
  • Bei der in 19 dargestellten Struktur bildet die Seitenwand 27a des Grabens 27 einen Winkel von etwa 90° be züglich der Oberfläche des Halbleitersubstrats 24; jedoch kann der Winkel von 90° abweichen. Beispielsweise kann wie in 30 dargestellt der Graben 27 einen V-förmigen Querschnitt besitzen. Des weiteren kann wie in 31 dargestellt der Graben 27 leicht gekrümmte Seitenwände 27a ohne eine flache Bodenwand besitzen. Der zwischen der Seitenwand 27a des Grabens 27 und der Oberfläche des Halbleitersubstrats 24 definierte Winkel sollte derart gewählt sein, dass die Kanalmobilität groß wird.
  • Ebenfalls kann wie in 32 dargestellt ein oberer Teil der Gateelektrode 30 sich über das n+-Typ Sourcegebiet 25 erstrecken. Dementsprechend kann der Verbindungswiderstand zwischen dem n+-Typ Sourcegebiet 25 und dem in der Dünnfilm-Halbleiterschicht 28 induzierten Kanal reduziert sein. Des weiteren kann wie in 33 dargestellt die Gateoxidschicht 29 den mittleren Teil und das untere Ende der Dünnfilm-Halbleiterschicht 28 mit einer konstanten Dicke kontaktieren, so dass sich die Gateelektrode 30 tiefer als das untere Ende der Dünnfilm-Halbleiterschicht 28 erstreckt. Dementsprechend kann der Verbindungswiderstand zwischen dem in der Dünnfilm-Halbleiterschicht 28 induzierten Kanal und dem Draingebiet reduziert sein.
  • Des weiteren kann wie in 34 dargestellt der obere Teil der Gateelektrode 30 sich über dem n+-Typ Sourcegebiet 25 erstrecken, und gleichzeitig kann sich die Gateelektrode 30 tiefer als das untere Ende der Dünnfilm-Halbleiterschicht 28 wie in 33 dargestellt erstrecken. Die Dünnfilm-Halbleiterschicht 28 und die p-Typ Epitaxialschicht 23 besitzen unterschiedliche Kristallstrukturtypen. Wenn beispielsweise die p-Typ Epitaxialschicht 23 aus 6H-SiC gebildet ist und die Dünnfilm-Halbleiterschicht 28 aus 4H-SiC gebildet ist, ist die Beweglichkeit in Ladungsträgerfließrichtung erhöht, so dass der Leistungsverlust des MOSFET's reduziert ist. Des weiteren kann wie in 35 dargestellt eine durch die Seitenwand des Grabens 27 einschließlich der Gateelektrode definierte ebene Form ein Sechseck mit etwa gleichen inneren Winkeln sein. D. h. wie in 36 dargestellt besitzt das Sechseck sechs Seiten S11, S12, S13, S14, S15 und S16 und sechs innere Winkel von etwa 120°, welche zwischen zwei benachbarten Seiten definiert sind.
  • Obwohl die Seitenwand 27a des Grabens 27 sich aus mehreren Ebenen in etwa parallel zu der Richtung [1100] bei dieser Ausführungsform zusammensetzt, ist jedoch die Richtung, bezüglich der die Ebenen, welche die Seitenwand 27a bilden, in etwa parallel ausgerichtet sind, nicht darauf beschränkt und sie kann eine Richtung [1120] sein. Des weiteren können dieselben Effekte wie oben beschrieben in einem in 37 dargestellten sogenannten vertikalen planaren MOSFET erzielt werden, bei welchem eine n-Typ Dünnfilm-Halbleiterschicht 28 als Kanalbildungsschicht auf einer Siliziumkarbidoberfläche gebildet ist, um darin einen Kanal bereitzustellen. In diesem Fall kann der Kanal auf der Kohlenstoffebene (0001) oder einer Kohlenstoffebene (0001) gebildet werden. Die Kanalbildungsschicht kann sich aus einer durch ein Ionenimplantierungsverfahren gebildeten n-Typ Schicht anstelle der n-Typ Dünnfilm-Halbleiterschicht 28 zusammensetzen. Ebenfalls ist eine Struktur denkbar, bei welcher der n-Typ von 37 mit dem p-Typ invertiert ist.
  • Des weiteren stellt 38 einen Leistungs-MOSFET eines Grabengate-Inversionskanaltyps dar, auf welchem die vorliegende Erfindung anwendbar ist. Bei dem MOSFET ist es nicht nötig, die Oberflächenkanalschicht 28 zu bilden. In 30 bis 38 sind die Teile, welche dieselben Funktionen wie die in 19 dargestellten Teile besitzen, mit denselben Bezugszeichen bezeichnet.
  • Vorstehend wurde eine Siliziumkarbid-Halbleiteranordnung und ein Verfahren zu deren Herstellung offenbart. Ein vertikaler Leistungs-MOSFET, der aus Siliziumkarbid hergestellt ist, enthält eine Oberflächenkanalschicht, die mit Stickstoff als Dotierungssubstanz mit einer Konzentration gleich oder kleiner als 1 × 1015 cm–3 dotiert ist. Wenn eine Gateoxidschicht auf der Oberflächenkanalschicht gebildet wird, wird dementsprechend ein Betrag von Siliziumnitrid, welches in der Gateoxidschicht und an der Schnittstelle zwischen der Gateoxidschicht und der Oberflächenkanalschicht gebildet wird, extrem klein. Als Ergebnis wird verhindert, dass Ladungsträgerhaftstellen durch Siliziumnitrid erzeugt werden, was zu einer stabilen FET-Charakteristik und einer hohen Zuverlässigkeit der Gateoxidschicht führt.

Claims (18)

  1. Siliziumkarbid-Halbleiteranordnung mit: einem n-Typ Halbleitersubstrat (1, 21), welches aus Siliziumkarbid hergestellt ist und eine Hauptoberfläche und eine Rückseitenoberfläche gegenüberliegend der Hauptoberfläche aufweist; einer n-Typ Halbleiterschicht (2, 22), welche auf der Hauptoberfläche des n-Typ Halbleitersubstrats vorgesehen ist und aus Siliziumkarbid mit einem höheren Widerstand als demjenigen des n-Typ Halbleitersubstrats hergestellt ist; einem p-Typ Basisgebiet (3a, 3b, 23), welches in einem bestimmten Oberflächenteil der n-Typ Halbleiterschicht mit einer ersten Tiefe vorgesehen ist; einem n-Typ Sourcegebiet (4a, 4b, 25), welches in einem bestimmten Oberflächenteil in dem p-Typ Basisgebiet mit einer zweiten Tiefe vorgesehen ist, welche flacher als die erste Tiefe des p-Typ Basisgebiets ist; einer n-Typ Oberflächenkanalschicht (5, 28), welche auf dem p-Typ Basisgebiet vorgesehen ist, um das n-Typ Sourcegebiet und die n-Typ Halbleiterschicht dadurch zu verbinden, und aus Siliziumkarbid hergestellt ist, welches Stickstoff in einer Konzentration kleiner als 1 × 1015 cm–3 enthält; einer Gateisolierungsschicht (7, 29), welche auf der n-Typ Oberflächenkanalschicht vorgesehen ist; einer Gateelektrode (8, 30), welche auf der Gateisolierungsschicht vorgesehen ist; einer Sourceelektrode (10, 32), welche in Kontakt mit dem p-Typ Basisgebiet und dem n-Typ Sourcegebiet vorgesehen ist; und einer Drainelektrode (11, 33), welche auf der Rückseitenoberfläche des n-Typ Halbleitersubstrats vorgesehen ist.
  2. Siliziumkarbid-Halbleiter nach Anspruch 1, dadurch gekennzeichnet, dass das p-Typ Basisgebiet (3a, 3b, 23) aus Siliziumkarbid hergestellt ist; die n-Typ Halbleiterschicht (2, 22) und das n-Typ Sourcegebiet (4a, 4b, 25) auf beiden Seiten und in Kontakt mit der n-Typ Oberflächenkanalschicht (5, 28) angeordnet sind; und die Gateelektrode (8, 30,) auf der n-Typ Oberflächenkanalschicht (5, 28) über der dazwischen angeordneten Gateisolierungsschicht (7, 29) angeordnet und derart beschaffen ist, dass daran eine Spannung zur Steuerung eines Betrags von Strom angelegt wird, welcher in der Oberflächenkanalschicht fließt.
  3. Siliziumkarbid-Halbleiter nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die n-Typ Halbleiterschicht (2, 22) ein Kanalgebiet enthält, in welchem ein Strom fließt, wenn eine Spannung an die Gateelektrode (8, 30) angelegt wird; das p-Typ Basisgebiet (3a, 3b, 23) auf beiden Seiten des Kanalgebiets angeordnet ist; und die n-Typ Halbleiterschicht (2, 22) Stickstoff mit einer Konzentration kleiner als 1 × 1015 cm–3 enthält.
  4. Siliziumkarbid-Halbleiteranordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die n-Typ Oberflächenkanalschicht (5, 28) aus Siliziumkarbid hergestellt ist, welches mit einem Element dotiert ist, das aus Elementen der fünfzehnten Gruppe außer Stickstoff einer Tabelle des periodischen Systems gewählt ist.
  5. Siliziumkarbid-Halbleiteranordnung nach Anspruch 4, dadurch gekennzeichnet, dass das n-Typ Halbleitersubstrat (1, 21), die n-Typ Halbleiterschicht (2, 22) und/oder das n-Typ Sourcegebiet (4a, 4b, 25) Stickstoff enthalten.
  6. Siliziumkarbid-Halbleiteranordnung nach Anspruch 4 oder 5, dadurch gekennzeichnet, dass ein Graben (27) vorgesehen ist, welcher durch das n-Typ Sourcegebiet (25) und das p-Typ Basisgebiet (23) verläuft und die n-Typ Halbleiterschicht (22) erreicht und eine Seitenwand aufweist, auf welcher das n-Typ Sourcegebiet und das p-Typ Basisgebiet bloßgelegt sind; die Oberflächenkanalschicht (28) auf der Seitenwand vorgesehen ist, um das n-Typ Sourcegebiet (25) und die n-Typ Halbleiterschicht (22) dadurch zu verbinden; und die Gateisolierungsschicht (29) und die Gateelektrode (30) in dem Graben (27) angeordnet sind.
  7. Siliziumkarbid-Halbleiteranordnung mit: einer p-Typ Halbleiterschicht (101); einer n-Typ Oberflächenkanalschicht (102), welche in einem Oberflächenteil der p-Typ Halbleiterschicht vorgesehen ist und ein Element enthält, das aus Elementen einer fünfzehnten Gruppe außer Stickstoff in einer Tabelle des periodischen Systems gewählt ist; n-Typ Kontaktgebieten (103, 104), welche auf beiden Seiten der n-Typ Oberflächenkanalschicht (102) angeordnet sind; einer Gateisolierungsschicht (105), welche auf der n-Typ Oberflächenkanalschicht angeordnet ist; und einer Gateelektrode (106), welche auf der n-Typ Oberflächenkanalschicht über der dazwischen angeordneten Gateisolierungsschicht (105) angeordnet ist.
  8. Siliziumkarbid-Halbleiteranordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass eine Grenzschichtzustandsdichte an einer Schnittstelle zwischen der n-Typ Oberflächenkanalschicht (5, 28, 102) und der Gateisolierungsschicht (7, 29, 105) gleich oder kleiner als 4 × 1011 cm–2eV–1 ist.
  9. Siliziumkarbid-Halbleiteranordnung nach einem der Ansprüche 4 bis 8, dadurch gekennzeichnet, dass die n-Typ Oberflächenkanalschicht (5, 28, 102) mit dem Element einer Konzentration in einem Bereich von 1 × 1015 cm–3 bis 1 × 1017 cm–3 dotiert ist.
  10. Verfahren zur Herstellung einer Siliziumkarbid-Halbleiteranordnung mit den Schritten: Bilden einer n-Typ Halbleiterschicht (2, 22) aus Siliziumkarbid auf einem n-Typ Siliziumkarbid-Halbleitersubstrat (1, 21) mit einem Widerstand, der größer als derjenige des n-Typ Halbleitersubstrats ist; Bilden eines p-Typ Basisgebiets (3a, 3b, 23) in einem bestimmten Oberflächenteil der n-Typ Halbleiterschicht (2, 22) mit einer ersten Tiefe; Bilden einer n-Typ Oberflächenkanalschicht (5, 28) auf der n-Typ Halbleiterschicht (2, 22) und auf dem p-Typ Basisgebiet (3a, 3b, 23); Bilden eines n-Typ Sourcegebiets (4a, 4b, 25) in einem bestimmten Oberflächenteil des p-Typ Basisgebiets (3a, 3b, 23) mit einer zweiten Tiefe, die flacher als die erste Tiefe ist; Bilden einer Gateisolierungsschicht (7, 29) auf der Oberflächenkanalschicht (5, 28) Durchführen einer Hochtemperaturausheizbehandlung bei einer hohen Temperatur gleich oder größer als 1200°C nach dem Bilden der Gateisolierungsschicht (7, 29); Bilden einer Gateelektrode (8, 30) auf der n-Typ Oberflächenkanalschicht (5, 28) über der dazwischen angeordneten Gateisolierungsschicht (7, 29); Bilden einer Sourceelektrode (10, 32), um das n-Typ Sourcegebiet (4a, 4b, 25) und das p-Typ Basisgebiet (3a, 3b, 23) zu kontaktieren; und Bilden einer Drainelektrode (11, 33) auf dem n-Typ Siliziumkarbid-Halbleitersubstrat (1, 21) auf einer Seite gegenüberliegend der n-Typ Halbleiterschicht (2, 22).
  11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, dass die Hochtemperaturausheizbehandlung in einer Umgebung durchgeführt wird, welche wenigstens Wasserstoff, Sauerstoff, Stickstoff oder ein inertes Gas enthält.
  12. Verfahren nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass das Bilden der n-Typ Oberflächenkanalschicht (5, 28) auf der p-Typ Halbleiterschicht (3a, 3b, 23) sowie der n-Typ Halbleiterschicht (2, 22) und des n-Typ Sourcegebiets (4a, 4b, 25) auf beiden Seiten der n-Typ Oberflächenkanalschicht derart erfolgt, dass die n-Typ Halbleiterschicht und das n-Typ Sourcegebiet über die n-Typ Oberflächenkanalschicht verbunden sind; und das Bilden der Gateisolierungsschicht (7, 29) auf der n-Typ Oberflächenkanalschicht (5, 28) durch thermische Oxidation erfolgt.
  13. Verfahren nach einem der Ansprüche 10 bis 12, dadurch gekennzeichnet, dass das Bilden des p-Typ Basisgebiets (3a, 3b, 23) auf beiden Seiten der Oberflächenkanalschicht (5, 28) erfolgt, und das Bilden der Gateisolierungsschicht (7, 29) durch thermische Oxidation erfolgt.
  14. Verfahren nach einem der Ansprüche 10 bis 13, gekennzeichnet durch die Schritte: des Bildens der Gateisolierungsschicht (7, 29) auf der n-Typ Oberflächenkanalschicht (5, 28) durch thermisches Oxidieren eines Oberflächenteils der n-Typ Oberflächenkanalschicht bei einer ersten Temperatur; Durchführen eines Reoxidationsausheizens in einer Oxidationsumgebung bei einer zweiten Temperatur, die kleiner als die erste Temperatur ist; und Durchführen eines Ausheizens mit einer Oxidationsrate, die kleiner als diejenige bei dem Reoxidationsausheizen ist, wobei das Ausheizen bei einer dritten Temperatur durchgeführt wird, die etwa gleich der zweiten Temperatur des Reoxidationsausheizens und gleich oder kleiner als 1000°C ist.
  15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Ausheizen in einer Umgebung durchgeführt wird, welche Sauerstoff enthält.
  16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, dass das Ausheizen in der Umgebung durchgeführt wird, welche Sauerstoff und ein inertes Gas enthält.
  17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch gekennzeichnet, dass die Oxidationsrate bei dem Ausheizen gleich oder kleiner als 0,8 nm/h ist.
  18. Verfahren zur Herstellung einer Siliziumkarbid-Halbleiteranordnung, welche eine n-Typ Oberflächenkanalschicht (102) enthält, in der ein Strom fließt, wenn eine Spannung an eine Gateelektrode (106) angelegt wird, mit den Schritten: Bereitstellen einer p-Typ Halbleiterschicht (101); Bilden der n-Typ Oberflächenkanalschicht (102) auf der p-Typ Halbleiterschicht (101) sowie erster und zweiter n-Typ Halbleitergebiete (103, 104) auf beiden Seiten der n-Typ Oberflächenkanalschicht derart, dass die ersten und zweiten n-Typ Halbleitergebiete über der n-Typ Oberflächenkanalschicht verbunden sind; Bilden einer Gateisolierungsschicht (105) auf der n-Typ Oberflächenkanalschicht (102) durch thermische Oxidation; Durchführen einer Hochtemperaturausheizbehandlung bei einer Temperatur gleich oder größer als 1200°C nach dem Bilden der Gateisolierungsschicht (105); und Bilden der Gateelektrode (106) auf der n-Typ Oberflächenkanalschicht (102) über der Gateisolierungsschicht (105).
DE19900171A 1998-01-05 1999-01-05 Siliziumkarbid-Halbleiteranordnung und Verfahren zu deren Herstellung Expired - Lifetime DE19900171B4 (de)

Applications Claiming Priority (8)

Application Number Priority Date Filing Date Title
JP10-378 1998-01-05
JP37898 1998-01-05
JP13360598A JP3719326B2 (ja) 1998-05-15 1998-05-15 炭化珪素半導体装置及びその製造方法
JP10-133605 1998-05-15
JP13884898 1998-05-20
JP10-138848 1998-05-20
JP30408998 1998-10-26
JP10-304089 1998-10-26

Publications (2)

Publication Number Publication Date
DE19900171A1 DE19900171A1 (de) 1999-07-08
DE19900171B4 true DE19900171B4 (de) 2009-02-12

Family

ID=27453159

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19900171A Expired - Lifetime DE19900171B4 (de) 1998-01-05 1999-01-05 Siliziumkarbid-Halbleiteranordnung und Verfahren zu deren Herstellung

Country Status (4)

Country Link
US (2) US6165822A (de)
JP (1) JPH11251592A (de)
DE (1) DE19900171B4 (de)
SE (1) SE519692C3 (de)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8330244B2 (en) 2006-08-01 2012-12-11 Cree, Inc. Semiconductor devices including Schottky diodes having doped regions arranged as islands and methods of fabricating same
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8710510B2 (en) 2006-08-17 2014-04-29 Cree, Inc. High power insulated gate bipolar transistors
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
US6372607B1 (en) * 1999-06-30 2002-04-16 Intel Corporation Photodiode structure
JP4169879B2 (ja) * 1999-08-20 2008-10-22 新電元工業株式会社 高耐圧トランジスタ
JP4091242B2 (ja) * 1999-10-18 2008-05-28 セイコーインスツル株式会社 縦形ｍｏｓトランジスタ及びその製造方法
JP2001257347A (ja) * 2000-03-10 2001-09-21 Mitsubishi Electric Corp 半導体装置及びその製造方法
DE10023116B4 (de) * 2000-05-11 2005-12-15 Infineon Technologies Ag Feldeffekttransistor-Struktur mit isoliertem Gate
EP1684359A3 (de) 2000-05-31 2006-10-25 Matsushita Electrical Industrial Co., Ltd Misfet
US6429041B1 (en) * 2000-07-13 2002-08-06 Cree, Inc. Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
US6767843B2 (en) 2000-10-03 2004-07-27 Cree, Inc. Method of N2O growth of an oxide layer on a silicon carbide layer
US6956238B2 (en) * 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
US7067176B2 (en) * 2000-10-03 2006-06-27 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment
US6610366B2 (en) 2000-10-03 2003-08-26 Cree, Inc. Method of N2O annealing an oxide layer on a silicon carbide layer
JP3881840B2 (ja) * 2000-11-14 2007-02-14 独立行政法人産業技術総合研究所 半導体装置
US6677641B2 (en) * 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
JP4830213B2 (ja) * 2001-05-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6548366B2 (en) * 2001-06-20 2003-04-15 Texas Instruments Incorporated Method of two-step annealing of ultra-thin silicon dioxide layers for uniform nitrogen profile
JP3539417B2 (ja) * 2001-11-14 2004-07-07 日産自動車株式会社 炭化珪素半導体装置及びその製造方法
US6881680B2 (en) * 2002-06-14 2005-04-19 Toyo Tanso Co., Ltd. Low nitrogen concentration carbonaceous material and manufacturing method thereof
US20050087123A1 (en) * 2002-06-14 2005-04-28 Toyo Tanso Co., Ltd. Low nitrogen concentration carbonaceous material and manufacturing method thereof
US7022378B2 (en) * 2002-08-30 2006-04-04 Cree, Inc. Nitrogen passivation of interface states in SiO2/SiC structures
EP1566843B1 (de) 2002-10-18 2013-12-18 National Institute of Advanced Industrial Science and Technology Herstellungsverfahren eines siliziumkarbid-halbleiterbauelements
JP4340757B2 (ja) * 2002-11-25 2009-10-07 独立行政法人産業技術総合研究所 半導体装置
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
CN1532943B (zh) * 2003-03-18 2011-11-23 松下电器产业株式会社 碳化硅半导体器件及其制造方法
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7074643B2 (en) 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
JP4082295B2 (ja) * 2003-07-11 2008-04-30 トヨタ自動車株式会社 半導体装置
US7109521B2 (en) * 2004-03-18 2006-09-19 Cree, Inc. Silicon carbide semiconductor structures including multiple epitaxial layers having sidewalls
US7173285B2 (en) * 2004-03-18 2007-02-06 Cree, Inc. Lithographic methods to reduce stacking fault nucleation sites
US7118970B2 (en) 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
US7615801B2 (en) * 2005-05-18 2009-11-10 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US7414268B2 (en) 2005-05-18 2008-08-19 Cree, Inc. High voltage silicon carbide MOS-bipolar devices having bi-directional blocking capabilities
US7391057B2 (en) * 2005-05-18 2008-06-24 Cree, Inc. High voltage silicon carbide devices having bi-directional blocking capabilities
US20060261346A1 (en) * 2005-05-18 2006-11-23 Sei-Hyung Ryu High voltage silicon carbide devices having bi-directional blocking capabilities and methods of fabricating the same
US7528040B2 (en) * 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
JP5033316B2 (ja) * 2005-07-05 2012-09-26 日産自動車株式会社 半導体装置の製造方法
JP5017823B2 (ja) 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
US7727904B2 (en) * 2005-09-16 2010-06-01 Cree, Inc. Methods of forming SiC MOSFETs with high inversion layer mobility
US20070134853A1 (en) * 2005-12-09 2007-06-14 Lite-On Semiconductor Corp. Power semiconductor device having reduced on-resistance and method of manufacturing the same
US7883949B2 (en) * 2006-06-29 2011-02-08 Cree, Inc Methods of forming silicon carbide switching devices including P-type channels
JP5283147B2 (ja) * 2006-12-08 2013-09-04 国立大学法人東北大学 半導体装置および半導体装置の製造方法
JP5266645B2 (ja) * 2007-01-31 2013-08-21 三菱電機株式会社 薄膜トランジスタと該薄膜トランジスタを用いた表示装置
JP2009088198A (ja) * 2007-09-28 2009-04-23 Rohm Co Ltd 半導体装置
JP4309967B2 (ja) * 2007-10-15 2009-08-05 パナソニック株式会社 半導体装置およびその製造方法
US20090159896A1 (en) * 2007-12-20 2009-06-25 General Electric Company Silicon carbide mosfet devices and methods of making
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
US8288220B2 (en) * 2009-03-27 2012-10-16 Cree, Inc. Methods of forming semiconductor devices including epitaxial layers and related structures
US8629509B2 (en) 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
JP2010287614A (ja) * 2009-06-09 2010-12-24 Renesas Electronics Corp 半導体装置の解析方法、設計方法、設計支援プログラム、及び設計支援装置
CN102971853B (zh) 2010-08-03 2016-06-29 住友电气工业株式会社 半导体器件及其制造方法
TWI453913B (zh) 2010-12-02 2014-09-21 Sinopower Semiconductor Inc 溝渠式空乏型半導體元件及其製作方法
US8803533B2 (en) 2011-01-06 2014-08-12 University Of South Florida Noncontact determination of interface trap density for semiconductor-dielectric interface structures
JP5592997B2 (ja) 2011-05-30 2014-09-17 パナソニック株式会社 半導体素子およびその製造方法
JP2013004636A (ja) * 2011-06-15 2013-01-07 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
US9984894B2 (en) 2011-08-03 2018-05-29 Cree, Inc. Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions
JP5777455B2 (ja) * 2011-09-08 2015-09-09 株式会社東芝 半導体装置および半導体装置の製造方法
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
JP2014531752A (ja) 2011-09-11 2014-11-27 クリー インコーポレイテッドＣｒｅｅ Ｉｎｃ． 改善したレイアウトを有するトランジスタを備える高電流密度電力モジュール
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
JP5699878B2 (ja) 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) * 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5852863B2 (ja) * 2011-11-28 2016-02-03 株式会社日立製作所 ４ｈ−ＳｉＣ半導体素子及び半導体装置
US9576868B2 (en) * 2012-07-30 2017-02-21 General Electric Company Semiconductor device and method for reduced bias temperature instability (BTI) in silicon carbide devices
JP2014038896A (ja) * 2012-08-13 2014-02-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP6064614B2 (ja) * 2013-01-21 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN103681256B (zh) * 2013-08-27 2016-12-07 厦门天睿电子有限公司 一种碳化硅mosfet器件及其制作方法
JP2015156429A (ja) * 2014-02-20 2015-08-27 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
US9299803B2 (en) 2014-07-16 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
JP6197957B2 (ja) * 2014-07-23 2017-09-20 富士電機株式会社 半導体装置及び半導体装置の製造方法
US20180097102A1 (en) * 2016-09-30 2018-04-05 Sanken Electric Co., Ltd. Semiconductor device and method of manufacturing a semiconductor device
US10497777B2 (en) 2017-09-08 2019-12-03 Hestia Power Inc. Semiconductor power device
JP6862381B2 (ja) * 2018-03-02 2021-04-21 株式会社東芝 半導体装置
US11018228B2 (en) * 2019-08-07 2021-05-25 Fast SiC Semiconductor Incorporated Silicon carbide semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259443A (ja) * 1992-01-16 1993-10-08 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
DE19809554A1 (de) * 1997-03-05 1998-09-10 Denso Corp Siliziumkarbidhalbleitervorrichtung
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2670563B2 (ja) * 1988-10-12 1997-10-29 富士通株式会社 半導体装置の製造方法
US5612260A (en) * 1992-06-05 1997-03-18 Cree Research, Inc. Method of obtaining high quality silicon dioxide passivation on silicon carbide and resulting passivated structures
US5459107A (en) * 1992-06-05 1995-10-17 Cree Research, Inc. Method of obtaining high quality silicon dioxide passivation on silicon carbide and resulting passivated structures
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
JP2910573B2 (ja) * 1993-09-10 1999-06-23 株式会社日立製作所 電界効果トランジスタ及びその製造方法
US5323040A (en) * 1993-09-27 1994-06-21 North Carolina State University At Raleigh Silicon carbide field effect device
KR0153878B1 (ko) * 1994-06-07 1998-10-15 쿠미하시 요시유키 탄화규소반도체장치와 그 제조방법
TW286435B (de) * 1994-07-27 1996-09-21 Siemens Ag
US5543637A (en) * 1994-11-14 1996-08-06 North Carolina State University Silicon carbide semiconductor devices having buried silicon carbide conduction barrier layers therein
JP3307184B2 (ja) * 1995-09-06 2002-07-24 株式会社デンソー 炭化珪素半導体装置
JP3385938B2 (ja) 1997-03-05 2003-03-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
FR2738394B1 (fr) * 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
US5972801A (en) * 1995-11-08 1999-10-26 Cree Research, Inc. Process for reducing defects in oxide layers on silicon carbide
JP3420876B2 (ja) * 1996-01-22 2003-06-30 新日本製鐵株式会社 ＳｉＣの熱酸化膜の改善方法
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US6133587A (en) * 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
JPH09260613A (ja) * 1996-03-19 1997-10-03 Oki Electric Ind Co Ltd トンネル絶縁膜の膜質評価方法
SE9601179D0 (sv) * 1996-03-27 1996-03-27 Abb Research Ltd A field controlled semiconductor device of SiC and a method for production thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05259443A (ja) * 1992-01-16 1993-10-08 Fuji Electric Co Ltd 絶縁ゲート型半導体装置
US6573534B1 (en) * 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
DE19809554A1 (de) * 1997-03-05 1998-09-10 Denso Corp Siliziumkarbidhalbleitervorrichtung

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330244B2 (en) 2006-08-01 2012-12-11 Cree, Inc. Semiconductor devices including Schottky diodes having doped regions arranged as islands and methods of fabricating same
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US9548374B2 (en) 2006-08-17 2017-01-17 Cree, Inc. High power insulated gate bipolar transistors
US8710510B2 (en) 2006-08-17 2014-04-29 Cree, Inc. High power insulated gate bipolar transistors
US9064840B2 (en) 2007-02-27 2015-06-23 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance

Also Published As

Publication number Publication date
SE9900008D0 (sv) 1999-01-04
SE519692C3 (sv) 2003-08-13
DE19900171A1 (de) 1999-07-08
JPH11251592A (ja) 1999-09-07
SE519692C2 (sv) 2003-04-01
US6452228B1 (en) 2002-09-17
SE9900008L (sv) 1999-07-06
US6165822A (en) 2000-12-26

Similar Documents

Publication Publication Date Title
DE19900171B4 (de) Siliziumkarbid-Halbleiteranordnung und Verfahren zu deren Herstellung
DE19809554B4 (de) Siliziumkarbidhalbleitervorrichtung
DE2455730C3 (de) Feldeffekt-Transistor mit einem Substrat aus einkristallinem Saphir oder Spinell
DE19900169B4 (de) Verfahren zur Herstellung eines vertikalen Siliciumcarbid-Feldeffekttransistors
DE102010036818B4 (de) Bipolarhalbleiterbauelement und Herstellungsverfahren
DE112015003970B4 (de) Halbleitervorrichtung und Herstellungsverfahren
DE102005052731B4 (de) Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
DE19809564B4 (de) Siliziumkarbid-Halbleiterbauelement
DE102005017814B4 (de) Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE10000754B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE10214150B4 (de) Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
DE102004041883B4 (de) Halbleitervorrichtung
DE112013002125B4 (de) Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren hierfür
DE19702110A1 (de) Siliziumkarbid-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102014107325A1 (de) Halbleiterbauelement
DE102015121532A1 (de) Verfahren zum Herstellen eines Siliziumkarbidbauelements mit einem abgeschirmten Gate
DE19806838A1 (de) Vertikaler Siliciumcarbid-MOSFET und Verfahren zur Herstellung desselben
DE19636302A1 (de) Siliziumkarbidhalbleitervorrichtung
DE19931324A1 (de) Siliciumcarbid-Mos-Halbleiter-Bauelement und Verfahren zu seiner Herstellung
DE102005017288A1 (de) Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Graben in einem Siliziumcarbid-Halbleitersubstrat
DE19822763A1 (de) Leistungshalbleitervorrichtung und Herstellungsverfahren einer Leistungshalbleitervorrichtung
DE102011052731A1 (de) Verfahren zum Bilden einer Halbleitervorrichtung und Halbleitervorrichtung mit einer integrierten Polydiode
DE102013010245A1 (de) Halbleitervorrichtung
EP0748520B1 (de) Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
DE112019000292T5 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung

Legal Events

Date Code Title Description
8110 Request for examination paragraph 44
8364 No opposition during term of opposition
8320 Willingness to grant licences declared (paragraph 23)
R071 Expiry of right