JPH09260613A - トンネル絶縁膜の膜質評価方法 - Google Patents
トンネル絶縁膜の膜質評価方法Info
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Abstract
(57)【要約】
【課題】 膜質評価時間を短縮する。
【解決手段】 シリコン基板にトンネル膜とゲート電極
をこの順に積層した測定用ＭＯＳＦＥＴを用い、ステッ
プ２１で、直流電圧印加前の測定用ＭＯＳＦＥＴの初期
のサブスレッショルド係数を測定する。次にステップ２
２で、測定用ＭＯＳＦＥＴのゲートに直流電圧を所定時
間印加する。このときトンネル膜を介してシリコン基板
からゲートへ電子が注入される。次にステップ２１に戻
り、測定用ＭＯＳＦＥＴのサブスレッショルド係数を測
定する。そしてＤＣストレス印加回数が所定回数に達す
るまで、あるいはサブスレッショルド係数の増加量が所
定値に達するまでステップ２１と２２を繰り返し（ステ
ップ２３）、得られたサブスレッショルド係数とＤＣス
トレス印加時間の関係に基づいてトンネル膜の膜質を評
価する。
をこの順に積層した測定用ＭＯＳＦＥＴを用い、ステッ
プ２１で、直流電圧印加前の測定用ＭＯＳＦＥＴの初期
のサブスレッショルド係数を測定する。次にステップ２
２で、測定用ＭＯＳＦＥＴのゲートに直流電圧を所定時
間印加する。このときトンネル膜を介してシリコン基板
からゲートへ電子が注入される。次にステップ２１に戻
り、測定用ＭＯＳＦＥＴのサブスレッショルド係数を測
定する。そしてＤＣストレス印加回数が所定回数に達す
るまで、あるいはサブスレッショルド係数の増加量が所
定値に達するまでステップ２１と２２を繰り返し（ステ
ップ２３）、得られたサブスレッショルド係数とＤＣス
トレス印加時間の関係に基づいてトンネル膜の膜質を評
価する。
Description
【０００１】
【発明の属する技術分野】この発明は、フラッシュメモ
リ等のセルトランジスタとなる二重ゲート構造のＭＯＳ
ＦＥＴに用いられるトンネル絶縁膜の膜質評価方法に関
するものである。
リ等のセルトランジスタとなる二重ゲート構造のＭＯＳ
ＦＥＴに用いられるトンネル絶縁膜の膜質評価方法に関
するものである。
【０００２】
【従来の技術】図１４はフラッシュメモリのセルトラン
ジスタとして用いられる二重ゲート構造のＭＯＳＦＥＴ
の断面構造を示す図であり、（ａ）はソース・ドレイン
方向の断面図、（ｂ）はソース・ドレイン方向に対して
垂直な方向の断面図である。
ジスタとして用いられる二重ゲート構造のＭＯＳＦＥＴ
の断面構造を示す図であり、（ａ）はソース・ドレイン
方向の断面図、（ｂ）はソース・ドレイン方向に対して
垂直な方向の断面図である。
【０００３】図１４に示すＭＯＳＦＥＴは、単結晶シリ
コン基板１０１上に、トンネル膜１０５と、フィールド
酸化膜１１１を形成し、その上に、浮遊ゲート１０６と
シリコン酸化膜１０７と制御ゲート１０８と絶縁膜１０
９をこの順に積層するとともに、シリコン基板１０１に
ドレイン領域１０２およびソース領域１０３を形成し、
この絶縁膜１０９上に制御ゲート１０８に接続する金属
配線１１０を形成したものであり、ソース領域１０３お
よびドレイン領域１０２に挟まれた、トンネル膜１０５
下のシリコン基板１０１の領域はチャネル領域１０４と
なる。尚、図中のＷ1 はチャネル幅を示す。
コン基板１０１上に、トンネル膜１０５と、フィールド
酸化膜１１１を形成し、その上に、浮遊ゲート１０６と
シリコン酸化膜１０７と制御ゲート１０８と絶縁膜１０
９をこの順に積層するとともに、シリコン基板１０１に
ドレイン領域１０２およびソース領域１０３を形成し、
この絶縁膜１０９上に制御ゲート１０８に接続する金属
配線１１０を形成したものであり、ソース領域１０３お
よびドレイン領域１０２に挟まれた、トンネル膜１０５
下のシリコン基板１０１の領域はチャネル領域１０４と
なる。尚、図中のＷ1 はチャネル幅を示す。
【０００４】フラッシュメモリのデータの書き換えは、
Fowler-Nordheim （以下、ＦＮと呼ぶ）電流により行
い、消去（ＥＲＡＳＥ）はトンネル膜１０５を介してチ
ャネル領域１０４およびソース領域１０３およびドレイ
ン領域１０２から電子を浮遊ゲート１０６に注入するこ
とにより行い、また書き込み（ＷＲＩＴＥ）はトンネル
膜５を介して浮遊ゲート６からドレイン２へ電子を引き
抜くことにより行っている。ＥＲＡＳＥ状態のＭＯＳＦ
ＥＴのしきい値（以下、Ｖteと呼ぶ）はＷＲＩＴＥ状態
のしきい値（以下、Ｖtwと呼ぶ）よりも大きく、この差
Ｖte−ＶtwをＶｔウインドウと呼んでいる。
Fowler-Nordheim （以下、ＦＮと呼ぶ）電流により行
い、消去（ＥＲＡＳＥ）はトンネル膜１０５を介してチ
ャネル領域１０４およびソース領域１０３およびドレイ
ン領域１０２から電子を浮遊ゲート１０６に注入するこ
とにより行い、また書き込み（ＷＲＩＴＥ）はトンネル
膜５を介して浮遊ゲート６からドレイン２へ電子を引き
抜くことにより行っている。ＥＲＡＳＥ状態のＭＯＳＦ
ＥＴのしきい値（以下、Ｖteと呼ぶ）はＷＲＩＴＥ状態
のしきい値（以下、Ｖtwと呼ぶ）よりも大きく、この差
Ｖte−ＶtwをＶｔウインドウと呼んでいる。
【０００５】このような動作をするＭＯＳＦＥＴにおい
ては、データ書き換えを繰り返すことによりＶteの低下
およびＶtwの上昇、すなわちＶｔウインドウの減少が起
こり、この減少変化が大きいと正しいデータの判定がで
きなくなる。このしきい値変化はトンネル膜によるトラ
ップ、もしくはトンネル膜と半導体基板との界面付近に
界面準位が形成されるためと考えられており、しきい値
変化の度合いはトンネル膜の膜質に依存するため（良質
なトンネル膜であるほどしきい値変化が小さい）、トン
ネル膜の膜質評価はフラッシュメモリの電気的特性およ
び信頼性を知る上で特に重要である。
ては、データ書き換えを繰り返すことによりＶteの低下
およびＶtwの上昇、すなわちＶｔウインドウの減少が起
こり、この減少変化が大きいと正しいデータの判定がで
きなくなる。このしきい値変化はトンネル膜によるトラ
ップ、もしくはトンネル膜と半導体基板との界面付近に
界面準位が形成されるためと考えられており、しきい値
変化の度合いはトンネル膜の膜質に依存するため（良質
なトンネル膜であるほどしきい値変化が小さい）、トン
ネル膜の膜質評価はフラッシュメモリの電気的特性およ
び信頼性を知る上で特に重要である。
【０００６】従来、トンネル膜の膜質評価は、データ書
き換えを繰り返し、このときのしきい値（以下、Ｖｔと
呼ぶ）の変化を測定する方法により行われていた。
き換えを繰り返し、このときのしきい値（以下、Ｖｔと
呼ぶ）の変化を測定する方法により行われていた。
【０００７】図１５は従来のトンネル膜の膜質評価手順
を示すフローチャートである。図１５において、まずデ
ータ書き換えをする前のＶｔを測定する（ステップ１２
１）。次にデータ消去を行い（ステップ１２２）、Ｖte
を測定する（ステップ１２３）。次にデータ書き込みを
行い（ステップ１２４）、Ｖtwを測定する（ステップ１
２５）。そしてステップ１２２〜１２６を多数回繰り返
す。
を示すフローチャートである。図１５において、まずデ
ータ書き換えをする前のＶｔを測定する（ステップ１２
１）。次にデータ消去を行い（ステップ１２２）、Ｖte
を測定する（ステップ１２３）。次にデータ書き込みを
行い（ステップ１２４）、Ｖtwを測定する（ステップ１
２５）。そしてステップ１２２〜１２６を多数回繰り返
す。
【０００８】ここで、上記のデータ消去の条件は、シリ
コン基板１０１を基準（０［Ｖ］）として、例えば制御
ゲート電圧を１８［Ｖ］、ソース電圧を０［Ｖ］とし、
ドレインを開放とする。また上記のデータ書き込みの条
件は、シリコン基板１０１を基準（０［Ｖ］）として、
例えばドレイン電圧を５［Ｖ］、制御ゲート電圧を−８
［Ｖ］、ソースを開放とする。
コン基板１０１を基準（０［Ｖ］）として、例えば制御
ゲート電圧を１８［Ｖ］、ソース電圧を０［Ｖ］とし、
ドレインを開放とする。また上記のデータ書き込みの条
件は、シリコン基板１０１を基準（０［Ｖ］）として、
例えばドレイン電圧を５［Ｖ］、制御ゲート電圧を−８
［Ｖ］、ソースを開放とする。
【０００９】図１５のステップ１２２〜１２６を、デー
タ書き換え回数が所定回数に達するまで繰り返し、これ
により得られたＶｔウインドウとデータ書き換え回数の
関係に基づいてトンネル膜の膜質を評価していた。
タ書き換え回数が所定回数に達するまで繰り返し、これ
により得られたＶｔウインドウとデータ書き換え回数の
関係に基づいてトンネル膜の膜質を評価していた。
【００１０】
【発明が解決しようとする課題】しかしながら上記従来
の方法では、実際にデータ書き換えを行うため、評価に
時間がかかるという問題があった。例えば１０万回の書
き換え繰り返しを行う場合には１時間以上かかる。さら
に１０万回の書き換え繰り返しを行ってもＶｔ変動が起
こらない場合もあるという問題があった。
の方法では、実際にデータ書き換えを行うため、評価に
時間がかかるという問題があった。例えば１０万回の書
き換え繰り返しを行う場合には１時間以上かかる。さら
に１０万回の書き換え繰り返しを行ってもＶｔ変動が起
こらない場合もあるという問題があった。
【００１１】本発明はこのような従来の問題を解決する
ものであり、トンネル絶縁膜の膜質評価時間を短縮する
ことを目的とするものである。
ものであり、トンネル絶縁膜の膜質評価時間を短縮する
ことを目的とするものである。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１に記載の膜質評価方法は、半導体基
板と制御ゲート電極の間に浮遊ゲート電極を有し、制御
ゲート電極に直流電圧を印加することにより、半導体基
板から浮遊ゲート電極に電子を注入するＭＯＳＦＥＴに
おいて、前記半導体基板と前記浮遊ゲート電極の間に形
成されるトンネル絶縁膜の膜質評価方法であって、半導
体基板表面に前記ＭＯＳＦＥＴのトンネル絶縁膜と同一
バッチで形成したトンネル絶縁膜とゲート電極をこの順
に積層した測定用ＭＯＳＦＥＴを用い、この測定用ＭＯ
ＳＦＥＴのサブスレッショルド係数を測定する初期測定
工程と、初期測定済みの測定用ＭＯＳＦＥＴの半導体基
板と第１のゲート電極の間に直流電圧を印加することに
より、トンネル絶縁膜に所定の直流電界を所定時間加え
るストレス印加工程と、ストレス印加後の測定用ＭＯＳ
ＦＥＴのサブスレッショルド係数を測定する測定工程と
を行い、ストレス印加前後のサブスレッショルド係数の
変化により前記ＭＯＳＦＥＴのトンネル絶縁膜の膜質を
評価することを特徴とする方法である。
に本発明の請求項１に記載の膜質評価方法は、半導体基
板と制御ゲート電極の間に浮遊ゲート電極を有し、制御
ゲート電極に直流電圧を印加することにより、半導体基
板から浮遊ゲート電極に電子を注入するＭＯＳＦＥＴに
おいて、前記半導体基板と前記浮遊ゲート電極の間に形
成されるトンネル絶縁膜の膜質評価方法であって、半導
体基板表面に前記ＭＯＳＦＥＴのトンネル絶縁膜と同一
バッチで形成したトンネル絶縁膜とゲート電極をこの順
に積層した測定用ＭＯＳＦＥＴを用い、この測定用ＭＯ
ＳＦＥＴのサブスレッショルド係数を測定する初期測定
工程と、初期測定済みの測定用ＭＯＳＦＥＴの半導体基
板と第１のゲート電極の間に直流電圧を印加することに
より、トンネル絶縁膜に所定の直流電界を所定時間加え
るストレス印加工程と、ストレス印加後の測定用ＭＯＳ
ＦＥＴのサブスレッショルド係数を測定する測定工程と
を行い、ストレス印加前後のサブスレッショルド係数の
変化により前記ＭＯＳＦＥＴのトンネル絶縁膜の膜質を
評価することを特徴とする方法である。
【００１３】また請求項２に記載の膜質評価方法は、請
求項１において、前記ストレス印加工程と前記測定工程
を交互に繰り返し行うことを特徴とする方法である。
求項１において、前記ストレス印加工程と前記測定工程
を交互に繰り返し行うことを特徴とする方法である。
【００１４】請求項３に記載の膜質評価方法は、請求項
１または２において、前記ゲート電極を第１のゲート電
極とし、第１のゲート電極表面に、層間絶縁膜と第２の
ゲート電極をこの順に積層し、第１のゲート電極と第２
のゲート電極を短絡させた測定用ＭＯＳＦＥＴを用いる
ことを特徴とする方法である。
１または２において、前記ゲート電極を第１のゲート電
極とし、第１のゲート電極表面に、層間絶縁膜と第２の
ゲート電極をこの順に積層し、第１のゲート電極と第２
のゲート電極を短絡させた測定用ＭＯＳＦＥＴを用いる
ことを特徴とする方法である。
【００１５】請求項４に記載の膜質評価方法は、請求項
１または２において、前記測定用ＭＯＳＦＥＴに替え
て、フィールド絶縁膜で複数の領域に分離された半導体
基板表面に、前記ＭＯＳＦＥＴのトンネル絶縁膜と同一
バッチで形成されたトンネル絶縁膜とゲート電極をこの
順に積層し、ゲート電極を共通とする複数の測定用ＭＯ
ＳＦＥＴを形成した測定用半導体装置を用いることを特
徴とする方法であり、また請求項５に記載の膜質評価方
法は、請求項３において、前記測定用ＭＯＳＦＥＴに替
えて、複数の領域に分離された半導体基板表面に、前記
ＭＯＳＦＥＴのトンネル膜と同一バッチで形成されたト
ンネル絶縁膜と第１のゲート電極と層間絶縁膜と第２の
ゲート電極をこの順に積層し、第１のゲート電極と第２
のゲート電極をそれぞれ共通とし、さらに第１のゲート
電極と第２のゲート電極を短絡させた複数の測定用ＭＯ
ＳＦＥＴを形成した測定用半導体装置を用いることを特
徴とする方法である。
１または２において、前記測定用ＭＯＳＦＥＴに替え
て、フィールド絶縁膜で複数の領域に分離された半導体
基板表面に、前記ＭＯＳＦＥＴのトンネル絶縁膜と同一
バッチで形成されたトンネル絶縁膜とゲート電極をこの
順に積層し、ゲート電極を共通とする複数の測定用ＭＯ
ＳＦＥＴを形成した測定用半導体装置を用いることを特
徴とする方法であり、また請求項５に記載の膜質評価方
法は、請求項３において、前記測定用ＭＯＳＦＥＴに替
えて、複数の領域に分離された半導体基板表面に、前記
ＭＯＳＦＥＴのトンネル膜と同一バッチで形成されたト
ンネル絶縁膜と第１のゲート電極と層間絶縁膜と第２の
ゲート電極をこの順に積層し、第１のゲート電極と第２
のゲート電極をそれぞれ共通とし、さらに第１のゲート
電極と第２のゲート電極を短絡させた複数の測定用ＭＯ
ＳＦＥＴを形成した測定用半導体装置を用いることを特
徴とする方法である。
【００１６】請求項６に記載の膜質評価方法は、請求項
１ないし５のいずれか一つにおいて、前記ストレス印加
工程において測定用ＭＯＳＦＥＴまたは測定用半導体装
置のトンネル絶縁膜に加える直流電界は、前記浮遊ゲー
ト電極への電子注入の際に前記ＭＯＳＦＥＴのトンネル
絶縁膜に加えられる電界より大きいことを特徴とする方
法である。
１ないし５のいずれか一つにおいて、前記ストレス印加
工程において測定用ＭＯＳＦＥＴまたは測定用半導体装
置のトンネル絶縁膜に加える直流電界は、前記浮遊ゲー
ト電極への電子注入の際に前記ＭＯＳＦＥＴのトンネル
絶縁膜に加えられる電界より大きいことを特徴とする方
法である。
【００１７】請求項７に記載の膜質評価方法は、請求項
１ないし３のいずれか一つにおいて、前記測定用ＭＯＳ
ＦＥＴのチャネルを形成する領域の表面積が、前記ＭＯ
ＳＦＥＴのチャネルを形成する領域の表面積よりも大き
いことを特徴とする方法であり、また請求項８に記載の
膜質評価方法は、請求項４または５において、前記測定
用半導体装置の各測定用ＭＯＳＦＥＴのチャネルを形成
する領域の表面積が、前記ＭＯＳＦＥＴのチャネルを形
成する領域の表面積よりも大きいことを特徴とする方法
である。
１ないし３のいずれか一つにおいて、前記測定用ＭＯＳ
ＦＥＴのチャネルを形成する領域の表面積が、前記ＭＯ
ＳＦＥＴのチャネルを形成する領域の表面積よりも大き
いことを特徴とする方法であり、また請求項８に記載の
膜質評価方法は、請求項４または５において、前記測定
用半導体装置の各測定用ＭＯＳＦＥＴのチャネルを形成
する領域の表面積が、前記ＭＯＳＦＥＴのチャネルを形
成する領域の表面積よりも大きいことを特徴とする方法
である。
【００１８】ここで上記のサブスレッショルド係数と
は、ＭＯＳＦＥＴのゲート電圧がしきい値（以下、Ｖｔ
と呼ぶ）以下のときのゲート電圧（Ｖｇ）−ドレイン電
流（Ｉｄ）特性（以下、Ｖｇ−Ｉｄ特性と呼ぶ）の傾き
の逆数であり、電流を１桁減少させるのにゲート電圧を
何ボルト減少させなければならないかを表す量である。
この値が大きいほど、カットオフ電流（Ｖｇ＝０のとき
のＩｄ）が大きくなるという欠点がある。
は、ＭＯＳＦＥＴのゲート電圧がしきい値（以下、Ｖｔ
と呼ぶ）以下のときのゲート電圧（Ｖｇ）−ドレイン電
流（Ｉｄ）特性（以下、Ｖｇ−Ｉｄ特性と呼ぶ）の傾き
の逆数であり、電流を１桁減少させるのにゲート電圧を
何ボルト減少させなければならないかを表す量である。
この値が大きいほど、カットオフ電流（Ｖｇ＝０のとき
のＩｄ）が大きくなるという欠点がある。
【００１９】ＭＯＳＦＥＴのＶｔウインドウが減少する
とそれに従ってサブスレッショルド係数は増加し、Ｖｔ
ウインドウの減少量とサブスレッショルド係数の増加量
は良い相関を示す。すなわちＶｔウインドウの減少量が
増加するに従い、サブスレッショルド係数も増加する。
とそれに従ってサブスレッショルド係数は増加し、Ｖｔ
ウインドウの減少量とサブスレッショルド係数の増加量
は良い相関を示す。すなわちＶｔウインドウの減少量が
増加するに従い、サブスレッショルド係数も増加する。
【００２０】従って本発明のトンネル膜の膜質評価方法
によれば、測定用ＭＯＳＦＥＴあるいは測定用半導体装
置を用い、半導体基板とゲート電極あるいは第１のゲー
ト電極の間に直流電圧を印加することにより、トンネル
絶縁膜に所定の直流電界を加え、このときのサブスレッ
ショルド係数の変化に着目し、これによりＭＯＳＦＥＴ
のトンネル絶縁膜の膜質を評価することにより、トンネ
ル絶縁膜の膜質評価時間を短縮することができる。
によれば、測定用ＭＯＳＦＥＴあるいは測定用半導体装
置を用い、半導体基板とゲート電極あるいは第１のゲー
ト電極の間に直流電圧を印加することにより、トンネル
絶縁膜に所定の直流電界を加え、このときのサブスレッ
ショルド係数の変化に着目し、これによりＭＯＳＦＥＴ
のトンネル絶縁膜の膜質を評価することにより、トンネ
ル絶縁膜の膜質評価時間を短縮することができる。
【００２１】
第１の実施形態 図１は第１の実施形態において用いられる測定用ＭＯＳ
ＦＥＴの断面構造を示す図であり、（ａ）はソース・ド
レイン方向の断面図、（ｂ）はソース・ドレイン方向に
対して垂直な方向の断面図である。
ＦＥＴの断面構造を示す図であり、（ａ）はソース・ド
レイン方向の断面図、（ｂ）はソース・ドレイン方向に
対して垂直な方向の断面図である。
【００２２】図１に示す測定用ＭＯＳＦＥＴは、単結晶
シリコン基板１上に、シリコン酸化膜もしくはシリコン
酸化膜とシリコン窒化膜との複合膜からなり、通常１５
[nm]以下の膜厚を有するトンネル膜５と、フィールド酸
化膜１１を形成し、その上に、多結晶シリコンからなる
ゲート６と、シリコン酸化膜７と、多結晶シリコンから
なるゲート８をこの順に積層するとともに、シリコン基
板１に、これと反対の導電型の拡散層であるドレイン２
およびソース３を形成し、さらに絶縁膜９と、ゲート６
（ゲートあるいは第１のゲートに該当する）とゲート８
（第２のゲートに該当する）を接続する金属配線１０を
形成したものであり、ドレイン２およびソース３に挟ま
れた、トンネル膜５下のシリコン基板１の領域はチャネ
ル領域４となる。
シリコン基板１上に、シリコン酸化膜もしくはシリコン
酸化膜とシリコン窒化膜との複合膜からなり、通常１５
[nm]以下の膜厚を有するトンネル膜５と、フィールド酸
化膜１１を形成し、その上に、多結晶シリコンからなる
ゲート６と、シリコン酸化膜７と、多結晶シリコンから
なるゲート８をこの順に積層するとともに、シリコン基
板１に、これと反対の導電型の拡散層であるドレイン２
およびソース３を形成し、さらに絶縁膜９と、ゲート６
（ゲートあるいは第１のゲートに該当する）とゲート８
（第２のゲートに該当する）を接続する金属配線１０を
形成したものであり、ドレイン２およびソース３に挟ま
れた、トンネル膜５下のシリコン基板１の領域はチャネ
ル領域４となる。
【００２３】この測定用ＭＯＳＦＥＴは、図１４に示す
ＭＯＳＦＥＴ（評価対象ＭＯＳＦＥＴ）のトンネル膜１
０５の膜質を評価するためのものであり、評価対象ＭＯ
ＳＦＥＴと同一のウェハー、あるいは同一バッチの異な
るウェハーに形成され、浮遊ゲート１０６に対応するゲ
ート６と制御ゲート１０８に対応するゲート８を接続し
ていることを除いて、構造およびパターン寸法は全て評
価対象ＭＯＳＦＥＴと等しく、従ってチャネル幅はＷ1
である。
ＭＯＳＦＥＴ（評価対象ＭＯＳＦＥＴ）のトンネル膜１
０５の膜質を評価するためのものであり、評価対象ＭＯ
ＳＦＥＴと同一のウェハー、あるいは同一バッチの異な
るウェハーに形成され、浮遊ゲート１０６に対応するゲ
ート６と制御ゲート１０８に対応するゲート８を接続し
ていることを除いて、構造およびパターン寸法は全て評
価対象ＭＯＳＦＥＴと等しく、従ってチャネル幅はＷ1
である。
【００２４】図２は第１の実施形態におけるトンネル膜
の膜質評価手順を示すフローチャートである。図２にお
いて、まずステップ２１で、直流電圧印加前の測定用Ｍ
ＯＳＦＥＴのＶｇ−Ｉｄ特性を測定することにより、初
期のサブスレッショルド係数を得る。次にステップ２２
で、測定用ＭＯＳＦＥＴのゲート６に直流電圧を所定時
間印加する。このときトンネル膜５を介してシリコン基
板１からゲート６へ電子が注入される。次にステップ２
１に戻り、測定用ＭＯＳＦＥＴのＶｇ−Ｉｄ特性を測定
することにより、サブスレッショルド係数を測定する。
の膜質評価手順を示すフローチャートである。図２にお
いて、まずステップ２１で、直流電圧印加前の測定用Ｍ
ＯＳＦＥＴのＶｇ−Ｉｄ特性を測定することにより、初
期のサブスレッショルド係数を得る。次にステップ２２
で、測定用ＭＯＳＦＥＴのゲート６に直流電圧を所定時
間印加する。このときトンネル膜５を介してシリコン基
板１からゲート６へ電子が注入される。次にステップ２
１に戻り、測定用ＭＯＳＦＥＴのＶｇ−Ｉｄ特性を測定
することにより、サブスレッショルド係数を測定する。
【００２５】そしてＤＣストレス印加回数が所定回数に
達するまで、あるいはサブスレッショルド係数の増加が
所定値に達するまでステップ２１と２２を繰り返し（ス
テップ２３）、これにより得られたサブスレッショルド
係数とＤＣストレス印加時間の関係に基づいてトンネル
膜の膜質を評価する。
達するまで、あるいはサブスレッショルド係数の増加が
所定値に達するまでステップ２１と２２を繰り返し（ス
テップ２３）、これにより得られたサブスレッショルド
係数とＤＣストレス印加時間の関係に基づいてトンネル
膜の膜質を評価する。
【００２６】図３は図２のステップ２２におけるＤＣス
トレス印加条件の一例を図１の測定用ＭＯＳＦＥＴの断
面図を用いて示したものである。金属配線１０に電圧を
印加することにより、シリコン基板１を基準（０
［Ｖ］）とし、ゲート６および制御ゲート８に８．５
［Ｖ］の正電圧を印加し、ドレイン２およびソース３を
シリコン基板１に接続する。また一回の直流電圧印加時
間は、例えば１０秒間である。
トレス印加条件の一例を図１の測定用ＭＯＳＦＥＴの断
面図を用いて示したものである。金属配線１０に電圧を
印加することにより、シリコン基板１を基準（０
［Ｖ］）とし、ゲート６および制御ゲート８に８．５
［Ｖ］の正電圧を印加し、ドレイン２およびソース３を
シリコン基板１に接続する。また一回の直流電圧印加時
間は、例えば１０秒間である。
【００２７】ここで、図１４のＭＯＳＦＥＴにおいて制
御ゲート１０８に１４［Ｖ］の正電圧を印加すると、シ
リコン基板１０１と浮遊電極１０６の間にかかる電圧
は、制御ゲート８とシリコン基板１０１の間の電位差の
約０．６倍であるといわれており、この場合は約８．５
［Ｖ］となる。従って、図１の測定用ＭＯＳＦＥＴにお
いてゲート６に８．５［Ｖ］の正電圧を印加した場合
と、図１４のセルトランジスタにおいて制御ゲート１０
８に１４［Ｖ］の正電圧を印加した場合では、トンネル
膜５とトンネル膜１０５に加えられる直流電界はほぼ等
しく、同等の電子注入が行われるものと考えられる。
御ゲート１０８に１４［Ｖ］の正電圧を印加すると、シ
リコン基板１０１と浮遊電極１０６の間にかかる電圧
は、制御ゲート８とシリコン基板１０１の間の電位差の
約０．６倍であるといわれており、この場合は約８．５
［Ｖ］となる。従って、図１の測定用ＭＯＳＦＥＴにお
いてゲート６に８．５［Ｖ］の正電圧を印加した場合
と、図１４のセルトランジスタにおいて制御ゲート１０
８に１４［Ｖ］の正電圧を印加した場合では、トンネル
膜５とトンネル膜１０５に加えられる直流電界はほぼ等
しく、同等の電子注入が行われるものと考えられる。
【００２８】次に図４は図２の膜質評価手順によって得
られたＶｇ−Ｉｄ特性の一例を示す図である。図４に矢
印で示すように、トンネル膜５へのＤＣストレス印加時
間が増加するほど、Ｖｇ−Ｉｄ特性曲線の立ち上がり部
分（Ｖｇ＜Ｖｔである部分）はＩｄ軸方向にシフトし、
従ってサブスレッショルド係数が大きくなっていること
がわかる。
られたＶｇ−Ｉｄ特性の一例を示す図である。図４に矢
印で示すように、トンネル膜５へのＤＣストレス印加時
間が増加するほど、Ｖｇ−Ｉｄ特性曲線の立ち上がり部
分（Ｖｇ＜Ｖｔである部分）はＩｄ軸方向にシフトし、
従ってサブスレッショルド係数が大きくなっていること
がわかる。
【００２９】また図５は図２の測定手順によって得られ
たサブスレッショルド係数とＤＣストレス印加時間（Ｄ
Ｃストレスは図２のステップ２２を実施するごとに断続
的に印加されるが、その合計時間を示す）の関係の一例
を示す図である。図５に示すように、トンネル膜５への
合計ＤＣストレス印加時間が約１０分間で、１０％のサ
ブスレッショルド係数の増加変動がみとめられる。
たサブスレッショルド係数とＤＣストレス印加時間（Ｄ
Ｃストレスは図２のステップ２２を実施するごとに断続
的に印加されるが、その合計時間を示す）の関係の一例
を示す図である。図５に示すように、トンネル膜５への
合計ＤＣストレス印加時間が約１０分間で、１０％のサ
ブスレッショルド係数の増加変動がみとめられる。
【００３０】図６は第１の実施形態におけるサブスレッ
ショルド係数の増加量と従来の方法におけるＶｔウイン
ドの減少率との関係を示す図であり、サブスレッショル
ド係数の変化によりトンネル膜の膜質評価を行えること
の根拠を示すものである。
ショルド係数の増加量と従来の方法におけるＶｔウイン
ドの減少率との関係を示す図であり、サブスレッショル
ド係数の変化によりトンネル膜の膜質評価を行えること
の根拠を示すものである。
【００３１】図６に示す各測定ポイントは、組成等の異
なる５種類のトンネル膜について、所定時間ＤＣストレ
スを印加したときのサブスレッショルド係数の増加量と
所定回数の書き換えを繰り返したときのＶｔウインドの
減少量との関係を示している。５種類のトンネル膜それ
ぞれについて、図１に示す測定用ＭＯＳＴＦＴと図１４
に示すＭＯＳＦＥＴを用意し、図１の測定用ＭＯＳＴＦ
Ｔを用いて図２に示す測定を行い、図１４のＭＯＳＦＥ
Ｔを用いて図１５に示す測定を行うことにより、各測定
ポイントを求めた。尚、サブスレッショルド係数の増加
量は、図中のＡで示したトンネル膜における増加量を１
として規格化してある。
なる５種類のトンネル膜について、所定時間ＤＣストレ
スを印加したときのサブスレッショルド係数の増加量と
所定回数の書き換えを繰り返したときのＶｔウインドの
減少量との関係を示している。５種類のトンネル膜それ
ぞれについて、図１に示す測定用ＭＯＳＴＦＴと図１４
に示すＭＯＳＦＥＴを用意し、図１の測定用ＭＯＳＴＦ
Ｔを用いて図２に示す測定を行い、図１４のＭＯＳＦＥ
Ｔを用いて図１５に示す測定を行うことにより、各測定
ポイントを求めた。尚、サブスレッショルド係数の増加
量は、図中のＡで示したトンネル膜における増加量を１
として規格化してある。
【００３２】図６からサブスレッショルド係数の増加量
とＶｔウインドの減少量は、良い相関を示すことがわか
る。すなわち、Ｖｔウインドウの減少量が増加するに従
い、サブスレッショルド係数も増加する。従ってサブス
レッショルド係数の変化に基づいてトンネル膜の膜質評
価ができる。
とＶｔウインドの減少量は、良い相関を示すことがわか
る。すなわち、Ｖｔウインドウの減少量が増加するに従
い、サブスレッショルド係数も増加する。従ってサブス
レッショルド係数の変化に基づいてトンネル膜の膜質評
価ができる。
【００３３】このように第１の実施形態によれば、測定
用ＭＯＳＦＥＴのシリコン基板１とゲート６の間に直流
電圧を印加することにより、トンネル絶縁膜５に所定の
直流電界を加え、このときのサブスレッショルド係数の
変化に着目してトンネル絶縁膜５の膜質を評価すること
により、評価対象ＭＯＳＦＥＴのトンネル膜１０５の膜
質もトンネル絶縁膜５と同じであると推測されるので、
従来１時間以上もかかっていたトンネル膜１０５の膜質
評価を１０分程度で行うことができ、評価時間を大幅に
短縮することが可能となる。
用ＭＯＳＦＥＴのシリコン基板１とゲート６の間に直流
電圧を印加することにより、トンネル絶縁膜５に所定の
直流電界を加え、このときのサブスレッショルド係数の
変化に着目してトンネル絶縁膜５の膜質を評価すること
により、評価対象ＭＯＳＦＥＴのトンネル膜１０５の膜
質もトンネル絶縁膜５と同じであると推測されるので、
従来１時間以上もかかっていたトンネル膜１０５の膜質
評価を１０分程度で行うことができ、評価時間を大幅に
短縮することが可能となる。
【００３４】尚、図２のステップ２１と２２のサイクル
を一回だけ行うようにしても良い。すなわちステップ２
１で初期のサブスレッショルド係数を測定し、ステップ
２２で、例えば１０分間連続してＤＣストレスを印加
し、ステップ２１に戻ってサブスレッショルド係数を測
定し、ＤＣストレス印加前後のサブスレッショルド係数
を比較することによりトンネル膜の膜質を評価するよう
にしても良い。
を一回だけ行うようにしても良い。すなわちステップ２
１で初期のサブスレッショルド係数を測定し、ステップ
２２で、例えば１０分間連続してＤＣストレスを印加
し、ステップ２１に戻ってサブスレッショルド係数を測
定し、ＤＣストレス印加前後のサブスレッショルド係数
を比較することによりトンネル膜の膜質を評価するよう
にしても良い。
【００３５】また図１に示す測定用ＭＯＳＦＥＴに替え
て、図７に示す測定用ＭＯＳＦＥＴを用いても良い。図
７において（ａ）はソース・ドレイン方向の断面図、
（ｂ）はソース・ドレイン方向に対して垂直な方向の断
面図である。図７に示す測定用ＭＯＳＦＥＴは、図１の
測定用ＭＯＳＦＥＴからゲート８およびシリコン酸化膜
７を取り除いたものである。
て、図７に示す測定用ＭＯＳＦＥＴを用いても良い。図
７において（ａ）はソース・ドレイン方向の断面図、
（ｂ）はソース・ドレイン方向に対して垂直な方向の断
面図である。図７に示す測定用ＭＯＳＦＥＴは、図１の
測定用ＭＯＳＦＥＴからゲート８およびシリコン酸化膜
７を取り除いたものである。
【００３６】第２の実施形態 図８は第２の実施形態において用いられる測定用ＭＯＳ
ＦＥＴのソース・ドレイン方向に対して垂直な方向の断
面構造を示す図である。図８に示す測定用ＭＯＳＦＥＴ
は、図１に示す測定用ＭＯＳＦＥＴにおいて、チャネル
幅をＷ2 （＞Ｗ1 ）としたもの、すなわち図１４のＭＯ
ＳＦＥＴのチャネル幅より大きくしたものである。
ＦＥＴのソース・ドレイン方向に対して垂直な方向の断
面構造を示す図である。図８に示す測定用ＭＯＳＦＥＴ
は、図１に示す測定用ＭＯＳＦＥＴにおいて、チャネル
幅をＷ2 （＞Ｗ1 ）としたもの、すなわち図１４のＭＯ
ＳＦＥＴのチャネル幅より大きくしたものである。
【００３７】次に図８の測定用ＭＯＳＦＥＴを用いて、
第１の実施形態と同様の評価手順（図２に示す評価手
順）によりサブスレッショルド係数とＤＣストレス印加
時間の関係を求め、トンネル膜の膜質を評価する。
第１の実施形態と同様の評価手順（図２に示す評価手
順）によりサブスレッショルド係数とＤＣストレス印加
時間の関係を求め、トンネル膜の膜質を評価する。
【００３８】図９は図８の測定用ＭＯＳＦＥＴより得ら
れたサブスレッショルド係数とＤＣストレス印加時間の
関係の一例（図中のＢ）を示す図である。尚、比較のた
め、図１の測定用ＭＯＳＦＥＴ（チャネル幅Ｗ1 ）を用
いた場合のサブスレッショルド係数とＤＣストレス印加
時間の関係も同時に示してある（図中のＣ）。
れたサブスレッショルド係数とＤＣストレス印加時間の
関係の一例（図中のＢ）を示す図である。尚、比較のた
め、図１の測定用ＭＯＳＦＥＴ（チャネル幅Ｗ1 ）を用
いた場合のサブスレッショルド係数とＤＣストレス印加
時間の関係も同時に示してある（図中のＣ）。
【００３９】図９から、チャネル幅の大きな図８の測定
用ＭＯＳＦＥＴのほうが、短いＤＣストレス印加時間で
サブスレッショルド係数が変化していることがわかる。
用ＭＯＳＦＥＴのほうが、短いＤＣストレス印加時間で
サブスレッショルド係数が変化していることがわかる。
【００４０】このように上記第２の実施形態によれば、
フラッシュメモリのセルトランジスタよりもチャネル幅
の大きな測定用ＭＯＳＦＥＴを用いることにより、さら
に評価時間を短縮することができる。
フラッシュメモリのセルトランジスタよりもチャネル幅
の大きな測定用ＭＯＳＦＥＴを用いることにより、さら
に評価時間を短縮することができる。
【００４１】尚、図８に示す測定用ＭＯＳＦＥＴからゲ
ート８およびシリコン酸化膜７を取り除いた構造の測定
用ＭＯＳＦＥＴを用いても良い。
ート８およびシリコン酸化膜７を取り除いた構造の測定
用ＭＯＳＦＥＴを用いても良い。
【００４２】第３の実施形態 図１０は第３の実施形態において用いられる測定用半導
体装置のソース・ドレイン方向に対して垂直な方向の断
面構造を示す図である。図１０に示す測定用半導体装置
は、図１に示す測定用ＭＯＳＦＥＴをソース・ドレイン
方向と垂直な方向に複数個並べ、ゲート６とゲート８を
それぞれ共通としたものである。
体装置のソース・ドレイン方向に対して垂直な方向の断
面構造を示す図である。図１０に示す測定用半導体装置
は、図１に示す測定用ＭＯＳＦＥＴをソース・ドレイン
方向と垂直な方向に複数個並べ、ゲート６とゲート８を
それぞれ共通としたものである。
【００４３】次に図１０の測定用半導体装置を用いて、
第１の実施形態と同様の膜質評価手順によりサブスレッ
ショルド係数とＤＣストレス印加時間の関係を求め、ト
ンネル膜の膜質を評価する。
第１の実施形態と同様の膜質評価手順によりサブスレッ
ショルド係数とＤＣストレス印加時間の関係を求め、ト
ンネル膜の膜質を評価する。
【００４４】図１１は図１０の測定用半導体装置により
得られたサブスレッショルド係数とＤＣストレス印加時
間の関係の一例（図中のＤ）を示す図である。尚、比較
のため、図１の測定用ＭＯＳＦＥＴを用いた場合のサブ
スレッショルド係数とＤＣストレス印加時間の関係も同
時に示してある（図中のＣ）。
得られたサブスレッショルド係数とＤＣストレス印加時
間の関係の一例（図中のＤ）を示す図である。尚、比較
のため、図１の測定用ＭＯＳＦＥＴを用いた場合のサブ
スレッショルド係数とＤＣストレス印加時間の関係も同
時に示してある（図中のＣ）。
【００４５】図１１から、複数の測定用ＭＯＳＦＥＴを
並べた図１０の測定用半導体装置のほうが、短いＤＣス
トレス印加時間でサブスレッショルド係数が変化してい
ることがわかる。
並べた図１０の測定用半導体装置のほうが、短いＤＣス
トレス印加時間でサブスレッショルド係数が変化してい
ることがわかる。
【００４６】このように上記第３の実施形態によれば、
測定用ＭＯＳＦＥＴを複数個並べた測定用半導体装置を
用いることにより、さらに評価時間を短縮することがで
きる。
測定用ＭＯＳＦＥＴを複数個並べた測定用半導体装置を
用いることにより、さらに評価時間を短縮することがで
きる。
【００４７】尚、図１０に示す測定用半導体装置に替え
て、図１２に示す測定用半導体装置を用いても良い。図
１２において（ａ）はソース・ドレイン方向の断面図、
（ｂ）はソース・ドレイン方向に対して垂直な方向の断
面図である。図１２に示す測定用ＭＯＳＦＥＴは、図１
０の測定用半導体装置からゲート８およびシリコン酸化
膜７を取り除いたものである。
て、図１２に示す測定用半導体装置を用いても良い。図
１２において（ａ）はソース・ドレイン方向の断面図、
（ｂ）はソース・ドレイン方向に対して垂直な方向の断
面図である。図１２に示す測定用ＭＯＳＦＥＴは、図１
０の測定用半導体装置からゲート８およびシリコン酸化
膜７を取り除いたものである。
【００４８】第４の実施形態 本実施形態は、図１に示す測定用ＭＯＳＦＥＴを用い、
図２に示す膜質評価手順によりサブスレッショルド係数
とＤＣストレス印加時間の関係を求め、トンネル膜の膜
質を評価するものであるが、ＤＣストレス印加条件が第
１の実施形態と異なり、ゲート６に９［Ｖ］の正電圧を
印加する。これにより、サブスレッショルド係数が１０
％増加するＤＣストレス印加時間を第１の実施形態の約
半分以下に短縮することができる。
図２に示す膜質評価手順によりサブスレッショルド係数
とＤＣストレス印加時間の関係を求め、トンネル膜の膜
質を評価するものであるが、ＤＣストレス印加条件が第
１の実施形態と異なり、ゲート６に９［Ｖ］の正電圧を
印加する。これにより、サブスレッショルド係数が１０
％増加するＤＣストレス印加時間を第１の実施形態の約
半分以下に短縮することができる。
【００４９】図１３はトンネル膜に印加される電界Ｅの
逆数とサブスレッショルド係数が１０％増加するＤＣス
トレス印加時間の関係を示すものである。図１３からト
ンネル膜に印加する電界を強くするほど、サブスレッシ
ョルド係数が１０％増加するＤＣストレス印加時間が短
くなることがわかる。
逆数とサブスレッショルド係数が１０％増加するＤＣス
トレス印加時間の関係を示すものである。図１３からト
ンネル膜に印加する電界を強くするほど、サブスレッシ
ョルド係数が１０％増加するＤＣストレス印加時間が短
くなることがわかる。
【００５０】
【発明の効果】以上のように本発明によれば、測定用Ｍ
ＯＳＦＥＴにＤＣストレスを印加し、このときのサブス
レッショルド係数の変化に着目してトンネル膜の膜質を
評価することにより、評価対象ＭＯＳＦＥＴのトンネル
膜の膜質も測定用ＭＯＳＦＥＴのトンネル絶縁膜と同じ
であると推測されるので、評価対象ＭＯＳＦＥＴのトン
ネル膜の膜質評価時間を大幅に短縮することが可能とな
るという効果がある。
ＯＳＦＥＴにＤＣストレスを印加し、このときのサブス
レッショルド係数の変化に着目してトンネル膜の膜質を
評価することにより、評価対象ＭＯＳＦＥＴのトンネル
膜の膜質も測定用ＭＯＳＦＥＴのトンネル絶縁膜と同じ
であると推測されるので、評価対象ＭＯＳＦＥＴのトン
ネル膜の膜質評価時間を大幅に短縮することが可能とな
るという効果がある。
【図１】本発明の第１の実施形態において用いられる測
定用ＭＯＳＦＥＴの断面構造を示す図である。 （ａ） ソース・ドレイン方向の断面図 （ｂ） ソース・ドレイン方向に対して垂直な方向の断
面図
定用ＭＯＳＦＥＴの断面構造を示す図である。 （ａ） ソース・ドレイン方向の断面図 （ｂ） ソース・ドレイン方向に対して垂直な方向の断
面図
【図２】本発明の第１〜第４の実施形態におけるトンネ
ル膜の膜質評価手順を示すフローチャートである。
ル膜の膜質評価手順を示すフローチャートである。
【図３】本発明の第１の実施形態におけるＤＣストレス
印加条件の一例を示す図である。
印加条件の一例を示す図である。
【図４】本発明の第１の実施形態において得られたＶｇ
−Ｉｄ特性の一例を示す図である。
−Ｉｄ特性の一例を示す図である。
【図５】本発明の第１の実施形態において得られたサブ
スレッショルド係数とＤＣストレス印加時間の関係の一
例を示す図である。
スレッショルド係数とＤＣストレス印加時間の関係の一
例を示す図である。
【図６】本発明の第１の実施形態におけるサブスレッシ
ョルド係数の増加量と従来の方法におけるＶｔウインド
の減少量との関係を示す図である。
ョルド係数の増加量と従来の方法におけるＶｔウインド
の減少量との関係を示す図である。
【図７】本発明の第１の実施形態において用いられる別
の測定用ＭＯＳＦＥＴの断面構造を示す図である。
（ａ） ソース・ドレイン方向の断面図 （ｂ） ソース・ドレイン方向に対して垂直な方向の断
面図
の測定用ＭＯＳＦＥＴの断面構造を示す図である。
（ａ） ソース・ドレイン方向の断面図 （ｂ） ソース・ドレイン方向に対して垂直な方向の断
面図
【図８】本発明の第２の実施形態において用いられる測
定用ＭＯＳＦＥＴのソース・ドレイン方向に対して垂直
な方向の断面構造を示す図である。
定用ＭＯＳＦＥＴのソース・ドレイン方向に対して垂直
な方向の断面構造を示す図である。
【図９】本発明の第２の実施形態において得られたサブ
スレッショルド係数とＤＣストレス印加時間の関係の一
例を示す図である。
スレッショルド係数とＤＣストレス印加時間の関係の一
例を示す図である。
【図１０】本発明の第３の実施形態において用いられる
測定用半導体装置のソース・ドレイン方向に対して垂直
な方向の断面構造を示す図である。
測定用半導体装置のソース・ドレイン方向に対して垂直
な方向の断面構造を示す図である。
【図１１】本発明の第３の実施形態において得られたサ
ブスレッショルド係数とＤＣストレス印加時間の関係の
一例を示す図である。
ブスレッショルド係数とＤＣストレス印加時間の関係の
一例を示す図である。
【図１２】本発明の第３の実施形態において用いられる
別の測定用半導体装置の断面構造を示す図である。
（ａ） ソース・ドレイン方向の断面図 （ｂ） ソース・ドレイン方向に対して垂直な方向の断
面図
別の測定用半導体装置の断面構造を示す図である。
（ａ） ソース・ドレイン方向の断面図 （ｂ） ソース・ドレイン方向に対して垂直な方向の断
面図
【図１３】トンネル膜に印加される電界の逆数とサブス
レッショルド係数が１０％増加するＤＣストレス印加時
間の関係を示す図である。
レッショルド係数が１０％増加するＤＣストレス印加時
間の関係を示す図である。
【図１４】フラッシュメモリのセルトランジスタとして
用いられる二重ゲート構造のＭＯＳＦＥＴの断面構造を
示す図である。 （ａ） ソース・ドレイン方向の断面図 （ｂ） ソース・ドレイン方向に対して垂直な方向の断
面図
用いられる二重ゲート構造のＭＯＳＦＥＴの断面構造を
示す図である。 （ａ） ソース・ドレイン方向の断面図 （ｂ） ソース・ドレイン方向に対して垂直な方向の断
面図
【図１５】従来のトンネル膜の膜質評価手順を示すフロ
ーチャートである。
ーチャートである。
１ 単結晶シリコン基板 ２ ドレイン ３ ソース ４ チャネル領域 ５ トンネル膜 ６、８ ゲート ７ シリコン酸化膜 ９ 絶縁膜 １０ 金属配線 １１ フィールド酸化膜 Ｗ1 、Ｗ2 チャネル幅
【手続補正書】
【提出日】平成８年７月１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】フラッシュメモリのデータの書き換えは、
Fowler-Nordheim （以下、ＦＮと呼ぶ）電流により行
い、消去（ＥＲＡＳＥ）はトンネル膜１０５を介してチ
ャネル領域１０４およびソース領域１０３およびドレイ
ン領域１０２から電子を浮遊ゲート１０６に注入するこ
とにより行い、また書き込み（ＷＲＩＴＥ）はトンネル
膜１０５を介して浮遊ゲート１０６からドレイン１０２
へ電子を引き抜くことにより行っている。ＥＲＡＳＥ状
態のＭＯＳＦＥＴのしきい値（以下、Ｖteと呼ぶ）はＷ
ＲＩＴＥ状態のしきい値（以下、Ｖtwと呼ぶ）よりも大
きく、この差Ｖte−ＶtwをＶｔウインドウと呼んでい
る。
Fowler-Nordheim （以下、ＦＮと呼ぶ）電流により行
い、消去（ＥＲＡＳＥ）はトンネル膜１０５を介してチ
ャネル領域１０４およびソース領域１０３およびドレイ
ン領域１０２から電子を浮遊ゲート１０６に注入するこ
とにより行い、また書き込み（ＷＲＩＴＥ）はトンネル
膜１０５を介して浮遊ゲート１０６からドレイン１０２
へ電子を引き抜くことにより行っている。ＥＲＡＳＥ状
態のＭＯＳＦＥＴのしきい値（以下、Ｖteと呼ぶ）はＷ
ＲＩＴＥ状態のしきい値（以下、Ｖtwと呼ぶ）よりも大
きく、この差Ｖte−ＶtwをＶｔウインドウと呼んでい
る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１に記載の膜質評価方法は、半導体基
板と制御ゲート電極の間に浮遊ゲート電極を有し、制御
ゲート電極に直流電圧を印加することにより、半導体基
板から浮遊ゲート電極に電子を注入するＭＯＳＦＥＴに
おいて、前記半導体基板と前記浮遊ゲート電極の間に形
成されるトンネル絶縁膜の膜質評価方法であって、半導
体基板表面に前記ＭＯＳＦＥＴのトンネル絶縁膜と同一
バッチで形成したトンネル絶縁膜とゲート電極をこの順
に積層した測定用ＭＯＳＦＥＴを用い、この測定用ＭＯ
ＳＦＥＴのサブスレッショルド係数を測定する初期測定
工程と、この初期測定済みの測定用ＭＯＳＦＥＴの半導
体基板とゲート電極の間に直流電圧を印加することによ
り、トンネル絶縁膜に所定の直流電界を所定時間加える
ストレス印加工程と、ストレス印加後の測定用ＭＯＳＦ
ＥＴのサブスレッショルド係数を測定する測定工程とを
行い、ストレス印加前後のサブスレッショルド係数の変
化により前記ＭＯＳＦＥＴのトンネル絶縁膜の膜質を評
価することを特徴とする方法である。
に本発明の請求項１に記載の膜質評価方法は、半導体基
板と制御ゲート電極の間に浮遊ゲート電極を有し、制御
ゲート電極に直流電圧を印加することにより、半導体基
板から浮遊ゲート電極に電子を注入するＭＯＳＦＥＴに
おいて、前記半導体基板と前記浮遊ゲート電極の間に形
成されるトンネル絶縁膜の膜質評価方法であって、半導
体基板表面に前記ＭＯＳＦＥＴのトンネル絶縁膜と同一
バッチで形成したトンネル絶縁膜とゲート電極をこの順
に積層した測定用ＭＯＳＦＥＴを用い、この測定用ＭＯ
ＳＦＥＴのサブスレッショルド係数を測定する初期測定
工程と、この初期測定済みの測定用ＭＯＳＦＥＴの半導
体基板とゲート電極の間に直流電圧を印加することによ
り、トンネル絶縁膜に所定の直流電界を所定時間加える
ストレス印加工程と、ストレス印加後の測定用ＭＯＳＦ
ＥＴのサブスレッショルド係数を測定する測定工程とを
行い、ストレス印加前後のサブスレッショルド係数の変
化により前記ＭＯＳＦＥＴのトンネル絶縁膜の膜質を評
価することを特徴とする方法である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】ここで、図１４のＭＯＳＦＥＴにおいて制
御ゲート１０８に１４［Ｖ］の正電圧を印加すると、シ
リコン基板１０１と浮遊電極１０６の間にかかる電圧
は、制御ゲート１０８とシリコン基板１０１の間の電位
差の約０．６倍であるといわれており、この場合は約
８．５［Ｖ］となる。従って、図１の測定用ＭＯＳＦＥ
Ｔにおいてゲート６に８．５［Ｖ］の正電圧を印加した
場合と、図１４のセルトランジスタにおいて制御ゲート
１０８に１４［Ｖ］の正電圧を印加した場合では、トン
ネル膜５とトンネル膜１０５に加えられる直流電界はほ
ぼ等しく、同等の電子注入が行われるものと考えられ
る。
御ゲート１０８に１４［Ｖ］の正電圧を印加すると、シ
リコン基板１０１と浮遊電極１０６の間にかかる電圧
は、制御ゲート１０８とシリコン基板１０１の間の電位
差の約０．６倍であるといわれており、この場合は約
８．５［Ｖ］となる。従って、図１の測定用ＭＯＳＦＥ
Ｔにおいてゲート６に８．５［Ｖ］の正電圧を印加した
場合と、図１４のセルトランジスタにおいて制御ゲート
１０８に１４［Ｖ］の正電圧を印加した場合では、トン
ネル膜５とトンネル膜１０５に加えられる直流電界はほ
ぼ等しく、同等の電子注入が行われるものと考えられ
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】図６は第１の実施形態におけるサブスレッ
ショルド係数の増加量と従来の方法におけるＶｔウイン
ドの減少量との関係を示す図であり、サブスレッショル
ド係数の変化によりトンネル膜の膜質評価を行えること
の根拠を示すものである。
ショルド係数の増加量と従来の方法におけるＶｔウイン
ドの減少量との関係を示す図であり、サブスレッショル
ド係数の変化によりトンネル膜の膜質評価を行えること
の根拠を示すものである。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (8)
- 【請求項１】 半導体基板と制御ゲート電極の間に浮遊
ゲート電極を有し、制御ゲート電極に直流電圧を印加す
ることにより、半導体基板から浮遊ゲート電極に電子を
注入するＭＯＳＦＥＴにおいて、前記半導体基板と前記
浮遊ゲート電極の間に形成されるトンネル絶縁膜の膜質
評価方法であって、 半導体基板表面に前記ＭＯＳＦＥＴのトンネル絶縁膜と
同一バッチで形成したトンネル絶縁膜とゲート電極をこ
の順に積層した測定用ＭＯＳＦＥＴを用い、 この測定用ＭＯＳＦＥＴのサブスレッショルド係数を測
定する初期測定工程と、 初期測定済みの測定用ＭＯＳＦＥＴの半導体基板と第１
のゲート電極の間に直流電圧を印加することにより、ト
ンネル絶縁膜に所定の直流電界を所定時間加えるストレ
ス印加工程と、 ストレス印加後の測定用ＭＯＳＦＥＴのサブスレッショ
ルド係数を測定する測定工程とを行い、 ストレス印加前後のサブスレッショルド係数の変化によ
り前記ＭＯＳＦＥＴのトンネル絶縁膜の膜質を評価する
ことを特徴とするトンネル絶縁膜の膜質評価方法。 - 【請求項２】 前記ストレス印加工程と前記測定工程を
交互に繰り返し行うことを特徴とする請求項１に記載の
トンネル絶縁膜の膜質評価方法。 - 【請求項３】 前記ゲート電極を第１のゲート電極と
し、第１のゲート電極表面に、層間絶縁膜と第２のゲー
ト電極をこの順に積層し、第１のゲート電極と第２のゲ
ート電極を短絡させた測定用ＭＯＳＦＥＴを用いること
を特徴とする請求項１または２に記載のトンネル絶縁膜
の膜質評価方法。 - 【請求項４】 前記測定用ＭＯＳＦＥＴに替えて、フィ
ールド絶縁膜で複数の領域に分離された半導体基板表面
に、前記ＭＯＳＦＥＴのトンネル絶縁膜と同一バッチで
形成されたトンネル絶縁膜とゲート電極をこの順に積層
し、ゲート電極を共通とする複数の測定用ＭＯＳＦＥＴ
を形成した測定用半導体装置を用いることを特徴とする
請求項１または２に記載のトンネル絶縁膜の膜質評価方
法。 - 【請求項５】 前記測定用ＭＯＳＦＥＴに替えて、複数
の領域に分離された半導体基板表面に、前記ＭＯＳＦＥ
Ｔのトンネル膜と同一バッチで形成されたトンネル絶縁
膜と第１のゲート電極と層間絶縁膜と第２のゲート電極
をこの順に積層し、第１のゲート電極と第２のゲート電
極をそれぞれ共通とし、さらに第１のゲート電極と第２
のゲート電極を短絡させた複数の測定用ＭＯＳＦＥＴを
形成した測定用半導体装置を用いることを特徴とする請
求項３に記載のトンネル絶縁膜の膜質評価方法。 - 【請求項６】 前記ストレス印加工程において測定用Ｍ
ＯＳＦＥＴまたは測定用半導体装置のトンネル絶縁膜に
加える直流電界は、前記浮遊ゲート電極への電子注入の
際に前記ＭＯＳＦＥＴのトンネル絶縁膜に加えられる電
界より大きいことを特徴とする請求項１ないし５のいず
れか一つに記載のトンネル絶縁膜の膜質評価方法。 - 【請求項７】 前記測定用ＭＯＳＦＥＴのチャネルを形
成する領域の表面積は、前記ＭＯＳＦＥＴのチャネルを
形成する領域の表面積よりも大きいことを特徴とする請
求項１ないし３のいずれか一つに記載のトンネル絶縁膜
の膜質評価方法。 - 【請求項８】 前記測定用半導体装置の各測定用ＭＯＳ
ＦＥＴのチャネルを形成する領域の表面積は、前記ＭＯ
ＳＦＥＴのチャネルを形成する領域の表面積よりも大き
いことを特徴とする請求項４または５に記載のトンネル
絶縁膜の膜質評価方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8063030A JPH09260613A (ja) | 1996-03-19 | 1996-03-19 | トンネル絶縁膜の膜質評価方法 |
| US08/820,720 US6054351A (en) | 1996-03-19 | 1997-03-18 | Method of evaluating a tunnel insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8063030A JPH09260613A (ja) | 1996-03-19 | 1996-03-19 | トンネル絶縁膜の膜質評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260613A true JPH09260613A (ja) | 1997-10-03 |
Family
ID=13217533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8063030A Pending JPH09260613A (ja) | 1996-03-19 | 1996-03-19 | トンネル絶縁膜の膜質評価方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6054351A (ja) |
| JP (1) | JPH09260613A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339557B1 (en) | 1999-06-02 | 2002-01-15 | Denso Corporation | Charge retention lifetime evaluation method for nonvolatile semiconductor memory |
| JP2002043384A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 層間絶縁膜の評価用ｔｅｇを含む半導体装置とその製造方法及び層間絶縁膜の評価方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11251592A (ja) * | 1998-01-05 | 1999-09-07 | Denso Corp | 炭化珪素半導体装置 |
| TW516151B (en) * | 2002-01-11 | 2003-01-01 | Macronix Int Co Ltd | Test device and method of flash memory tunnel oxide |
| CN104617080B (zh) * | 2013-11-05 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 测试键结构及其形成方法 |
| CN116224003B (zh) * | 2022-12-26 | 2023-11-14 | 重庆大学 | Mos型半导体器件的阈值电压稳定性测试电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4243937A (en) * | 1979-04-06 | 1981-01-06 | General Instrument Corporation | Microelectronic device and method for testing same |
| JPH0388370A (ja) * | 1989-08-31 | 1991-04-12 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPH04278554A (ja) * | 1991-03-07 | 1992-10-05 | Fujitsu Ltd | 半導体装置の電界加速試験方法 |
| EP0595775B1 (en) * | 1992-10-29 | 1999-07-28 | STMicroelectronics S.r.l. | Method of evaluating the dielectric layer of nonvolatile EPROM, EEPROM and flash-EEPROM memories |
-
1996
- 1996-03-19 JP JP8063030A patent/JPH09260613A/ja active Pending
-
1997
- 1997-03-18 US US08/820,720 patent/US6054351A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339557B1 (en) | 1999-06-02 | 2002-01-15 | Denso Corporation | Charge retention lifetime evaluation method for nonvolatile semiconductor memory |
| JP2002043384A (ja) * | 2000-07-24 | 2002-02-08 | Mitsubishi Electric Corp | 層間絶縁膜の評価用ｔｅｇを含む半導体装置とその製造方法及び層間絶縁膜の評価方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6054351A (en) | 2000-04-25 |
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Legal Events
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050726 |
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| A521 | Request for written amendment filed |
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