JPS6129471B2 - - Google Patents
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- JPS6129471B2 JPS6129471B2 JP53051019A JP5101978A JPS6129471B2 JP S6129471 B2 JPS6129471 B2 JP S6129471B2 JP 53051019 A JP53051019 A JP 53051019A JP 5101978 A JP5101978 A JP 5101978A JP S6129471 B2 JPS6129471 B2 JP S6129471B2
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- JP
- Japan
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- voltage
- gate
- mnosfet
- potential
- channel
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- 238000001514 detection method Methods 0.000 description 16
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Classifications
-
- G—PHYSICS
- G04—HOROLOGY
- G04C—ELECTROMECHANICAL CLOCKS OR WATCHES
- G04C10/00—Arrangements of electric power supplies in time pieces
- G04C10/04—Arrangements of electric power supplies in time pieces with means for indicating the condition of the power supply
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electric Clocks (AREA)
- Electromechanical Clocks (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
本発明は電子時計等に用いられる、電位検出用
素子に関するものである。
素子に関するものである。
第１図は従来の電位検出用回路ブロツクを示
す。従来は電源電圧１の電位検出素子として、例
えばＰ型エンハンスメント電界効果トランジスタ
２を介して負荷抵抗３を接続し、MOSトランジ
スタ２のON、OFFによつて、MOSトランジスタ
のオン抵抗と負荷抵抗３の抵抗比によつて、出力
電圧４を検出して来た。しかしこの従来の電位検
出方式では、電位検出レベルがON、OFF時の二
状態に対応した値しか検出できず、電位の変動を
厳密に検出することは不可能であつた。従つて
MOS電界効果トランジスタのしきい値電圧を変
えたものを数個配列し、各しきい値電圧に対応し
た電位検出レベルを設けることで、電位検出レベ
ルを増し、電位の厳密な検出をとる手段がとられ
てきた。
す。従来は電源電圧１の電位検出素子として、例
えばＰ型エンハンスメント電界効果トランジスタ
２を介して負荷抵抗３を接続し、MOSトランジ
スタ２のON、OFFによつて、MOSトランジスタ
のオン抵抗と負荷抵抗３の抵抗比によつて、出力
電圧４を検出して来た。しかしこの従来の電位検
出方式では、電位検出レベルがON、OFF時の二
状態に対応した値しか検出できず、電位の変動を
厳密に検出することは不可能であつた。従つて
MOS電界効果トランジスタのしきい値電圧を変
えたものを数個配列し、各しきい値電圧に対応し
た電位検出レベルを設けることで、電位検出レベ
ルを増し、電位の厳密な検出をとる手段がとられ
てきた。
一般にMOS電界効果トランジスタのしきい値
電圧ＶthはＶth＝（qNFB＋ＱB）ｔOX／ε＋２φF
＋φMSで表わされる。ＮFB；単位面積当りの有効
表面電荷数、ＱB；チヤネル空乏層に伴なう単位
面積当りのバルク電荷、ｔOX；ゲート絶縁膜厚、
ε；ゲート絶縁膜の誘電率、φF；基板シリコン
のフエルミレベル、φMS；ゲート電極とシリコン
基板の仕事函数差。
電圧ＶthはＶth＝（qNFB＋ＱB）ｔOX／ε＋２φF
＋φMSで表わされる。ＮFB；単位面積当りの有効
表面電荷数、ＱB；チヤネル空乏層に伴なう単位
面積当りのバルク電荷、ｔOX；ゲート絶縁膜厚、
ε；ゲート絶縁膜の誘電率、φF；基板シリコン
のフエルミレベル、φMS；ゲート電極とシリコン
基板の仕事函数差。
MOS電界効果トランジスタのしきい値電圧
を、決定する要因は数多くあるが、製造工程面で
しきい値電圧を変える手段としてとられているの
は、一般にはゲート酸化膜厚、基板濃度、ゲート
絶縁膜の誘電率等を変化させることで行つて来
た。しかしながら同一ICチツプ内に、異なつた
しきい値電圧を得るためには、例えば基板濃度を
変える場合を例にとると、マスク合せ工程を重ね
てその都度、イオン注入量を変え、基板表面濃度
を変化させて異なつたしきい値電圧を得る手段
や、チヤネル部分のゲート酸化膜下の空乏層中に
異なつたドーズ量の不純物イオン等を打込むチヤ
ネルドープ方法などの手段がとられている。しか
しながらこれらの方法は、マスク合せ工程回数が
非常に増し、工程が複雑で作業性が著しく悪く、
又熱履歴等も増す為、再現性が悪く歩留り向上に
問題が生じるという欠点があつた。
を、決定する要因は数多くあるが、製造工程面で
しきい値電圧を変える手段としてとられているの
は、一般にはゲート酸化膜厚、基板濃度、ゲート
絶縁膜の誘電率等を変化させることで行つて来
た。しかしながら同一ICチツプ内に、異なつた
しきい値電圧を得るためには、例えば基板濃度を
変える場合を例にとると、マスク合せ工程を重ね
てその都度、イオン注入量を変え、基板表面濃度
を変化させて異なつたしきい値電圧を得る手段
や、チヤネル部分のゲート酸化膜下の空乏層中に
異なつたドーズ量の不純物イオン等を打込むチヤ
ネルドープ方法などの手段がとられている。しか
しながらこれらの方法は、マスク合せ工程回数が
非常に増し、工程が複雑で作業性が著しく悪く、
又熱履歴等も増す為、再現性が悪く歩留り向上に
問題が生じるという欠点があつた。
本発明はこれらの欠点を除去する為に、マスク
合せや熱履歴工程を増すことなしに、電子時計内
の電池等の電位の変動を厳密に検知できる、電位
検出素子を内蔵した電子時計を提供するものであ
る。
合せや熱履歴工程を増すことなしに、電子時計内
の電池等の電位の変動を厳密に検知できる、電位
検出素子を内蔵した電子時計を提供するものであ
る。
以下図面に基づき説明する。第２図は一般的な
不揮発性ＰチヤネルMNOS（金属−窒化膜−酸化
膜−シリコン）FETの断面図、第３図はしきい
値電圧Ｖthとゲート印加電圧ＶGのヒステリシス
特性曲線を示す。
不揮発性ＰチヤネルMNOS（金属−窒化膜−酸化
膜−シリコン）FETの断面図、第３図はしきい
値電圧Ｖthとゲート印加電圧ＶGのヒステリシス
特性曲線を示す。
ここで５は金属電極（Al等）、６は窒化膜、７
は極薄酸化膜、８はシリコン基板、９はゲート電
極端子、１０はソース電極端子、１１はドレイン
電極端子である。
は極薄酸化膜、８はシリコン基板、９はゲート電
極端子、１０はソース電極端子、１１はドレイン
電極端子である。
一般的に不揮発性MNOS記憶素子は、ゲート電
極端子９に、ソース電極１０、ドレイン電極１
１、Si基板８に対して、正電圧を印加することに
より、極薄酸化膜７を通して例えばトンネリング
現象を起させ、極薄酸化膜７と窒化膜６の界面の
トラツプセンターに、電子を注入し、従つてこの
注入電子の為シリコン基板８は正電荷を誘起され
る為、例えば不揮発性ＰチヤネルMNOSFETの
場合はデプレツシヨンモードを示す“０”状態
と、反対にシリコン基板８に電子を追いやること
によつて、極薄酸化膜７と窒化膜６の界面に、実
効的に正電荷をトラツプすることによつて得られ
る、Ｐチヤンネルエンハンスメントモードを示す
“１”状態の２つの状態が得られる。
極端子９に、ソース電極１０、ドレイン電極１
１、Si基板８に対して、正電圧を印加することに
より、極薄酸化膜７を通して例えばトンネリング
現象を起させ、極薄酸化膜７と窒化膜６の界面の
トラツプセンターに、電子を注入し、従つてこの
注入電子の為シリコン基板８は正電荷を誘起され
る為、例えば不揮発性ＰチヤネルMNOSFETの
場合はデプレツシヨンモードを示す“０”状態
と、反対にシリコン基板８に電子を追いやること
によつて、極薄酸化膜７と窒化膜６の界面に、実
効的に正電荷をトラツプすることによつて得られ
る、Ｐチヤンネルエンハンスメントモードを示す
“１”状態の２つの状態が得られる。
本発明は、不揮発性MNOSFETに於いて、ゲ
ート電極端子９に異なつた印加電圧又は印加時間
をかけることにより極薄酸化膜７と窒化膜６の界
面のトラツプセンターに蓄積される電荷量を可変
にし、異なつたしきい値電圧の不揮発性
MNOSFETを得ることを特徴とするものであ
る。一般に不揮発性MNOSFETに於いて、窒化
膜と酸化膜の界面にもともと存在していた電荷量
をQ1（０）、ゲート部に電圧印加後、窒化膜一酸
化膜界面トラツプ準位に蓄積した電荷量をQ1と
すると、この時界面電荷の変化量△Q1＝Q1−Q1
（０）に対応して、MNOSFETのしきい値電圧Ｖt
hは△Ｖth＝△Q1ｄＮ／εＮだけ変化する。ここでｄN； 窒化膜の厚み、εN；窒化膜の誘電率。
ート電極端子９に異なつた印加電圧又は印加時間
をかけることにより極薄酸化膜７と窒化膜６の界
面のトラツプセンターに蓄積される電荷量を可変
にし、異なつたしきい値電圧の不揮発性
MNOSFETを得ることを特徴とするものであ
る。一般に不揮発性MNOSFETに於いて、窒化
膜と酸化膜の界面にもともと存在していた電荷量
をQ1（０）、ゲート部に電圧印加後、窒化膜一酸
化膜界面トラツプ準位に蓄積した電荷量をQ1と
すると、この時界面電荷の変化量△Q1＝Q1−Q1
（０）に対応して、MNOSFETのしきい値電圧Ｖt
hは△Ｖth＝△Q1ｄＮ／εＮだけ変化する。ここでｄN； 窒化膜の厚み、εN；窒化膜の誘電率。
ここで界面に蓄積する電荷量△Q1はゲート印
加電圧と時間の函数である。従つて本発明に於い
て、不揮発性MNOSFETのゲート印加又は印加
時間を可変にしておけば、窒化膜−酸化膜界面ト
ラツプ準位への注入電荷量を変えることができ、
更に注入電荷量に応じてシリコン基板への誘起電
荷量が異なる為、MNOSFETに於いては、異な
つたしきい値電圧のMNOSFETを設計すること
が可能であるばかりか不揮発性である為各異なつ
たしきい値電圧を維持できる。従つて本方法によ
れば、複雑なマスク合せ工程を経ることがなく、
同一ICチツプ内のMNOSFETのゲート印加電圧
又はゲート印加時間を変えることで容易に、不揮
発的にしきい値電圧の異なるMNOSFETを多数
個製造できる。従つて時計内の電位検出レベルを
多段に設けることができ、電位の変動を厳密に検
知することが可能である。
加電圧と時間の函数である。従つて本発明に於い
て、不揮発性MNOSFETのゲート印加又は印加
時間を可変にしておけば、窒化膜−酸化膜界面ト
ラツプ準位への注入電荷量を変えることができ、
更に注入電荷量に応じてシリコン基板への誘起電
荷量が異なる為、MNOSFETに於いては、異な
つたしきい値電圧のMNOSFETを設計すること
が可能であるばかりか不揮発性である為各異なつ
たしきい値電圧を維持できる。従つて本方法によ
れば、複雑なマスク合せ工程を経ることがなく、
同一ICチツプ内のMNOSFETのゲート印加電圧
又はゲート印加時間を変えることで容易に、不揮
発的にしきい値電圧の異なるMNOSFETを多数
個製造できる。従つて時計内の電位検出レベルを
多段に設けることができ、電位の変動を厳密に検
知することが可能である。
第４図は本発明に使われたＰチヤネル
MNOSFETのゲート印加電圧を変えた場合の実
施例を示し、イ図はゲート電極９にシリコン基板
８、ソース電極１０、ドレイン電極１１に対して
正電圧V1（例えば＋25V）を印加した例で、チヤ
ネル部分のシリコン基板８から電子が、極薄酸化
膜７を通してトンネリング現象を起こし、窒化膜
６と極薄酸化膜７の界面のトラツプ準位に、捕獲
され、その為シリコン基板８に正電荷を誘起し、
Ｎのシリコン基板８の表面は反転しＰチヤネル
MNOSFETはデプレツシヨンモードを示す。更
にこのMNOSFETに、電位が｜ＶG1｜＜｜ＶG2｜
＜｜ＶG3｜の関係にある負の印加電圧をゲート電
極９に印加した場合の例を第４図ロ，ハ，ニに示
す。ゲート電極９に負電荷を印加すると、トラツ
プ準位に捕獲された電子はシリコン基板に追いや
られ、ついにはＰチヤネルMNOSFETはエンハ
ンスメントモードを示すようになり、かつゲート
に印加する異る負電圧ＶG1，ＶG2，ＶG3によつ
て、各々異なつたしきい値電圧をもつ
MNOSFETが得られ、又この状たいはかなりの
ゲート部正電圧印加時まで不揮発的に維持でき
る。
MNOSFETのゲート印加電圧を変えた場合の実
施例を示し、イ図はゲート電極９にシリコン基板
８、ソース電極１０、ドレイン電極１１に対して
正電圧V1（例えば＋25V）を印加した例で、チヤ
ネル部分のシリコン基板８から電子が、極薄酸化
膜７を通してトンネリング現象を起こし、窒化膜
６と極薄酸化膜７の界面のトラツプ準位に、捕獲
され、その為シリコン基板８に正電荷を誘起し、
Ｎのシリコン基板８の表面は反転しＰチヤネル
MNOSFETはデプレツシヨンモードを示す。更
にこのMNOSFETに、電位が｜ＶG1｜＜｜ＶG2｜
＜｜ＶG3｜の関係にある負の印加電圧をゲート電
極９に印加した場合の例を第４図ロ，ハ，ニに示
す。ゲート電極９に負電荷を印加すると、トラツ
プ準位に捕獲された電子はシリコン基板に追いや
られ、ついにはＰチヤネルMNOSFETはエンハ
ンスメントモードを示すようになり、かつゲート
に印加する異る負電圧ＶG1，ＶG2，ＶG3によつ
て、各々異なつたしきい値電圧をもつ
MNOSFETが得られ、又この状たいはかなりの
ゲート部正電圧印加時まで不揮発的に維持でき
る。
第５図はゲート部の負の印加電圧をＶG1，ＶG
２，ＶG3、に変えた場合の（ＶG−Ｖth）ヒステ
リシス特性曲線を示す。ＶG1，ＶG2，ＶG3に対応
した各々のＶth(1)，Ｖth(2)，Ｖth(3)を得ることがで
きる。又ゲート印加時間を変えることによつて
も、全く同様にしきい値電圧の異なる
MNOSFETを得ることができる。本方法はＰチ
ヤネルのMNOSFETについて述べたが、全く同
様にＮチヤネルの場合も行なえ、又他のMAOS
等の記憶素子についても同様に得ることができ
る。
２，ＶG3、に変えた場合の（ＶG−Ｖth）ヒステ
リシス特性曲線を示す。ＶG1，ＶG2，ＶG3に対応
した各々のＶth(1)，Ｖth(2)，Ｖth(3)を得ることがで
きる。又ゲート印加時間を変えることによつて
も、全く同様にしきい値電圧の異なる
MNOSFETを得ることができる。本方法はＰチ
ヤネルのMNOSFETについて述べたが、全く同
様にＮチヤネルの場合も行なえ、又他のMAOS
等の記憶素子についても同様に得ることができ
る。
第６図は実際の電子時計に応用した実施例であ
る。１２，１３，１４は各々しきい値電圧が異な
るＰチヤネルMNOSFETを示すV15は検出電位、
１６１，１６２，１６３，１７１，１７２，１７
３は固定抵抗、V18は読み出し固定電圧、１９，
２０，２１は記憶ブロツク、２２はドライバー２
３，２４，２５は表示部を示す。
る。１２，１３，１４は各々しきい値電圧が異な
るＰチヤネルMNOSFETを示すV15は検出電位、
１６１，１６２，１６３，１７１，１７２，１７
３は固定抵抗、V18は読み出し固定電圧、１９，
２０，２１は記憶ブロツク、２２はドライバー２
３，２４，２５は表示部を示す。
しきい値電圧がＶth(12)＜Ｖth(13)＜Ｖth(14)の関
係にあるＰチヤネルMNOSFET１２，１３，１
４のゲート部に、検出電位（例えば−1.7V）が
かかると各MNOSFETは導通状態になり各記憶
ブロツク１９，２０，２１に“Ｈ”が記憶され、
論理回路ドライバー２２を経て、時間内の表示部
２３のみに表示される。
係にあるＰチヤネルMNOSFET１２，１３，１
４のゲート部に、検出電位（例えば−1.7V）が
かかると各MNOSFETは導通状態になり各記憶
ブロツク１９，２０，２１に“Ｈ”が記憶され、
論理回路ドライバー２２を経て、時間内の表示部
２３のみに表示される。
又検出電位が下がるとMNOSFET１４は、非
導通状態になり記憶ブロツク２１に“Ｌ”が記憶
され、一方MNOSFET１２，１３のみ導通状態
の為、記憶ブロツク１９，２０は“Ｈ”を記憶
し、論理回路ドライバー２２を介して表示部２４
のみに表示される。
導通状態になり記憶ブロツク２１に“Ｌ”が記憶
され、一方MNOSFET１２，１３のみ導通状態
の為、記憶ブロツク１９，２０は“Ｈ”を記憶
し、論理回路ドライバー２２を介して表示部２４
のみに表示される。
同様に更に検出電位が下がると、MNOSFET
１９のみ導通状態となり同様に表示部２５のみに
表示される。
１９のみ導通状態となり同様に表示部２５のみに
表示される。
以上の説明により明らかの様に本発明によれ
ば、製造工程での複雑なマスク合せ工程の繰返し
や、熱履歴を増すこともなく、MNOSFETのゲ
ート印加電圧を可変にすることにより、同一IC
チツプ内にしきい値電圧の異なるMNOSFET
を、同時にかつ容易に製造でき、かつこの記憶素
子はこの状態を不揮発的に維持できる。以上によ
り本発明によればこのしきい値電圧の異なる
MNOSFETを数個、時計内に設ければ、時計内
の電位の変動を厳密に検知できるばかりか、製造
工程が非常に簡略化し、その効果が非常に大であ
る。
ば、製造工程での複雑なマスク合せ工程の繰返し
や、熱履歴を増すこともなく、MNOSFETのゲ
ート印加電圧を可変にすることにより、同一IC
チツプ内にしきい値電圧の異なるMNOSFET
を、同時にかつ容易に製造でき、かつこの記憶素
子はこの状態を不揮発的に維持できる。以上によ
り本発明によればこのしきい値電圧の異なる
MNOSFETを数個、時計内に設ければ、時計内
の電位の変動を厳密に検知できるばかりか、製造
工程が非常に簡略化し、その効果が非常に大であ
る。
第１図は基本的な電位検出回路図、第２図は基
本的なＰチヤネルMNOSFETの断面図、第３図
は典型的なMNOSFETの（Ｖth−ＶG）ヒステリ
シスカーブを示す曲線図、第４図イは本発明のＰ
チヤネルMNOSFETのゲート部に正電圧を印加
した場合の断面図、第４図ロ，ハ，ニはゲート部
に負電圧をかけた状態の断面図、第５図は負電圧
を印加した場合の（Ｖth−ＶG）ヒステリシスカ
ーブを示す曲線図、第６図は時計内に組込んだ場
合の実際の応用例を示す構成図である。 １……電源、２……MOS電界効果トランジス
タ、３……固定抵抗、４……出力電位、５……
Al電極、６……窒化膜、７……極薄酸化膜、８
……Si基板、９……ゲート端子、１０……ソース
電極、１１……ドレイン電極、１２，１３，１４
……しきい値の異なるMNOSFET、１５……検
出電位、１６，１７……固定抵抗、V18……読み
出し固定電圧、１９，２０，２１……記憶ブロツ
ク、２２……ドライバー、２３，２４，２５……
表示部。
本的なＰチヤネルMNOSFETの断面図、第３図
は典型的なMNOSFETの（Ｖth−ＶG）ヒステリ
シスカーブを示す曲線図、第４図イは本発明のＰ
チヤネルMNOSFETのゲート部に正電圧を印加
した場合の断面図、第４図ロ，ハ，ニはゲート部
に負電圧をかけた状態の断面図、第５図は負電圧
を印加した場合の（Ｖth−ＶG）ヒステリシスカ
ーブを示す曲線図、第６図は時計内に組込んだ場
合の実際の応用例を示す構成図である。 １……電源、２……MOS電界効果トランジス
タ、３……固定抵抗、４……出力電位、５……
Al電極、６……窒化膜、７……極薄酸化膜、８
……Si基板、９……ゲート端子、１０……ソース
電極、１１……ドレイン電極、１２，１３，１４
……しきい値の異なるMNOSFET、１５……検
出電位、１６，１７……固定抵抗、V18……読み
出し固定電圧、１９，２０，２１……記憶ブロツ
ク、２２……ドライバー、２３，２４，２５……
表示部。
Claims (1)
- 【特許請求の範囲】 １ 電子時計に於いて、不揮発性記憶素子を複数
個設け、該不揮発性記憶素子のしきい値電圧をそ
れぞれ異なる値に設定し、該複数の不揮発性素子
のゲートを検出電位に接続し、前記複数の不揮発
性素子の出力端に記憶手段を接続し、該記憶手段
からの論理信号を表示手段に印加して、電池電圧
を検出することを特徴とする電子時計。 ２ 不揮発性記憶素子は、該不揮発性記憶素子の
トラツプセンターヘの注入電荷量を変えて、しき
い値電圧を可変にできる半導体素子であることを
特徴とする特許請求の範囲第１項記載の電子時
計。 ３ 不揮発性記憶素子は、アナログ電位量をデイ
ジタルデータに変換する半導体素子であることを
特徴とする特許請求の範囲第１項記載の電子時
計。 ４ 不揮発性記憶素子は、Ｐチヤネル又はＮチヤ
ネル構造を有することを、特徴とする特許請求の
範囲第１項記載の電子時計。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101978A JPS54143267A (en) | 1978-04-28 | 1978-04-28 | Electronic watch |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5101978A JPS54143267A (en) | 1978-04-28 | 1978-04-28 | Electronic watch |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54143267A JPS54143267A (en) | 1979-11-08 |
| JPS6129471B2 true JPS6129471B2 (ja) | 1986-07-07 |
Family
ID=12875072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5101978A Granted JPS54143267A (en) | 1978-04-28 | 1978-04-28 | Electronic watch |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54143267A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3635681B2 (ja) * | 1994-07-15 | 2005-04-06 | ソニー株式会社 | バイアス回路の調整方法、電荷転送装置、及び電荷検出装置とその調整方法 |
| JP4645764B2 (ja) * | 2009-12-02 | 2011-03-09 | ソニー株式会社 | 固体撮像装置 |
| JP5955749B2 (ja) * | 2012-11-19 | 2016-07-20 | シチズンホールディングス株式会社 | 電子回路および電子機器 |
-
1978
- 1978-04-28 JP JP5101978A patent/JPS54143267A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54143267A (en) | 1979-11-08 |
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