JP2003092370A - 不揮発性メモリ装置の消去方法。 - Google Patents
不揮発性メモリ装置の消去方法。Info
- Publication number
- JP2003092370A JP2003092370A JP2002175092A JP2002175092A JP2003092370A JP 2003092370 A JP2003092370 A JP 2003092370A JP 2002175092 A JP2002175092 A JP 2002175092A JP 2002175092 A JP2002175092 A JP 2002175092A JP 2003092370 A JP2003092370 A JP 2003092370A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- region
- erasing
- bulk
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
Abstract
て、ソースおよびドレイン領域に、互いに異なるレベル
の電圧を、スイッチングしながら、印加する。これによ
って、消去動作の間に、ソース領域およびドレイン領域
の各々にホール注入ピークが示されるようになり、ま
た、ソース領域およびドレイン領域の間の電圧差によっ
て、チャネル側面方向へのホール注入成分が追加され
て、全体的に均一かつ速い消去動作が可能になる。
Description
関するものであって、さらに詳細には不揮発性メモリ装
置の消去方法に関するものである。
ム可能な読み出し専用メモリ(EEPROM)半導体装
置は、浮遊ゲートEEPROMと、ポリシリコン/遮断
酸化膜/シリコン窒化膜/トンネル酸化膜/半導体(SO
NOS:polysilicon/blocking
oxide/silicon nitride/tunn
el oxide/semiconductor)EE
PROMとの二分野に大別される。
ートであるポリシリコンに貯蔵したり、窒化膜に捕獲し
たりして、しきい電圧(threshold volt
age)を高めたり、低めたりして、プログラム(また
は書き込み)動作を遂行する。読み出し電圧(read
voltage:Vr)を印加して、チャネルに流れ
る電流をセンシング回路を用いて感知して、特定セルに
対して読み出し動作を遂行する。また、ポリシリコンま
たは窒化膜に貯蔵された電荷を除去することによって、
消去動作を遂行する。
いて、消去動作は貯蔵された情報を変更する場合に遂行
される。従って、素子の信頼性を確保するためには、貯
蔵された電荷がチャネル全領域に亘って完全かつ均一に
除去されることが必要である。そうでないと、書き込み
および消去動作が繰り返されることによって、窒化膜に
電荷が続けて蓄積されて、しきい電圧が変わるようにな
り、これによって読み出し動作において誤動作を誘発す
るようになるからである。
SONOS EEPROM装置のプログラム方法を、添
付した図面を参照して説明する。
S EEPROM装置のメモリセルの一つを概略的に示
す半導体基板の断面図であって、プログラム動作時に印
加される電圧を示しており、図2は、図1のメモリセル
であって、従来の一方法によって消去動作時に印加する
電圧を示しており、図3は、図1のメモリセルであっ
て、従来のまた別の一方法によって消去動作時に印加す
る電圧を示す。図4は、図3での印加した電圧を示す電
圧印加波形図であって、横軸は時間を、縦軸は電圧を示
す。
−型バルク10、前記p−型バルク10内に所定の距離
を置いて形成されたドレイン領域12およびソース領域
14、前記ドレイン領域12およびソース領域14の間
に形成されたチャネル領域13、前記チャネル領域13
上に形成されたトンネル酸化膜16/窒化膜18/遮断酸
化膜20からなるONO膜22、そして前記ONO膜2
2上に形成されたポリシリコンゲート電極24からな
る。従来技術によるSONOS EEPROM装置のプ
ログラム方法は、前記ゲート電極24にプログラム電圧
Vppを印加し、残りの端子であるソース領域14、ド
レイン領域12およびp−バルク10は金属コンタクト
を通じて接地させる。このような電圧印加条件による
と、電荷が薄いトンネル酸化膜16をF−Nトンネリン
グ(Fowler−Nordheim tunneling)によって窒化膜1
8内に捕獲される。これによって、メモリセルがプログ
ラムされる。
を、図2、図3、そして図4を参照して説明する。図2
は、従来技術によるEEPROM装置のプログラム方法におい
て、トランジスタの端子別の電圧印加を概略的に示す断
面図である。従来技術によるSONOS EEPROM
装置の消去方法において、第1の方法は、図2に示した
ように、ゲート電極24にマイナスプログラム電圧−V
ppを印加し、残り端子であるドレイン領域12、ソー
ス領域14、およびp−バルクはプログラム時と同じよ
うに接地させる。このようにして、p−バルク10から
トンネル酸化膜16にホール(正孔:hole)が注入
されて、窒化膜18に捕獲された電子を補償させること
によって、消去動作が行われる。しかし、この方法の問
題点は、マイナス電圧−Vppをゲート電極24に印加
しなければならないことである。このようなマイナス電
圧を形成して印加するのには困難なことが多い。n−チ
ャネルにおいて、マイナス電圧を生成するための新しい
回路が必要であり、また、このような新しい回路は追加
的な面積を占めるので、高集積化の障害になる。
別の消去方法において、トランジスタの端子別の電圧印
加を概略的に示す断面図である。図4は、図3に対応す
る電圧波形図である。マイナス電圧印加を避けるための
方法として、ポケット−ウェルを形成して、そこに電圧
を印加する方法があり、図3および図4に示している。
図3に示したように、n−型バルク10にポケット−p
ウェル11を別途形成する。ポケットpウェル11を形
成する場合には、消去方法として、ゲート電極24は接
地させ、残り端子であるソース領域14、ドレイン領域
12、ポケットp−ウェル11、そしてn−型バルク1
0には金属コンタクトを通じて消去電圧Vppを印加す
る。そして、これによる電圧印加方法を図4に概略的に
示している。このような方法は、ポケットp−ウェル1
1を別途作らなければならないので、工程が複雑にな
り、工程コストも増加するようになる。
NOS EEPROM装置のまた別の消去方法におい
て、ゲート電極およびバルクは接地させて、ソースおよ
びドレイン領域に同一な消去電圧を印加する方法があ
る。この場合には、チャネル両側、即ち、ソース領域お
よびドレイン領域で生成された高いエネルギーを有する
正孔、いわゆるホットホール(hot hole)が、
垂直方向に、即ち、ソース領域とゲート電極との接合
面、及びドレイン領域とゲート電極との接合面に、注入
されるので、チャネル中心部では消去動作があまり行わ
れない。従って、書き込み/消去サイクルを遂行するに
つれて、チャネル中心部の上部の窒化膜内には、捕獲さ
れた電子が消去されないまま持続的に重ね合わさって残
るようになり、結果的には、しきい電圧を高めてセンシ
ングマージンを低下させるようになる。
を解決するために提案されたものであって、マイナス電
圧を印加せず、そして、ポケットウェル工程がなく、チ
ャネル全領域において信頼性ある消去動作を可能にする
新しい不揮発性メモリ装置の消去方法を提供することで
ある。
ための望ましい不揮発性メモリ装置の消去方法による
と、不揮発性メモリセルは、第1導電型のバルク領域、
前記第1導電型のバルク領域に互いに離れて形成された
第2導電型の第1不純物拡散領域および第2導電型の第
2不純物拡散領域、前記第1不純物拡散領域および第2
不純物拡散領域の間のチャネル領域上に形成された電荷
貯蔵膜質、および前記電荷貯蔵膜質上に形成された導電
性電極、からなり、消去動作を遂行するために、消去時
間の間に、前記バルク領域に、最低レベルを有するバル
ク電圧を印加する。そして、前記消去時間の間に、前記
導電性電極に、前記バルク電圧と同一またはより高い電
圧レベルを有するゲート電圧を印加する。また、前記消
去時間の間に、前記第1不純物拡散領域に、前記ゲート
電圧より高い電圧レベルを有する第1電気信号を印加
し、前記消去時間の間に、前記第2不純物拡散領域に、
前記ゲート電圧より高く、前記第1電気信号とは異なる
電圧レベルを有する第2電気信号を印加する。
膜質は、順次に積層されたトンネル酸化膜、電荷貯蔵窒
化膜および遮断酸化膜からなるONO膜である。
型はp型であり、前記第2導電型はn型であり、前記第
1不純物拡散領域および第2不純物拡散領域は各々ソー
ス領域およびドレイン領域(またはドレイン領域および
ソース領域)であり、前記導電型電極はゲート電極であ
る。
信号は、前記ゲート電圧より高く、互いに異なる電圧レ
ベルを有する第1電圧および第2電圧が少なくとも一回
スイッチングされる電圧波形である。この時に、さらに
望ましくは、前記第1電気信号が前記第1電圧を維持す
る間には、前記第2電気信号は前記第2電圧を維持し、
前記第1電気信号が前記第2電圧を維持する間には、前
記第2電気信号は前記第1電圧を維持する。一つの実施
形態において、前記第1電圧および前記第2電圧は、各
々、2乃至6V、および10Vであり、前記ゲート電圧
および前記バルク電圧は各々0Vである。
ましい不揮発性メモリ装置の消去方法によると、第1導
電型のバルク領域、前記バルク領域上に形成されたゲー
ト電極、および前記ゲート電極の両側のバルク領域に形
成された第2導電型のソース領域およびドレイン領域、
からなるメモリセル、を有する不揮発性メモリ装置の消
去方法において、消去時間の間に、前記ソース領域およ
びドレイン領域に互いに異なるレベルの電圧を少なくと
も一回以上スイッチングさせて印加することを特徴とす
る。
ン領域には、互いに異なる大きさの電圧レベルをスイッ
チングさせて印加する。従って、消去動作の間に、ソー
ス領域およびドレイン領域の各々においてホール注入ピ
ークを示すようになり、またソース領域およびドレイン
領域の間の電圧差によって、チャネル側面方向へのホー
ル注入成分も追加されて、全体的に均一かつ速い消去動
作を実施することができる。
発明の望ましい実施形態を詳細に説明する。本発明は、
不揮発性メモリ装置の消去方法に関するものであって、
SONOSEEPROM装置を一実施形態として説明す
る。しかし、浮遊ゲートEEPROM装置にも同じよう
に適用できる。また、SONOS EEPROM装置の
n−型チャネルのみについて説明するが、同一な発明的
思想内でp−型チャネルにも適用できる。
ROM装置を構成する、プログラムされた一つのメモリ
セルトランジスタ500に、消去電圧を印加した状態を
概略的に示す図である。図5を参照すると、前記メモリ
セルトランジスタ500は、p−型のバルク100、前
記p−型バルク100内に所定の距離を置いて形成され
た第1不純物拡散領域120および第2不純物拡散領域
140、前記不純物拡散領域120、140の間に形成
されたn−型チャネル領域130、前記n−型チャネル
領域130上に形成された電荷貯蔵膜質220、および
前記電荷貯蔵膜質220上に形成された導電性電極24
0、で形成されている。具体的には、前記電荷貯蔵膜質
220は、トンネル酸化膜160、電荷貯蔵窒化膜18
0、及び遮断酸化膜200が、前記チャネル領域130
の上部に順次に積層されて形成される。前記第1不純物
拡散領域120および第2不純物拡散領域140は、各
々前記p−型バルク100に対して、反対導電型である
n−型不純物が注入されて形成されたドレイン領域12
0およびソース領域140である。前記導電性電極24
0は、ポリサイドゲート電極である。図示されてはいな
いが、金属コンタクトが、前記p−型バルク100、前
記不純物拡散領域120、140に形成されている。従
って、SONOS EEPROM装置の場合には、一つ
のメモリセルトランジスタ500に四つの端子を有す
る。
にプログラム電圧Vppを印加し、残り端子であるバル
ク100、ドレイン領域120およびソース領域140
を接地する。これによって、誘起された電子がF−Nト
ンネリングによって前記トンネル酸化膜160を通じて
前記電荷貯蔵窒化膜180内に捕獲されて、セルトラン
ジスタのしきい電圧を高めるようになる。
には、前記電荷貯蔵膜質220がトンネル酸化膜、浮遊
ゲート膜、そして、誘電膜からなり、電荷が浮遊ゲート
膜内に貯蔵される。しかし、本発明は、プログラムされ
たEEPROM装置の消去方法に関するものであるの
で、プログラムがどのような方法で進行したかに関係な
く、本発明の消去方法は適用される。
について詳細に説明する。添付図面を参照して、本発明
によるSONOS EEPROM装置のn−型チャネル
においての消去方法を説明する。本発明によると、従来
と異なり、別途のポケットウェル工程を必要とせず、ま
た、ゲートにマイナス電圧を印加しないで、消去でき
る。即ち、バルク100に印加する電圧であるバルク電
圧Vbは0V(接地)である。そして、ゲート電極24
0に印加するゲート電圧Vgはバルク電圧と同一で0V
であったり、またはさらに高い電圧レベルであったりす
る。そして、ドレイン領域120およびソース領域14
0には、前記ゲート電極240に印加するゲート電圧V
gよりさらに高い電圧で、ドレイン電圧Vdおよびソー
ス電圧Vsを各々印加する。この時に、ドレイン電圧V
dおよびソース電圧Vsは互いに異なる大きさを有す
る。
バルク電圧Vbのように接地されるのがよい。これは、
前記ゲート電圧Vgと前記ソース電圧Vsと、および前
記ゲート電圧Vgと前記ドレイン電圧VDと、の電位差
が大きくてなってホットホール(hot hole)の
注入がさらに効果的になるからである。電位差をさらに
大きくするためにゲート電極にマイナス電圧を印加する
こともできる。
印加の相対的な電圧レベルのの条件を見ると、ドレイン
電圧Vd>ソース電圧Vs>ゲート電圧Vg≧バルク電圧
Vb、またはソース電圧Vs≧ドレイン電圧Vd>ゲー
ト電圧Vg≧バルク電圧vbである。また、さらに望ま
しくは、前記ソース電圧Vsおよび前記ドレイン電圧V
dをスイッチングして印加する。ここで、前記ドレイン
電圧Vdおよび前記ソース電圧Vsは、p−型のバルク
とn−型のソース領域およびドレイン領域との間に形成
されるpn接合の内圧特性に左右される。例えば、pn
接合が約12Vの内圧特性を有する場合には、ドレイン
電圧は約10V、ソース電圧は約2−6V(またはドレ
イン電圧は約2−6V、ソース電圧は約10V)とし、
ゲート電圧は接地する。従って、pn接合の内圧特性に
よって、印加される電圧の大きさを調節するのが普通で
ある。
消去方法によったときの、各端子別の電圧印加波形図で
ある。図7は、図6の電圧印加波形図の一変形例を示す
電圧印加波形図である。図6及び図7は、各端子に印加
される電圧の消去時間を横軸(またはX軸)とし、印加
される電圧の大きさを縦軸(またはY軸)とする。
びバルク電圧Vbは0V(接地)とし、所定の消去時間
Teの間に、ソース電圧Vsは、ゲート電圧Vgより高
い電圧である約4Vとし、ドレイン電圧Vdは、ゲート
電圧Vgより高く、ソース電圧とは異なる電圧レベルで
ある約10Vとする。また、変形方法として、ソース電
圧Vsを10Vに、ドレイン電圧Vdを4Vにでき、図
7にその電圧印加波形図を示している。
場合に、正孔が投入される方向を示す図である。本実施
形態によると、ソース領域およびドレイン領域に互いに
異なる大きさの電圧を印加する。従って、例えば、図6
のようにドレイン電圧Vdがソース電圧Vsよりさらに
高いレベルを有する場合に、図8に示したように、ゲー
ト電極240およびドレイン領域120の間の電界
40の間の電界
発生した高いエネルギーを有する正孔は、ドレイン領域
およびゲート電極の間の垂直方向への注入成分だけでは
なく、ドレイン領域およびソース領域の間の水平方向、
即ち、チャネルに沿って水平方向(チャネルに並ぶ方
向)への注入成分も有している。従って、正孔が注入さ
れる方向は、これら二成分の間のベクトルの合成で与え
られる方向
が行われるようになり、従って、消去動作の効率を高め
る。
動作の電圧印加波形図である。図12は、図9の電圧印
加波形図の一変形例を示す消去動作の電圧印加波形図で
ある。また、さらに望ましくは、前記ドレイン電圧Vd
およびソース電圧Vsを前記消去時間Teの間に、少な
くとも一回以上スイッチングする。一例として、図9に
示したように、前記消去時間Te中に、一定時間、例え
ば、前記消去時間Teの半分であるTe/2の間はドレ
イン電圧Vdを10Vと、ソース電圧Vsを4Vとし、
残り時間であるTe/2の間ではこれらの電圧レベルを
スイッチングし、即ち、印加する電圧の大きさをスイッ
チングし、ドレイン電圧Vdを4Vと、ソース電圧を1
0Vとする。また、図12に示したように、始めのTe
/2の間に、ソース電圧Vsに高い電圧レベルを、ドレ
イン電圧Vdに低い電圧レベルを、印加する。そして、
後のTe/2の間に、ドレイン電圧Vdに高い電圧レベ
ルを、ソース電圧Vsに低い電圧レベルを、印加するこ
とができる。ここで、当業者ならば、ソース領域および
ドレイン領域に印加する電圧をスイッチングする時間お
よびその大きさを変更して実施することができる。すな
わち、第1スイッチング時間と第2スイッチング時間を
互いに異なるようにすることができる。
びドレイン領域に印加する電圧をスイッチングする場合
に、ホットホールが注入される方向を、矢印を通じて大
略的にに示した図である。図10において、で表示さ
れた矢印は、ソース領域に比べてドレイン領域にさらに
高い電圧を印加した場合であり、で表示された矢印
は、ドレイン領域に比べてソース領域にさらに高い電圧
を印加した場合である。従って、ソース領域およびドレ
イン領域に印加する電圧をスイッチングする場合には、
チャネル全領域で均一な消去動作を遂行することができ
る。これは、前述したように、ソース領域およびドレイ
ン領域の間に形成された電界により、チャネル側面方向
へのホールの注入成分が追加されるからである。
加した場合に、正孔が注入される程度(正孔注入量)を
チャネルの長さを基準として概略的に示す図面である。
図11において、横軸はチャネルの長さを示し、縦軸は
正孔が注入される程度(正孔注入量)を概略的に示す。
図示したように、ドレイン領域にさらに高い電圧を印加
する場合には、相対的にドレイン領域の方にホットホー
ルの注入が多く、ソース領域にさらに高い電圧を印加
する場合には、相対的にソース領域の方に正孔の注入が
多い。従って、印加する電圧をスイッチングする場合
には、これらの各々の合計によって正孔の注入が実施さ
れるようになり、チャネル全領域で均一な正孔の注入が
実施される。
電圧印加の多様な変形例を示す電圧波形図である。図1
3は、ソース領域およびドレイン領域に印加する電圧を
2回スイッチングする場合を示している。即ち、Te/
3時間の間隔にソース領域およびドレイン領域に印加す
る電圧をスイッチングしている。図面には、ソース領域
に先ず高い電圧を印加する場合を示しているが、逆にド
レイン領域に先ず高い電圧を印加することもできる。図
14は、スイッチングを三回する場合の電圧印加波形を
示している。従って、Te/4時間の間隔にソース領域
およびドレイン領域に印加する電圧をスイッチングして
いる。前述したように、各々スイッチングする時間を互
いに異なるようにすることができ、スイッチング時間の
合計は消去時間Teより長い可能性もある。
15は、ゲート電極に約11Vを印加して、ドレイン領
域に6Vを印加して、ソース領域およびバルクは接地し
て、プログラムを遂行した後、プログラムされたセルに
対して従来方法および本発明の様々な実施形態による新
しい消去方法を適用した時に、これによる消去時間およ
びしきし電圧の変化を示すグラフである。本実験に用い
られたメモリセルにおいて、ゲート電極は約2000Å
厚さのポリサイド膜で形成し、ONO膜は各々80Åの
厚さを有する酸化膜、窒化膜、酸化膜が積層された膜で
形成し、ソース領域およびドレイン領域は砒素を約60
KeVで約5×1015atoms/cm2程度のドー
ズ量で注入し、チャネル領域はBF2+を約60KeV
で約1.0×1012atoms/cm2程度のドーズ
量で注入する。図15のグラフにおいて、横軸(または
X軸)は消去時間(単位:秒)を、縦軸(またはY軸)
はしきい電圧の変化量(単位:V)を示す。図15の参
照表示−◆−は、消去時間Teの間に、バルクおよびゲ
ート電極は接地させて、ソース領域およびドレイン領域
に同一な電圧レベルで各々10Vを印加した場合(事例
1)である。参照表示−■−は、同一な消去時間Teの
間に、バルクおよびゲート電極は接地させて、ソース領
域に4Vを、ドレイン領域に10Vを印加した場合であ
る(図6の電圧印加条件に対応、事例2)。参照表示−
▲−は、同一な条件で前記消去時間Teを1/2に分け
てソース領域およびドレイン領域に10V/4Vおよび
4V/10Vを印加した場合である(図12の電圧印加
条件に対応、事例3)。図示しているように、ソース領
域およびドレイン領域に互いに異なる大きさの電圧を印
加する時が同一な電圧を印加する時よりしきい電圧の変
化において、大きい差を示す。さらに、ソース領域およ
びドレイン領域に印加される電圧をスイッチングした時
はさらに良好な結果を示す。
の事例に対応する書き込み/消去サイクル(write
/erase cycle)に対する耐性の特性を測定
した結果を示している。図16は、図15の事例1の消
去方法を適用した結果であり、図17は、図15の事例
2の消去の方法を適用した結果であり、図18は、図1
5の事例3を適用した結果である。図16乃至図18に
おいて、測定されたしきい電圧は、ドレイン領域に1.
5Vを印加して、ドレイン電流が1μAである時のゲー
ト電圧を測定したものである。図16乃至図18におい
て、横軸(X軸)は書き込み/消去サイクル回数を示
し、縦軸(Y軸)はセルしきい電圧(単位:V)を示
す。図示したように、事例1から事例2に、事例2から
事例3に移ることによって、その耐性の特性が良好にな
ることが分かる。これは、ソース領域およびドレイン領
域の間の電圧差で形成された電界により、正孔のチャネ
ル側面方向への注入成分が追加されるので、チャネル全
領域で均一な消去が行われたからである。
のn−チャネルの場合を一例として、本発明の消去方法
を説明したが、同一な技術的思想の範囲内でp−チャネ
ルにも適用できる。また、浮遊ゲートEEPROM装置
にも適用できる。
に電圧を印加するために別途のポケットウェルを必要と
せず、またn−チャネルの場合に、マイナス電圧をゲー
ト電極に印加しなくても、チャネル全領域で均一な正孔
の注入を実施できるので、信頼性ある消去動作を可能に
することができる。
を記述してきたが、本発明の範囲はそのために限定され
ない。多様な変形および似ている配列も含む。従って、
本発明の請求範囲の真の範囲および思想は前記変形およ
び似ている配列を含むことができるように広く解釈され
なければならない。
方法において、トランジスタの端子別の電圧印加を概略
的に示す断面図。
おいて、トランジスタの端子別の電圧印加を概略的に示
す断面図。
去方法において、トランジスタの端子別の電圧印加を概
略的に示す断面図。
いて、トランジスタの端子別の電圧印加を概略的に示す
断面図。
印加する電圧波形を概略的に示す本発明の一実施形態に
よる電圧印加波形図。
加波形図。
正孔が投入される方向を示す図。
加波形図。
に、チャネル領域に沿ってホットホールが注入される方
向を概略的に示す図。
に、チャネル領域に沿って注入される正孔を概略的に示
す図。
動作電圧の印加波形図。
圧の印加波形図。
圧の印加波形図。
るしきい電圧の変化を測定した結果を示す図。
イクルに対する耐性の特性を測定した結果を示す図。
イクルに対する耐性の特性を測定した結果を示す図。
イクルに対する耐性の特性を測定した結果を示す図。
Claims (12)
- 【請求項1】 第1導電型のバルク領域、前記第1導電
型のバルク領域に互いに離れて形成された第2導電型の
第1不純物拡散領域および第2導電型の第2不純物拡散
領域、前記第1不純物拡散領域および第2不純物拡散領
域の間のチャネル領域上に形成された電荷貯蔵膜質、お
よび前記電荷貯蔵膜質上に形成された導電性電極、から
なるメモリセル、を有する不揮発性メモリ装置の消去方
法において、 消去時間の間に、前記バルク領域に、最低電圧レベルを
有するバルク電圧を印加する段階と、 前記消去時間の間に、前記導電性電極に、前記バルク電
圧と同一またはより高い電圧レベルを有するゲート電圧
を印加する段階と、 前記消去時間の間に、前記第1不純物拡散領域に、前記
ゲート電圧より高い電圧レベルを有する第1電気信号を
印加する段階と、 前記消去時間の間に、前記第2不純物拡散領域に、前記
ゲート電圧より高く、前記第1電気信号とは異なる電圧
レベルを有する第2電気信号を印加する段階と、を含む
不揮発性メモリ装置の消去方法。 - 【請求項2】 前記電荷貯蔵膜質は、順次に積層された
トンネル酸化膜、電荷貯蔵窒化膜、および遮断酸化膜か
らなるONO膜であることを特徴とする請求項1に記載
の不揮発性メモリ装置の消去方法。 - 【請求項3】 前記第1導電型はp型であり、前記第2
導電型はn型であることを特徴とする請求項1に記載の
不揮発性メモリ装置の消去方法。 - 【請求項4】 前記バルク電圧は0Vであることを特徴
とする請求項1に記載の不揮発性メモリ装置の消去方
法。 - 【請求項5】 前記第1電気信号は、前記ゲート電圧よ
り高く、互いに異なる電圧レベルを有する第1電圧およ
び第2電圧が少なくとも一回スイッチングされる電圧波
形であることを特徴とする請求項1に記載の不揮発性メ
モリ装置の消去方法。 - 【請求項6】 前記第1電気信号が前記第1電圧を維持
する間に、前記第2電気信号は前記第2電圧を維持し、
前記第1電気信号が前記第2電圧を維持する間に、前記
第2電気信号は前記第1電圧を維持することを特徴とす
る請求項5に記載の不揮発性メモリ装置の消去方法。 - 【請求項7】 前記第1電圧は2乃至6Vであり、前記
第2電圧は10Vであることを特徴とする請求項6に記
載の不揮発性メモリ装置の消去方法。 - 【請求項8】 前記ゲート電圧および前記バルク電圧は
各々0Vであることを特徴とする請求項6または請求項
7のいずれか一つに記載の不揮発性メモリ装置の消去方
法。 - 【請求項9】 第1導電型のバルク領域、前記バルク領
域上に形成されたゲート電極、および前記ゲート電極の
両側のバルク領域に形成された第2導電型のソース領域
およびドレイン領域、からなるメモリセル、を有する不
揮発性メモリ装置の消去方法において、 消去時間の間に、前記ソース領域およびドレイン領域に
互いに異なるレベルの電圧を少なくとも一回以上スイッ
チングさせて印加することを特徴とする不揮発性メモリ
装置の消去方法。 - 【請求項10】 前記第1導電型はp−型であり、第2
導電型はn−型であり、 前記バルク領域にはバルク電圧として0Vを印加し、前
記ゲート電極には前記バルク電圧と同一またはより高い
電圧レベルを有するゲート電圧を印加することを特徴と
する請求項9に記載の不揮発性メモリ装置の消去方法。 - 【請求項11】 前記ソース領域およびドレイン領域
に、スイッチングさせて、印加する電圧は、前記ゲート
領域に印加する電圧レベルよりさらに高い電圧レベルを
有することを特徴とする請求項9または請求項10のい
ずれか一つに記載の不揮発性メモリ装置の消去方法。 - 【請求項12】 前記ソース領域およびドレイン領域
に、スイッチングさせて、印加する互いに異なるレベル
の電圧は、一つは2乃至6V、および他の一つは10V
であることを特徴とする請求項9に記載の不揮発性メモ
リ装置の消去方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2001-0035424A KR100395769B1 (ko) | 2001-06-21 | 2001-06-21 | 비휘발성 메모리 장치의 소거 방법 |
KR2001-035424 | 2001-06-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003092370A true JP2003092370A (ja) | 2003-03-28 |
JP4414126B2 JP4414126B2 (ja) | 2010-02-10 |
Family
ID=19711176
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002175092A Expired - Fee Related JP4414126B2 (ja) | 2001-06-21 | 2002-06-14 | 不揮発性メモリ装置の消去方法。 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6724661B2 (ja) |
JP (1) | JP4414126B2 (ja) |
KR (1) | KR100395769B1 (ja) |
DE (1) | DE10227551B4 (ja) |
TW (1) | TW535163B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7598559B2 (en) | 2005-03-04 | 2009-10-06 | Sharp Kabushiki Kaisha | Semiconductor storage device, manufacturing method therefor, and portable electronic equipment |
JP2009239189A (ja) * | 2008-03-28 | 2009-10-15 | Sharp Corp | 半導体記憶装置およびこの半導体記憶装置を用いた装置 |
JP2010182370A (ja) * | 2009-02-05 | 2010-08-19 | Seiko Epson Corp | 不揮発性メモリー装置および不揮発性メモリー装置の製造方法 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6925007B2 (en) * | 2001-10-31 | 2005-08-02 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
US6897522B2 (en) | 2001-10-31 | 2005-05-24 | Sandisk Corporation | Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements |
TW519734B (en) * | 2001-12-04 | 2003-02-01 | Macronix Int Co Ltd | Programming and erasing methods of non-volatile memory having nitride tunneling layer |
US6791883B2 (en) * | 2002-06-24 | 2004-09-14 | Freescale Semiconductor, Inc. | Program and erase in a thin film storage non-volatile memory |
US7394703B2 (en) * | 2002-10-15 | 2008-07-01 | Halo Lsi, Inc. | Twin insulator charge storage device operation and its fabrication method |
US6885590B1 (en) * | 2003-01-14 | 2005-04-26 | Advanced Micro Devices, Inc. | Memory device having A P+ gate and thin bottom oxide and method of erasing same |
KR20040107967A (ko) * | 2003-06-16 | 2004-12-23 | 삼성전자주식회사 | Sonos메모리 소자 및 그 정보 소거방법 |
US7035147B2 (en) * | 2003-06-17 | 2006-04-25 | Macronix International Co., Ltd. | Overerase protection of memory cells for nonvolatile memory |
KR100604189B1 (ko) * | 2003-12-30 | 2006-07-25 | 동부일렉트로닉스 주식회사 | 단일 분리게이트 구조의 메모리 소자 및 그제조방법 |
US20050251617A1 (en) * | 2004-05-07 | 2005-11-10 | Sinclair Alan W | Hybrid non-volatile memory system |
US20050167730A1 (en) * | 2004-02-03 | 2005-08-04 | Chien-Hsing Lee | Cell structure of nonvolatile memory device |
KR100894788B1 (ko) * | 2007-11-30 | 2009-04-24 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치의 프로그램 방법과 소거 방법 |
US20090185429A1 (en) * | 2008-01-22 | 2009-07-23 | Hsin Chang Lin | Non-volatile memory with single floating gate and method for operating the same |
CN102456403B (zh) * | 2010-10-22 | 2014-11-12 | 北京大学 | 利用分裂槽栅快闪存储器实现四位存储的方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63249375A (ja) * | 1987-04-06 | 1988-10-17 | Oki Electric Ind Co Ltd | 半導体記憶装置のデ−タ消去方法 |
EP0520505B1 (en) * | 1991-06-27 | 1997-03-05 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and its operating method |
US5629964A (en) * | 1994-03-11 | 1997-05-13 | Roberts; Paul | Neutron absorbing apparatus |
US5629893A (en) * | 1995-05-12 | 1997-05-13 | Advanced Micro Devices, Inc. | System for constant field erasure in a flash EPROM |
US5650964A (en) * | 1995-06-07 | 1997-07-22 | Advanced Micro Devices, Inc. | Method of inhibiting degradation of ultra short channel charge-carrying devices during discharge |
US6243298B1 (en) * | 1999-08-19 | 2001-06-05 | Azalea Microelectronics Corporation | Non-volatile memory cell capable of being programmed and erased through substantially separate areas of one of its drain-side and source-side regions |
US6243300B1 (en) * | 2000-02-16 | 2001-06-05 | Advanced Micro Devices, Inc. | Substrate hole injection for neutralizing spillover charge generated during programming of a non-volatile memory cell |
-
2001
- 2001-06-21 KR KR10-2001-0035424A patent/KR100395769B1/ko active IP Right Grant
- 2001-12-12 TW TW090130749A patent/TW535163B/zh not_active IP Right Cessation
-
2002
- 2002-05-31 US US10/090,902 patent/US6724661B2/en not_active Expired - Lifetime
- 2002-06-14 JP JP2002175092A patent/JP4414126B2/ja not_active Expired - Fee Related
- 2002-06-14 DE DE10227551A patent/DE10227551B4/de not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7598559B2 (en) | 2005-03-04 | 2009-10-06 | Sharp Kabushiki Kaisha | Semiconductor storage device, manufacturing method therefor, and portable electronic equipment |
JP2009239189A (ja) * | 2008-03-28 | 2009-10-15 | Sharp Corp | 半導体記憶装置およびこの半導体記憶装置を用いた装置 |
JP2010182370A (ja) * | 2009-02-05 | 2010-08-19 | Seiko Epson Corp | 不揮発性メモリー装置および不揮発性メモリー装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20030016561A1 (en) | 2003-01-23 |
DE10227551A1 (de) | 2003-01-02 |
JP4414126B2 (ja) | 2010-02-10 |
DE10227551B4 (de) | 2007-10-04 |
KR100395769B1 (ko) | 2003-08-21 |
US6724661B2 (en) | 2004-04-20 |
KR20020097474A (ko) | 2002-12-31 |
TW535163B (en) | 2003-06-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7092291B2 (en) | Nonvolatile semiconductor memory device, charge injection method thereof and electronic apparatus | |
JP4414126B2 (ja) | 不揮発性メモリ装置の消去方法。 | |
US7372734B2 (en) | Methods of operating electrically alterable non-volatile memory cell | |
JP2004039965A (ja) | 不揮発性半導体記憶装置 | |
CN101243554A (zh) | 使用高k电介质中的空穴捕集的存储器 | |
JPH09162314A (ja) | 不揮発性半導体記憶装置および記憶方法 | |
US10950614B2 (en) | Single poly non-volatile memory device, method of manufacturing the same and single poly non-volatile memory device array | |
US6580642B1 (en) | Method of erasing nonvolatile tunneling injector memory cell | |
US7570521B2 (en) | Low power flash memory devices | |
US7596028B2 (en) | Variable program and program verification methods for a virtual ground memory in easing buried drain contacts | |
US7869279B1 (en) | EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors | |
JP2004134799A (ja) | 単一ビット不揮発性メモリーセル、および、その書き込み方法および消去方法 | |
US7688642B2 (en) | Non-volatile memory device and method for programming/erasing the same | |
US20070087503A1 (en) | Improving NROM device characteristics using adjusted gate work function | |
US6801453B2 (en) | Method and apparatus of a read scheme for non-volatile memory | |
US6528845B1 (en) | Non-volatile semiconductor memory cell utilizing trapped charge generated by channel-initiated secondary electron injection | |
US6963508B1 (en) | Operation method for non-volatile memory | |
US20050083738A1 (en) | Non-volatile memory technology suitable for flash and byte operation application | |
US7102188B1 (en) | High reliability electrically erasable and programmable read-only memory (EEPROM) | |
JP2006339554A (ja) | 不揮発性半導体記憶装置及びその動作方法 | |
US6424573B1 (en) | Floating gate field effect transistor and method of driving the same | |
CN1236488C (zh) | 改进快擦写存储单元编程效率的方法 | |
US20080062759A1 (en) | Flash memory device, method of operating a flash memory device and method for manufacturing the same device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050107 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070629 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080909 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081201 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091027 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091119 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4414126 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121127 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131127 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |