JP2010182370A - 不揮発性メモリー装置および不揮発性メモリー装置の製造方法 - Google Patents

Abstract

【課題】ＭＯＮＯＳ型不揮発性メモリー素子の消去を行う場合として、バンド間トンネリングホットホールによる消去方法を用いることが好適である。この場合、消去できる領域がドレイン領域近傍に制限されるため、ＦＮ電流を用いた消去動作よりも消去できる領域が狭く、特にソース領域近傍側の電荷を消去しきれないという課題があり、特に製造工程で帯電したソース領域近傍の電荷を消去することが困難になるという課題がある。
【解決手段】ソース領域２０３Ｓに５Ｖ程度の電圧をかけ、ドレイン領域２０３Ｄ、ゲート電極２０６を接地する動作と、ドレイン領域２０３Ｄに５Ｖ程度の電圧をかけ、ソース領域２０３Ｓ、ゲート電極２０６を接地する動作とを行う。ソース領域２０３Ｓ近傍に位置するゲート絶縁層２０４の電荷も消去することが可能となり、製造工程で帯電したソース領域近傍の電荷を消去することが可能となる。
【選択図】図１

Description

本発明は、不揮発性メモリー装置および不揮発性メモリー装置の製造方法に関する。

近年、不揮発性メモリー装置として、工程の簡易性から記憶素子として平板型のＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型記憶素子を用いたものが採用されてきている。平板型ＭＯＮＯＳ記憶素子は、大きく分けて、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流を制御して電荷の書き込み・消去を行うものと、ホットキャリアを用いて電荷の書き込み・消去を行うものと２つのタイプがある。

ＦＮ電流を用いる平板型ＭＯＮＯＳ記憶素子については、たとえば特許文献１に記載されている。特許文献１に示すように、ＦＮ電流を用いて消去するには、ゲート電極に−７［Ｖ］、基板に８［Ｖ］程度の電位を用いてＦＮ電流を発生させ、この電流により消去動作を行う。

一方、ホットキャリアを用いて電荷の書き込み・消去を行うタイプでは、特許文献２に示されるように、ドレイン領域に４〜７［Ｖ］程度の電位を用い、ゲート電極（特許文献２中ではコントロールゲートと記載されている）に−４．５［Ｖ］程度の電位を与えることでバンド間トンネリングホットホール（Ｂａｎｄ−Ｔｏ−Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ Ｈｏｔ−Ｈｏｌｅ：以下ＢＴＢＴＨＨとも呼称する）を発生させ、この現象に伴い発生する電流を用いて消去動作を行う。

上記したように、バンド間トンネリングホットホールを用いるタイプでは、ＦＮ電流を制御するタイプと比べ低いバイアス電圧で電荷の書き込み・消去が行えるため、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ：等価酸化シリコン膜厚）をＦＮ電流を制御するタイプのものと比べ薄く設定することができる。そのため、読み出しを行う際に流せる電流値を、ＦＮ電流を制御するタイプのものと比べ高い状態に設定でき、寄生容量等を速やかに充電できることから、高速動作に適しているという利点を有している。

特開２００７−１８４３８０号公報（段落：００８９） 特開２００８−２６９７２７号公報（段落：００３９（表１））

ＢＴＢＴＨＨによる消去方法は、消去できる領域がドレイン領域（ソース領域と比べ高い電圧を印加した方）近傍に制限されるため、ＦＮ電流を用いた消去動作よりも消去できる領域が狭く、特にソース領域近傍側の電荷を消去しきれないという課題がある。これは、不揮発性メモリー素子にＰ型のものを用い、バンド間トンネリングホットエレクトロン（Ｂａｎｄ−Ｔｏ−Ｂａｎｄ Ｔｕｎｎｅｌｉｎｇ Ｈｏｔ−Ｅｌｅｃｔｒｏｎ：ＢＴＢＴＨＥ）を用いる場合でも同様である（電位の極性は異なっている）。通常のホットキャリア書き込み動作・消去動作を行う場合には影響が小さいが、不揮発性メモリー装置がプラズマエッチング等の工程を用いて製造された直後の初期状態や、多数回書き込み動作・消去動作を行いソース領域近傍側に電荷が蓄積された場合に顕著に現れ、不揮発性メモリー素子の記憶領域のソース側に書き込みが行われた状態となる。この場合、通常の消去動作を行ってもソース領域近傍側の電荷は消去しきれず、残留するため、正常な読み出しが困難となり、不揮発性メモリー素子としての機能が阻害されてしまうという課題がある。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり以下の形態または適用例として実現することが可能である。ここで、「半導体層」とは、「半導体基板そのもの」または、「絶縁層の少なくとも一部を覆う半導体層」を指すものと定義する。また、「上」とは、半導体層からゲート電極方向に向かう、半導体層の法線方向を指すものと定義する。

［適用例１］本適用例にかかる不揮発性メモリー装置は、不揮発性メモリー素子と、前記不揮発性メモリー素子を駆動する駆動回路と、を備え、前記不揮発性メモリー素子は、半導体層と、前記半導体層の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられた第２絶縁層と、を含むゲート絶縁層と、前記ゲート絶縁層上に配置されたゲート電極と、を含み、前記半導体層は、Ｎ型導電型を発生させる不純物を含む、Ｎ型のソース領域と、Ｎ型導電型を発生させる不純物を含む、Ｎ型のドレイン領域と、前記ゲート絶縁層を介して前記ゲート電極下側に配置され、前記半導体層の平面視にて、前記ソース領域と前記ドレイン領域に挟まれるチャネル領域と、を含み、前記駆動回路は、前記ソース領域に、前記ドレイン領域よりも高い電位を与え、前記ゲート電極に、前記ドレイン領域の電位または前記ドレイン領域の電位よりも低く、かつ前記ソース領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、前記ドレイン領域に、前記ソース領域よりも高い電位を与え、前記ゲート電極に、前記ソース領域の電位または前記ソース領域の電位よりも低く、かつ前記ドレイン領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、を含むリセット動作を行うことを特徴とする。

これによれば、不揮発性メモリー素子のソース領域側とドレイン領域側の電荷蓄積層に蓄積された負電荷を、バンド間トンネリングホットホールにより相殺することが可能となる。そのため、ソース領域側とドレイン領域側の片側のみをバンド間トンネリングホットホールを用いて電荷蓄積層に蓄積された負電荷を相殺する場合と比べて広い領域に対して負電荷を相殺することが可能となり、電荷蓄積層の残留電荷の蓄積に伴う不揮発性メモリー素子の劣化を抑制することが可能となる。また、層状の半導体を絶縁層上に備えた基板を用いることで、薄膜トランジスター（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）等の用途に対しても本発明の不揮発性メモリー装置を搭載することが可能となる。

［適用例２］本適用例にかかる不揮発性メモリー装置は、不揮発性メモリー素子と、前記不揮発性メモリー素子を駆動する駆動回路と、を備え、前記不揮発性メモリー素子は、半導体層と、前記半導体層の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられた第２絶縁層と、を含むゲート絶縁層と、前記ゲート絶縁層上に配置されたゲート電極と、を含み、前記半導体層は、Ｐ型導電型を発生させる不純物を含む、Ｐ型のソース領域と、Ｐ型導電型を発生させる不純物を含む、Ｐ型のドレイン領域と、前記ゲート絶縁層を介して前記ゲート電極下側に配置され、前記半導体層の平面視にて、前記ソース領域と前記ドレイン領域に挟まれるチャネル領域と、を含み、前記駆動回路は、前記ソース領域に、前記ドレイン領域よりも低い電位を与え、前記ゲート電極に、前記ドレイン領域の電位または前記ドレイン領域の電位よりも高く、かつ前記ソース領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、前記ドレイン領域に、前記ソース領域よりも低い電位を与え、前記ゲート電極に、前記ソース領域の電位または前記ソース領域の電位よりも高く、かつ前記ドレイン領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、を含むリセット動作を行うことを特徴とする。

これによれば、不揮発性メモリー素子のソース領域側とドレイン領域側の電荷蓄積層に蓄積された正電荷を、たとえばバンド間トンネリングホットエレクトロンにより相殺し、消去することが可能となる。そのため、ソース領域側とドレイン領域側の片側のみをバンド間トンネリングホットエレクトロンを用いて電荷蓄積層に蓄積された正電荷を相殺する場合と比べて広い領域に対して正電荷を相殺することが可能となり、電荷蓄積層の残留電荷の蓄積に伴う不揮発性メモリー素子の劣化を抑制することが可能となる。また、半導体層を絶縁体上に備えた基板を用いた場合には、薄膜トランジスター（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）や、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）等の用途に対しても本発明の不揮発性メモリー装置を搭載することが可能となる。

［適用例３］上記した適用例にかかる不揮発性メモリー装置であって、前記駆動回路は、前記不揮発性メモリー装置が、予め定められた消去回数毎に、前記リセット動作を行うことを特徴とする。

上記した適用例によれば、不揮発性メモリー素子のソース領域側とドレイン領域側の電荷蓄積層に残留する残留電荷をバンド間トンネルホットキャリア（キャリアはＮ型であればホール、Ｐ型であればエレクトロン）により相殺し、消去することが可能となる。そのため、ソース領域側とドレイン領域側の片側のみをバンド間トンネルホットキャリアを用いて電荷蓄積層に蓄積された電荷を相殺する場合と比べて広い領域に対して電荷を相殺することが可能となり、電荷蓄積層の残留電荷の蓄積に伴う不揮発性メモリー素子の劣化を抑制することが可能となる。また、製造工程後、電荷蓄積層中にプロセスチャージが残留した状態で電気的試験を行う際に、プロセスチャージを相殺、消去することが好ましい。この場合、予め定められた消去回数として、「０」（最初）で上記した電位条件を与えることでプロセスチャージを消去することが可能となる。

［適用例４］上記した適用例にかかる不揮発性メモリー装置であって、前記駆動回路は、前記電荷蓄積層に残る残留電荷と反対極性を有する電荷を蓄える消去動作の後、前記不揮発性メモリー素子の電気的特性を検査し、残留電荷量に応じて有限回での前記電荷の再消去、再検査を行う動作を行うことを特徴とする。

上記した適用例によれば、残留電荷と反対極性を有する電荷の蓄積による消去工程に用いられる時間を、残留電荷量に対応させることができる。消去工程には１００ｍｓｅｃ程度の時間が掛かるため、電気的特性を調べながら消去を行うことで、過剰な消去時間を用いることなく、短時間で消去させることが可能となる。また、不揮発性メモリー素子を再び用いる前に全て消去されていることが確認されているため、消去不十分な状態の不揮発性メモリー素子はなく、正確な書き込み動作を行わせることが可能となる。また、再消去回数を有限回に設定するため、消去不能の不良素子があった場合において、消去動作が無限ループに入ることを防ぐことができる。

［適用例５］上記した適用例にかかる不揮発性メモリー装置であって、前記ゲート電極の長さが０．５μｍ以下であることを特徴とする。

上記した適用例によれば、ゲート電極の長さを０．５μｍ以下に抑えることでソース領域側とドレイン領域側の双方からバンド間トンネリングホットキャリア（キャリアはＮ型であればホール、Ｐ型であればエレクトロン）を注入することで、ゲート電極下部分に位置する電荷蓄積層全域に行うことが可能となり、電荷蓄積層中の電荷をＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）電流を用いて相殺する場合と比べ、低い電圧で相殺でき、かつ負電源なしで駆動回路を構成することが可能となる。ＦＮ電流を用いて相殺する場合には、−７Ｖ程度の負電源と、チャネル領域と隣接する半導体で構成される領域に＋５Ｖ程度の電圧を印加する必要があるが、この適用例を用いることで、単一の電源で、かつＦＮ電流を用いる場合と比べ低い電圧で電荷蓄積層中の電荷を相殺することが可能となる。そのため、駆動回路を構成するトランジスターの耐圧を下げることが可能となり、集積度の向上、高速動作、低消費電力化された不揮発性メモリー装置を提供することが可能となる。なお、ゲート電極の長さの下限値は、製造プロセス上の都合により定まり、加工限界の値を用いることができる。

［適用例６］上記した適用例にかかる不揮発性メモリー装置であって、前記ソース領域内で、前記半導体層の平面視にて前記ゲート電極と接触せぬ領域に位置し、かつ前記ソース領域と同一導電型を示し、前記ソース領域のシート抵抗を低減するソースコンタクト領域と、前記ドレイン領域内で、前記半導体層の平面視にて前記ゲート電極と接触せぬ領域に位置し、かつ前記ドレイン領域と同一導電型を示し、前記ドレイン領域のシート抵抗を低減するドレインコンタクト領域と、を含み、前記ソースコンタクト領域と前記ドレインコンタクト領域との間には、空乏化していない逆導電型を示す領域が挟まれていることを特徴とする。

上記した適用例によれば、ゲート電極と接触せぬ領域にドレインコンタクト領域、ソースコンタクト領域を設けることで、ソース領域またはドレイン領域の少なくとも片側に、低抵抗領域が並列に配置されるため、電気抵抗値を低減することが可能となり、読み出し動作を高速化することが可能となる。また、半導体層の平面視におけるゲート電極近傍を避けて、ドレインコンタクト領域やソースコンタクト領域が配置されるため、バンド間トンネリングホットキャリアの発生に与える影響は小さく抑えられ、５Ｖ程度の低い電圧で消去動作を行うことが可能となる。さらに、リーク電流を発生させる短チャネル効果の発生を抑制することも可能となる。

［適用例７］上記した適用例にかかる不揮発性メモリー装置であって、前記第１絶縁層および前記第２絶縁層が酸化珪素で構成され、前記電荷蓄積層が窒化珪素で構成されていることを特徴とする。

上記した適用例によれば、酸化珪素は窒化珪素と比べヤング率が低く、半導体で構成される領域に与える応力を抑えることが可能となる。加えて、酸化珪素の電気絶縁率は高く、電荷蓄積層からの電荷の流出を止めることが可能となる。また、窒化珪素は適度な中間準位を持つため、注入された電荷を効率的に蓄え、かつ放出することが可能であり、電荷量の制御を可能とするゲート絶縁層を構成できることから容易に書き込み／消去が行え、かつ保持特性に優れた不揮発性メモリー素子を構成できる。そして、この不揮発性メモリー素子を駆動する駆動回路を備えることで、電荷保持特性に優れた不揮発性メモリー装置を提供することが可能となる。

［適用例８］上記した適用例にかかる不揮発性メモリー装置であって、前記第２絶縁層は、窒化珪素で構成されていることを特徴とする。

上記した適用例によれば、電荷蓄積層と第２絶縁層とを兼ねて層を形成することが可能となり、不揮発性メモリー装置の構成要素を減らすことが可能となり、ばらつき等を低減することが可能となる。また、製造工程を短縮することができ、コスト低減を可能とする不揮発性メモリー装置を提供することが可能となる。

［適用例９］本適用例にかかる不揮発性メモリー装置の製造方法は、半導体層上に第１絶縁層と、電荷蓄積層と、第２絶縁層とを含むゲート絶縁層を形成する工程と、前記ゲート絶縁層上にゲート電極を形成する工程と、前記半導体層中に、前記ゲート絶縁層を介して前記ゲート電極下側に配置されるチャネル領域を前記半導体層の平面視にて挟んで、Ｎ型の導電型を発生させる不純物を含むソース領域とドレイン領域を形成する工程と、を含む不揮発性メモリー素子を備えた不揮発性メモリー装置の製造方法であって、前記ソース領域に、前記ドレイン領域よりも高い電位を与え、前記ゲート電極に、前記ドレイン領域の電位または前記ドレイン領域の電位よりも低く、かつ前記ソース領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、前記ドレイン領域に、前記ソース領域よりも高い電位を与え、前記ゲート電極に、前記ソース領域の電位または前記ソース領域の電位よりも低く、かつ前記ドレイン領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、を順不同で行う駆動回路を形成する工程をさらに含み、前記不揮発性メモリー装置に電圧印加が可能となった工程において、または当該工程よりも後の工程で、前記駆動回路を用いて前記不揮発性メモリー素子の前記ソース領域側に前記ドレイン領域側よりも高い電位を与え、前記ゲート電極に前記ソース領域の電位よりも低い電位を与える工程と、前記ドレイン領域に前記ソース領域よりも高い電位を与え、前記ドレイン領域の電位よりも低い電位を与える工程とを順不同で行うリセット工程と、を行うことを特徴とする。

これによれば、製造工程中に副次的に注入された電荷蓄積領域中の電荷を消去した状態で不揮発性メモリー装置を提供しうる製造方法を提供することができる。また、ソース領域とドレイン領域との両側から正電荷を蓄積する工程を有しているため、より広い範囲で製造工程中に副次的に注入された電荷を消去することが可能となる。

［適用例１０］本適用例にかかる不揮発性メモリー装置の製造方法は、半導体層上に第１絶縁層と、電荷蓄積層と、第２絶縁層とを含むゲート絶縁層を形成する工程と、前記ゲート絶縁層上にゲート電極を形成する工程と、前記半導体層中に、前記ゲート絶縁層を介して前記ゲート電極下側に配置されるチャネル領域を前記半導体層の平面視にて挟んで、Ｐ型の導電型を発生させる不純物を含むソース領域とドレイン領域を形成する工程と、を含む不揮発性メモリー素子を備えた不揮発性メモリー装置の製造方法であって、前記ソース領域に、前記ドレイン領域よりも低い電位を与え、前記ゲート電極に、前記ドレイン領域の電位または前記ドレイン領域の電位よりも高く、かつ前記ソース領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、前記ドレイン領域に、前記ソース領域よりも低い電位を与え、前記ゲート電極に、前記ソース領域の電位または前記ソース領域の電位よりも高く、かつ前記ドレイン領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、を順不同で行う駆動回路を形成する工程をさらに含み、前記不揮発性メモリー装置に電圧印加が可能となった工程において、または当該工程よりも後の工程で、前記駆動回路を用いて前記不揮発性メモリー素子の前記ソース領域側に前記ドレイン領域側よりも低い電位を与え、前記ゲート電極に前記ソース領域の電位よりも高い電位を与える工程と、前記ドレイン領域に前記ソース領域よりも低い電位を与え、前記ドレイン領域の電位よりも高い電位を与える工程とを順不同で行うリセット工程と、を行うことを特徴とする。

これによれば、製造工程中に副次的に注入された電荷蓄積領域中の電荷を消去した状態で不揮発性メモリー装置を提供しうる製造方法を提供することができる。また、ソース領域とドレイン領域との両側から負電荷を蓄積する工程を有しているため、より広い範囲で製造工程中に副次的に注入された電荷を消去することが可能となる。

［適用例１１］上記した適用例にかかる不揮発性メモリー装置の製造方法であって、前記リセット工程後に、前記不揮発性メモリー素子の電気的特性を検査し、残留電荷量に応じて有限回の再消去、再検査を行う動作を行うことを特徴とする。

上記した適用例によれば、残留電荷量に応じて、消去工程に用いられる時間を定めることができる。消去工程には１００ｍｓｅｃ程度の時間が掛かるため、適切な量の消去を行うことで、過剰な消去時間を用いることなく、高速で消去させることが可能となる。また、消去後の状態を確認した後、再び用いられるため確実に消去が行われているので、消去不十分な状態の不揮発性メモリー素子をなくすことができ、正確な書き込み動作を行える不揮発性メモリー装置の製造方法の提供が可能となる。また、再消去回数を有限回に設定してるため、不良素子が含まれる際に消去動作が無限ループに入ることを防ぐことができる。

不揮発性メモリー素子の断面図。 ＳＯＩ基板を用いた場合の不揮発性メモリー素子を示す構造の断面図。 ガラス基板上に配置された多結晶珪素層を用いた半導体層を用いて不揮発性メモリー素子を形成した場合の断面図。 （ａ）〜（ｃ）は、本実施形態にかかる製造工程を説明するための工程断面図。 不揮発性メモリー素子を４つ並べた不揮発性メモリー装置の配線図。

以下、本発明を具体化した各実施形態を図面に基づいて説明する。
（第１の実施形態：不揮発性メモリー装置の構成）

以下、本実施形態にかかる不揮発性メモリー装置を構成する不揮発性メモリー素子の構造について図面を用いて説明する。図１は、不揮発性メモリー素子の断面図である。不揮発性メモリー素子１は、半導体層としての基板２００、浅溝絶縁（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ：以下ＳＴＩと記載する）領域２０１、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓ、ドレイン領域２０３Ｄ、ソース領域２０３Ｓ、ゲート絶縁層２０４、空乏抑制領域２０５、ポリシリコンを用いたゲート電極２０６、サイドウォール２０７、チャネル領域２０８と、を含む。ゲート絶縁層２０４は、酸化珪素を用いた第１絶縁層２０４Ａ、窒化珪素を用いた電荷蓄積層２０４Ｂ、酸化珪素を用いた第２絶縁層２０４Ｃを含む。

基板２００は、たとえば単結晶珪素基板を用いることが好適である。また、ドレインコンタクト領域２０２Ｄとソースコンタクト領域２０２Ｓとの間に空乏化していない領域を残せるよう、Ｐ型を形成する不純物が添加されていることが好ましい。基板２００は、上記した要素を支えるためのものとして機能している。

ＳＴＩ領域２０１は、隣接する素子と電気的に分離する（素子分離）機能を有している。ＳＴＩ領域２０１を用いて素子分離を行うことで、ＬＯＣＯＳ領域やセミリセスＬＯＣＯＳ領域を用いる場合と比べ、素子分離領域を狭くできるため、高集積化に適した素子分離を行うことが可能となる。

ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓは、後述するドレイン領域２０３Ｄ、ソース領域２０３Ｓの接合位置を浅くすることで生じる電気抵抗の上昇を抑制するために設けられている。ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓは、基板２００での平面視にて、ゲート電極２０６と接触せぬ領域に形成されている。本実施形態では、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓは、ドレイン領域２０３Ｄ、ソース領域２０３Ｓよりも深い接合位置を有している。この場合、電流が流れる領域を深さ方向に大きく（広く）することが可能となる。電流が流れる領域が広くなることで電気的な抵抗が低くなる。このようにドレイン領域２０３Ｄ、ソース領域２０３Ｓと並列にドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓを配置することで、ドレイン領域２０３Ｄ、ソース領域２０３Ｓに少ない電圧降下で電位を供給することが可能となる。

ゲート絶縁層２０４は、酸化珪素を用いた第１絶縁層２０４Ａ、窒化珪素を用いた電荷蓄積層２０４Ｂ、酸化珪素を用いた第２絶縁層２０４Ｃにより構成されている。第１絶縁層２０４Ａは電荷蓄積層２０４Ｂから半導体で構成される領域への電荷の流出を抑える機能と、窒化珪素よりも低いヤング率を有することから窒化珪素を用いた電荷蓄積層２０４Ｂと基板２００との間に生じる応力を緩和する機能を有している。電荷蓄積層２０４Ｂは、適度な中間準位を持つことから、注入された電荷を効率的に蓄え、かつ放出することを可能としている。第２絶縁層２０４Ｃは、電荷蓄積層２０４Ｂの電荷が上側に逃げることを防止する機能を有している。

空乏抑制領域２０５は、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓによるパンチスルーや、ドレイン領域２０３Ｄ、ソース領域２０３Ｓによるパンチスルーを防止すべく配置されている。ゲート電極２０６は、ゲート電極２０６に加えられた電位に基づき基板２００表面に位置するチャネル領域２０８にキャリアを誘起・排除する機能を有している。本実施形態では、ゲート電極２０６の長さ（チャネル領域２０８中で電流が流れる方向と平行な方向）は０．３５μｍとしている。ゲート電極２０６の長さについては特に制限はないが、０．５μｍ程度以下であれば、電荷蓄積層２０４Ｂ内部の蓄積電荷を放出させることができるため好適である。ゲート電極２０６の長さの最小値は、ゲート電極２０６を形成するための工程における限界までの値をとることができる。サイドウォール２０７はドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓをイオン注入法により形成する場合に、ドレイン領域２０３Ｄ、ソース領域２０３Ｓとオフセットを形成するマスクとして機能する。

次に、不揮発性メモリー素子１の動作について説明する。不揮発性メモリー装置が備える不揮発性メモリー素子１を駆動する駆動回路（図５参照：たとえばドレインコンタクト領域２０２Ｄはソース線コントローラー、ソースコンタクト領域２０２Ｓはビット線コントローラー、ゲート電極２０６はワード線コントローラーにより電位が設定される）を用いて、ゲート電極２０６を０［Ｖ］、ソースコンタクト領域２０２Ｓを介してソース領域２０３Ｓを０［Ｖ］、ドレインコンタクト領域２０２Ｄを介してドレイン領域２０３Ｄにたとえば５［Ｖ］を印加する（ドレイン領域２０３Ｄに、ソース領域２０３Ｓよりも高い電位を与え、ゲート電極２０６に、ソース領域２０３Ｓの電位を与える）と、バンド間トンネリングホットホールによりＤ＿ＥＲ領域にある電荷蓄積層２０４Ｂ中の電荷は消去される。続けて、ゲート電極２０６を０［Ｖ］に保持した状態で、ソースコンタクト領域２０２Ｓを介してソース領域２０３Ｓをたとえば５［Ｖ］、ドレインコンタクト領域２０２Ｄを介してドレイン領域２０３Ｄにたとえば０［Ｖ］を印加する（ソース領域２０３Ｓに、ドレイン領域２０３Ｄよりも高い電位を与え、ゲート電極２０６に、ドレイン領域２０３Ｄの電位を与える）と、バンド間トンネリングホットホールによりＳ＿ＥＲ領域にある電荷蓄積層２０４Ｂ中の電荷は消去される。ここで、この工程を行うことで、電荷蓄積層２０４Ｂ中のＤ＿ＥＲ領域（Ｓ＿ＥＲ領域と一部オーバーラップするドレイン領域２０３Ｄ側）の電荷とＳ＿ＥＲ領域（Ｄ＿ＥＲ領域と一部オーバーラップするソース領域２０３Ｓ側）の電荷の両方を消去するリセット動作が可能となり、改めて書き込み動作を行わせることが可能となる。ここで、ゲート電極２０６の電位を０［Ｖ］とした場合について説明したが、これは、ドレイン領域２０３Ｄまたはソース領域２０３Ｓの高いほうの電位とゲート電極２０６の電位差がゲート絶縁層２０４との耐圧未満となるよう、ゲート電極２０６の電位として負電位を印加しても良い。

また、リセット動作を行った後、ベリファイ動作を行い、リセット動作が不十分な場合（たとえば所定の値以上の電荷が検出されたとき）には、再度リセット動作を行っても良く、ベリファイ動作を行う場合は、リセット動作が正常に行われていることを確認できるため、確実なリセット動作を行うことが可能となる。また、リセット動作回数（上記したＤ＿ＥＲ領域の消去とＳ＿ＥＲ領域の消去とで一回と数える）の消去との上限を定めておくことも好適であり、不良不揮発性メモリー素子が含まれている場合等に、リセット動作が無限ループに入るリスクをなくすことができる。

なお、本実施形態では、Ｎ型の不揮発性メモリー素子の構造について説明したが、これはＰ型の不揮発性メモリー素子に対しても容易に応用可能である。この場合、砒素を不純物として用いた領域については硼素を用い、硼素を用いた領域については砒素または燐を用いることで対応可能である。この場合、原子量の違いを考慮して、硼素を用いる場合には、イオン注入を行う場合に加速エネルギーを１１／７５倍（質量比）にし、砒素を用いる場合には逆に７５／１１倍にすることで対応可能である。デカボラン、弗化硼素等を用いる場合には、これらの分子量に対応した加速エネルギーを用いることで対応可能である。なお、硼素の熱拡散係数は砒素よりも大きいことから、イオン注入後に行われるアニール条件によっては、この熱拡散係数差を補正するようイオン注入の加速エネルギーを調整することも好適である。
（変形例：第１の実施形態）

第１の実施形態では、図１に示すように第２絶縁層２０４Ｃに酸化珪素を用いた例について説明したが、これは窒化珪素を用いても良い。この場合、電荷蓄積層と第２絶縁層とを兼ねて層を形成することが可能となり、不揮発性メモリー装置の構成要素を減らすことが可能となる。そのため、ばらつき等を低減することが可能となる。また、製造工程を短縮することができ、コスト低減を可能とする不揮発性メモリー装置を提供することが可能となる。

また、第１の実施形態では、半導体層として基板そのものを用いた場合について説明したが、これは基板そのものを半導体層として用いる場合に代えて、絶縁層の少なくとも一部を覆う半導体層として単結晶珪素層を配置した、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いることも好適である。この場合には、前述したＳＴＩ領域を形成せずに、素子分離を行うことができる。図２は、ＳＯＩ基板を用いた場合の不揮発性メモリー素子ＭＣ１０＿ＳＯＩを示す構造の断面図である。素子分離は、半導体層３００を島状に切り離すことで実現している。

珪素層３０１Ａ上に酸化珪素層３０１Ｂを備えた基板３０１上には、単結晶珪素層を用いた半導体層３００が配置されている。そして、ドレイン領域２０３Ｄ、ソース領域２０３Ｓ、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓは、半導体層３００の厚み以下の深さで形成されている。この場合、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓと深さ方向に対して容量を形成する導体や半導体がないため、寄生容量を低減することが可能となり、消費電力の低減や、より高速での動作が可能となる。他の構成は第１の実施形態に順ずるものとする。

また、半導体層として単結晶珪素層に限らず、多結晶珪素層を用いることも可能である。図３は、ガラス基板４０１上に配置された多結晶珪素層を用いた半導体層４００を用いて不揮発性メモリー素子ＭＣ１０＿ＰＯＬＹを形成した場合の断面図である。多結晶珪素層の移動度は、単結晶珪素層の移動度より若干低いが、十分にホットキャリアを発生させることが可能である。この場合、アモルファス珪素層を多結晶珪素層に改質するレーザーアニールが行える層厚が厚さの上限となり、たとえば１００ｎｍ程度の値が上限となる。そのため、前述したＳＯＩ基板を用いる場合と同様、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓ、ドレイン領域２０３Ｄ、ソース領域２０３Ｓは半導体層４００の厚み以下の深さで形成される。なお、この層厚の上限は、ガラス基板４０１に代えてさらに耐熱性が高い石英や、セラミックス等を基板として用い、多結晶珪素層を直接積層して得られる厚い半導体層を用いる場合には制限要因から外れる。

この場合においても、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓと深さ方向に対して容量を形成する導体や半導体がないため、寄生容量を低減することが可能となり、消費電力の低減や、より高速での動作が可能となる。加えて、多結晶珪素層を用いた半導体層４００は単結晶珪素基板を用いる場合と比べ、より大面積の基板を用いることが可能となるため、多数の不揮発性メモリー装置を一枚の基板から取ることが可能となり、コスト的にも有利な不揮発性メモリー装置が得られる。
（第２の実施形態：不揮発性メモリー装置の製造方法）

以下、本実施形態にかかる不揮発性メモリー装置を構成する不揮発性メモリー素子の製造方法について図面を用いて説明する。図４（ａ）〜（ｃ）は、本実施形態にかかる製造工程を説明するための工程断面図である。なお、ここでは不揮発性メモリー素子１を形成するための工程に焦点をあて、他の工程については省略して記載している。また、本実施形態では単結晶珪素基板を用いた場合の製造方法について説明しているが、素子分離工程の変更や、アモルファス珪素層を多結晶珪素層に改質する工程の追加により、単結晶の半導体層を有するＳＯＩ基板や、ガラス基板上に配置された半導体層としての多結晶珪素層を含む構造体に対しても応用可能である。

まず、工程１として、基板２００に素子分離領域となるＳＴＩ領域２０１を形成する。具体的には、基板２００にフォトリソグラフ・エッチング工程により２７０ｎｍ程度の溝を形成し、酸化珪素を化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法により積層することで溝を充填した後、化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法により平坦化することで形成している。続けてウェル形成、閾値調整用の不純物導入等を行う。ここまでの工程を終了した断面構造を図４（ａ）に示す。

次に、工程２として、酸化珪素を用いた第１絶縁層２０４Ａ、窒化珪素を用いた電荷蓄積層２０４Ｂ、酸化珪素を用いた第２絶縁層２０４Ｃを形成する。第１絶縁層２０４Ａは３ｎｍ程度の厚さとなるよう熱酸化法を用いて形成する。次に、電荷蓄積層２０４Ｂとして窒化珪素層を５ｎｍ程度の厚さとなるよう、ＣＶＤ法を用いて堆積する。続けて、第２絶縁層２０４Ｃとして酸化珪素層を５ｎｍ程度の厚さとなるようＣＶＤ法を用いて堆積する。ここで、第２絶縁層２０４Ｃは酸化珪素に代えて、窒化珪素層を用いても良く、この場合には電荷蓄積層２０４Ｂの層厚を厚くし、たとえば１０ｎｍ程度に積層して形成することが好適であり、製造工程を短縮することが可能となる。続けて、ゲート電極２０６を構成する物質となるポリシリコン層を堆積する。ここで、ポリシリコン層に不純物を予め導入しても良く、不純物ガスとしてたとえばホスフィンを混入させてＣＶＤ法で層形成したり、ポリシリコン層形成後にイオン注入を行って不純物を導入しても良い。また、後述するイオン注入工程でポリシリコン層に不純物を導入しても良く、この場合ＰＭＯＳとＮＭＯＳでゲート電極の仕事関数を変える、所謂異極ゲート構造を得ることが可能となる。次に、フォトリソグラフ・エッチング工程によりゲート電極２０６を形成する。エッチング工程は、主としてプラズマエッチング等が用いられる。ここまでの工程を終了した断面構造を図４（ｂ）に示す。なお、ポリシリコン層に代えてタンタルや、モリブデン、チタン、タングステン、銅等の金属や、これらの合金、多層構造を用いてゲート電極２０６を形成しても良い。金属としてはその他のものとして遷移金属一般を用いることが可能であるが、イオン注入（プラズマイオン注入法を含む）等により導入された不純物を活性化させる９００℃程度のアニール温度に耐える金属であることがより好ましい。

次に、工程３として、ドレイン領域２０３Ｄ、ソース領域２０３Ｓを形成する。具体的には、ゲート電極２０６をマスクとして砒素を５ＫｅＶ程度の加速エネルギーを用いてイオン注入することで形成される。ドーズ量としては、１×１０¹⁵ｃｍ^-2〜４×１０¹⁵ｃｍ^-2程度の値を用いることができる。次に、ゲート電極２０６をマスクとして、硼素を１０°〜３０°程度の角度に斜め方向から入射させてイオン注入することで空乏抑制領域２０５を形成する。空乏抑制領域２０５を形成することで、ドレイン領域２０３Ｄ、ソース領域２０３Ｓの間に生じるパンチスルー現象を効果的に抑制することが可能となる。続けて、サイドウォール２０７を形成する。具体的には酸化珪素や窒化珪素を１３０ｎｍ程度プラズマＣＶＤ法等を用いて等方性に堆積し、次に異方性エッチングを行うことでゲート電極２０６の側面に酸化珪素や窒化珪素を残して形成する。ここまでの工程を終了した断面構造を図４（ｃ）に示す。ここで、ドレイン領域２０３Ｄ、ソース領域２０３Ｓに挟まれたゲート電極２０６直下の領域はチャネル領域２０８として機能する。

次に、工程４として、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓを形成する。具体的には、ゲート電極２０６とサイドウォール２０７とをマスクとして、砒素を加速エネルギー２５ＫｅＶ、ドーズ量１×１０¹⁵ｃｍ^-2〜４×１０¹⁵ｃｍ^-2程度の条件でイオン注入を行う。サイドウォール２０７をマスクとして用いることで、ドレインコンタクト領域２０２Ｄ、ソースコンタクト領域２０２Ｓはゲート電極２０６からサイドウォール２０７の幅分離して、ドレイン領域２０３Ｄ、ソース領域２０３Ｓを形成することができ、平面視にて、ゲート電極２０６端部に位置するドレイン領域２０３Ｄ、ソース領域２０３Ｓの接合深さを深くすることなく電気抵抗を低減することが可能となる。ここまでの工程を行うことで、図１に示す不揮発性メモリー素子１の構造が形成される。その後、図示せぬパッシベーション層や金属配線等を形成して、不揮発性メモリー装置を形成することができる。

ここで、第１絶縁層２０４Ａ、窒化珪素を用いた電荷蓄積層２０４Ｂ、酸化珪素を用いた第２絶縁層２０４Ｃを形成する工程以降にも、プラズマエッチングやプラズマＣＶＤ処理が行われるため、電荷蓄積層２０４Ｂ中には、電荷が書き込まれた状態となっている。そこで、プローバー等を介して不揮発性メモリー装置のチェックを行うべく、電源電圧を印加した最初の状態で、第１の実施形態の図１に示した操作を行うことで、電荷蓄積層２０４Ｂ中の電荷を全て消去することが可能となり、書き込み可能な状態とするリセット動作が行える。なお、出荷前であればリセット動作は、電源電圧を印加した最初の状態以降に行っても良い。

なお、本実施形態では、Ｎ型の不揮発性メモリー素子を形成する工程について説明したが、これはＰ型の不揮発性メモリー素子を形成する工程に容易に変換することができる。即ち、砒素のイオン注入に代えて、硼素イオン、または硼素を含むイオンを注入すれば良い。その際、イオン注入に用いる加速エネルギーを砒素との質量比分だけ低下させることでほぼ同じ構成を持つＰ型の不揮発性メモリー素子が得られる。ここで、硼素の熱拡散係数は砒素に比べ大きいので、イオン注入処理後の熱処理条件によっては、加速エネルギーを質量比よりも小さくすることが好適な場合がある。また、リセット動作を行った後、ベリファイ動作を行い、リセット動作が不十分な場合には、再度リセット動作を行っても良く、この場合には、リセット動作が正常に行われていることを確認できるため、確実なリセット動作を行うことが可能となる。また、リセット動作回数の上限を定めておくことも好適であり、不良不揮発性メモリー素子が含まれている場合等に、リセット動作が無限ループに入るリスクをなくすことができる。
（第３の実施形態：不揮発性メモリー装置の構成）

以下、本実施形態にかかる不揮発性メモリー装置を構成する不揮発性メモリー素子の構造について図面を用いて説明する。図５は、不揮発性メモリー素子ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１を４つ並べた不揮発性メモリー装置１００の配線図である。不揮発性メモリー素子ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１は各々図１の断面形状を有している。ここでは動作説明を行うために、４つの素子を並べた例について説明しているが、実際には多数の素子を一つのブロックとして備えている。そして、不揮発性メモリー素子ＭＣ００のドレイン領域としてのドレインＤ００は、ソース線ＳＬ０に接続され、ソース領域としてのソースＳ００はビット線ＢＬ０に接続され、ゲート電極としてのゲートＧ００はワード線ＷＬ１に接続されている。また、不揮発性メモリー素子ＭＣ０１のドレイン領域としてのドレインＤ０１は、ソース線ＳＬ０に接続され、ソース領域としてのソースＳ０１はビット線ＢＬ１に接続され、ゲート電極としてのゲートＧ０１はワード線ＷＬ１に接続されている。また、不揮発性メモリー素子ＭＣ１０のドレイン領域としてのドレインＤ１０は、ソース線ＳＬ１に接続され、ソース領域としてのソースＳ１０はビット線ＢＬ０に接続され、ゲート電極としてのゲートＧ１０はワード線ＷＬ０に接続されている。また、不揮発性メモリー素子ＭＣ１１のドレイン領域としてのドレインＤ１１は、ソース線ＳＬ１に接続され、ソース領域としてのソースＳ１１はビット線ＢＬ１に接続され、ゲート電極としてのゲートＧ１１はワード線ＷＬ０に接続されている。

そして、ソース線ＳＬ０，ＳＬ１の電位は駆動回路としてのソース線コントローラーで制御され、ビット線ＢＬ０，ＢＬ１の電位は駆動回路としてのビット線コントローラーで制御され、ワード線ＷＬ０，ＷＬ１の電位は駆動回路としてのワード線コントローラーによって制御される。そして、ソース線コントローラー、ビット線コントローラー、ワード線コントローラーが行った各ブロック毎の消去回数は消去回数カウンターを含む駆動回路としてのリセット制御部により記憶される。

不揮発性メモリー装置１００が製造されて、最初に電源が供給された場合には、リセット制御部からリセット要求出力がソース線コントローラー、ビット線コントローラー、ワード線コントローラーに出力される。リセット要求を受け取ったソース線コントローラー、ビット線コントローラー、ワード線コントローラーは、まず、ソース線ＳＬ０の電位を５［Ｖ］、ソース線ＳＬ１の電位を５［Ｖ］、ビット線ＢＬ０の電位を０［Ｖ］、ビット線ＢＬ１の電位を０［Ｖ］、ワード線ＷＬ０の電位を０［Ｖ］、ワード線ＷＬ１の電位を０［Ｖ］に設定する。

不揮発性メモリー素子ＭＣ００には、ドレインＤ００に５［Ｖ］、ゲートＧ００に０［Ｖ］、ソースＳ００に０［Ｖ］の電位が与えられる。そのため、ドレインＤ００とゲートＧ００との間に与えられた電位差によりバンド間トンネリングホットホール（ＢＴＢＴＨＨ）によりドレインＤ００側の電荷は消去される。同様に、不揮発性メモリー素子ＭＣ０１には、ドレインＤ０１に５［Ｖ］、ゲートＧ０１に０［Ｖ］、ソースＳ０１に０［Ｖ］の電位が与えられているため、ドレインＤ０１側の電荷は消去される。また、不揮発性メモリー素子ＭＣ１０には、ドレインＤ１０に５［Ｖ］、ゲートＧ１０に０［Ｖ］、ソースＳ１０に０［Ｖ］の電位が与えられているため、ドレインＤ１０側の電荷は消去される。また、不揮発性メモリー素子ＭＣ１１には、ドレインＤ１１に５［Ｖ］、ゲートＧ１１に０［Ｖ］、ソースＳ１１に０［Ｖ］の電位が与えられているため、ドレインＤ１１側の電荷は消去される。

次に、ソース線ＳＬ０の電位を０［Ｖ］、ソース線ＳＬ１の電位を０［Ｖ］、ビット線ＢＬ０の電位を５［Ｖ］、ビット線ＢＬ１の電位を５［Ｖ］、ワード線ＷＬ０の電位を０［Ｖ］、ワード線ＷＬ１の電位を０［Ｖ］に設定する。

不揮発性メモリー素子ＭＣ００には、ドレインＤ００に０［Ｖ］、ゲートＧ００に０［Ｖ］、ソースＳ００に５［Ｖ］の電位が与えられる。そのため、ソースＳ００とゲートＧ００との間に与えられた電位差によりバンド間トンネリングホットホール（ＢＴＢＴＨＨ）によりソースＳ００側の電荷は消去される。同様に、不揮発性メモリー素子ＭＣ０１には、ドレインＤ０１に０［Ｖ］、ゲートＧ０１に０［Ｖ］、ソースＳ０１に５［Ｖ］の電位が与えられているため、ソースＳ０１側の電荷は消去される。また、不揮発性メモリー素子ＭＣ１０には、ドレインＤ１０に０［Ｖ］、ゲートＧ１０に０［Ｖ］、ソースＳ１０に５［Ｖ］の電位が与えられているため、ソースＳ１０側の電荷は消去される。また、不揮発性メモリー素子ＭＣ１１には、ドレインＤ１１に０［Ｖ］、ゲートＧ１１に０［Ｖ］、ソースＳ１１に５［Ｖ］の電位が与えられているため、ソースＳ１１側の電荷は消去される。

以上の工程を行うことで、不揮発性メモリー素子ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１の電荷蓄積層２０４Ｂ（図１参照）の電荷を消去するリセット動作が行える。リセット動作は、初期リセット動作を含めて予め定めた回数の消去を行った後（たとえば数１０回の消去を行った後に行うようＲＯＭに書き込んでおく）行うようにしても良い。また、累積消去回数が増えた場合に、順次短い期間でリセット動作を行うようにしても良い。この場合、不揮発性メモリー素子ＭＣ００、ＭＣ０１、ＭＣ１０、ＭＣ１１の劣化を補償することが可能となる。また、消去動作を行った後、ベリファイ動作を行い、十分な消去が行えていない場合にリセット動作を行うようにしても良い。この場合、１００ｍｓｅｃ程度という長い時間を必要とするリセット動作を、必要な場合にのみ行わせることが可能となる。

また、リセット動作を行った後、ベリファイ動作を行い、リセット動作が不十分な場合には、再度リセット動作を行っても良く、この場合には、リセット動作が正常に行われていることを確認できるため、確実なリセット動作を行うことが可能となる。また、リセット動作回数の上限を定めておくことも好適であり、不良不揮発性メモリー素子が含まれている場合等に、リセット動作が無限ループに入るリスクをなくすことができる。

ここで、本実施形態では不揮発性メモリー素子ＭＣ００〜不揮発性メモリー素子ＭＣ１１にＮ型の不揮発性メモリー素子を用いた例について説明したが、これはＰ型の不揮発性メモリー素子に対しても容易に応用可能である。この場合、電位の絶対値を変えずに、符号のみを変えることで対応可能である。また、インパクトイオン化係数がホールとエレクトロンで異なることから、インパクトイオン化係数の差分を補正するよう印加電位を変えることも好適である。

ＭＣ００…不揮発性メモリー素子、ＭＣ０１…不揮発性メモリー素子、ＭＣ１０…不揮発性メモリー素子、ＭＣ１１…不揮発性メモリー素子、ＭＣ１０＿ＳＯＩ…不揮発性メモリー素子、ＭＣ１０＿ＰＯＬＹ…不揮発性メモリー素子、ＳＬ０…ソース線、ＳＬ１…ソース線、ＷＬ０…ワード線、ＷＬ１…ワード線、ＢＬ０…ビット線、ＢＬ１…ビット線、Ｇ００…ゲート電極としてのゲート、Ｇ０１…ゲート電極としてのゲート、Ｇ１０…ゲート電極としてのゲート、Ｇ１１…ゲート電極としてのゲート、Ｓ００…ソース領域としてのソース、Ｓ０１…ソース領域としてのソース、Ｓ１０…ソース領域としてのソース、Ｓ１１…ソース領域としてのソース、Ｄ００…ドレイン領域としてのドレイン、Ｄ０１…ドレイン領域としてのドレイン、Ｄ１０…ドレイン領域としてのドレイン、Ｄ１１…ドレイン領域としてのドレイン、１００…不揮発性メモリー装置、２００…基板、２０１…ＳＴＩ領域、２０２Ｄ…ドレインコンタクト領域、２０２Ｓ…ソースコンタクト領域、２０３Ｄ…ドレイン領域、２０３Ｓ…ソース領域、２０４…ゲート絶縁層、２０４Ａ…第１絶縁層、２０４Ｂ…電荷蓄積層、２０４Ｃ…第２絶縁層、２０５…空乏抑制領域、２０６…ゲート電極、２０７…サイドウォール、２０８…チャネル領域、３００…半導体層、３０１…基板、３０１Ａ…珪素層、３０１Ｂ…酸化珪素層、４００…半導体層、４０１…ガラス基板。

Claims (11)

1. 不揮発性メモリー素子と、前記不揮発性メモリー素子を駆動する駆動回路と、を備え、
   前記不揮発性メモリー素子は、
   半導体層と、
   前記半導体層の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられた第２絶縁層と、を含むゲート絶縁層と、
   前記ゲート絶縁層上に配置されたゲート電極と、を含み、
   前記半導体層は、
   Ｎ型導電型を発生させる不純物を含む、Ｎ型のソース領域と、
   Ｎ型導電型を発生させる不純物を含む、Ｎ型のドレイン領域と、
   前記ゲート絶縁層を介して前記ゲート電極下側に配置され、前記半導体層の平面視にて、前記ソース領域と前記ドレイン領域に挟まれるチャネル領域と、を含み、
   前記駆動回路は、
   前記ソース領域に、前記ドレイン領域よりも高い電位を与え、前記ゲート電極に、前記ドレイン領域の電位または前記ドレイン領域の電位よりも低く、かつ前記ソース領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、
   前記ドレイン領域に、前記ソース領域よりも高い電位を与え、前記ゲート電極に、前記ソース領域の電位または前記ソース領域の電位よりも低く、かつ前記ドレイン領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、
   を含むリセット動作を行うことを特徴とする不揮発性メモリー装置。
2. 不揮発性メモリー素子と、前記不揮発性メモリー素子を駆動する駆動回路と、を備え、
   前記不揮発性メモリー素子は、
   半導体層と、
   前記半導体層の上に設けられた第１絶縁層と、前記第１絶縁層の上に設けられた電荷蓄積層と、前記電荷蓄積層の上に設けられた第２絶縁層と、を含むゲート絶縁層と、
   前記ゲート絶縁層上に配置されたゲート電極と、を含み、
   前記半導体層は、
   Ｐ型導電型を発生させる不純物を含む、Ｐ型のソース領域と、
   Ｐ型導電型を発生させる不純物を含む、Ｐ型のドレイン領域と、
   前記ゲート絶縁層を介して前記ゲート電極下側に配置され、前記半導体層の平面視にて、前記ソース領域と前記ドレイン領域に挟まれるチャネル領域と、を含み、
   前記駆動回路は、
   前記ソース領域に、前記ドレイン領域よりも低い電位を与え、前記ゲート電極に、前記ドレイン領域の電位または前記ドレイン領域の電位よりも高く、かつ前記ソース領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、
   前記ドレイン領域に、前記ソース領域よりも低い電位を与え、前記ゲート電極に、前記ソース領域の電位または前記ソース領域の電位よりも高く、かつ前記ドレイン領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、
   を含むリセット動作を行うことを特徴とする不揮発性メモリー装置。
3. 請求項１または２に記載の不揮発性メモリー装置であって、
   前記駆動回路は、前記不揮発性メモリー装置が、予め定められた消去回数毎に、前記リセット動作を行うことを特徴とする不揮発性メモリー装置。
4. 請求項３に記載の不揮発性メモリー装置であって、
   前記駆動回路は、前記電荷蓄積層に残る残留電荷と反対極性を有する電荷を蓄える消去動作の後、前記不揮発性メモリー素子の電気的特性を検査し、残留電荷量に応じて有限回での前記電荷の再消去、再検査を行う動作を行うことを特徴とする不揮発性メモリー装置。
5. 請求項１〜４のいずれか一項に記載の不揮発性メモリー装置であって、前記ゲート電極の長さが０．５μｍ以下であることを特徴とする不揮発性メモリー装置。
6. 請求項１〜５のいずれか一項に記載の不揮発性メモリー装置であって、前記ソース領域内で、前記半導体層の平面視にて前記ゲート電極と接触せぬ領域に位置し、かつ前記ソース領域と同一導電型を示し、前記ソース領域のシート抵抗を低減するソースコンタクト領域と、
   前記ドレイン領域内で、前記半導体層の平面視にて前記ゲート電極と接触せぬ領域に位置し、かつ前記ドレイン領域と同一導電型を示し、前記ドレイン領域のシート抵抗を低減するドレインコンタクト領域と、を含み、
   前記ソースコンタクト領域と前記ドレインコンタクト領域との間には、空乏化していない逆導電型を示す領域が挟まれていることを特徴とする不揮発性メモリー装置。
7. 請求項１〜６のいずれか一項に記載の不揮発性メモリー装置であって、前記第１絶縁層および前記第２絶縁層が酸化珪素で構成され、前記電荷蓄積層が窒化珪素で構成されていることを特徴とする不揮発性メモリー装置。
8. 請求項１〜７のいずれか一項に記載の不揮発性メモリー装置であって、前記第２絶縁層は、窒化珪素で構成されていることを特徴とする不揮発性メモリー装置。
9. 半導体層上に第１絶縁層と、電荷蓄積層と、第２絶縁層とを含むゲート絶縁層を形成する工程と、
   前記ゲート絶縁層上にゲート電極を形成する工程と、
   前記半導体層中に、前記ゲート絶縁層を介して前記ゲート電極下側に配置されるチャネル領域を前記半導体層の平面視にて挟んで、Ｎ型の導電型を発生させる不純物を含むソース領域とドレイン領域を形成する工程と、
   を含む不揮発性メモリー素子を備えた不揮発性メモリー装置の製造方法であって、
   前記ソース領域に、前記ドレイン領域よりも高い電位を与え、前記ゲート電極に、前記ドレイン領域の電位または前記ドレイン領域の電位よりも低く、かつ前記ソース領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、
   前記ドレイン領域に、前記ソース領域よりも高い電位を与え、前記ゲート電極に、前記ソース領域の電位または前記ソース領域の電位よりも低く、かつ前記ドレイン領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、
   を順不同で行う駆動回路を形成する工程をさらに含み、
   前記不揮発性メモリー装置に電圧印加が可能となった工程において、または当該工程よりも後の工程で、前記駆動回路を用いて前記不揮発性メモリー素子の前記ソース領域側に前記ドレイン領域側よりも高い電位を与え、前記ゲート電極に前記ソース領域の電位よりも低い電位を与える工程と、前記ドレイン領域に前記ソース領域よりも高い電位を与え、前記ドレイン領域の電位よりも低い電位を与える工程とを順不同で行うリセット工程と、を行うことを特徴とする不揮発性メモリー装置の製造方法。
10. 半導体層上に第１絶縁層と、電荷蓄積層と、第２絶縁層とを含むゲート絶縁層を形成する工程と、
    前記ゲート絶縁層上にゲート電極を形成する工程と、
    前記半導体層中に、前記ゲート絶縁層を介して前記ゲート電極下側に配置されるチャネル領域を前記半導体層の平面視にて挟んで、Ｐ型の導電型を発生させる不純物を含むソース領域とドレイン領域を形成する工程と、
    を含む不揮発性メモリー素子を備えた不揮発性メモリー装置の製造方法であって、
    前記ソース領域に、前記ドレイン領域よりも低い電位を与え、前記ゲート電極に、前記ドレイン領域の電位または前記ドレイン領域の電位よりも高く、かつ前記ソース領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、
    前記ドレイン領域に、前記ソース領域よりも低い電位を与え、前記ゲート電極に、前記ソース領域の電位または前記ソース領域の電位よりも高く、かつ前記ドレイン領域の電位と前記ゲート電極との間における電位差が前記ゲート絶縁層の耐圧未満の値となる電位を与える動作と、
    を順不同で行う駆動回路を形成する工程をさらに含み、
    前記不揮発性メモリー装置に電圧印加が可能となった工程において、または当該工程よりも後の工程で、前記駆動回路を用いて前記不揮発性メモリー素子の前記ソース領域側に前記ドレイン領域側よりも低い電位を与え、前記ゲート電極に前記ソース領域の電位よりも高い電位を与える工程と、前記ドレイン領域に前記ソース領域よりも低い電位を与え、前記ドレイン領域の電位よりも高い電位を与える工程とを順不同で行うリセット工程と、を行うことを特徴とする不揮発性メモリー装置の製造方法。
11. 請求項９または１０に記載の不揮発性メモリー装置の製造方法であって、前記リセット工程後に、前記不揮発性メモリー素子の電気的特性を検査し、残留電荷量に応じて有限回の再消去、再検査を行う動作を行うことを特徴とする不揮発性メモリー装置の製造方法。

Images