JP2013239597A - 半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 42
- 230000015654 memory Effects 0.000 claims abstract description 475
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 238000003860 storage Methods 0.000 claims description 90
- 239000000463 material Substances 0.000 claims description 48
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 8
- 230000007257 malfunction Effects 0.000 abstract description 15
- 238000000034 method Methods 0.000 description 82
- 150000004767 nitrides Chemical class 0.000 description 51
- 229910052581 Si3N4 Inorganic materials 0.000 description 47
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 47
- 230000008569 process Effects 0.000 description 43
- 239000007772 electrode material Substances 0.000 description 42
- 238000004519 manufacturing process Methods 0.000 description 36
- 238000001312 dry etching Methods 0.000 description 32
- 238000001459 lithography Methods 0.000 description 31
- 238000010586 diagram Methods 0.000 description 27
- 238000005530 etching Methods 0.000 description 26
- 238000001039 wet etching Methods 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229920005591 polysilicon Polymers 0.000 description 16
- 238000012545 processing Methods 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 13
- 230000008859 change Effects 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 239000010703 silicon Substances 0.000 description 10
- 230000005641 tunneling Effects 0.000 description 10
- 230000005684 electric field Effects 0.000 description 8
- 238000004380 ashing Methods 0.000 description 7
- 238000000151 deposition Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000008878 coupling Effects 0.000 description 6
- 238000010168 coupling process Methods 0.000 description 6
- 238000005859 coupling reaction Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000014759 maintenance of location Effects 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000012795 verification Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000011960 computer-aided design Methods 0.000 description 3
- 238000012937 correction Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000007667 floating Methods 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 230000000737 periodic effect Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 230000000979 retarding effect Effects 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 101100439295 Citrus limon ClPT1 gene Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910010037 TiAlN Inorganic materials 0.000 description 1
- -1 TiCN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005430 electron energy loss spectroscopy Methods 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 150000001247 metal acetylides Chemical class 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 238000011017 operating method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
【解決手段】 本発明の実施形態による半導体集積回路は、複数のロジックスイッチ部とロジックトランジスタ部を備え、前記ロジックスイッチ部はそれぞれ、第1不揮発メモリと、第2不揮発メモリとを備え、前記複数のロジックトランジスタ部はそれぞれ少なくとも一つのロジックトランジスタを備え、当該ロジックトランジスタは、少なくとも一つの第1トランジスタを含み、前記ロジックトランジスタのうち前記第1トランジスタのみが前記第1及び第2不揮発メモリそれぞれのドレインに電気的に接続されるとともに、前記第1トランジスタはいずれもゲートが前記ドレインに接続され、前記ロジックトランジスタのうち前記第1及び第2不揮発メモリを挟むトランジスタのゲートの下面は、前記第1及び第2不揮発メモリそれぞれの制御ゲートの下面よりも前記基板の上面からの高さが低い。
【選択図】 図1
Description
以下、本発明の実施形態について図面を参照して説明する。図1は、本実施形態のプログラマブルロジックスイッチ(以下、ロジックスイッチと称する)の1つのセルを示す図である。本実施形態のロジックスイッチのセル1aは、2つの不揮発メモリM1,M2と、1つのパストランジスタPT1を有する。不揮発メモリM1,M2は、それぞれ信号電極と制御電極を有し、信号電極および制御電極に入力される信号によって、メモリの状態を切り換える。不揮発メモリM1,M2はそれぞれの一端がノードQに接続され、制御電極がともにワード線WL1に接続される。さらに、不揮発メモリM1はビット線BL1に接続され、不揮発メモリM2はビット線BL2に接続される。パストランジスタPT1のゲートはノードQに接続される。
セル1bのメモリトランジスタM11,M21への書込み方法について図6〜図8を参照して説明する。なお、以降では、メモリトランジスタの電荷蓄積膜に電子が多く蓄積され、閾値電圧Vthが高くなった状態を書き込み状態とし、電荷蓄積膜に蓄積された電子の量が少なく、閾値電圧Vthが低くなった状態を消去状態とする。また、メモリトランジスタM11,M21の消去状態の閾値電圧は2V、書き込み状態の閾値電圧は6Vとして説明する。
VQ=(R1/(R1+R2))*(VBL2−VBL1)
ここで、R1<R2であるから、VQは(VBL2−VBL1)/2よりも小さくなる。すなわち、VQはVBL2よりもVBL1に近い電位となり、メモリトランジスタM11のソースドレイン電圧よりもメモリトランジスタM21のソースドレイン電圧の方が大きくなる。
本実施形態のメモリトランジスタからデータを消去する方法について図13を参照して説明する。メモリトランジスタを消去状態にするときには、制御回路は、基板電極に0Vの電圧を与えた状態で、ワード線WL1に負の消去電圧を印加する。本実施形態の消去方法にはFN電流を用いるため、消去電圧は例えば−20Vである。この消去方法によると、セルに含まれるメモリトランジスタM11,M21はいずれも消去状態になる。また、セルアレイにおいて同じワード線に接続されたメモリトランジスタは、全て消去状態になる。消去時には基板電位を0Vに設定するため、パストランジスタPT1にはダメージが与えられない。
本実施形態のロジックスイッチを動作させる場合には、制御回路は、ワード線WL1に消去状態の閾値電圧と、書き込み状態の閾値電圧との間の電圧を印加し、ビット線BL1、BL2の一方に第1の動作電圧を印加し、他方に第1の動作電圧よりも小さい第2の動作電圧を印加する。これによって、消去状態のメモリトランジスタがオン状態となり、書き込み状態のメモリトランジスタがオフ状態となる。そして、パストランジスタがN型トランジスタの場合、消去状態のメモリトランジスタを介して、第1の動作電圧がパストランジスタのゲートにかかるとパストランジスタがオン状態となり、第2の動作電圧がパストランジスタのゲートにかかるとパストランジスタがオフ状態となる。なお、ロジックスイッチ動作時には、パストランジスタのゲートにかかる電圧がパストランジスタのソースあるいはドレインに入力される信号の電圧よりも高くなるように設定すると、パストランジスタを通過する信号がフルスイングするため、消費電力が低下し、遅延も減少する。具体的には、オン状態のパストランジスタのゲートにかかる電圧が、信号の電圧とパストランジスタの閾値を足した値よりも大きくなるようにする。
Vwl > Vthm + V1
Vwl > Vthm + V2
を満たす必要がある。ただし、今、第1の動作電圧が第2の動作電圧より大きいとすると、
Vwl > Vthm + V1
を満たせばよいことになる。また、パストランジスタがオン状態のときは、通過する信号がフルスイングする条件、パストランジスタがオフ状態のときは、信号を通過させないための条件から、
V1 > Vdh + Vthpt
V2 < Vdl + Vthpt
を満たすようにする。また上記式から、
Vwl > Vthm + Vdh + Vthpt
の関係も導かれる。各電圧を、上記の関係を満たすような値に設定すると、消費電力も低下させず、遅延の減少も抑えられる。なお、上記の式は、パストランジスタがP型トランジスタの場合も、Vthptを負の値として、同様の式で表すことができる。
図14に本実施形態のロジックスイッチを備えた半導体集積回路のレイアウトの一例を示す。この半導体集積回路のレイアウトでは、パストランジスタPT1等のロジックトランジスタを設ける領域(ロジックトランジスタエリア)A2に挟まれたメモリトランジスタを設ける領域(メモリトランジスタエリア)A1がチップ内に少なくとも1箇所存在する。ロジックトランジスタのゲート電極材料の下面は、メモリトランジスタのゲート電極材料の下面よりも、基板からの高さが低い。
本実施形態のメモリトランジスタとして、MONOS型トランジスタを用いる場合、以下に説明するように、電荷蓄積膜の内部で注入された電荷量の偏りが少ないことが望ましい。
本実施形態のメモリトランジスタとして、MONOS型トランジスタを用いる場合、メモリトランジスタのブロック膜53は、電荷を通しにくい材料もしくは膜構成であることが望ましい。典型的なフラッシュメモリでの電荷蓄積膜52は、基板と電荷のやり取りを行うので、それ以外の部分(ゲート電極54など)との間で電荷のやり取りを行うのは望ましくない。本実施形態のように、メモリトランジスタをロジックスイッチに適用した場合、ゲート電極54から電荷蓄積膜52への電荷の注入あるいは放出(以下、この現象をバックトンネリングと称する)によって、問題が生じる場合がある。
本実施形態のプログラマブルロジックスイッチの製造方法を説明する。なお、メモリトランジスタは、シリコン窒化物を電荷蓄積膜として用いたMONOS型トランジスタであるとして説明する。本実施形態のプログラマブルロジックスイッチは、STI(Shallow Trench Isolation)の形成とメモリトランジスタの絶縁膜の堆積を行い、その後パストランジスタの絶縁膜を形成し、メモリトランジスタとパストランジスタのゲート電極とゲート絶縁膜の加工を行い、配線を行う。
STI作製とメモリトランジスタの絶縁膜堆積は、どちらが先でも良い。つまり、メモリトランジスタの絶縁膜を堆積した後にSTIを作製しても良いし、STIを作製した後にメモリトランジスタの絶縁膜を堆積しても良い。
メモリトランジスタのトンネル膜、電荷蓄積膜、ブロック膜と、パストランジスタのゲート絶縁膜とを作り分ける必要がある。このために、パストランジスタを形成する素子領域110の酸化膜11、窒化膜12、酸化膜13を全て除去してからパストランジスタの絶縁膜を作製しても良いし、パストランジスタを形成する素子領域110の酸化膜13、窒化膜12を全て除去し、酸化膜11を一部または全て残して、パストランジスタの絶縁膜としても良い。
酸化膜11、窒化膜12、酸化膜13と、酸化膜18とを加工し、メモリトランジスタのゲート電極、トンネル膜、電荷蓄積膜、ブロック膜と、パストランジスタのゲート電極、ゲート絶縁膜を作製する。なお、以降では、メモリトランジスタのトンネル膜、電荷蓄積膜、ブロック膜を総称してメモリ膜と呼ぶ。
図35は、配線プロセスを示す図である。ゲート電極54、74と、ゲート絶縁膜71と、トンネル膜51、電荷蓄積膜52、ブロック膜53の加工が終了した後に、ゲート電極54、74およびゲート側壁材料をマスクとして、メモリトランジスタM11、M21とパストランジスタPT1のソースドレイン電極用のイオンを注入し(図35(a))、層間絶縁膜81を堆積する(図35(b))。層間絶縁膜81は、SiNやSiO2等である。パストランジスタやメモリトランジスタのゲート電極の表面の基板からの高さによっては、層間絶縁膜81の表面に段差が生じる場合がある。後続のコンタクト形成のためのリソグラフィは微細なパターニングであるため、層間絶縁膜81の表面に段差があると、精密なパターニングができない。そこで、層間絶縁膜の表面の段差を無くすために、例えばCMP(Chemical Mechanical Polishing)による平坦化を行う。このCMP処理は、時間制御で行う。
第2の実施形態のロジックスイッチは、セルに含まれるメモリトランジスタの一方のチャネル幅W1が他方のチャネル幅W2よりも大きい。本実施形態のセルの回路図は図2と同様である。チャネル幅W1を有するメモリトランジスタに接続されたビット線は、動作時に接地電位に接続され、チャネル幅W2を有するメモリトランジスタに接続されたビット線は、動作時に電源電位に接続される。
Claims (14)
- 基板上に設けられた複数の不揮発メモリ部と複数のロジックトランジスタ部とを備えた半導体集積回路であって、
前記不揮発メモリ部はそれぞれ、第1不揮発メモリと、前記第1不揮発メモリの制御ゲートと電気的に接続される制御ゲートを有する第2不揮発メモリとを備え、
前記複数のロジックトランジスタ部はそれぞれ少なくとも一つのロジックトランジスタを備え、
当該ロジックトランジスタは、少なくとも一つの第1トランジスタとそれ以外の第2トランジスタを含み、前記ロジックトランジスタのうち前記第1トランジスタのみが前記第1及び第2不揮発メモリそれぞれのドレインに電気的に接続されるとともに、前記第1トランジスタはいずれもゲートが前記ドレインに接続され、
前記ロジックトランジスタのうち前記第1及び第2不揮発メモリを挟むトランジスタのゲートの下面は、前記第1及び第2不揮発メモリそれぞれの制御ゲートの下面よりも前記基板の上面からの高さが低いことを特徴とする半導体集積回路。 - 素子分離を更に有し、
前記第1不揮発メモリと隣接する前記第1トランジスタの間に設けられる前記素子分離は1つであることを特徴とする請求項1に記載の半導体集積回路。 - 前記第1不揮発メモリと隣接する前記第1トランジスタの最短距離は7F以下であることを特徴とする請求項1または2に記載の半導体集積回路。
- 前記複数の不揮発メモリ部の前記第1不揮発メモリおよび前記第2不揮発メモリは、前記第1不揮発メモリと前記第2不揮発メモリのチャネル長方向に隣接して配置され、前記第1不揮発メモリおよび前記第2不揮発メモリは、前記第1不揮発メモリおよび前記第2不揮発メモリのチャネル幅方向に前記第1トランジスタに挟まれた領域に形成されることを特徴とする請求項1乃至3のいずれか1項に記載の半導体集積回路。
- 前記第1不揮発メモリのドレインと前記第2不揮発メモリのドレインの前記第1不揮発メモリのチャネルと前記第2不揮発メモリのチャネルに挟まれた位置に前記第1トランジスタと接続するコンタクトが設けられることを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路。
- 前記コンタクトは、前記第1不揮発メモリのドレインと前記第2不揮発メモリのドレインの前記第1不揮発メモリのチャネルと前記第2不揮発メモリのチャネルに挟まれた位置であって、前記第1トランジスタに近い位置に設けられることを特徴とする請求項5に記載の半導体集積回路。
- 前記コンタクトは、前記第1不揮発メモリのチャネル幅以上の幅を有することを特徴とする請求項5に記載の半導体集積回路。
- 前記第1不揮発メモリのドレインと前記第2不揮発メモリのドレインであって前記第1不揮発メモリのチャネルと前記第2不揮発メモリのチャネルに挟まれない位置に前記第1トランジスタと接続するコンタクトが設けられることを特徴とする請求項1乃至4のいずれか1項に記載の半導体集積回路。
- 前記第1不揮発メモリのゲートの前記第1不揮発メモリのチャネル長方向の長さは、少なくとも1つの前記第1トランジスタまたは第2トランジスタのゲートの前記第1トランジスタのチャネル長方向または前記第2トランジスタのチャネル長方向の長さよりも長いことを特徴とする請求項1乃至8のいずれか1項に記載の半導体集積回路。
- 前記第1不揮発メモリのゲートの前記第1不揮発メモリのチャネル幅方向の長さは、少なくとも1つの前記第1トランジスタまたは第2トランジスタのゲートの前記第1トランジスタのチャネル幅方向または前記第2トランジスタのチャネル幅方向の長さよりも長いことを特徴とする請求項1乃至9のいずれか1項に記載の半導体集積回路。
- 前記第1不揮発メモリのゲートの前記第1不揮発メモリのチャネル幅方向の長さは、少なくとも1つの前記第1トランジスタまたは第2トランジスタのゲートの前記第1トランジスタのチャネル幅方向の長さまたは前記第2トランジスタのチャネル幅方向の長さよりも短いことを特徴とする請求項1乃至9のいずれか1項に記載の半導体集積回路。
- 前記第1不揮発メモリと隣接する前記第1トランジスタとの間に設けられた素子分離をさらに有し、
前記素子分離は、前記基板となす角度が90度以上であることを特徴とする請求項1乃至11のいずれか1項に記載の半導体集積回路。 - 前記第1不揮発メモリは、ソースとドレインの間の領域の上方に第1絶縁膜が形成され、前記第1絶縁膜の上方に第1電荷蓄積膜が形成され、前記第1電荷蓄積膜の上方に第2絶縁膜が形成され、前記第2絶縁膜の上方に前記第1ゲート電極が形成された積層構造を有し、
前記第2絶縁膜上にはSiO2とは異なる材料から成る膜が形成されていることを特徴とする請求項1乃至12のいずれか1項に記載の半導体集積回路。 - 前記第1不揮発メモリは、ソースとドレインの間の領域の上方に第1絶縁膜が形成され、前記第1絶縁膜の上方に第1電荷蓄積膜が形成され、前記第1電荷蓄積膜の上方に第2絶縁膜が形成され、前記第2絶縁膜の上方に前記第1ゲート電極が形成された積層構造を有し、
前記第2不揮発メモリはソースとドレインの間の領域の上方に第3絶縁膜が形成され、前記第3絶縁膜の上方に第2電荷蓄積膜が形成され、前記第2電荷蓄積膜の上方に第4絶縁膜が形成され、前記第4絶縁膜の上方に前記第1ゲート電極が形成された積層構造を有し、
前記第1電荷蓄積膜と前記第2電荷蓄積膜は分離されていることを特徴とする請求項1乃至13のいずれか1項に記載の半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012111974A JP2013239597A (ja) | 2012-05-15 | 2012-05-15 | 半導体集積回路 |
US13/606,292 US20130307054A1 (en) | 2012-05-15 | 2012-09-07 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012111974A JP2013239597A (ja) | 2012-05-15 | 2012-05-15 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2013239597A true JP2013239597A (ja) | 2013-11-28 |
Family
ID=49580625
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012111974A Pending JP2013239597A (ja) | 2012-05-15 | 2012-05-15 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20130307054A1 (ja) |
JP (1) | JP2013239597A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
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- 2012-05-15 JP JP2012111974A patent/JP2013239597A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
US20130307054A1 (en) | 2013-11-21 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140408 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20140814 |
|
A131 | Notification of reasons for refusal |
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|
A02 | Decision of refusal |
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|
RD02 | Notification of acceptance of power of attorney |
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|
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