JP2012069604A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【解決手段】実施形態に係わる不揮発性半導体記憶装置は、第1の方向に積み重ねられる第1乃至第iのメモリストリング(iは、2以上の自然数)を有し、第2の方向に延び、第3の方向に隣接する第1及び第2のフィン型積層構造9−1,9−2と、第1のフィン型積層構造9−1の第2の方向の一端に接続され、第3の方向の幅が第1のフィン型積層構造9−1のそれよりも広い第1の部分7aと、第2のフィン型積層構造9−2の第2の方向の一端に接続され、第3の方向の幅が第2のフィン型積層構造9−2のそれよりも広い第2の部分7bとを備える。第1乃至第iのメモリストリングは、それぞれ、複数のメモリセルとアシストゲートトランジスタとを備える。アシストゲートトランジスタのアシストゲート電極AG1,AG2は、電気的に独立である。
【選択図】図1
Description
A. 構造
図1は、不揮発性半導体記憶装置の斜視図、図2は、図1の装置の平面図、図3は、図2のIII−III線に沿う断面図、図4は、図2のIV−IV線に沿う断面図、図5は、図2のV−V線に沿う断面図である。
図1乃至図5のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
C.-1. 第1の変形例
図6は、図1乃至図5のデバイス構造の第1の変形例を示している。
図7は、図1乃至図5のデバイス構造の第2の変形例を示している。
図8は、図1乃至図5のデバイス構造の第3の変形例を示している。
図9は、図1乃至図5のデバイス構造を利用したメモリセルアレイを示している。
第1の実施形態(図1乃至図9)の不揮発性半導体記憶装置の動作の例を説明する。
前提として、第1のフィン型積層構造9−1内のメモリストリングNANDa,NANDb,NANDcを選択し、これら複数のメモリストリングに対して、同時に、書き込みを実行するものとする。
消去動作は、例えば、選択された1つ以上のフィン型積層構造内の第1乃至第3のメモリストリングNANDa,NANDb,NANDcに対して同時に行うことができる。
前提として、第1のフィン型積層構造9−1内のメモリストリングNANDa,NANDb,NANDcを選択し、これら複数のメモリストリングに対して、同時に、読み出しを実行するものとする。
図10A乃至図10Dは、図1乃至図9の構造を製造する方法を示している。
第1の実施形態によれば、隣接する2つのフィン型積層構造が第1及び第2の部分により互いに結合される。また、2つのフィン型積層構造のうちの1つは、第1の部分をドレイン領域とし、他の1つは、第2の部分をドレイン領域とする。即ち、メモリストリングの向き(ソース/ドレイン領域の位置関係)が、奇数番目のフィン型積層構造と偶数番目のフィン型積層構造とで異なる。
A. 構造
図11は、不揮発性半導体記憶装置の斜視図、図12は、図11の装置の平面図、図13は、図12のXIII−XIII線に沿う断面図、図14は、図12のXIV−XIV線に沿う断面図、図15は、図12のXV−XV線に沿う断面図である。
図11乃至図15のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
材料例については、第1の実施形態と同じであるため、ここでの説明は省略する。
図16は、図11乃至図15のデバイス構造の変形例を示している。ここでは、図11乃至図15と同じ要素には同じ符号を付し、その詳細な説明を省略する。
図17は、図11乃至図15のデバイス構造を利用したメモリセルアレイを示している。ここでは、図11乃至図15と同じ要素には同じ符号を付し、その詳細な説明を省略する。
第2の実施形態(図11乃至図19)の不揮発性半導体記憶装置の動作は、第1の実施形態と同じであるため、ここでの説明は省略する。
図18A乃至図18Cは、図11乃至図17の構造を製造する方法を示している。
第2の実施形態によれば、第1の実施形態と同じ効果を得ることができる。
A. 構造
図19は、不揮発性半導体記憶装置の斜視図、図20は、図19の装置の平面図、図21は、図20のXXI−XXI線に沿う断面図である。
図19乃至図22のデバイス構造の各要素を構成する材料については、半導体メモリの各世代に応じた最適な材料を適宜選択することができる。
図23及び図24は、図19乃至図22のデバイス構造の変形例を示している。図24は、図23のXXIV−XXIV線に沿う断面図である。ここでは、図19乃至図22と同じ要素には同じ符号を付し、その詳細な説明を省略する。
図25は、図19乃至図22のデバイス構造を利用したメモリセルアレイを示している。ここでは、図19乃至図22と同じ要素には同じ符号を付し、その詳細な説明を省略する。
第3の実施形態(図19乃至図25)の不揮発性半導体記憶装置の動作の例を説明する。
前提として、第1のフィン型積層構造9−1を選択し、第1のフィン型積層構造9−1内の1つのメモリストリングに対して書き込みを実行するものとする。
[第1の例]
消去動作は、例えば、ブロック内の1つ以上のフィン型積層構造(例えば、全てのフィン型積層構造)に対して同時に行うことができる。
消去動作は、例えば、1つのフィン型積層構造内の第1乃至第3のメモリストリングNANDa,NANDb,NANDcのうちの1つに対して行うこともできる。
消去動作は、例えば、選択された1つのメモリストリング内の1つのメモリセルに対して行うこともできる。
前提として、第1のフィン型積層構造9−1を選択し、第1のフィン型積層構造9−1内の1つのメモリストリングに対して読み出しを実行するものとする。
図26A乃至図26Hは、図19乃至図25の構造を製造する方法を示している。
第3の実施形態によれば、第1又は第2の実施形態と同じ効果を得ることができる。
上述の第1乃至第3の実施形態では、直列接続される複数のメモリセル(セルトランジスタ)とソース側/ドレイン側セレクトゲートトランジスタとに関し、各トランジスタ間に拡散層を形成していないが、これに代えて、各トランジスタ間に拡散層を形成しても構わない。
実施形態によれば、不揮発性半導体記憶装置の高信頼性及び高集積化を実現できる。
Claims (10)
- 半導体基板と、前記半導体基板の表面に対して垂直な第1の方向に積み重ねられる第1乃至第iのメモリストリング(iは、2以上の自然数)を有し、前記半導体基板の表面に平行な第2の方向に延び、前記第1及び第2の方向に垂直な第3の方向に隣接する第1及び第2のフィン型積層構造と、前記第1のフィン型積層構造の前記第2の方向の一端に接続され、前記第3の方向の幅が前記第1のフィン型積層構造のそれよりも広い第1の部分と、前記第2のフィン型積層構造の前記第2の方向の一端に接続され、前記第3の方向の幅が前記第2のフィン型積層構造のそれよりも広い第2の部分とを具備し、
前記第1のフィン型積層構造の前記第2の方向の他端は、前記第2の部分側にあり、前記第2のフィン型積層構造の前記第2の方向の他端は、前記第1の部分側にあり、
前記第1のフィン型積層構造内の前記第1乃至第iのメモリストリングは、前記第1の部分をドレイン領域とし、前記第1乃至第iのメモリストリングの前記第2の部分側の端部をソース領域とし、
前記第2のフィン型積層構造内の前記第1乃至第iのメモリストリングは、前記第2の部分をドレイン領域とし、前記第1乃至第iのメモリストリングの前記第1の部分側の端部をソース領域とし、
前記第1乃至第iのメモリストリングは、それぞれ、前記第2の方向に直列接続される複数のメモリセルと、前記ドレイン領域及び前記複数のメモリセル間に接続されるアシストゲートトランジスタとを備え、
前記複数のメモリセルは、それぞれ、半導体層と、前記半導体層の前記第3の方向にある側面上に配置される、第1の絶縁層、電荷蓄積層、第2の絶縁層及びコントロールゲート電極とを備え、
前記アシストゲートトランジスタは、前記半導体層と、前記半導体層の前記第3の方向にある側面上に配置されるゲート絶縁層及びアシストゲート電極とを備え、
前記コントロールゲート電極は、前記第1及び第2のフィン型積層構造に共有され、前記第1のフィン型積層構造内の前記アシストゲート電極は、前記第2のフィン型積層構造内の前記アシストゲート電極と電気的に独立である
ことを特徴とする不揮発性半導体記憶装置。 - 前記第1のフィン型積層構造の前記第2の方向の他端は、前記第2の部分に接続され、前記第2のフィン型積層構造の前記第2の方向の他端は、前記第1の部分に接続され、
前記第1のフィン型積層構造内の前記第1乃至第iのメモリストリングの前記ソース領域は、前記第2の部分内の前記ドレイン領域と絶縁され、前記第2のフィン型積層構造内の前記第1乃至第iのメモリストリングの前記ソース領域は、前記第1の部分内の前記ドレイン領域と絶縁される
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1のフィン型積層構造の前記第2の方向の他端は、前記第2の部分から離れ、前記第2のフィン型積層構造の前記第2の方向の他端は、前記第1の部分から離れ、
前記第1のフィン型積層構造内の前記第1乃至第iのメモリストリングの前記ソース領域は、前記第2の部分内の前記ドレイン領域と絶縁され、前記第2のフィン型積層構造内の前記第1乃至第iのメモリストリングの前記ソース領域は、前記第1の部分内の前記ドレイン領域と絶縁される
ことを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1のフィン型積層構造内の前記第1乃至第iのメモリストリングの前記ソース領域は、前記第2のフィン型積層構造内の前記アシストゲート電極よりも前記複数のメモリセル側に配置されることを特徴とする請求項2又は3に記載の不揮発性半導体記憶装置。
- 前記第1及び第2の部分は、それぞれ、前記第3の方向の端部に階段形状のビット線コンタクトエリアを有し、
前記第1のフィン型積層構造内の前記第1乃至第iのメモリストリングは、それぞれ、前記第1の部分の前記ビット線コンタクトエリアを介して、第1乃至第iのビット線に接続され、前記第2のフィン型積層構造内の前記第1乃至第iのメモリストリングは、それぞれ、前記第2の部分の前記ビット線コンタクトエリアを介して、前記第1乃至第iのビット線に接続される
ことを特徴とする請求項2又は3に記載の不揮発性半導体記憶装置。 - 前記第1及び第2の部分は、それぞれ、前記第2の方向の端部に階段形状のビット線コンタクトエリアを有し、
前記第1のフィン型積層構造内の前記第1乃至第iのメモリストリングは、それぞれ、前記第1の部分の前記ビット線コンタクトエリアを介して、第1乃至第iのビット線に接続され、前記第2のフィン型積層構造内の前記第1乃至第iのメモリストリングは、それぞれ、前記第2の部分の前記ビット線コンタクトエリアを介して、前記第1乃至第iのビット線に接続される
ことを特徴とする請求項2又は3に記載の不揮発性半導体記憶装置。 - 前記第1及び第2の部分は、それぞれ、前記第3の方向の端部にビット線コンタクトエリアと、前記ビット線コンタクトエリアと前記第1及び第2のフィン型積層構造との間に前記ビット線コンタクトエリア側から順に第1乃至第iのレイヤーセレクトトランジスタとを有し、
前記第1のフィン型積層構造内の前記第1乃至第iのメモリストリングは、前記第1の部分の前記ビット線コンタクトエリアを介してビット線に共通接続され、前記第2のフィン型積層構造内の前記第1乃至第iのメモリストリングは、前記第2の部分の前記ビット線コンタクトエリアを介して前記ビット線に共通接続され、
前記第1乃至第iのレイヤーセレクトトランジスタのうち第jのレイヤーセレクトトランジスタ(jは、1〜iのうちの1つ)は、前記第1乃至第iのメモリストリングのうち第jのメモリストリングで常にオン状態である
ことを特徴とする請求項2又は3に記載の不揮発性半導体記憶装置。 - 前記第1乃至第iのレイヤーセレクトトランジスタは、それぞれ、前記半導体層と、前記半導体層の前記第2の方向にある側面上に配置されるゲート絶縁層及びレイヤーセレクトゲート電極とを備えることを特徴とする請求項7に記載の不揮発性半導体記憶装置。
- 前記複数のメモリセル及び前記アシストゲートトランジスタ間に配置されるドレイン側セレクトゲートトランジスタと、前記複数のメモリセル及び前記ソース領域間に配置されるソース側セレクトゲートトランジスタとをさらに備え、
前記ドレイン側セレクトゲートトランジスタ及び前記ソース側セレクトゲートトランジスタは、それぞれ、前記半導体層と、前記半導体層の前記第3の方向にある側面上に配置されるゲート絶縁層及びセレクトゲート電極とを備える
ことを特徴とする請求項1乃至8のいずれか1項に記載の不揮発性半導体記憶装置。 - 前記アシストゲートトランジスタ、前記ドレイン側セレクトゲートトランジスタ及び前記ソース側セレクトゲートトランジスタは、それぞれ、前記複数のメモリセルと同じゲート積層構造を有することを特徴とする請求項1乃至9のいずれか1項に記載の不揮発性半導体記憶装置。
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